KR101483857B1 - 주파수 튜닝 회로 및 방법 - Google Patents

주파수 튜닝 회로 및 방법 Download PDF

Info

Publication number
KR101483857B1
KR101483857B1 KR20130054943A KR20130054943A KR101483857B1 KR 101483857 B1 KR101483857 B1 KR 101483857B1 KR 20130054943 A KR20130054943 A KR 20130054943A KR 20130054943 A KR20130054943 A KR 20130054943A KR 101483857 B1 KR101483857 B1 KR 101483857B1
Authority
KR
South Korea
Prior art keywords
frequency
signal
divider
frequency signal
buffer
Prior art date
Application number
KR20130054943A
Other languages
English (en)
Other versions
KR20140134910A (ko
Inventor
유현환
김유환
김규석
나유삼
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR20130054943A priority Critical patent/KR101483857B1/ko
Publication of KR20140134910A publication Critical patent/KR20140134910A/ko
Application granted granted Critical
Publication of KR101483857B1 publication Critical patent/KR101483857B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/099Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/185Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L1/00Stabilisation of generator output against variations of physical values, e.g. power supply
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/04Modifications for maintaining constant the phase-locked loop damping factor when other loop parameters change

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 주파수 튜닝 회로 및 방법에 관한 것이다.
본 발명에 따른 주파수 튜닝 회로는, 외부 전압을 인가받아 원하는 주파수의 신호를 생성하기 위한 전압제어 발진기; 전압제어 발진기로부터의 주파수 신호를 입력받아, 입력 주파수 신호보다 상대적으로 더 낮은 주파수 신호로 분주하는 분주기; 분주기로부터의 주파수 신호를 버퍼링하는 분주기 버퍼; 분주기 버퍼로부터 출력되는 주파수 신호를 피드백받아 입력 주파수 신호보다 상대적으로 더 낮은 주파수 신호로 분주하는 주파수 분주부;를 포함하고, 그 분주기 버퍼로부터 출력되어 상기 주파수 분주부로 입력되는 주파수 신호의 레벨을 검출하는 레벨 검출기; 및 레벨 검출기에 의해 검출된 신호 레벨을 바탕으로 상기 분주기 및 분주기 버퍼를 제어하는 제어 로직부를 더 포함한다.
이와 같은 본 발명에 의하면, TMC에 입력되는 신호의 세기를 판단하여 PVT 변화 조건을 보상함으로써 PVT 변화 조건에서도 PLL 시스템이 안정적으로 동작할 수 있다.

Description

주파수 튜닝 회로 및 방법{Frequency tuning circuit and method}
본 발명은 주파수 튜닝 회로 및 그 방법에 관한 것으로서, 특히 PVT (Process, Voltage, Temperature) 변화 조건에서도 PLL(Phase Locked Loop) 시스템이 안정적으로 동작할 수 있는 주파수 튜닝 회로 및 그 방법에 관한 것이다.
광 대역의 주파수 대역을 갖는 수신기는 원하는 채널 주파수를 선택하기 위해 주파수 변환기를 필요로 한다. 위성 방송 시스템에서는 다운 변환(down conversion) 방식을 사용한 직접 변환 방식을 주로 사용한다.
도 1은 일반적인 직접 변환 수신기의 구성을 보여주는 도면이다.
도 1을 참조하면, 직접 변환 수신기에서는 원하는 주파수와 국부 발진기 (Local Oscillator;LO)의 주파수가 같고 중간 주파수는 DC 영역으로 변환된다. 이때, 원하는 주파수와 동일한 국부 발진기 신호를 만들기 위해 필요한 회로가 전압 제어 발진기(Voltage Controlled Oscillator;VCO)(106)인데, 이 전압 제어 발진기 (106)는 PLL(Phase Locked Loop) 시스템(107)과 연동되어 동작하게 된다. 도 1에서 참조번호 101은 저잡음 증폭기, 102는 고주파 가변 이득 증폭기(variable gain amplifier), 103은 믹서(mixer), 104는 저역통과필터(Low Pass Filter), 105는 중간 주파수 가변 이득 증폭기를 각각 나타낸다.
도 2는 종래 PLL 시스템의 구성을 보여주는 도면이다.
도 2를 참조하면, 종래 PLL 시스템에 있어서 국부 발진기(VCO)(204)의 신호는 실제 채널 주파수보다 높은 주파수에서 발진하게 되고, 이를 2분주 또는 4분주하여 사용하게 된다. 즉, 원하는 채널 주파수가 950MHz∼2150MHz이면, 국부 발진기(204)의 동작 주파수는 1900MHz∼4300MHz에서 동작하고 이 신호를 분주기(206)에 의해 2분주 혹은 4분주하여 사용한다. 2분주 혹은 4분주된 신호는 다시 믹서(211)와 TMC(Two Modulus Counter)(208a)로 입력된다. 이때 분주기(206)에서 2분주된 주파수, 즉 TMC(208a)의 입력 주파수는 PLL 루프를 록킹(locking)하기 위해 중요한데, 보통 주파수가 높은 대역에서 고온 동작 시 TMC(208a)로 입력되는 주파수의 입력 레벨이 감소하여 록킹이 안되는 문제가 발생한다.
이상과 같은 종래 PLL 시스템은 시스템의 전체 관점에서보다는 VCO(204)의 성능 구현에 국한되어 있었다. 즉, PVT(process, voltage, temperature)의 변화조건에서 VCO(204)의 정상 동작 여부만을 판단하는 제어 시스템이다. 도 2에서 참조부호 201은 위상-주파수 검출기(PFD), 202는 전하 펌프(CP), 203은 루프 필터, 205는 국부 발진기 버퍼, 207은 분주기 버퍼, 208은 주파수 분주부, 208b는 M-S (main-swallow) 분주기를 각각 나타낸다.
도 3은 종래 PVT 변화 조건을 보상하는 자동 제어 시스템을 포함하는 VCO의 구성을 보여주는 도면이다.
도 3을 참조하면, 이와 같은 구조에서 VCO(302) 자체는 정상적으로 동작하더라도 PLL 시스템(304)의 정상 동작 여부는 확신할 수 없다. 왜냐하면, 상기 도 2에서와 같이, 국부발진기 버퍼(205) 다음 단에도 2분주기 혹은 4분주기(206)가 추가적으로 구성되어 있고, 이 분주기(206)의 일반적인 특성은 도 4에 도시된 바와 같이, 입력 레벨에 따른 동작 특성 곡선을 갖기 때문에 PVT 변화에 따라 이 특성 곡선이 바뀌게 되면 TMC 입력 레벨이 원하는 레벨보다 작을 경우 PLL 전체 시스템이 오동작할 수 있다. 도 3에서 참조번호 301은 LDO(Low Drop Out regulator), 303은 전압제어 발진기 버퍼를 각각 나타낸다.
한국 공개특허공보 공개번호 10-2010-0016700 일본 공개특허공보 특개2006-526946
본 발명은 상기와 같은 사항을 감안하여 창출된 것으로서, TMC(Two Modulus Counter)에 입력되는 신호 레벨을 검출하여 PVT(Process, Voltage, Temperature) 변화 조건을 보상함으로써 PVT 변화 조건에서도 PLL(Phase Locked Loop) 시스템이 안정적으로 동작할 수 있는 주파수 튜닝 회로 및 방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위하여 본 발명에 따른 주파수 튜닝 회로는,
외부 전압을 인가받아 원하는 주파수의 신호를 생성하기 위한 전압제어 발진기(VCO);
상기 전압제어 발진기로부터의 주파수 신호를 입력받아, 입력 주파수 신호보다 상대적으로 더 낮은 주파수 신호로 분주하는 분주기;
상기 분주기로부터의 주파수 신호를 버퍼링하는 분주기 버퍼;
상기 분주기 버퍼로부터 출력되는 주파수 신호를 피드백받아 입력 주파수 신호보다 상대적으로 더 낮은 주파수 신호로 분주하는 주파수 분주부;를 포함하고,
상기 분주기 버퍼로부터 출력되어 상기 주파수 분주부로 입력되는 주파수 신호의 레벨을 검출하는 레벨 검출기; 및
상기 레벨 검출기에 의해 검출된 신호 레벨을 바탕으로 상기 분주기 및 분주기 버퍼를 제어하는 제어 로직부를 더 포함하는 점에 그 특징이 있다.
여기서, 바람직하게는 상기 전압제어 발진기와 상기 분주기 사이에 상기 전압제어 발진기로부터의 주파수 신호를 입력받아 버퍼링하여 출력하는 발진기 버퍼를 더 포함할 수 있다.
또한, 상기 전압제어 발진기는 원하는 발진 주파수와 동일한 국부 발진기(Local Oscillator:LO) 신호를 생성할 수 있다.
또한, 상기 주파수 분주부는 상기 분주기 버퍼로부터의 주파수 신호를 피드백받아 미리 설정된 분주비로 분주하는 TMC(Two Modulus Counter)와; TMC로부터의 주파수 신호를 입력받아 N분주하여 TMC의 출력 주파수보다 상대적으로 더 낮은 주파수 신호를 생성하여 상기 전압제어 발진기(VCO)의 입력단측으로 제공하는 M-S (main-swallow) 분주기를 포함하여 구성될 수 있다.
또한, 상기 레벨 검출기로는 RSSI(Received Signal Strength Indicator)가 사용될 수 있다.
또한, 상기 제어 로직부는, 상기 레벨 검출기에 의해 검출된 신호를 미리 설정된 기준신호와 비교하여 비교 결과에 따라 대응하는 신호를 출력하는 비교기와; 상기 비교기의 출력신호에 따라 클락을 업 또는 다운하기 위한 신호를 출력하는 업/다운 카운터를 포함하여 구성될 수 있다.
또한, 바람직하게는 상기 업/다운 카운터의 출력을 입력받아 다양한 바이어스 전류를 가질 수 있도록 제어 비트를 출력하는 비트 제어부를 더 포함할 수 있다.
또한, 상기의 목적을 달성하기 위하여 본 발명에 따른 주파수 튜닝 방법은,
a) 전압제어 발진기(VCO)에 의해 외부 전압을 인가받아 원하는 주파수의 신호를 생성하는 단계;
b) 상기 전압제어 발진기로부터의 주파수 신호를 분주기에 의해 입력받아, 입력 주파수 신호보다 상대적으로 더 낮은 주파수 신호로 분주하는 단계;
c) 상기 분주기로부터의 주파수 신호를 분주기 버퍼에 의해 버퍼링하는 단계;
d) 상기 분주기 버퍼로부터 출력되는 주파수 신호를 주파수 분주부에 의해 피드백받아 입력 주파수 신호보다 상대적으로 더 낮은 주파수 신호로 분주하는 단계;를 포함하고,
e) 상기 분주기 버퍼로부터 출력되어 상기 주파수 분주부로 입력되는 주파수 신호의 레벨을 레벨 검출기에 의해 검출하는 단계; 및
f) 상기 레벨 검출기에 의해 검출된 신호 레벨을 바탕으로 제어 로직부에 의해 상기 분주기 및 분주기 버퍼를 제어하는 단계를 더 포함하는 점에 그 특징이 있다.
여기서, 바람직하게는 상기 단계 a) 이후에 발진기 버퍼에 의해 상기 전압제어 발진기로부터의 주파수 신호를 버퍼링하여 출력하는 단계를 더 포함할 수 있다.
또한, 상기 단계 a)에서 상기 전압제어 발진기에 의해 원하는 발진 주파수와 동일한 국부 발진기(Local Oscillator:LO) 신호를 생성할 수 있다.
또한, 상기 단계 d)는,
d-1) 상기 분주기 버퍼로부터의 주파수 신호를 TMC(Two Modulus Counter)에 의해 피드백받아 미리 설정된 분주비로 분주하는 단계; 및
d-2) 상기 TMC로부터의 주파수 신호를 M-S(main-swallow) 분주기에 의해 입력받아 N분주하여 TMC의 출력 주파수보다 상대적으로 더 낮은 주파수의 신호를 생성하여 상기 전압제어 발진기(VCO)의 입력단측으로 제공하는 단계를 포함하여 구성될 수 있다.
또한, 상기 단계 f)는,
f-1) 상기 레벨 검출기에 의해 검출된 신호를 비교기에 의해 미리 설정된 기준신호와 비교하여 그 결과에 따라 대응하는 신호를 출력하는 단계; 및
f-2) 상기 비교기의 출력신호에 따라 업/다운 카운터에 의해 클락을 업 또는 다운하기 위한 신호를 출력하는 단계를 포함하여 구성될 수 있다.
또한, 바람직하게는 상기 업/다운 카운터의 출력을 비트 제어부에 의해 입력받아 다수의 바이어스 전류값을 가질 수 있도록 제어 비트를 출력하는 단계를 더 포함할 수 있다.
이와 같은 본 발명에 의하면, TMC에 입력되는 신호의 세기를 판단하여 PVT 변화 조건을 보상함으로써 PVT 변화 조건에서도 PLL 시스템이 안정적으로 동작할 수 있다.
도 1은 일반적인 직접 변환 수신기의 구성을 보여주는 도면.
도 2는 종래 PLL 시스템의 구성을 보여주는 도면.
도 3은 종래 PVT 변화 조건을 보상하는 자동 제어 시스템을 포함하는 VCO의 구성을 보여주는 도면.
도 4는 도 2의 PLL 시스템에서의 분주기의 감도 특성 곡선을 보여주는 도면.
도 5는 본 발명의 실시 예에 따른 주파수 튜닝 회로의 구성을 보여주는 도면.
도 6은 도 5의 주파수 튜닝 회로에서의 제어 로직부의 내부 회로 구성을 보여주는 도면.
도 7은 본 발명의 실시 예에 따른 주파수 튜닝 방법의 실행 과정을 보여주는 흐름도.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어 해석되지 말아야 하며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈", "장치" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.
도 5는 본 발명의 실시 예에 따른 주파수 튜닝 회로의 구성을 보여주는 도면이다.
도 5를 참조하면, 본 발명에 따른 주파수 튜닝 회로는, 전압제어 발진기 (VCO)(504), 분주기(506), 분주기 버퍼(507), 주파수 분주부(508), 레벨 검출기 (509), 제어 로직부(510)를 포함하여 구성된다.
상기 전압제어 발진기(VCO)(504)는 외부로부터의 전압을 인가받아 원하는 주파수의 신호를 생성한다. 여기서, 이와 같은 전압제어 발진기(504)는 원하는 발진 주파수와 동일한 국부 발진기(Local Oscillator:LO) 신호를 생성할 수 있다.
상기 발진기 버퍼(505)는 상기 전압제어 발진기(504)로부터의 주파수 신호를 버퍼링하여 출력한다. 즉, 발진기 버퍼(505)는 전압제어 발진기(504)로부터 출력된 주파수 신호를 임시 저장하거나, 지연시키거나, 또는 증폭하여 출력한다.
상기 분주기(506)는 상기 발진기 버퍼(505)를 거쳐 입력되는 주파수 신호를 입력 주파수 신호보다 상대적으로 더 낮은 주파수 신호로 분주한다. 이때, 분주기(506)로는 2분주기 또는 4분주기가 사용될 수 있다. 또한, 이와 같은 분주기(506)는 상기 제어 로직부(510)로부터의 제어 비트를 수신하여 출력 주파수를 조절한다.
상기 분주기 버퍼(507)는 상기 분주기(506)로부터의 주파수 신호를 버퍼링하여 출력한다. 즉, 분주기 버퍼(507)는 분주기(506)로부터 출력된 주파수 신호를 임시 저장하거나, 지연시키거나, 또는 증폭하여 출력한다. 또한, 상기 분주기 버퍼 (507)는 상기 제어 로직부(510)로부터의 제어 비트를 바탕으로 주파수 신호를 조절하여 출력한다.
상기 주파수 분주부(508)는 상기 분주기 버퍼(507)로부터 출력되는 주파수 신호를 피드백받아 입력 주파수 신호보다 상대적으로 더 낮은 주파수 신호로 분주한다. 여기서, 이와 같은 주파수 분주부(508)는 상기 분주기 버퍼(507)로부터의 주파수 신호를 피드백받아 미리 설정된 분주비(예를 들면, 4분주 또는 5분주)로 분주하는 TMC(Two Modulus Counter)(508a)와; 그 TMC (508a)로부터의 주파수 신호를 입력받아 N분주하여 TMC(508a)의 출력 주파수보다 상대적으로 더 낮은 주파수 신호를 생성하여 상기 전압제어 발진기(VCO)(504)의 입력단측으로 제공하는 M-S(main-swallow) 분주기(508b)를 포함하여 구성될 수 있다.
상기 레벨 검출기(509)는 상기 분주기 버퍼(507)로부터 출력되어 상기 주파수 분주부(508)로 입력되는 주파수 신호의 레벨을 검출한다. 여기서, 이와 같은 레벨 검출기(509)로는 TMC(508a)에 입력되는 신호의 강도 크기 때문에 피크(peak) 검출기가 사용될 수도 있으나, 바람직하게는 입력 신호의 동적 범위(dynamic range)가 넓은 RSSI(Received Signal Strength Indicator)가 사용된다.
상기 제어 로직부(510)는 상기 레벨 검출기(509)에 의해 검출된 신호 레벨을 바탕으로 상기 분주기(506) 및 분주기 버퍼(507)를 제어한다. 여기서, 이와 같은 제어 로직부(510)는, 도 6에 도시된 바와 같이, 상기 레벨 검출기(509)에 의해 검출된 신호를 미리 설정된 기준 신호와 비교하고, 그 비교 결과에 따라 대응하는 신호를 출력하는 비교기(510a)와; 그 비교기(510a)의 출력신호에 따라 클락을 업 또는 다운하기 위한 신호를 출력하는 업/다운 카운터(510b)를 포함하여 구성될 수 있다. 또한, 바람직하게는 상기 업/다운 카운터(510b)의 출력을 입력받아 다양한 바이어스 전류를 가질 수 있도록 제어 비트를 출력하는 비트 제어부(510c)를 더 포함할 수 있다.
도 5에서 참조 번호 501은 기준 클락 신호와 M-S 분주기(508b)로부터의 N분주된 주파수 신호 간의 위상 및 주파수 차이를 검출하는 위상-주파수 검출기 (PFD:phase frequency detector), 502는 위상-주파수 검출기(501)로부터의 출력신호를 입력받아 루프 필터(503)를 충전 및 방전하는 전하 펌프(CP:charge pump), 503은 전하 펌프(502)로부터 출력되는 신호의 고주파 성분을 제거하기 위한 루프 필터, 511은 믹서(mixer)를 각각 나타낸다.
그러면, 이상과 같은 구성을 갖는 본 발명에 따른 주파수 튜닝 회로에 의한 주파수 튜닝 방법에 대하여 설명해 보기로 한다.
도 7은 본 발명의 실시 예에 따른 주파수 튜닝 방법의 실행 과정을 보여주는 흐름도이다.
도 7을 참조하면, 본 발명에 따른 주파수 튜닝 방법에 따라, 먼저 전압제어 발진기(504)에 의해 외부 전압을 인가받아 원하는 주파수의 신호를 생성한다(단계 S701). 이때, 전압제어 발진기(504)에 의해 원하는 발진 주파수와 동일한 국부 발진기(Local Oscillator:LO) 신호를 생성할 수 있다.
이상과 같이, 전압제어 발진기(504)에 의해 소정 주파수의 신호가 생성되면, 발진기 버퍼(505)에 의해 그 전압제어 발진기(504)로부터의 주파수 신호를 버퍼링하여 출력한다(단계 S702). 즉, 발진기 버퍼(505)에 의해 전압제어 발진기(504)로부터 출력된 주파수 신호를 임시 저장하거나, 지연시키거나, 또는 증폭하여 출력한다.
이후, 상기 발진기 버퍼(505)를 거쳐 입력되는 주파수 신호를 분주기(506)에 의해 입력받아, 그 입력 주파수 신호보다 상대적으로 더 낮은 주파수 신호로 분주한다(단계 S703). 이때, 분주기(506)에 의해 입력받은 주파수 신호를 2분주 또는 4분주하여 입력 주파수보다 상대적으로 더 낮은 주파수의 신호로 만들 수 있다.
이렇게 하여 분주기(506)에 의해 분주된 주파수 신호가 출력되면, 그 주파수 신호를 분주기 버퍼(507)에 의해 버퍼링한다(단계 S704). 즉, 분주기 버퍼(507)에 의해 분주기(506)로부터 출력된 주파수 신호를 임시 저장하거나, 지연시키거나, 또는 증폭하여 출력한다.
이상과 같이, 분주기 버퍼(507)에 의해 버퍼링을 거친 주파수 신호가 출력되면, 그 분주기 버퍼(507)로부터 출력되는 주파수 신호를 주파수 분주부(508)에 의해 피드백받아 입력 주파수 신호보다 상대적으로 더 낮은 주파수 신호로 분주한다(단계 S705).
즉, 우선 상기 분주기 버퍼(507)로부터의 주파수 신호를 TMC(Two Modulus Counter)(508a)에 의해 피드백받아 미리 설정된 분주비(예를 들면, 4분주 또는 5분주)로 분주한다. 그런 후, 그 TMC(508a)로부터의 주파수 신호를 M-S(main-swallow) 분주기(508b)에 의해 입력받아 N분주하여 TMC(508a)의 출력 주파수보다 상대적으로 더 낮은 주파수의 신호를 생성하여 상기 전압제어 발진기(504)의 입력단측, 즉 위상-주파수 검출기(501)로 제공한다.
한편, 상기와 같이 분주기 버퍼(507)로부터의 주파수 신호가 주파수 분주부(508)로 피드백되어 분주됨과 동시에, 상기 분주기 버퍼(507)로부터 출력되어 주파수 분주부(508)로 입력되는 주파수 신호의 레벨을 레벨 검출기(509)에 의해 검출한다(단계 S706).
그런 후, 그 레벨 검출기(509)에 의해 검출된 신호 레벨을 바탕으로 제어 로직부(510)에 의해 상기 분주기(506) 및 분주기 버퍼(507)를 제어한다(단계 S707).
즉, 먼저 상기 레벨 검출기(509)에 의해 검출된 신호를 비교기(510a)(도 6 참조)에 의해 미리 설정된 기준신호와 비교하여 그 결과에 따라 대응하는 신호를 출력한다. 그런 다음, 그 비교기(510a)의 출력신호에 따라 업/다운 카운터(510b)에 의해 클락을 업 또는 다운하기 위한 신호를 출력한다. 그리고, 업/다운 카운터 (510b)의 출력을 비트 제어부(510c)에 의해 입력받아 다수의 바이어스 전류값을 가질 수 있도록 제어 비트를 출력한다. 이와 같이 비트 제어부(510c)로부터 출력된 제어 비트는 상기 분주기(506) 및 분주기 버퍼(507)로 제공되며, 분주기(506)는 그 제어 비트를 수신하여 출력 주파수를 조절한다. 또한, 상기 분주기 버퍼(507)는 그 제어 비트를 바탕으로 주파수 신호를 조절하여 출력한다. 이는 PLL 시스템의 동작에 영향을 미칠 수 있는 PVT(Process, Voltage, Temperature)의 변화 조건에 대해 능동적으로 보상하는 것을 의미하며, 이에 따라 외부의 환경 변화에도 PLL 시스템을 안정적으로 동작시킬 수 있게 된다.
이상의 설명에서와 같이, 본 발명에 따른 주파수 튜닝 회로 및 방법은 주파수 분주부의 TMC(Two Modulus Counter)에 입력되는 신호의 세기를 판단하여 PVT 변화 조건을 보상함으로써 PVT 변화 조건에서도 PLL 시스템이 안정적으로 동작할 수 있는 장점이 있다.
이상, 바람직한 실시 예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경, 응용될 수 있음은 당해 기술분야의 통상의 기술자에게 자명하다. 따라서, 본 발명의 진정한 보호 범위는 다음의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
501...위상-주파수 검출기 502...전하 펌프
503...루프 필터 504...전압 제어 발진기
505...발진기 버퍼 506...분주기
507...분주기 버퍼 508...주파수 분주부
508a...TMC(Two Modulus Counter) 508b...M-S(main-swallow) 분주기
509...분주기 510...제어 로직부
510a...비교기 510b...업/다운 카운터
510c...비트 제어부 511...믹서

Claims (13)

  1. 외부 전압을 인가받아 원하는 주파수의 신호를 생성하기 위한 전압제어 발진기;
    상기 전압제어 발진기로부터의 주파수 신호를 입력받아, 입력 주파수 신호보다 상대적으로 더 낮은 주파수 신호로 분주하는 분주기;
    상기 분주기로부터의 주파수 신호를 버퍼링하는 분주기 버퍼;
    상기 분주기 버퍼로부터 출력되는 주파수 신호를 피드백받아 입력 주파수 신호보다 상대적으로 더 낮은 주파수 신호로 분주하는 주파수 분주부;를 포함하고,
    상기 분주기 버퍼로부터 출력되어 상기 주파수 분주부로 입력되는 주파수 신호의 레벨을 검출하는 레벨 검출기; 및
    상기 레벨 검출기에 의해 검출된 신호 레벨을 바탕으로 상기 분주기 및 분주기 버퍼를 제어하는 제어 로직부를 더 포함하는 주파수 튜닝 회로.
  2. 제1항에 있어서,
    상기 전압제어 발진기와 상기 분주기 사이에 상기 전압제어 발진기로부터의 주파수 신호를 입력받아 버퍼링하여 출력하는 발진기 버퍼를 더 포함하는 주파수 튜닝 회로.
  3. 제1항에 있어서,
    상기 전압제어 발진기는 원하는 발진 주파수와 동일한 국부 발진기(Local Oscillator:LO) 신호를 생성하는 주파수 튜닝 회로.
  4. 제1항에 있어서,
    상기 주파수 분주부는,
    상기 분주기 버퍼로부터의 주파수 신호를 피드백받아 미리 설정된 분주비로 분주하는 TMC(Two Modulus Counter); 및
    상기 TMC로부터의 주파수 신호를 입력받아 N분주하여 TMC의 출력 주파수보다 상대적으로 더 낮은 주파수 신호를 생성하여 상기 전압제어 발진기의 입력단측으로 제공하는 M-S(main-swallow) 분주기를 포함하는 주파수 튜닝 회로.
  5. 제1항에 있어서,
    상기 레벨 검출기는 RSSI(Received Signal Strength Indicator)인 주파수 튜닝 회로.
  6. 제1항에 있어서,
    상기 제어 로직부는,
    상기 레벨 검출기에 의해 검출된 신호를 미리 설정된 기준신호와 비교하여 비교 결과에 따라 대응하는 신호를 출력하는 비교기; 및
    상기 비교기의 출력신호에 따라 클락을 업 또는 다운하기 위한 신호를 출력하는 업/다운 카운터를 포함하는 주파수 튜닝 회로.
  7. 제6항에 있어서,
    상기 업/다운 카운터의 출력을 입력받아 다양한 바이어스 전류를 가질 수 있도록 제어 비트를 출력하는 비트 제어부를 더 포함하는 주파수 튜닝 회로.
  8. a) 전압제어 발진기에 의해 외부 전압을 인가받아 원하는 주파수의 신호를 생성하는 단계;
    b) 상기 전압제어 발진기로부터의 주파수 신호를 분주기에 의해 입력받아, 입력 주파수 신호보다 상대적으로 더 낮은 주파수 신호로 분주하는 단계;
    c) 상기 분주기로부터의 주파수 신호를 분주기 버퍼에 의해 버퍼링하는 단계;
    d) 상기 분주기 버퍼로부터 출력되는 주파수 신호를 주파수 분주부에 의해 피드백받아 입력 주파수 신호보다 상대적으로 더 낮은 주파수 신호로 분주하는 단계;를 포함하고,
    e) 상기 분주기 버퍼로부터 출력되어 상기 주파수 분주부로 입력되는 주파수 신호의 레벨을 레벨 검출기에 의해 검출하는 단계; 및
    f) 상기 레벨 검출기에 의해 검출된 신호 레벨을 바탕으로 제어 로직부에 의해 상기 분주기 및 분주기 버퍼를 제어하는 단계를 더 포함하는 주파수 튜닝 방법.
  9. 제8항에 있어서,
    상기 단계 a) 이후에 발진기 버퍼에 의해 상기 전압제어 발진기로부터의 주파수 신호를 버퍼링하여 출력하는 단계를 더 포함하는 주파수 튜닝 방법.
  10. 제8항에 있어서,
    상기 단계 a)에서 상기 전압제어 발진기에 의해 원하는 발진 주파수와 동일한 국부 발진기(Local Oscillator:LO) 신호를 생성하는 주파수 튜닝 방법.
  11. 제8항에 있어서,
    또한, 상기 단계 d)는,
    d-1) 상기 분주기 버퍼로부터의 주파수 신호를 TMC(Two Modulus Counter)에 의해 피드백받아 미리 설정된 분주비로 분주하는 단계; 및
    d-2) 상기 TMC로부터의 주파수 신호를 M-S(main-swallow) 분주기에 의해 입력받아 N분주하여 TMC의 출력 주파수보다 상대적으로 더 낮은 주파수의 신호를 생성하여 상기 전압제어 발진기의 입력단측으로 제공하는 단계를 포함하는 주파수 튜닝 방법.
  12. 제8항에 있어서,
    상기 단계 f)는,
    f-1) 상기 레벨 검출기에 의해 검출된 신호를 비교기에 의해 미리 설정된 기준신호와 비교하여 그 결과에 따라 대응하는 신호를 출력하는 단계; 및
    f-2) 상기 비교기의 출력신호에 따라 업/다운 카운터에 의해 클락을 업 또는 다운하기 위한 신호를 출력하는 단계를 포함하는 주파수 튜닝 방법.
  13. 제12항에 있어서,
    상기 업/다운 카운터의 출력을 비트 제어부에 의해 입력받아 다수의 바이어스 전류값을 가질 수 있도록 제어 비트를 출력하는 단계를 더 포함하는 주파수 튜닝 방법.
KR20130054943A 2013-05-15 2013-05-15 주파수 튜닝 회로 및 방법 KR101483857B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20130054943A KR101483857B1 (ko) 2013-05-15 2013-05-15 주파수 튜닝 회로 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130054943A KR101483857B1 (ko) 2013-05-15 2013-05-15 주파수 튜닝 회로 및 방법

Publications (2)

Publication Number Publication Date
KR20140134910A KR20140134910A (ko) 2014-11-25
KR101483857B1 true KR101483857B1 (ko) 2015-01-16

Family

ID=52455789

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130054943A KR101483857B1 (ko) 2013-05-15 2013-05-15 주파수 튜닝 회로 및 방법

Country Status (1)

Country Link
KR (1) KR101483857B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175836A (ja) * 1991-09-30 1993-07-13 Nec Corp 位相同期周波数制御回路の分周方式
KR100251631B1 (ko) 1995-12-29 2000-04-15 윤종용 위상동기시간의 개선을 위한 위상동기루프및 그 동기화방법
KR100897194B1 (ko) 2006-11-30 2009-05-14 (주)카이로넷 멀티모드 국부 발진기

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175836A (ja) * 1991-09-30 1993-07-13 Nec Corp 位相同期周波数制御回路の分周方式
KR100251631B1 (ko) 1995-12-29 2000-04-15 윤종용 위상동기시간의 개선을 위한 위상동기루프및 그 동기화방법
KR100897194B1 (ko) 2006-11-30 2009-05-14 (주)카이로넷 멀티모드 국부 발진기

Also Published As

Publication number Publication date
KR20140134910A (ko) 2014-11-25

Similar Documents

Publication Publication Date Title
US7907022B2 (en) Phase-locked loop and method for operating the same
EP2399339B1 (en) Symmetric load delay cell oscillator
US7719330B2 (en) Phase locked loop device and control method thereof
US20100259332A1 (en) Compensation circuit for voltage controlled oscillator
US8013682B2 (en) Frequency synthesizer and method for controlling same
US10171089B2 (en) PVT-free calibration function using a doubler circuit for TDC resolution in ADPLL applications
KR101470990B1 (ko) 피드포워드 분파기를 구비하는 적응형 대역폭 위상 동기루프
US6005425A (en) PLL using pulse width detection for frequency and phase error correction
US7859346B2 (en) Clock generator and associated self-test and switching-control method
US8975924B2 (en) Phase frequency detector circuit
US20130222025A1 (en) Phase locked loop
US8604885B2 (en) Differential ring oscillator-type voltage control oscillator
US7129789B2 (en) Fast locking method and apparatus for frequency synthesis
US8451065B2 (en) Oscillator circuit and electric-current correction method
US8810291B2 (en) Phase-locked loop
US20150130544A1 (en) Method and apparatus to calibrate frequency synthesizer
US20120076180A1 (en) Phase-locked loop and radio communication device
KR101483857B1 (ko) 주파수 튜닝 회로 및 방법
US9614535B2 (en) PLL circuit, method, and electronic apparatus
KR20140090455A (ko) 위상 고정 루프 회로
US9083360B2 (en) Lock detecter and clock generator having the same
KR20160076644A (ko) 서브 샘플링 위상 고정 루프를 기반으로 한 확산 스펙트럼 클럭 발생기 및 그의 자동 캘리브레이션 방법
KR100905836B1 (ko) 루프 안정도가 향상된 위상 동기 루프
US7755438B2 (en) Phase lock loop semiconductor device
KR101373205B1 (ko) 위상 고정 루프, 위상 고정 루프용 주파수 조정회로, 위상 고정 루프의 락킹 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee