DE19626126A1 - Verfahren zur Ausbildung einer räumlichen Chipanordnung und räumliche Chipanordung - Google Patents
Verfahren zur Ausbildung einer räumlichen Chipanordnung und räumliche ChipanordungInfo
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Description
Die vorliegende Erfindung betrifft ein Verfahren zur Ausbildung einer
räumlichen Chipanordnung gemäß dem Anspruch 1 und eine räumlich
ausgebildete Chipanordnung gemäß dem Anspruch 11.
Mit der zunehmenden Miniaturisierung von elektronischen Geräten, wie
beispielsweise tragbaren Telefonen, die allgemein auch als "Handy" be
zeichnet werden, oder tragbarer Computer, bekannt unter dem Begriff
"Notebook", nehmen auch die Anforderungen an die Integrationsdichte
der darin verwendeten elektronischen Bausteine zu. In besonderem Maße
betrifft dies sicherlich in derartigen Geräten eingesetzte Speicherbausteine
oder Speichererweiterungen, die optional verwendet werden können. Als
Bauform für derartige hochintegrierte Speicherbausteine kommen mittler
weile in der Regel sogenannte "Multi-Chip-Module" (MCM) zum Einsatz,
bei denen die einzelnen Chips übereinander angeordnet und elektrisch
untereinander verbunden sind aufgrund der hohen Integrationsdichte,
also der Anordnung einer Vielzahl von Chips auf kleinstem Raum, steigt
natürlich auch die Ausfallwahrscheinlichkeit eines solchen Speicherbau
steins, da es zum Bauteilversagen ausreichend ist, wenn auch nur einer der
in einer Vielzahl verarbeiteten Chips fehlerhaft ist. Um ein Bauteilversa
gen im Betrieb der hochintegrierten Bausteine weitestgehend ausschließen
zu können, erfolgt bislang eine Überprüfung der Bausteine nach Fertig
stellung und vor Auslieferung bzw. Einbau in das betreffende elektroni
sche Gerät. Hiermit ist zum einen ein zusätzlicher, dem eigentlichen Her
stellungsvorgang nachfolgender Bauteiltest verbunden. Zum anderen be
deutet die Durchführung eines Bauteiltests erst nach Fertigstellung des
kompletten Bauteils, daß im Falle eines Bauteilversagens, das in der Regel
nur durch das Versagen eines einzelnen Chips bedingt ist, das gesamte
Bauteil zum Ausschuß wird.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfah
ren zur Ausbildung einer räumlichen Chipanordnung bzw. eine räumliche
Chipanordnung vorzuschlagen, das bzw. die trotz Erzielung einer hohen
Integrationsdichte eine Möglichkeit zur frühzeitigen Fehlerdetektierung
schafft, so daß eine Klassierung des kompletten Bauteils als Ausschuß
weitestgehend verhindert werden kann.
Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des An
spruchs 1 bzw. eine Chipanordnung mit den Merkmalen des Anspruchs 11
gelöst.
Erfindungsgemäß wird vorgeschlagen, zur Ausbildung einer räumlichen
Chipanordnung mit mehreren, in verschiedenen Ebenen angeordneten,
elektrisch miteinander verbundenen Chips die Chips über ihre peripheren
Anschlußflächen mit zugeordneten Leiterbahnen einer auf mindestens
einem Trägersubstrat angeordneten Leiterbahnstruktur zu kontaktieren.
Dabei können die Chips entweder quer zum geradlinig ausgerichteten
Trägersubstrat angeordnet werden, oder parallel zur Längserstreckung
eines flexiblen Trägersubstrats.
Beide erfindungsgemäßen Alternativen bieten zum einen die Möglichkeit,
die Chips in einer raumsparenden Struktur anzuordnen, und zum anderen
die Möglichkeit einer einfachen elektrischen Überprüfung der mit dem
Trägersubstrat verbundenen Chips während der Herstellung der stapelför
migen Chipanordnung.
Die raumsparende Anordnung der Chips wird in dem einen Fall durch die
Queranordnung der Chips relativ zur Längserstreckung des Trägersub
strats und in dem anderen Fall dadurch geschaffen, daß nach Herstellung
der Verbindung der Chips mit dem flexiblen Trägersubstrat das Träger
substrat aufgrund seiner Flexibilität entsprechend der gewünschten Raum
anordnung der Chips mit beliebigen Richtungswechseln der Längserstrec
kung angeordnet werden kann. So kann das flexible Trägersubstrat bei
spielsweise mäanderförmig oder auch spiralenförmig angeordnet werden,
woraus eine hohe räumliche Integrationsdichte für die Chips folgt.
In dem einen Fall läßt sich eine besonders hohe Integrationsdichte dadurch
erzeugen, daß die Chips mit ihren längs einer Seitenkante angeordneten
peripheren Anschlußflächen in eine den Leiterbahnen benachbarte, quer
zur Längserstreckung der Leiterbahnen angeordnete Verbindungsposition
gebracht werden und anschließend eine Verbindung zwischen jeweils ein
ander zugeordneten Paarungen aus Leiterbahn und Anschlußfläche über
ein zwischen der jeweiligen Leiterbahn und der zugeordneten Anschlußflä
che appliziertes Verbindungsmaterial erfolgt.
In dem anderen Fall kann eine besonders hohe Integrationsdichte dadurch
erreicht werden, daß die Chips parallel zur Längserstreckung des Träger
substrats mit ihren Anschlußflächen auf Leiterbahnen von beidseitig auf
dem Trägersubstrat angeordneten Leiterbahnstrukturen kontaktiert werden
und nach Kontaktierung der Chips eine mäanderförmige Anordnung des
Trägersubstrats zur Ausbildung der räumlichen Chipanordnung erfolgt.
Als besonders vorteilhaft erweist sich die Durchführung der beiden vorge
nannten Verfahrensalternativen, wenn nach erfolgter Kontaktierung eines
Chips mit dem Trägersubstrat eine elektrische Überprüfung des Chips über
die mit einer Prüfeinrichtung verbundene Leiterbahnstruktur des Träger
substrats erfolgt.
Unabhängig von der Relativanordnung der Chips gegenüber dem Träger
substrat erweist es sich als vorteilhaft, wenn zur Vorbereitung der Kon
taktierung der Chips das oder die Trägersubstrate mit einem Ende in einer
Einspanneinrichtung fixiert wird. Daher läßt sich die Einspanneinrichtung
auch als Prüfeinrichtung verwenden.
Insbesondere in dem Fall, wenn es sich um Chips mit rückseitiger Metalli
sierung handelt, erweist es sich als vorteilhaft, wenn jeweils vor Kontak
tierung eines weiteren Chips eine Abstandseinrichtung auf der Oberseite
des zuvor kontaktierten Chips angeordnet wird. Zum einen wird bei geeig
neter Auswahl des Materials für die Abstandseinrichtung eine Isolierung
zwischen den Chips erreicht. Zum anderen wird auch eine statische Stabi
lisierung des stapelförmigen Aufbaus der Chipanordnung ermöglicht. Die
ser Stabilisierungseffekt läßt sich noch weiter steigern, wenn für die Ab
standseinrichtung ein adhäsives Material, beispielsweise ein Klebeauftrag,
gewählt wird.
Im Falle der Verwendung eines Lotmaterials als Verbindungsmaterial er
weist es sich als vorteilhaft, wenn das Verbindungsmaterial in Form ver
einzelter Verbindungsmaterialdepots auf die Leiterbahnen und/oder die
Anschlußflächen aufgebracht und anschließend durch Umschmelzen ak
tiviert wird. Diese Art der Lotmaterialdepotapplikation ist besonders
geeignet in dem Fall der querliegend zur Längserstreckung des Träger
substrats angeordneten Chips. Im Fall der parallel zur Längserstreckung
des flexiblen Trägersubstrats angeordneten Chips erweist sich zur Verbin
dung der Chips mit dem Trägersubstrat eine sogenannte "Face-down-
Technik" zur Herstellung der Verbindung, wie beispielsweise das "Flip-
Chip-Verfahren", als besonders geeignet. Eine weitere Möglichkeit be
steht in der Verwendung eines Klebematerials, das durch UV-Bestrahlung
ausgehärtet, also zur Herstellung einer haltbaren Verbindung aktiviert
wird.
Um letztendlich eine möglichst einfache Außenkontaktierung der räumli
chen Chipanordnung zu ermöglichen, erweist es sich als besonders vor
teilhaft, wenn nach Kontaktierung des letzten Chips zunächst ein Über
stand des Trägersubstrats über der Oberseite des Chips umgeschlagen und
mit der Oberseite verbunden wird und anschließend eine Durchkontaktie
rung von der Rückseite des Trägersubstrats auf die mit den Chipanschluß
flächen verbundene Leiterbahnstruktur des Trägersubstrats erfolgt. Alter
nativ ist es auch möglich, bereits von vornherein mit einer entsprechenden
Durchkontaktierung versehene Trägersubstrate zu verwenden.
Eine vorteilhafte Alternative hierzu wird erreicht, wenn zur Ausbildung
einer Außenkontaktanordnung an der Chipanordnung vor der Kontaktie
rung des ersten Chips oder nach Kontaktierung des letzten Chips eine
Leiterplatte oder auch ein modifizierter Chip mit einer auf der Außenseite
an-geordneten, flächig verteilten Außenkontaktanordnung über an der
Leiterplattenperipherie oder der Chipperipherie angeordnete und mittels
einer Anschlußleiterbahnstruktur mit der Außenkontaktanordnung verbun
dene Innenkontakte mit den Leiterbahnen des Trägersubstrats kontaktiert
wird.
Um eine gegen Umwelteinflüsse möglichst weitgehend abgedichtete Chip
anordnung mit einer darüber hinaus möglichst großen mechanischen Sta
bilität zu erzielen, ist es vorteilhaft, wenn nach Kontaktierung der ge
wünschten Anzahl der Chips ein Verguß der erzeugten Chipanordnung zur
Ausbildung einer Gehäusung erfolgt.
Die erfindungsgemäße räumliche Chipanordnung weist mehrere in ver
schiedenen Ebenen angeordnete, elektrisch miteinander verbundene Chips
auf, wobei die Chips über ihre peripheren Anschlußflächen mit zugeordneten
Leiterbahnen einer Leiterbahnstruktur von zumindest einem Träger
substrat verbunden sind, wobei das Trägersubstrat eine zumindest einsei
tig auf einer Trägerschicht angeordnete Leiterbahnstruktur aufweist, de
ren Leiterbahnen mit jeweils zugeordneten Anschlußflächen der quer zum
Trägersubstrat angeordneten Chips verbunden sind, oder das Trägersub
strat zwei beidseitig auf einer flexiblen Trägerschicht angeordnete Leiter
bahnstrukturen aufweist und die Leiterbahnen jeder Leiterbahnstruktur mit
jeweils zugeordneten Anschlußflächen beidseitig parallel zum Trägersub
strat angeordneter Chips verbunden sind.
Bei einer vorteilhaften Ausführungsform der Chipanordnung sind die
Chips über mehrere Reihen peripherer Anschlußflächen mit mehreren
Trägersubstraten verbunden, die jeweils einer Reihe zugeordnet sind.
Unabhängig von der grundsätzlichen Ausbildung der Chipanordnung, also
unabhängig davon, ob eine Mehrzahl querliegend zur Längserstreckung
des Trägersubstrats angeordneter Chips mit dem Trägersubstrat verbunden
sind, oder ob die Chips parallel zur Längserstreckung des Trägersubstrats
mit diesem verbunden sind, kann die räumliche Chipanordnung mit einer
außenliegend angeordneten Außenkontaktflächenanordnung versehen sein.
Eine Möglichkeit der Ausbildung dieser Außenkontaktflächenanordnung
besteht darin, parallel zu einem äußeren Chip, einen äußeren Abschluß
bildend, eine Leiterplatte mit einer auf ihrer Außenseite angeordneten,
flächig verteilten Außenkontaktanordnung vorzusehen, die über an der
Leiterplattenperipherie angeordnete und mittels einer Anschlußleiterbahn
struktur mit der Außenkontaktanordnung verbundende Innenkontakte mit
den Leiterbahnen des Trägersubstrats verbunden ist.
Zur Erhöhung der mechanischen Stabilität der gesamten Chipanordnung
erweist es sich als vorteilhaft, wenn zwischen den Chips Abstandseinrich
tungen vorgesehen sind.
Wenn in der Chipanordnung Chips angeordnet sind, die zwei periphere,
versetzt zueinander angeordnete Reihen Anschlußflächen aufweisen und
jede Leiterbahnstruktur eine der Gesamtzahl der Anschlußflächen beider
Reihen entsprechende Anzahl von Leiterbahnen aufweist, läßt sich bei
besonders einfach ausgebildeter Leiterbahnstruktur eine Vielzahl von
Leiterbahnen mit den peripheren Anschlußflächen der Chips verbinden.
Eine besonders hohe Integrationsdichte läßt sich im Fall der parallel zum
Trägersubstrat angeordneten Chips erzielen, wenn das Trägersubstrat zu
mindest bereichsweise mäanderförmig angeordnet ist.
Wenn die Chipanordnung in den zwischen dem Trägersubstrat und den
Chips vorhandenen Zwischenräumen ein Vergußmaterial aufweist, läßt
sich eine mechanisch besonders stabil ausgebildete und hermetisch gegen
Umwelteinflüsse abgeschirmte Chipgehäusung erzielen. Die Gehäusung
kann auch durch Einhüllung oder Umspritzung mit einem geeigneten
Material ausgebildet sein.
Nachfolgend werden verschiedene Ausführungsformen der räumlichen
Chipanordnung unter Erläuterung der zu ihrer Herstellung angewendeten
Verfahren anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Ausführungsbeispiel einer stapelförmigen Chipan
ordnung während der Herstellung in einer Variante des
erfindungsgemäßen Verfahrens;
Fig. 2 eine Draufsicht auf einen in Fig. 1 dargestellten Chip;
Fig. 3 eine Seitenansicht der in Fig. 1 während des Herstel
lungsverfahrens gezeigten, nunmehr fertiggestellten
Chipanordnung;
Fig. 4 eine Draufsicht auf eine gegenüber Fig. 3 leicht modifi
zierte Chipanordnung;
Fig. 5 die Darstellung eines Trägersubstrats zur Ausbildung
einer Chipanordnung;
Fig. 6 eine in der Ansicht Fig. 3 entsprechende Teilseitenan
sicht einer Chipanordnung;
Fig. 7 die Kontaktoberfläche eines Chips mit einer Draufsicht
eines zugeordneten Trägersubstrats;
Fig. 8 ein beidseitig mit Chips kontaktiertes Trägersubstrat
zur Ausbildung einer weiteren Ausführungsform einer
Chipanordnung;
Fig. 9 eine mit dem in Fig. 8 dargestellten Trägersubstrat ge
bildete Chipanordnung;
Fig. 10 eine Variante zu dem in Fig. 8 dargestellten Träger
substrat mit einer gegenüber Fig. 8 abweichenden An
ordnung von Chips;
Fig. 11 eine mit dem in Fig. 10 dargestellten Trägersubstrat
gebildete Chipanordnung;
Fig. 12 eine Variante zu der in Fig. 9 dargestellten, mit dem in
Fig. 8 dargestellten Trägersubstrat gebildeten Chipan
ordnung.
Fig. 1 zeigt ein Verfahrensstadium bei der Herstellung einer in Fig. 3 im
Endzustand dargestellten Chip-Stapelanordnung 20. Zur Ausbildung der
Chip-Stapelanordnung 20 (Fig. 3) werden bei dem vorliegend dargestell
ten Ausführungsbeispiel zwei flexibel ausgebildete Trägersubstrate 21, 22
mit ihren eine Mehrzahl von Leiterbahnen 23 aufweisenden Leiterbahn
strukturen 24, 25 einander gegenüberliegend angeordnet. Zur Fixierung
der Trägersubstrate 21, 22 in der in Fig. 1 dargestellten Relativposition
werden die Trägersubstrate 21, 22 mit ihren Enden 26, 27 in einer Ein
spanneinrichtung 28 aufgenommen. Die Einspanneinrichtung 28 weist im
vorliegenden Fall einen Abstandsblock 29 auf, gegen den die Enden 26, 27
der Trägersubstrate 21 bzw. 22 durch Klemmbacken 30, 31 geklemmt ge
halten werden. Der Abstandsblock 29 ist so bemessen, daß ein erster Chip
32 in der in Fig. 1 dargestellten Weise zwischen den Trägersubstraten 21,
22 mit seinen hier in zwei senkrecht zur Zeichenebene verlaufenden Rei
hen peripherer Anschlußflächen 33 benachbart den Leiterbahnen 23 der
Leiterbahnstrukturen 24, 25 positioniert werden kann.
Hierzu liegt der Chip 32 mit seiner Rückseite am Abstandsblock 29 der
Einspanneinrichtung 28 an.
Bei der in Fig. 1 dargestellten Konfiguration sind die Anschlußflächen 33
des Chips 32 über Lotverbindungen 34 aus einem umgeschmolzenen Lot
materialdepot 35 zur Ausbildung einer elektrisch leitfähigen Verbindung
zwischen den Anschlußflächen 33 und den zugeordneten Leiterbahnen 23
der Leiterbahnstrukturen 24 bzw. 25 vorgesehen.
Aus Fig. 1 wird deutlich, daß die Chip-Stapelanordnung 20 (Fig. 3)
sandwichartig aufgebaut wird aus einer alternierenden Anordnung von
weiteren Chips 36 bis 39 und zwischenliegenden Kleberschichten 40 bis
43. Die Kleberschichten 40 bis 43 dienen dabei zum einen zur Ausbildung
einer Abstandseinrichtung zwischen benachbarten Chips 32, 36 und 36, 37
und 37, 38 und 38, 39 sowie andererseits wegen der flexiblen Trägersub
strate 21, 22 zur relativen Fixierung der gesamten Anordnung.
Wie aus Fig. 1 weiterhin zu ersehen ist, werden, wie in Fig. 1 am Beispiel
der Verbindung des obersten Chips 39 dargestellt, die Lotmaterialdepots
35 zur Erzeugung der Lotverbindungen 34 vereinzelt durch ein als Appli
kationskapillare 44 ausgebildetes Werkzeug positionsgenau im Verbin
dungsbereich 45 zwischen den Anschlußflächen 33 und den Leiterbahnen
23 plaziert. Die zur Herstellung der Lotverbindung durch Umschmelzen
notwendige thermische Energie kann bei entsprechender Ausbildung der
Applikationskapillare 44 als Thermodeneinrichtung durch diese selbst oder
auch durch eine hiervon getrennte Umschmelzeinrichtung erfolgen.
Mit der in Fig. 2 dargestellten Draufsicht auf einen Chip 53 ist gleichzei
tig eine von der Darstellung der Chip-Stapelanordnung 20 in Fig. 3 ab
weichende Variante zur Ausbildung einer in Fig. 4 dargestellten Chip-
Stapelanordnung 46 dargestellt, bei der abweichend von der Darstellung in
Fig. 1 zusätzlich zu den beiden gegenüberliegend angeordneten Träger
substraten 21, 22, die hier Querseiten 47, 48 des Chips 53 zugeordnet
sind, zwei weitere Trägersubstrate 49, 50, vorgesehen, die Längsseiten
51, 52 des Chips 53 zugeordnet sind.
Die in den Fig. 2 und 4 dargestellte Chip-Stapelanordnung 46 mit hier
insgesamt vier Trägersubstraten 21, 22 und 49, 50 ist, wie deutlich aus
Fig. 2 hervorgeht, geeignet für eine Kombination mit Chips in der Art des
Chips 53, die nicht nur mit zwei gegenüberliegend angeordneten Reihen
peripherer Anschlußflächen 33, sondern darüber hinaus mit zwei weiteren
gegenüberliegend angeordneten peripheren Reihen von Anschlußflächen
54 versehen sind.
Entsprechend den unter Bezugnahme auf die Fig. 1 gemachten Ausführun
gen sind auch die Anschlußflächen 54 des Chips 53 wie die Anschlußflä
chen 33 des Chips 53 über Lotverbindungen 34 mit den Leiterbahnen 23
der Trägersubstrate 21, 22 und 49, 50 verbunden. Natürlich können auch
abweichend von den hier vorgeschlagenen Lotmaterialverbindungen andere
Verbindungsarten und Verbindungsmaterialien zur elektrischen Kontaktie
rung der Anschlußflächen 33 und 54 der Chips verwendet werden. Bei
spielsweise sind auch leitfähige Kleber einsetzbar.
Unabhängig davon, ob es sich hinsichtlich der besonderen Ausführungs
form um eine Chip-Stapelanordnung 20 oder eine Chip-Stapelanordnung
46 handelt, erfolgt der Aufbau der Chip-Stapelanordnung nach der in Fig.
1 dargestellten Art, also durch ein sandwichartiges Aufeinanderschichten
der Chips. Dabei empfiehlt es sich, zur Erhöhung der mechanischen Sta
bilität der gesamten Chip-Stapelanordnung 20 oder 46, insbesondere in
dem Fall, daß flexibel ausgebildete Trägersubstrate 21, 22 und 49, 50
verwendet werden, die einzelnen Chips 32 bis 39 oder 53 durch adhäsiv
ausgebildete Abstandseinrichtungen 40 bis 43 miteinander zu verbinden.
Im Fall der Verwendung von in sich starren Trägersubstraten kann darauf
verzichtet werden. Je nach Konfiguration der Anschlußflächen der in eine
Chip-Stapelanordnung zu integrierenden Chips kann der Aufbau einer
Chip-Stapelanordnung auch mit nur einem Trägersubstrat erfolgen. Bei in
sich starr ausgebildeten Trägersubstraten kann der Aufbau der Chip-
Stapelanordnung auch bei von der in Fig. 1 dargestellten Orientierung der
Trägersubstrate 21, 22 abweichender Orientierung - beispielsweise bei
waagerechter Ausrichtung des oder der Trägersubstrate - erfolgen.
Unabhängig von der Ausbildung der zum Aufbau einer Chip-Stapel
anordnung verwendeten Trägersubstrate ermöglicht der beispielhaft in
Fig. 1 dargestellte Aufbau einer Chip-Stapelanordnung 20 einen quasi
gleichzeitig mit dem Aufbau der Chip-Stapelanordnung erfolgenden Bau
teiltest der einzelnen Chips 32 bis 39. Hierzu wird nach jeder Applikation
eines einzelnen Chips, beginnend mit dem Chip 32, und Fertigstellung der
hier als Lotverbindung 34 ausgebildeten, elektrisch leitfähigen Verbindun
gen zu den Leiterbahnen 23 der Trägersubstrate 21, 22 eine elektrische
Überprüfung des jeweiligen zuletzt eingesetzten Chips über die Leiterbah
nen 23 der Trägersubstrate 21, 22 durchgeführt. Eine hierzu geeignete,
nicht näher dargestellte Prüfeinrichtung kann als separate Einrichtung mit
den in der Einspanneinrichtung 28 eingespannten Enden 26 und 27 der
Trägersubstrate 21, 22 verbunden werden. Es besteht jedoch auch die
Möglichkeit, die Einspanneinrichtung 28, insbesondere den Abstandsblock
29 der Einspanneinrichtung 28, als elektrische Prüfeinrichtung oder zu
mindest als Kontakteinrichtung für eine elektrische Prüfeinrichtung aus
zuführen.
Die in Fig. 1 dargestellte Anordnung zur Ausbildung einer Chip-Stapel
anordnung 20 ermöglicht auf besonders einfache Art und Weise eine kon
tinuierliche Herstellung von Chip-Stapelanordnungen 20. Hierzu werden
die Trägersubstrate 21 und 22 als Endlossubstrate auf Rollen oder einer
ähnlichen Vorratseinrichtung angeordnet bereitgehalten und jeweils um
einen Trägersubstratabschnitt 99, 100 nach einem Lösen der Einspannein
richtung 28 vorbewegt, wobei die Trägersubstratabschnitte 99, 100 so
bemessen sind, daß die gewünschte Anzahl von Chips zwischen den Trä
gersubstratabschnitten 99, 100 zur Ausbildung der Chip-Stapelanordnung
20 angeordnet werden kann. Nach Fertigstellung der Anordnung werden
die nunmehr mit den Chips verbundenen Trägersubstratabschnitte 99, 100
durch eine geeignete, hier nicht näher dargestellte Trenneinrichtung be
nachbart der Einspanneinrichtung 28 abgetrennt, so daß, durch eine wei
tere Vorschubbewegung bewirkt, die nächsten Trägersubstratabschnitte
99, 100 mit Chips bestückt werden können.
Um eine Kontaktierung der fertiggestellten Chip-Stapelanordnung 20 oder
46 zu vereinfachen, kann die Chip-Stapelanordnung 20 bzw. 46 zumindest
zu einer Seite hin mit einer Leiterplatte 55 bzw. 56 abgeschlossen werden,
die, wie in den Fig. 3 und 4 beispielhaft dargestellt, mit einer Außenkon
taktflächenanordnung 57 bzw. 58 nach Art eines "Ball-Grid-Array" ver
sehen sein kann.
Wie insbesondere aus der in Fig. 4 dargestellten Draufsicht deutlich wird,
sind zur Verbindung mit der Leiterplatte 56 die hier flexibel ausgebildeten
Trägersubstrate 21, 22 und 49, 50 mit ihren oberen Enden über periphere
Kontaktränder 59, 60, 61 und 62 der Leiterplatte 56 derart umgeschlagen,
daß die Leiterbahnen 23 der Trägersubstrate 21, 22 und 49, 50 in einer
Überdeckungslage mit Innenkontaktflächen 63 der Leiterplatte 56 kontak
tiert werden können. Von den Innenkontaktflächen 63 führen Kontaktbah
nen 64 zu den einzelnen in der vorbeschriebenen Außenkontaktflächenan
ordnung 58 konfigurierten Außenkontaktflächen 65 der Leiterplatte 56.
Wie Fig. 3 zeigt, kann eine Leiterplatte 55 oder auch eine andere eine
Außenkontaktflächenanordnung ermöglichende Einrichtung sowohl am
oberen als auch am unteren Ende einer Chip-Stapelanordnung 20 oder
auch 46 angeordnet sein. Zur Ausbildung einer abgeschlossenen Gehäu
sung für die der in der Chip-Stapelanordnung 20 oder auch der Chip-
Stapelanordnung 46 angeordneten Chips 32 und 36 bis 39 bzw. 53 ist die
Chip-Stapelanordnung 20 bzw. 46 in den am Beispiel der Chip-Stapel
anordnung 20 in Fig. 3 dargestellten Chip-Zwischenräumen 66 mit einem
Vergußmaterial ausgefüllt, das zudem auch zusätzlich die Trägersubstrate
umhüllen kann. Gehäuse und mit einer Außenkontaktflächenanordnung
versehene Chip-Stapelanordnungen lassen sich besonders vorteilhaft in der
SMD-Technologie verwenden.
Fig. 5 zeigt mit durchgezogenen Linien dargestellt ein flexibles Träger
substrat 67 in einer in der Ebene ausgebreiteten Darstellung, bei dem eine
Außenkontaktflächenanordnung 68 integral in einer flexiblen Träger
schicht 69 des Trägersubstrats 67 ausgebildet ist. Hierzu geht die aus
einzelnen Leiterbahnen 70 zusammengesetzte Leiterbahnstruktur 71 im
Endbereich des Trägersubstrats 67 in eine Anschlußleiterbahnstruktur 72
über. Die Anschlußleiterbahnstruktur 72 weist Kontaktbahnen 73 auf die
auf derselben Seite der Trägerschicht 69 angeordnet sind wie die Leiter
bahnen 70 der Leiterbahnstruktur 71. Auf der Gegenseite der Träger
schicht 69 sind gegenüberliegend den freien Enden der Kontaktbahnen 73
hier durch Lotpunkte 74 gebildete Außenkontaktflächen vorgesehen, die
über nicht näher dargestellte Durchkontaktierungen mit den Kontaktbah
nen 73 verbunden sind.
Das in Fig. 5 in ausgezogenen Linien dargestellte Trägersubstrat 67 er
möglicht analog den beiden in Fig. 1 dargestellten Trägersubstraten 21,
22 die Kombination mehrerer Chips 32 und 36 bis 39 zu einer Chip-
Stapelanordnung, wobei das mit ausgezogenen Linien dargestellte Träger
substrat 67 zur Kombination mit Chips geeignet ist, die, wie die in Fig. 1
dargestellten Chips 32 und 36 bis 39, zwei gegenüberliegende Reihen
peripherer Anschlußflächen aufweisen. Ausgehend von dem in Fig. 5
dargestellten Ausführungsbeispiel ist das Trägersubstrat 67, das mit ins
gesamt 32 Leiterbahnen 23 versehen ist, geeignet, Chips zu verbinden, die
in zwei gegenüberliegenden Reihen jeweils 16 periphere Anschlußflächen
aufweisen. Die Verbindung der Chipanschlußflächen mit den Leiterbahnen
23 kann analog zu der unter Bezugnahme auf Fig. 1 erläuterten Art und
Weise erfolgen. Wie in Fig. 5 durch zwei seitlich an einem Hauptstrang 96
des Trägersubstrats 61 angesetzte, mit gestricheltem Linienverlauf darge
stellte Seitenstränge 97, 98 angedeutet, kann ein Trägersubstrat, das nach
Art des Trägersubstrats 67 mit einer integrierten Außenkontaktanschluß
flächenanordnung versehen ist, auch zur Bestückung mit insgesamt vier
Reihen peripherer Anschlüsse aufweisenden Chips verwendet werden. Da
bei sind dann zusätzliche Außenkontaktflächen in der Außenkontaktflä
chenanordnung vorzusehen.
Fig. 6 zeigt hier beispielhaft, bezogen auf den Fall einer Chip-Stapel
anordnung mit zwei Trägersubstraten 21, 22, eine andere Möglichkeit zur
Ausbildung einer Außenkontaktflächenanordnung 75. Zur Ausbildung der
Außenkontaktflächenanordnung 75 sind die Trägersubstrate 21, 22 nach
Durchführung der Kontaktierung der Leiterbahnen 23 mit Anschlußflächen
33 eines obersten Chips 39 mit ihren Trägersubstratenden 76, 77 in Rich
tung auf die Oberseite oder Kontaktflächenseite des Chips 39 umgeschla
gen. Zur definierten Lage der Trägersubstratenden 76, 77 und deren Fest
legung gegenüber dem Chip 39 befindet sich zwischenliegend eine adhäsi
ve Abstandseinrichtung 78, etwa nach Art der Abstandseinrichtungen 40
bis 43 der in Fig. 1 dargestellten Anordnung.
Zur Ausbildung der Außenkontaktflächenanordnung 75 sind die Leiterbah
nen 23 im Bereich der Trägersubstratenden 76, 77 auf die Rückseite der
Trägersubstrate 21, 22 durchkontaktiert. Dies kann durch Applikation und
Umschmelzen von Lotkugeln in Trägerschichtausnehmungen, die auf die
Rückseite der Leiterbahn 23 münden, geschehen, so daß, wie in Fig. 6
dargestellt, die Außenkontaktflächen der Außenkontaktflächenanordnung
durch Lotpunkte 79 gebildet sind.
Fig. 8 zeigt eine Konfiguration aus einem Trägersubstrat 80, das beidsei
tig mit Leiterbahnen 81 aufweisenden Leiterbahnstrukturen 82, 83 verse
hen ist und Chips 84, 85, 86, 87, 88, die alternierend versetzt, wie in Fig.
8 dargestellt, auf beide Leiterbahnstrukturen 82 bzw. 83 des Trägersub
strats 80 kontaktiert werden. Die Kontaktierung kann nach dem an sich
bekannten Flip-Chip-Verfahren durchgeführt werden, bei dem die Chips 84
bis 88 mit ihren Anschlußflächen 89 (Fig. 7), die mit nicht näher darge
stellten Kontaktmetallisierungen versehen sind, gegen die den einzelnen
Anschlußflächen 89 jeweils zugeordneten Leiterbahnen 81 der Leiterbahn
strukturen 82 und 83 gesetzt und unter Einwirkung von Druck und Tem
peratur mit diesen verbunden werden. Aus der nebeneinander liegenden
Darstellung eines Chips 84 und der Leiterbahnstruktur 82 des Träger
substrats 80 wird deutlich, daß jeder Anschlußfläche 89 eine Leiterbahn
81 zugeordnet ist.
Wie schon unter Bezugnahme auf Fig. 1 ausgeführt, kann auch bei der in
Fig. 8 dargestellten Konfiguration nach jeder Kontaktierung eines Chips
84 bis 88 ein elektrischer Bauteiltest unter Ausnutzung der Leiterbahnen
81 des Trägersubstrats 80 durchgeführt werden. Genau wie bei der in Fig.
1 dargestellten Anordnung kann dann bei Feststellung eines Bauteilversa
gens der jeweilige Chip durch Lösen der Verbindung, also etwa durch
Entlöten, wieder vom Trägersubstrat 80 entfernt und gegen einen neuen
Chip ausgetauscht werden.
Nach Durchführung der Bauteiltests kann das flexible Trägersubstrat 80
zur Ausbildung der in Fig. 9 dargestellten Chip-Stapelanordnung 90
mäanderförmig angeordnet werden, wobei jeweils eine adhäsive Zwischen
schicht 91 zur Fixierung des mäanderförmigen Aufbaus zwischen einem
Chip 84 bis 88 und einem benachbarten Trägersubstratabschnitt 92 ange
ordnet wird. Zur Ausbildung einer Außenkontaktflächenanordnung kann
analog zu den bereits vorstehend ausgeführten Beispielen verfahren wer
den. Darüber hinaus ist analog zu den Ausführungen betreffend die Chip-
Stapelanordnungen 20 und 46 auch bei der Chip-Stapelanordnung 90 ein
Verguß, beispielsweise mit einem Epoxidharz, möglich, um eine Gehäu
sung der Chip-Stapelanordnung 90 zu ermöglichen.
Fig. 10 zeigt eine gegenüber Fig. 8 abgewandelte Konfiguration, bei der
Chips 93 zwar auch auf beiden Seiten des beidseitig mit der Leiterbahn
struktur 82 bzw. 83 versehenen Trägersubstrats 80 angeordnet werden,
jedoch jeweils paarweise einander überliegend.
Fig. 11 zeigt ein Beispiel für eine Chip-Stapelanordnung 94, die ausge
hend von der in Fig. 10 dargestellten Konfiguration gebildet ist. Dabei ist
das Trägersubstrat 80 wieder mäanderförmig angeordnet, wobei nunmehr
die adhäsiven Zwischenschichten 91 jeweils zwischen benachbarten Chips
93 angeordnet sind.
Fig. 12 zeigt schließlich eine ausgehend von der in Fig. 8 dargestellten
Konfiguration alternative Anordnung einer Chip-Stapelanordnung 95 zur
Verdeutlichung, daß mit der in Fig. 8 oder auch der in Fig. 10 darge
stellten Konfiguration beliebig aufgebaute Stapelanordnungen erzielbar
sind.
Claims (17)
1. Verfahren zur Ausbildung einer räumlichen Chipanordnung (20, 46,
90, 94, 95) mit mehreren, in verschiedenen Ebenen angeordneten,
elektrisch miteinander verbundenen Chips (32, 36, 37, 38, 39; 53;
84 bis 88, 93), bei dem die Chips über ihre peripheren Anschlußflä
chen (33, 54) mit zugeordneten Leiterbahnen (23) einer auf minde
stens einem Trägersubstrat (21, 22; 49, 50; 67; 80) angeordneten
Leiterbahnstruktur (24, 25; 71; 82, 83) verbunden werden, indem
die Chips entweder quer zur Längserstreckung des Trägersubstrats
oder parallel zur Längserstreckung des flexibel ausgebildeten Trä
gersubstrats angeordnet werden.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
daß die längs zumindest einer Seitenkante eines Chips (32, 36 bis
39) angeordneten peripheren Anschlußflächen (33, 54) in eine den
Leiterbahnen (23) benachbarte, quer zur Längserstreckung der Lei
terbahnen (23) angeordnete Verbindungsposition gebracht werden
und anschließend eine Verbindung zwischen jeweils einander zuge
ordneten Paarungen aus Leiterbahn (23) und Anschlußfläche (33
bzw. 54) über ein zwischen der jeweiligen Leiterbahn und der zuge
ordneten Anschlußfläche appliziertes Verbindungsmaterial (35) er
folgt.
3. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
daß die Chips (84 bis 88) parallel zur Längserstreckung des Träger
substrats (80) mit ihren Anschlußflächen (54) auf Leiterbahnen (81)
von beidseitig auf dem Trägersubstrat (80) angeordneten Leiter
bahnstrukturen (82, 83) kontaktiert werden und nach Kontaktierung
der Chips (84 bis 88) durch eine mäanderförmige Anordnung des
Trägersubstrats die räumliche Chipanordnung (90, 94, 95) ausgebil
det wird.
4. Verfahren nach einem oder mehreren der vorangehenden Ansprüche,
dadurch gekennzeichnet,
daß nach erfolgter Kontaktierung eines Chips (32, 36 bis 39, 53, 84
bis 88, 93) eine elektrische Überprüfung des Chips über die mit ei
ner Prüfeinrichtung verbundene Leiterbahnstruktur (24, 25; 71; 82,
83) des Trägersubstrats (21, 22; 49, 50; 67; 80) erfolgt.
5. Verfahren nach einem oder mehreren der vorangehenden Ansprüche,
dadurch gekennzeichnet,
daß das Trägersubstrat (21, 22; 49, 50) zur Vorbereitung der Kon
taktierung der Chips (32, 36 bis 39, 53) mit einem Ende (26, 27) in
einer Einspanneinrichtung (28) fixiert wird.
6. Verfahren nach einem oder mehreren der vorangehenden Ansprüche,
dadurch gekennzeichnet,
daß vor Kontaktierung eines weiteren Chips eine Abstandseinrich
tung (40 bis 43) auf der Oberseite des zuvor kontaktierten Chips
angeordnet wird.
7. Verfahren nach einem oder mehreren der vorangehenden Ansprüche,
dadurch gekennzeichnet,
daß das Verbindungsmaterial in Form vereinzelter Verbindungsma
terialdepots (35) auf die Leiterbahnen (23) und/oder die Anschluß
flächen (33, 54) aufgebracht und anschließend aktiviert wird.
8. Verfahren nach einem oder mehreren der vorangehenden Ansprüche,
dadurch gekennzeichnet,
daß zur Ausbildung einer Außenkontaktanordnung (75) an der Chip
anordnung (20, 46) nach Kontaktierung des letzten Chips zunächst
ein Überstand des Trägersubstrats (21, 22) über der Oberseite des
Chips umgeschlagen und mit der Oberseite verbunden wird, und an
schließend eine Durchkontaktierung von der Rückseite des Träger
substrats auf die Leiterbahnen (23) des Trägersubstrats erfolgt.
9. Verfahren nach einem oder mehreren der Ansprüche 1 bis 7,
dadurch gekennzeichnet,
daß zur Ausbildung einer Außenkontaktanordnung (55, 56) an der
Chipanordnung vor der Kontaktierung des ersten Chips (32) oder
nach Kontaktierung des letzten Chips (39) eine Leiterplatte (55, 56)
mit einer auf ihrer Außenseite angeordneten, flächig verteilten
Außenkontaktanordnung (57, 58) über ihre an der Leiterplattenpe
ripherie angeordnete und mittels einer Anschlußleiterbahnstruktur
(72) mit der Außenkontaktanordnung verbundene Innenkontakte
(63) mit den Leiterbahnen (23) des Trägersubstrats (21, 22; 49, 50)
kontaktiert wird.
10. Verfahren nach einem oder mehreren der vorangehenden Ansprüche,
dadurch gekennzeichnet,
daß nach Kontaktierung der gewünschten Anzahl von Chips ein
Verguß der erzeugten Chipanordnung zur Ausbildung einer Gehäu
sung erfolgt.
11. Räumliche Chipanordnung (20, 46, 90, 94, 95) mit mehreren in
verschiedenen Ebenen angeordneten, elektrisch miteinander verbun
denen Chips (32, 36 bis 39; 53; 84 bis 88; 93), bei der die Chips
über ihre peripheren Anschlußflächen (33; 54) mit zugeordneten
Leiterbahnen (21, 81) einer Leiterbahnstruktur (24, 25; 82, 83) von
zumindest einem Trägersubstrat (21, 22; 49, 50; 67; 80) verbunden
sind, wobei das Trägersubstrat eine zumindest einseitig auf einer
Trägerschicht angeordnete Leiterbahnstruktur (24, 25) aufweist, de
ren Leiterbahnen (23) mit jeweils zugeordneten Anschlußflächen
(33) der quer zum Trägersubstrat (21, 22; 49, 50) angeordneten
Chips verbunden sind, oder
wobei das Trägersubstrat (80) zwei beidseitig auf einer flexiblen Trägerschicht angeordnete Leiterbahnstrukturen (82, 83) aufweist und die Leiterbahnen (81) jeder Leiterbahnstruktur (82, 83) mit je weils zugeordneten Anschlußflächen beidseitig parallel zum Träger substrat (80) angeordneter Chips (84 bis 86; 93) verbunden sind.
wobei das Trägersubstrat (80) zwei beidseitig auf einer flexiblen Trägerschicht angeordnete Leiterbahnstrukturen (82, 83) aufweist und die Leiterbahnen (81) jeder Leiterbahnstruktur (82, 83) mit je weils zugeordneten Anschlußflächen beidseitig parallel zum Träger substrat (80) angeordneter Chips (84 bis 86; 93) verbunden sind.
12. Chipanordnung nach Anspruch 11,
dadurch gekennzeichnet,
daß die Chips über mehrere Reihen peripherer Anschlußflächen (33)
mit mehreren Trägersubstraten (21, 22; 49, 50) verbunden sind, die
jeweils einer Reihe Anschlußflächen (33) zugeordnet sind.
13. Chipanordnung nach Anspruch 11 oder 12,
dadurch gekennzeichnet,
daß parallel zu einem Chip, einen äußeren Abschluß bildend, eine
Leiterplatte (55, 56) mit einer auf ihrer Außenseite angeordneten,
flächig verteilten Außenkontaktflächenanordnung (57, 58) über ihre
an der Leiterplattenperipherie angeordneten und mittels einer An
schlußleiterbahnstruktur (72) mit der Außenkontaktflächenanord
nung (57, 58) verbundenen Innenkontakte (63) mit den Leiterbah
nen des Trägersubstrats (21, 22; 49, 50) kontaktiert ist.
14. Chipanordnung nach einem oder mehreren der Ansprüche 11 bis 13,
dadurch gekennzeichnet,
daß zwischen den Chips (32, 36 bis 39; 53; 84 bis 88; 93) Abstands
einrichtungen (40 bis 43; 78) vorgesehen sind.
15. Chipanordnung nach einem oder mehreren der Ansprüche 11 bis 14,
dadurch gekennzeichnet,
daß die Chips (84 bis 88) zwei periphere, versetzt zueinander ange
ordnete Reihen Anschlußflächen (89) aufweisen und jede Leiter
bahnstruktur (82, 83) eine der Gesamtzahl der Anschlußflächen bei
der Reihen entsprechende Anzahl von Leiterbahnen (81) aufweist.
16. Chipanordnung nach einem oder mehreren der Ansprüche 11 bis 15,
dadurch gekennzeichnet,
daß das Trägersubstrat (80) mäanderförmig angeordnet ist.
17. Chipanordnung nach einem oder mehreren der Ansprüche 11 bis 16,
dadurch gekennzeichnet,
daß die Chipanordnung (20, 46, 90, 94, 95) durch ein in Chipzwi
schenräume (66) eingefülltes Vergußmaterial zu einem Block aus
gebildet ist.
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