DE1958309C3 - Digitalspeicher mit kapazitiver Speicherung der Informationsbits - Google Patents

Description

Die Erfindung bezieht sich auf einen Digitalspeicher mit kapazitiver Speicherung der Informationsbits nach dem Oberbegriff des Anspruchs 1.

Es ist allgemein bekannt, Informationen in digitaler Weise in nach Matrixart aufgebaute Speicher dadurch zu speichern, daß die einzelnen Informationsbits in zwei diskreten Pegeln gespeichert werden, die einer logischen »0« oder »1« entsprechen, wobei die beiden logischen Bedingungen bei der Digitalinformationsverarbeitung festgelegt werden.

Im besonderen ist es bekannt zur Speicherung der einzelnen Informationsbits Kondensatoren vorzusehen, die entsprechend der Organisation anderer digitaler Speicher, z. B. unter Verwendung von Magnetkernen, ebenfalls in Reihen und Spalten angeordnet sind, wobei zur Erhöhung der Speicherkapazitäten gegebenenfalls auch mehrere Ebenen von Reihen und Spalten vorgesehen werden können. Die Besonderheit bei der Verwendung von Kondensatoren zur Speicherung von Informationsbits besteht darin, daß die einem Informationsbits entsprechende Ladung im Laufe der Zeit verlorengeht, so daß für eine ausreichende Speicherzeit die Ladung der einzelnen Kondensatoren regelmäßig regeneriert und auf einen vorgegebenen Spannungspegel gebracht werden muß.

Im besonderen bezieht sich die Erfindung deshalb auf einen Digitalspeicher mit kapazitiver Speicherung der Informationsbits und Regeneration der Ladung der einzelnen Speicherkondensatoren über einen Regenerationsverstärker. In jüngster Zeit ist eine neue Technologie entwickelt worden, bei der mehrere Schalteinrichtungen in Form einer integrierten Schaltung auf einem sehr kleinen Halbleiterkörper (Halbleiterchip) vollständig hergestellt werden können. Bei der Herstellung dieser integrierten Schaltungen ist es

besonders vorteilhaft, Feldeffekttransistoren (FET) zu verwenden, die mit sehr hoher Geschwindigkeit schalten. Derartige Feldeffekttransistoren besitzen eine Steuerelektrode, über die die Ausgangselektroden, die im allgemeinen als Quelle (Source) bzw. Senkel (Drain) bezeichnet werden. Bei Ansteuerung der Steuerelektrode durch ein geeignetes negative; Signal, wird die Verbindung zwischen den Ausgangsanschlüssen durchgeschaltet. Wird hingegen an die Steuerelektrode ein Signal mit Massepotential oder gar mit einem positiven Potential ingelegt, so ist die Verbindung der Ausgangsanschlüsse offen. Bei dem Aufbau mehrerer derartiger Feldeffekttransistoren auf ein einziges Halbleiterchip kann das Chipsubstrat auf ein zweckmäßiges Bezugspotential vorgespannt werden.

Es ist bekannt digitale Datenspeicher unter Verwendung von Feldeffekttransistoren in integrierter Schaltkreistechnik derart aufzubauen, daß neben dem Speicherkondensator alle zur Ansteuerung des Speicherkondensators notwendigen Schalter in Form von Feldeffekttransistoren auf einem Halbleiterchip untergebracht werden. In dieser Bauweise können, obwohl sowohl für die Ansteuerung als auch für die Adressenlogik eine Mehrzahl von Feldeffekttransistoren benötigt wird, eine Vielzahl von Speicherzellen auf einem einzigen relativ kleinen Chip untergebracht werden. Außerdem ist mit Rücksicht auf das schnelle Schaltvermögen der Feldeffekttransistoren ein äußerst schneller Zugriff zu jedem einzelnen Speicherplatz gegeben. Damit eignet sich dieser Speicher besonders für einen Arbeitsspeicher in der modernen Datenvararbeitungstechnik.

Die Besonderheit derartiger Speicher besteht, wie schon oben dargelegt, darin, daß der Speicherinhalt aller Speicherzellen regelmäßig regeneriert werden muß. Bei den bekannten Speichern wird die Datenregeneration durch eine eigene Regenerationslogikschaltung mit einem eigenen Regenerationsverstärker durchgeführt. Hierdurch werden zusätzliche Schaltelemente benötigt, die in gewissem Umfang die obengenannten Vorteile eines in integrierter Schaltkreistechnik aufgebauten Digitalen kapazitiven Digitalspeichers wieder aufheben.

Es ist deshalb Aufgabe der Erfindung, einen Digitalspeicher mit Regeneration der gespeicherten Daten anzugeben, bei weichem der Aufwand an einzelnen Schaltelementen so klein wie möglich gehalten ist.

Eine weitere Besonderheit der integrierten Schaltkreistechnik liegt darin, daß die Größe der Halbleiterchips weniger von der Zahl der auf ihm untergebrachten Schaltelemente selbst bestimmt ist als durch die Zahl der notwendigen Anschlüsse nach außen, d. h. der Anschlüsse, die das Halbleiterchip zur Verbindung mit externen Schaltgliedern, wie Stromversorgung, Ansteuerbefehle usw_n benötigt Dies liegt daran, daß die Verbindungen nach außen eine bestimmte Mindestgröße nicht unterschreiten dürfen, während die Schaltelemente auf dem Halbleiterchip selbst beliebig miniaturisiert werden können.

Es ist deshalb eine weitere Aufgabe nach der Erfindung, einen Digitalspeicher mit kapazitiver Speicherung in integrierter Schaltkreistechnik anzugeben, bei welchem die Zahl der für den Betrieb des auf einem Chip oder auf mehreren parallelen Chips untergebrachten Speicher notwendigen Anschlüsse so gering wie möglich zu halten. Hierbei ist im besonderen darauf zu achten, daß für die Regenerationsoperationen auf den einzelnen Speicherplätzen möglichst wenig zusätzliche

Ansteuerungsleitungen benötigt werden.

Diese zwei Voraussetzungen für einen Digitalspeicher werden erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Maßnahmen erreicht

Es ist dabei die auf dem Halbleiterchip vorgesehene Schreibtreiberstufe zwischen die Ausgänge der Speichereinheiten und deren Eingänge als Regenerationsverstärker einschaltbar, so daß zur Regeneration ίο der auf den Speicherkondensatoren gespeicherten Daten die für das Lesen und Schreiben im Speicher vorgesehenen Adressendekodierer sowie die Taktversorgungsglieder unmittelbar verwendbar sind.

Bei dem Digitalspeicher nach der Erfindung werden ■ 5 also für die Regeneration lediglich einige zusätzliche Schalttransistoren benötigt die den Schreibverstärker als Regenerationsverstärker umschalten, wobei anstelle der beim Schreiben einzugebenden Daten die gleichzeitig gelesenen und zu regenerierenden Daten an die Schreibverstärker geführt werden. Dies bedeutet wie später noch ausgeführt wird, daß nur wenige zusätzliche Schaltglieder notwendig sind, wobei in einem Fall ein zusätzlicher Anschluß an den Halbleiterchip zur Steuerung des Regenerationszyklus und im anderen Fall eine erweiterte Taktversorgung notwendig ist

Wenn im vorhergehenden und im folgenden von Speicherkondensatoren gesprochen wird, so ist hierbei ein diskreter Kondensator oder aber auch eine im Halbleitermaterial realisierte Kapazität zu verstehen. Anhand der in der Zeichnung dargestellten beispielsweisen Ausführungsformen wird die Erfindung im folgenden näher erläutert. Es zeigt

Fig. IA eine schematische Darstellung einer ersten Ausführungsform des erfindungsgemäßen Speichers mit den Eingangssignalen des Systems,

F i g. 1B eine schematische Darstellung der Zeilen- und Spaltenanordnung der Speicherzellen und den Anschluß des Regenerationsverstärkers zwischen den verschiedenen Zellen innerhalb einer Spalte, Fig.2A und 2B Schaltbilder der Schaltung zum Erzeugen der Taktimpulse für einen Speicher nach Fig. IA,

F i g. 3A ein Schaltbild der Dekodier-Logikschaltung für die Zeilenadressen des in Fig. IA gezeigten Speichers,

F i g. 3B ein Schaltbild der Dekodierschaltung für die Spaltenadressen des in F i g. IA gezeigten Speichers,

Fig.3C eine Dekodierschaltung zur Wahl eines Chips des in Fi g. IA gezeigten Speichers, F i g. 4 das Schaltbild eines Abschnittes des in F i g. 1A gezeigten Speichers, das eine Speicherzelle mit drei Schalttransistoren zusammen mit den letzten Zeilen- und Spaltendekodierschaltgliedern, dem Regenerationsverstärker und der Ausgangs-Logikschaltung zeigt F i g. 5A ein Ablaufdiagramm, das die Zeitbeziehungen zwischen den Taktimpulsen des Systems und den Zeilen- und Spalten-Adressensignalen darstellt

Fig.5B die verschiedenen Systemsignale für eine Schreiboperation,

do F i g. 5C die Zeitbeziehung der Signale der F i g. 5B für eine Leseoperation,

F i g. 5D die Zeitbeziehung dieser Signale für eine Regenerationsoperation,

F i g. 6 eine schematische Darstellung einer zweiten (15 Ausführungsform des erfindungsgemäßen Speichers mit den Eingangssignalen des Systems,

F i g. 7 ein schematisches Schaltbild zur Erläuterung der Zeilen- und Spaltenanordnung der Speicherzellen

des in F i g. 6 gezeigten Speichers und des Anschließen des Regenerationsverstärkers an die verschiedenen Speicherzellen,

F i g. 8A das Schaltbild der Dekodierschaltung für die Zeilenadressen des in F i g. 6 gezeigten Speichers,

F i g. 8B das Schaltbild der Dekodierschaltung für die Spalten des in F i g. 6 gezeigten Speichers,

F i g. 8C das Schaltbild der Dekodierschaltung für die Chipauswahl des in F i g. 6 gezeigten Speichers,

F i g. 9 das Schaltbild eines Abschnittes des in F i g. 6 gezeigten Speichers, das die Speicherzelle mit den drei Schalttransistoren zusammen mit den letzten Zeilen- und Spaltendekodierschaltgliedern der Regenerationsund der Ausgangsschaltung zeigt, und

F i g. 10 ein Ablaufdiagramm, das die Zeitbeziehungen zwischen den im Betrieb des in Fig.6 gezeigten Speichers verwendeten verschiedenen Eingangssignalen zeigt.

Die beiden erfindungsgemäßen Ausführungsformen werden zur Vereinfachung der Beschreibung im folgenden als Speicher I und Speicher II bezeichnet. Der Speicher I ist in den F i g. 1 bis 5 und der Speicher II in den F i g. 6 bis 10 dargestellt.

Die den Speicher jeweils bildenden Speicherelemente und Adressen-Dekodierschaltglieder sind auf einzelnen Halbleiterchip voll ausgebildet. Gewünschtenfalls können mehrere dieser Chips mit einer geeigneten Chip-Auswahlschaltung verbunden werden, um die Gesamtspeicherkapazität des Speichers zu erhöhen. Jedes einzelne Chip enthält mehrere Speicherzellen, die je einen Wortplatz bilden. Die Zellen sind in vorherbestimmter Weise angeordnet, beispielsweise in einander schneidenden Zeilen und Spalten. Jeder Speicherplatz oder jede Adresse eines Wortes oder Bits ist durch den Schnitt einer Zeile mit einer Spalte eindeutig bestimmt. Zur eindeutigen Auswahl einer Zeile und einer Spalte entsprechend den von einer externen Schaltung empfangenen Zeilen- und Spalten-Dateneingangssignalen ist eine Schaltung vorgesehen. Besteht der Speicher aus mehreren Chips, so ist eine Dekodierschaitung zur Auswahl des einzelnen Chips vorgesehen, auf dem die Adresse oder der Wortplatz liegt

Die Daten werden in jeder Speicherzelle in Form einer logischen »Eins« oder »Null« gespeichert, wobei die Wörter oder Bits durch einen von zwei Spannungspegeln dargestellt werden.

Die Speicherzellen der Speicher I und II bestehen jeweils aus Zellen mit drei Feldeffekttransistoren sowie den einem Speicherkondensator. Auch die zugehörigen Adressen-Logikschaltglieder sind aus Feldeffekttransistoren aufgebaut Auf diese Weise kann das gesamte System leicht auf einem einzelnen Halbleiterchip untergebracht werden.

Der Speicherkondensator ist entweder ein diskreter Kondensator oder ein im Halbleitermaterial gebildeter Kondensator. Es ist bekannt daß der in einem Kondensator gespeicherte Signalpegel verlorengeht oder absinkt so daß es notwendig ist den Signalpegel periodisch zu regenerieren.

Der Signalpegel wird auf den einzelnen Kondensatoren periodisch regeneriert wobei die Regenerationsoperation unter Verwendung der bereits vorhandenen Adressenschaltung und der bereits vorhandenen Taktsignale erfolgt Bei beiden Speichern (I und H) wird die Datenregeneration sämtlicher Speicherzellen, entweder einer einzelnen Zeile oder einer einzelnen Spalte, nach Empfang eines externen Regenerationssignals durchge

führt, das über die Zeilen- und Spaltendekodierschaltung arbeitet, so daß während jedes Regenerationszyklus sämtliche Elemente innerhalb einer einzelnen Zeile oder Spalte in sämtlichen Chips regeneriert werden. Der Regenerationszyklus wird sequentiell in aufeinanderfolgenden Zeilen oder Spalten durchgeführt, so daß nach Vollendung einer Regenerationsfolge jede Speicherzelle des Speichers regeneriert ist. Der Zyklus beginnt dann nach einer zweckmäßig gewählten Zeitspanne mit der nächsten Zeile oder Spalte von neuem.

Die Speicher I und Il zeigen verschiedene Lösungswege für die Regeneration, von denen jeder gegenüber dem anderen bestimmte Vor- und Nachteile aufweist, die jedoch beide wesentliche Verbesserungen gegenüber dem bekannten Stand der Technik darstellen.

Beim Speicher I wird ein separater Regenerationsbefehl zur gleichzeitigen Aussterung sämtlicher Spalten an die Dekodierschaltung zur Spaltenwahl angelegt, der in vorherbestimmten Intervallen von einem externen Regenerationszähler erzeugt wird. Gleichzeitig wird eine Zeile eindeutig gewählt und die Datensignale auf den Speicherelementen dieser gewählten Zeile werden an einen Regenerationsverstärker übertragen, der zwischen dem Ausgang und Eingang der Speicherzellen jeder Spalte angeschlossen ist. Diese Datensignale werden darauf zu dem Speicherelement zurückübertragen, so daß der auf dem Speicherelement gespeicherte Signalpegel regeneriert wird. Die während des Regenerauonszyklus gewählte Zeile wird sequentiell variiert, so daß schließlich jede Zeile, und damit jede Speicherzelle des Speichers regeneriert ist. Mehrere Regenerationszyklen führen zur periodischen Regeneration des Speichers.

Beim Speicher II ist für die Datenregeneration kein eigenes Regenerationssignal erforderlich. Während des Auslesezyklus aus einer gewählten Wortadresse werden die Datensignale aus sämtlichen Speicherzellen innerhalb der gewählten Zeile dieser Adresse gleichzeitig und automatisch regeneriert Bei einem Schreibzyklus wird die auf der Datenbit-Eingangslcitung vorhandene Information speziell zu dem gewählten Zeilen-Spalten-Platz geführt und darin eingeschrieben, während die restlichen Speicherzellen in der gewählten Zeile automatisch und gleichzeitig regeneriert werden. Wird, wie beim Speicher I, ein separates Regenerationssignal zugeführt, um dadurch einen in vorherbestimmten Intervallen durchgeführten Regenerationszyklus zusätzlich zu der während jeder normalen Aus- oder Einleseoperation durchgeführten Regeneration zu erzeugen, so wird in diesem Regenerationszyklus eine Zeile gewählt und sämtliche Elemente innerhalb dieser Zeile werden, wie bei einer normalen Ausleseoperation, automatisch regeneriert Während jedes derart extern gesteuerten Regenerationszyklus wird eine unterschiedliche Zeile gewählt und regeneriert bis jede Speicherzelle in jeder Zeile regeneriert ist

Die Erfindung wird im folgenden detaillierter anhand des Aufbaues des Speichers 1 (F i g. 1 bis 5) beschrieben.

Bei dem hier speziell beschriebenen Speicher sind auf einem Speicherchip 10256 Wort- oder Bitplätze bzw. Adressen in einer quadratischen Matrix angeordnet die durch die Schnittstellen von 16 Zeilen und 16 Spalten bestimmt wird. Jeder Wortplatz ist durch einen Schnitt einer Zeile mit einer Spalte bestimmt Wie in Fig. IA dargestellt empfängt das Chips 10 Zeilen- und Spaltenadressen-Eingangssignale Ao bis A* und fib bis S₄, die jeweils an die auf dem Chip 10 enthaltene Zeilen-

bzw. Spalten-Dekodierschaltung angelegt werden, die wiederum entsprechend der Eingangsadresse ein eindeutiges Zeilen- und Spaltenwählsigna! erzeugt, wodurch die eindeutige Adresse gewählt wird. Um die Speicherkapazität des Speichers zu erhöhen, können mehrere Chips 10 mit einer entsprechenden Chip-Auswahlschaltung verbunden werden, die ebenfalls auf einem Chip aufgebaut ist. Diese Schaltung empfängt Auswahl-Eingangssignale, um ein bestimmtes Chip auszuwählen. In der hier speziell beschriebenen Ausführungsform sind auf diese Weise zweiunddreißig derartiger Chips 10 verbunden. An jedes Chip 10 werden Chipauswahlsignale Co bis Ca und ihre jeweiligen Komplemente angelegt und durch eine auf dem Chip ausgebildete Dekodierschaltung verarbeitet, um so für jede Adressieroperation ein einziges Chip auszuwählen.

F i g. 1B zeigt schematisch die Anordnung mehrerer auf dem Chip 10 ausgebildeter Speicherzellen 12, die das Grundbauteil jedes der 256 Wortplätze auf jedem Plättchen 10 bilden. Die Zellen 12 sind, wie oben beschrieben, zeilen- und spaltenweise angeordnet. Je ein Regenerationsverstärker 14 ist mit allen Speicherzellen 12 innerhalb jeder Spalte rückgekoppelt und zwischen den Ausgängen 12a der Speicherzellen 12 einer gegebenen Spalte und den Eingängen 126 dieser Zellen angeschlossen.

Dem Chip 10 werden ferner ein Paar in eindeutiger Phasenlage zueinanderstehende Taktsignale Φ\ und Φ2, eine positive und eine negative Spannung von +12 V bzw. —12 V und eine Anzahl von externen Befehlen wie »Schreiben (SJa, »Regeneration (REG)«., »Dateneingabe (DE)«- und »Abfragen (AF)k zugeführt. Die Zeit- und Amplitudenbeziehungen für diese während verschiedener Speicheroperationen empfangenen Eingangssignale, d. h. Lesen, Schreiben und Regenerieren, sind in den F i g. 5A bis 5D dargestellt.

Die verschiedenen auf dem Chip 10 durchgeführten Speicher- und Logikoperationen werden durch vierphasige, einander überlappende Taktsignale gesteuert, die bis zu 5 MHz arbeiten. Aus den externen Taktphasen Φ, und Φ2 werden zwei zusätzliche Taktphasen Φ\ und Φ{ abgeleitet. Diese vier Taktphasensignale ergeben sämtliche für die Operation des Speichers I notwendigen Taktsignale.

Die Zeitbeziehungen zwischen den externen Taktphasen Φ\ und Φ2 und den intern erzeugten überlappenden Taktphasen Φ/ und Φ2 sind in F i g. 5A dargestellt, wobei die Zeit auf der horizontalen Achse und die Signalamplitude auf der vertikalen Achse dargestellt ist. Die Taktphasen Φι und Φ7 werden durch Umschalten zwischen +12 V und — 12 V gebildet. Der negative Zustand der Taktphase wird im folgenden als »Zeit« dieser Phase bezeichnet

Die überlappenden Taktphasen Φ\ und Φ2' werden durch die in den Fig.2A und 2B dargestellten Schaltungen aus den externen Taktphasen Φ\ und Φ2 erzeugt Die Schaltungen umfassen mehrere, auf dem Chip 10 ausgebildete Schalter in Form von Feldeffekttransistoren. Die externen Taktphasen Φι und Φ2 werden jeweils an die Steuerelektroden der Feldeffekttransistoren (FET) Q i bzw. Q 4 geführt

Zur Φι-Zeit werden die FET Q1, <?2 und <?3 leitend, und ihre Ausgangsanschlüsse nehmen ein Potential von -12 V an. Zu dieser Zeit sind die FET Q 4 und QS gesperrt, an deren Steuerelektroden die Taktphase Φ₂ geführt ist Während und am Ende der Φι-Zeit hat die Steuerelektrode des FET Q 2 und die Φ\-Ausgangsklemme 16 ein negatives Potential an, das innerhalb einer Schwellenspannung von 12 V, d. h. bei etwa — 8 V, liegt. Wie bekannt, ergibt sich zwischen dem Emitter (Quelle) und dem Kollektor (Senke) eines FET ein Schwellenspannungs-Abfall. Ist beispielsweise der FET Q2 leitend, und der Emitter liegt an -12 V, so ergibt sich am FET ein Spannungsabfall von etwa 4 V, so daß der Kollektor eine Spannung von lediglich etwa —8 V annimmt. Die Steuerelektrode des FET Q2 bleibt negativ, auch wenn die Taktphase Φ\ auf ihr positives Potential zurückkehrt, da er an einen Knotenpunkt 17 zwischen den Ausgängen der FET Q\ und <?4 angeschlossen ist, der während der Φι-Zeit negativ ist und so lange auf diesem Potential bleibt, wie die Taktphase Φ2 positiv ist, so daß der FET Q 4 ausgeschaltet bleibt.

Zur #2-Zeit öffnet der FET <?4 und der Knotenpunkt 17 wird auf eine Spannung von +12V gebracht, wodurch die negative Spannung an der Steuerelektrode des FET Q 2 beseitigt wird, wodurch dieser sperrt. Auf diese Weise wird die Verbindung der Klemme 16 mit der -12-V-Spannungsquelle über den FET ζ) 2 in der Zeitspanne gehalten, nachdem die Taktphase Φ\ auf positives Potential zurückkehrt, bis die Taktphase Φ2 negativ wird. Dadurch ergibt sich für diese Zeit an der Klemme 16 die überlappende Taktphase Φ/ mit einer Spannung von —8 V. Die negative Vorderflanke der Taktphase Φ₂ schaltet auch den FET Q 5 auf, so daß über die nun leitende Ausgangsschaltung des FET QS ein +12-V-Signalandie Klemme 16 gelegt wird.

Eine ähnliche Schaltung ist in F i g. 2B gezeigt, mit der die zweite überlappende Taktphase Φ2' an einer Ausgangsklemme 18 erzeugt wird. Die Arbeitsweise dieser Schaltung ist im wesentlichen die gleiche wie die der in Fig.2A gezeigten, außer daß die externen Taktphaseneingänge umgekehrt sind, wobei die Taktphase Φ2 an die Steuerelektrode des FET Q% und die Taktphase Φι an die Steuerelektrode des FET Q9 gelegt ist. Während der Φ₂-Ζάί sind die FET Q6, Q7 und QS negativ, so daß an die Ausgangsklemme 18 ein negatives Potential angelegt wird. Die an der Ausgangsklemme 18 erzeugte Taktphase Φ2' bleibt negativ, bis die negative Vorderflanke der Taktphase Φι an den Steuerelektroden der FET Q 9 und Q10 angelegt wird.

Zu dieser Zeit wird über die Ausgangsschaltung des FET Q10 an den Steueranschluß des FET Q 7 ein + 12-V-Signal angelegt, so daß der letztere ausgeschaltet bleibt und die Ausgangsklemme 18 über den leitenden FET Q10 positiv wird.

Für eine asynchrone Betriebsweise ist es wesentlich, daß die Taktphase Φ₂' nicht auf das positive Trägerpotential zurückgeht und so bis zur nachfolgenden Taktphase Φι' negativ bleibt die beim Betrieb eines asynchronen Systems einige Mikrosekunden danach auftreten kann. Aus diesem Grunde ist die Ausgangsklemme 18 für die Taktphase Φ2' ebenfalls über einen Widerstand Rl mit hoher Impedanz, dessen Widerstandswert über 100 kß beträgt, an — 12 V gelegt, um zu verhindern, daß die Taktphase Φ2' während dieses Intervalls zum Trägerpotential hin positiv wird. Der Widerstand Rl kann durch einen FET gebildet werden, dessen Steuerelektrode mit seinem Emitter an —12 V gelegt ist und der so mit der genannten Impedanz dauernd leitend ist Während der Φι'-Zeit ist die Ausgangsklemme 18 für die Taktphase Φ₂' über den leitenden FET ζ>11 mit +12V verbunden, an dessen Steuerelektrode die Taktphase Φι' geführt ist Diese FET QIl bringt die Klemme 18 auf +12 V, wodurch

wegen des Vorhandenseins des Widerstandes Ri. verhindert wird, daß die an der Klemme 18 erzeugte Φ2'-Τ8ΐαρ1ΐ35ε eine negative Spannung annehmen kann.

Zur Dekodierung dienen die Zeilen- und Spaltendekodierschaltungen 20 und 30 gemäß den F i g. 3A und 3B. Ihre Grundfunktion besteht in der Auswahl der eindeutigen Zeilen- und Spaltensignale, die aus den externen, am Chip 10 empfangenen Zeilen- und Spalteneingangsdaten abgeleitet werden. Die Ablaufdiagramme der externen Ze'iien-(A)- und Spalten-fß/ Eingangssignale und die aus diesen intern abgeleiteten Zeilen-(a> und Spalten-(fc>Auswahlsignale sind in F i g. 5A gezeigt. Die Zeilen- und Spaltendekodierschaltungen sind im wesentlichen identisch. Sie enthalten je ein NOR-Gatter mit vier Eingängen und Einrichtungen zur Bildung der Komplemente der Eingangs-Zeilen- oder -Spaltensignale und zum Anschluß der Komplemente an eine der Eingänge des NOR-Gatters. Im Betrieb des Speichers muß das Zeilen- oder Spaltenadressensignal vor der negativen Vorderflanke der Taktphase Φι stabil sein und bis zum Beginn der 02-Zeit stabil bleiben, so daß sich die externen Zeilen- und Spaltenadressendaten lediglich zwischen dem Ende der #2-Zeit und dem Beginn der nachfolgenden Φι-Zeit ändern können.

Die Eingangsstufen der Zeilen- und Spalten-Dekodierschaltungen 20 und 30 enthalten die FET Q12 bis Q 18 bzw. Q 13 bis Q 19. Sie empfangen jeweils ein Bit, d. h. Ao oder Sb der Zeilen- und Spalteneingangsdaten und bilden das Komplement derselben. Das komplementierte Eingangssignal wird dann an die Steuerelektrode des FET (?20 bzw. Q 24 gelegt, die Teil eines NOR-Gatters 24 bzw. 34 sind. Die NOR-Gatter enthalten FET Q 20 bis Q 23 bzw. (?24 bis Q 27, die die restlichen Zeilen- oder Spaiten-Eingangssignale oder deren jeweilige Komplemente aufnehmen. Sind sämtliche Eingänge der NOR-Gatter 24 bzw. 34 positiv, so ist das Ausgangssignal an den Klemmen 26 und 36 negativ, das somit das eindeutige Zeilen- oder Spaltenauswahlsignal darstellt.

Für die hier beschriebene lözeilige und löspaltige Speichermatrix werden 16 einzelne Zeilen- bzw. Spaltendekodierschaltungen benötigt. Lediglich jeweils einer der Zeilendekoder und einer der Spaltendekoder erzeugt ein eindeutiges negatives Ausgangs-Auswahlsignal, entsprechend der Zeile und Spalte der gewählten Adresse. Die Ausgänge der 15 anderen Zeilen- und Spaltendekoder sind zu dieser Zeit positiv. Vor der Operation der Zeilen- und Spaltendekoder 20 und 30 liegen die Taktphasen Φι, Φ\ und Φ2 auf +12V, die Taktphase Φ2' auf -8 V. Die Ausgangspunkte 22 und 32 der Schaltungen 20 bzw. 30 liegen durch die Taktphase Φ2 auf etwa —6 V, die die — 12-V-Spannung über die Ausgänge der FET ζ) 12 bzw. Q13 an diese Punkte überträgt Die Punkte 22 und 32 sind ferner negativ während der Φ^-Ζειί, während der diese Punkte über die leitenden Ausgänge der FET Q14 und Q15 negativ aufgeladen werden, um die negative Spannung an den Punkten 22 bzw. 32 für die nachfolgende Adressieroperation negativ zu halten. Die Zeilen- und Spalteneingangssignale A₀ und Bo werden an die Steueranschlüsse der FET Qi6 bzw. Q17 gelegt und komplementiert. Angenommen, die Signale Ao und flb sind beide positiv (12 V), so werden die FET Q16 und Q17 gesperrt, und die Punkte 22 und 32 bleiben während der Φι-Impulszeit und danach negativ. Liegen die Signale Ao oder B₀ auf Massepotential und somit gegenüber dem positiven Träger auf einem negativen Potential, so schalten die FET ζ) 16 und ζ>17 durch, und die Punkte 22 und 32 nehmen während der Φι-Zeit über die FET Q 18 und Q19 eine Spannung von + 12 V an. In jedem Fall sind die komplementierten und nichtkompjementierten Adressendatensignale während der ΦιΦι'-Zeit, d. h., während der letzten Hälfte der Φι'-Zeit stabil. Sie sind über die Leiter 28 und 38 an die Steueranschlüsse der FET (?20 bzw. ζ) 24 gelegt, die einen Eingang der NOR-Gatter 24 bzw. 34 bilden.

Durch die Wirkung der FET Q 18' bzw. Q 19' sind sämtliche Zeilen- und Spaltendekoder 20 und 30 an ihren Klemmen 26 bzw. 36 während der Φι-Zeit negativ vorgespannt. Der einmalig adressierte Zeilendekoder bleibt an seiner Ausgangsklemme 26 negativ, jedoch die

,< anderen 15 Zeilendekoder gehen während der letzten Hälfte der Φι'-Zeit auf + 12 V über und bleiben bis zur nächsten Φι-Zeil auf + 12 V (F i g. 5A). Dies liegt an der Wirkung der NOR-Gatter 24 bzw. 34. Das NOR-Gatter 24 beispielsweise ist leitend, wenn einer seiner Eingänge A₀, Ai, A2 und A4 negativ ist. Wird die gezeigte Zeile gewählt — wenn das Signal Ao negativ ist und die Signale Ai, A2 und A« positiv sind —, so sind sämtliche Eingänge des NOR-Gatters positiv, und das NOR-Gatter leitet nicht. Daher wird während der Φι'-Zeit, wenn

2j der FET Q 23' leitend ist, die Taktphase Φ\ nicht mit der Klemme 26 verbunden. Wird andererseits eine andere Spalte gewählt, so sind ein oder mehrere der Signale Ao und/oder Ai, A2 und A3 negativ und das NOR-Gatter ist leitend. Der FET <?23' ist während der Φι'-Zeit leitend.

j₀ Damit geht nach der Φι-Zeit der Punkt 26 auf +12 V, den Pegel der Taktphase Φι zu dieser Zeit. Die NOR-Gatter jedes Zeilen- und Spaltendekoders 20 und 30 nehmen vier eindeutige Signale auf, die auf den vier Eingangs-Zeilen- oder Spaltenleitungen (A oder B) auftreten, sowie ihre intern erzeugten Komplemente. So empfängt ein NOR-Gatter an seinen Eingängen sämtliche vier richtigen Signale ^A₀, Ai, A₂ und A₄), während ein anderes NOR-Gatter an seinen Eingängen sämtliche vier Komplemente (Aq, + A\, +Ä2 und +A4) empfängt. Die verbleibenden 15 NOR-Gatter empfangen andere Permutationen der richtigen und komplementierten Zeilen- oder Spaltensignale. Die in den F i g. 3A und 3B gezeigten Dekodierschaltungen 20 und 30 stellen !ediglich einen der 16 Zeilen- und Spaltendeköder dar, die bei der Zeilen- und Spalten-Dekodierung verwendet werden.

Die Spaltendekoder 30 arbeiten im wesentlichen in identischer Weise, jedoch mit einem bedeutenden Unterschied. Sie enthalten ein zusätzliches Schaltglied Q28, das durch den an seinen Steueranschluß angelegten Regenerationsbefehl gesteuert wird. Es sei erwähnt, daß während des Regenerationszyklus sämtliche Spalten aktiviert und gleichzeitig adressiert werden müssen. Dies macht es erforderlich, daß die 16 Spalten- oder »Zx<-Dekoderausgänge gleichzeitig aktiviert werden. Während eines Regenerationszyklus müssen sämtliche Eingangssignalleitungen B während der Φι'-Zeit auf +12 V liegen. Dies wird durch eine externe Schaltung erreicht, die mit dem Regenerationsbefehl verbunden ist Zusätzlich werden die komplementierten ß-Leitungen 38 mit Hilfe des FET <? 28 auf +12 V auf den Chip gebracht Der FET <?28 wird mittels des Regenerationsbefehls (REG) durchgeschaltet Er liegt während der Φι-Zeit eines Regenerationszyklus auf Massepotential und verbindet den Punkt 32 mit +12 V. So sind während eines Regenerationszyklus sämtliche Eingänge der NOR-Gatter 34 jedes der 16 Spaltendekoder 30 positiv, so daß sie an den

Ausgangsklemmen 36 jedes Spaltendekoders 30 ein negatives oder Spaltenaktiviersignal erzeugen.

Während des Regenerationszyklus werden ebenfalls sämtliche Chips angewählt, sämtliche Spalten-(/?>Dekoder werden gleichzeitig adressiert und die Zeilen-fa/ Dekoder werden sequentiell adressiert. Dabei wird während jedes Regenerationszyklus eine neue Zeile adressiert, wobei der Regenerationsbefehl und die sequentiell adressierte Zeile durch einen externen Regenerationszähler und ein Schieberegister (nicht gezeigt) gesteuert werden, deren Aufbau in der Rechnertechnik bekannt ist. Eine derartige externe Steuerschaltung kann beispielsweise die Zeit messen oder die Anzahl der ausgeführten Logikoperationen zählen und, wenn ein vorherbestimmter Punkt erreicht ist, ein Regenerationssignal (REG) erzeugen und, beispielsweise über ein Schieberegister, sequentiell eine nach der anderen Zeile adressieren, bis sämtliche Zeilen adressiert sind.

Somit sind 16 Zeilen- oder »a«-Dekoder 20 und 16 Spalten oder »&<-Dekoder 30 zur Adressierung der 256 Speicherzellen auf dem Chip 10 vorgesehen. Ferner ist für jedes Chip eine Chip-Auswahl oder »«-Dekoder 40 (F i g. 3C) vorgesehen. Dieser Dekoder 40 besitzt die Form eines dynamischen Dekoders, der keinen Gleichstromverbrauch bzw. Gleichspannungsverlust aufweist. Die 5 Eingangsdatenleitungen für die Bits Cund dessen Komplement sind hier als von außen an das Chip 10 geführt dargestellt, so daß keine Komplementierung dieser Eingangssignale auf dem Plättchen selbst erforderlich ist. Die Bits zur Chipauswahl werden an die Eingänge einer NOR-Schaltung 44 geführt, die zur Auswahl der Chips dient und die FET <?30 bis ζ) 34 enthält. Jeder auf einem der 32 Chip angeordnete Chipkodierer erhält über seine Eingangsleitungen eine mögliche Permutation der Signale C und deren Komplemente. Beispielsweise ist in F i g. 3C dargestellt, daß der Dekodierer 40 auf sämtlichen 5 Eingangsleitungen die richtigen Signale G bis Cg empfängt. Der Knotenpunkt 42 ist über den FET ζ>35 während der Φι-Zeit mit —12 V verbunden, d.h. negativ. Lediglich während der ΦιΦι'-Zeit (letzte Hälfte der Φι'-Zeit) ändern sich die C-Signale auf den Eingangsleitungen nicht. Am Ende der Φι-Zeit bleibt der Knotenpunkt des eindeutig adressierten Chipdekodierers negativ, da die Verbindung über die nun positive Φι-Taktphase zum NOR-Gatter 44 infolge des Vorhandenseins eines positiven Signals an jedem Eingang des NOR-Gatters 44 gesperrt ist, während die Chipdekodierer, die den restlichen 31 Speicherchips zugeordnet sind, über wenigstens einen der NOR-Gatter-FET, an den ein negatives Signal angelegt ist, infolge der mit der Φι-Taktphase zugeführten Spannung von +12V positive Ausgangswerte abgeben. Die über die Ausgangsschaltung des FET ζ) 36 an die Ausgangsleitung 46 des »cw-Dekodierers angelegte Φι'-Taktphase hält den Ausgang des »c«-Dekodierers während der gesamten Φι'-Zeit auf +12 V. Ein negatives Signal am eindeutig adressierten Chipdekodierer wird an den Steueranschluß des FET Q37 gelegt, der darauf über den Ausgang des FET Q 37 die Φ₂'-Τ3^ρ1ΐ35ε zur Ausgangsleitung 46 überträgt Das sich ergebende Ausgangssignal eines adressierten Chipdekoders ist somit ein Signal auf der Leitung 46, das ähnlich der Tanktphase Φ2 ist, d. h, es liegt während der Φι'-Zeit auf +12V und ist danach bis zur nächsten Φι-Zeit negativ.

Zur Ansteuerung einer Speicherzelle 12 werden die von den a-, b- und c-Dekodern 20, 30 und 40 abgeleiteten Zeilen-, Spalten- und Chip-Auswahlsignale an die letzte Stufe, die mit der Speicherzelle 12 in der gewählten Zeilen- und Spaltenadresse auf dem ausgewählten Chip verbunden ist (Fig.4) geführt. Die Speicherzellen 12 werden bei zwei Pegeln verknüpft. Beim ersten Pegel sind sämtliche Elemente einer Zeile verknüpft, die einer bestimmten Spalte zugeordnet sind. So werden mit einer Spalte 1 (b\) eine einzelne Zelle aus jeder der Zeilen 1 (a\) bis 16 (a_lb) verbunden. Zusätzlich werden die 16 Spaltenausgänge mit einem Verstärker verbunden, zur Lieferung eines einzelnen Ausgangssignals (Lesesignal).

leder Wortplatz oder jede Wortadresse wird durch eine definierte Speicherzelle 12 gebildet, die aus drei Feldeffekttransistoren <?40, Q4X und Q42 besteht. Jede Speicherzelle 12 enthält weiterhin ein kapazitives Datenspeicherelement 50, das aus einem diskreten Kondensator, einer im Halbleitermaterial des Chip 10 ausgebildeten Kapazität oder der Eigenkapazität des ζ) 40 bestehen kann. Eine Signaleingangsleitung 52 für die Speicherzelle 12 liegt an einem Ausganganschluß des FET Q 42, dessen anderer Ausgangsanschluß an der Steuerelektrode des FET Q 40 und dem einen Anschluß des Datenspeicherkondensators 50 liegt. Der andere Anschluß des Kondensators 50 ist an eine Bezugspotentialleitung, hier +12V, angeschlossen, Die Ausgänge der FET QAO und QAX sind in Reihe miteinander verbunden, wobei ein Ausgang des FET QAX mit einer Ausgangsklemme 54 verbunden ist, während die andere Ausgangsklemme des FET Q 40 an + 12 V angeschlossen ist. Die Steuerelektroden der FET QAX und QA2 empfangen Taktsignale, die von den an die letzte Dekodierschaitung angelegten Zeilen-Spalten- und Chip-Auswahlsignalen abgeleitet sind.

Für die folgende Beschreibung der Arbeitsweise der Speicherzelle 12 ist angenommen, daß die gewählte Wortadresse die Zeile 1 und die Spalte 1 des Chip 1 bestimmt, so daß die internen Signale a\, b\, C\ negativ und somit eindeutig sind (Fig.5A). Das eindeutige negative Spaltenwählsignal b\ liegt an den Steueranschluß des FET <?43, der Steueranschluß des FET QAA empfängt das eindeutige negative Zeilenwählsignal a\. Damit sind die FET QA3 und QAA leitend, so daß das Chipauswählsignal α über die in Serie geschalteten Ausgänge der FET Q A3 und Q 44 und über die Ausgänge des FET Q 45 weitergegeben wird. Der FET QA5 ist leitend, wenn sein Steueranschluß den ins negative gehenden Teil des Abfrage-Befehlssignals .4F (Fig. 5B bis 5D) erhält. Dadurch wird an die Steuerelektrode der FET QAX und Q 42 ein negatives Signal angelegt, die damit leitend werden.

Der Signalpegel am Datenspeicherkondensator 50 ist für eine logische »1« negativ und liegt für eine logische »0« auf Massepotential. Für eine logische »!«-Operation wird der FET QAO leitend gemacht, so daß über seine Ausgänge und die Ausgänge des FET Q 41 das + 12-V-Signal an die Ausgangsklemme 54 der Speicherzelle 12 gelangt Liegt andererseits für eine logische »0« am Kondensator 50 ein Signalpegel mit Massepotential, so schaltet der FET Q 40 ab, und die Ausgangsklemme 54, die während der Φι'-Zeit über die Ausgänge des FET Q 46 negativ ist, bleibt negativ, da der Weg zum positiven Potential über die Ausgänge der FET Q 40 und (?41 dann offen ist Damit wird bei einer logischen »1« oder einem negativen Signal am Kondensator 50 an der Ausgangsklemme 54 ein positives Signal erzeugt, umgekehrt wird bei einer logischen »0« oder einem

Signal mit Massepotential am Kondensator SO an der Klemme 54 ein negatives Signal erzeugt Somit wirkt die Speicherzelle 12 als Datensignalinverter und -verstärker, da der Signalpegel an der Klemme 54 proportional der —12-V- und +12-V-Spannung und damit unabhängig vom Datensignalpegel am Kondensator 50 ist Die Signaleingangsleitung 52 kann entweder neue Daten oder Regenerationsdaten führen, die über die Ausgänge des FET Q 42 an den Kondensator 50 gelegt werden, wenn der FET Q 42 an seinem Steueranschluß ein negatives Adressenwählsignal empfängt. Dies ist dann der Fall, wenn die Signale au b\, ei und AF gleichzeitig negativ sind.

Im folgenden wird nunmehr der Regenerationsverstärker 14 genauer beschrieben. Die Speicherelemente jeder Speicherzelle 12 werden nach. Empfang eines externen Regenerationssignals am Chip 10 periodisch regeneriert, das in der oben beschriebenen Weise jede Spalte auf jedem Chip ansteuert. Während eines Regenerationszyklus wird der Signalpegel an jedem Datenspeicherkondensator 50 in einer gewählten Zeile regeneriert. Dazu werden die invertierten Daten an der Ausgangsklemme 54 jeder Speicherzelle während der $2-Zeit über den FET <?23 zum Eingang des Regenerationsverstärkers 14 übertragen. Der Regenerationsverstärker 14 ist zwischen dem Ausgang jeder Speicherzelle 12 und dem Eingang der Speicherzelle in einer Rückkopplungsschaltung angeschlossen. Dabei ist die Ausgangsklemme 56 des Verstärkers 14 an die Signaleingangsleitung 52 und damit den Eingang der Speicherzelle 12 angeschlossen. Die Ausgangsklemme 56 ist über den FET Q 48 während der <p2-Zeit negativ und wird während der $2'-Zeit über den FET Q 49 negativ gehalten. Der Regenerationsverstärker 14 besitzt einen Eingangsschalter in Form des FET ζ) 47, der das invertierte Datensignal über den FET ζ>53 vom Ausgang der Zelle 12 empfängt. Der Regenerationsverstärker 14 wird mit zwei Spannungen versorgt, die Signale mit zwei Pegeln erzeugen, die den nominellen optimalen Signalpegeln für eine logische »1« und eine logische »03 des Signals auf dem Datenspeicherkondensator 50 entsprechen. Die beiden Spannungspegel werden durch eine — 12-V-SpannungsquelIe und die Φ2-Τα^ρ1ΐ35ε, die während der Arbeitszeit des Verstärkers des Verstärkers 14 auf -I-12 V liegt, erzeugt. Der als Eingangsschalter dienende FET Q 47 wird durch den Signalpegel an der Ausgangsklemme 57 der Speicherzelle 12 durchgeschaltet, so daß, wenn dieses Signal negativ ist, entsprechend einem Massepotential oder einer logischen »0« am Kondensator 50, der FET Q 47 leitend wird, und die Klemme 56 auf +12 V gehen kann, die durch die Taktphase Φ₂ während des positiven Teils derselben und während der Φι-Τζ\\ zugeführt werden. Ist das von der Klemme 54 an den Steueranschluß des FET Q 46 angelegte Signal negativ, entsprechend einem negativen Signal oder einer logischen »1« am Kondensator 50, so wird der FET <?47 ausgeschaltet, und der Entladungsweg der Klemme 56 ist geschlossen, so daß dieselbe negativ bleibt.

Während einer Regenerationsoperation wird also der Signalpegel auf dem Datenspeicherkondensator 50 von der Speicherzelle 12 auf den Eingangsschalter FET 47 des Regenerationsverstärkers 14 übertragen* Entsprechend dem logischen Pegel dieses übertragenen Signals wird an der Ausgangsklemme 56 des Verstärkers 14 ein zweites Signal erzeugt. Dieses besitzt die invertierte Form des Ausgangssignals der Speicherzelle. Dieses zweite Signal, das wegen der doppelten Inversion mit dem gespeicherten Datensignal in Phase liegt, wird darauf zum Eingang der Speicherzelle 12 und damit zum Datenspeicherkondensator 50 zurückübertragen. Das übertragene Datensignal hat einen Pegel, der dem nominellen Datensignalpegel entspricht Somit wird also während jeder Regenerationsoperation der Signalpegel auf dem Datenspeicherkondensator regeneriert und damit zwischen aufeinanderfolgenden Regenerationszyklen auf einem ausreichenden Betriebsniveau gehalten.

Im folgenden wird nunmehr der Schreibzyklus des Speichers I anhand der Ablaufdiagramme der F i g. 5A und 5B näher erläutert Während der Φι-Zeit sind sämtliche Zeilen- und Spaltendekodiersignale negativ, während das Chipdekodiersignal Q auf +12V liegt Der Abfragebefehl AF liegt während der gesamten Φ1'Zeit auf -12 V. Daher ist die Spannung von +12 V über die FET Q 43, ζ>44 und ζ>45 zur Steuerelektrode des FET Q 42 und entsprechend zu jeder Speicherzelle der anderen 255 Wortplätze durchgeschaltet. Durch dieses positive Signal werden die von vorhergehenden Adressieroperationen herrührenden negativen Ladungen beseitigt. Am Ende der Φι-Zeit gehen die anfänglichen oder ersten Dekodiersignale für die nichteindeutigen oder nichtgewählten Zeilen und Spalten vor dem Ende der Φι-Zeit schnell auf +12 V, wobei diese Strom- oder Signalwege offen bleiben und sämtliche 256 Einleseadressen-Knotenpunkte auf +12 V bleiben. Die Dekodiersignale für die eindeutigen oder gewählten Zeilen und Spalten bleiben negativ. Es sei nunmehr angenommen, daß die Zeile a\ und die Spalte b\ zur Eingabe neuer Daten angewählt sind. Die eindeutige C|-Leitung wird beim Beginn der Φ2⁽-Ζβύ negativ und bleibt negativ bis zum Beginn einer neuen Operation. Das negative C\ -Signal wird über die Ausgänge der FET (?43 und Q 44 an die Steuerelektrode des FET Q4\ gelegt. Während einer Schreiboperation wird der Schreibbefehl an die Steuerelektroden der FET Q 50 und <?51 geführt. Der FET <?51 liegt mit dem FET <?52 in Reihe, an dessen Steuerelektrode das Komplement des Datensignals geführt wird. Der Schreibbefehl, der sich während der Φι-Zeit ändert, entfernt nach der Φι-Zeit über die Ausgänge des FET Q 50 das vorherige Datensignal, das am Spalten-Ausgangsknotenpunkt 57 vorliegt. Der Schreibbefehl ermöglicht somit, daß neue Daten in die neu adressierte Zelle eingeschrieben werden können. Die Klemme 56 ist während der Φ₂-Ζεΐι über den FET Q 4% negativ vorgespannt und empfängt während der Φ₂'-ΖεΗ über den FET Q 49 das Dateneingangssignal. Damit ist das Dateneingangssignal zum Chip 10 während der Φ₂-Ζεύ stabil. Beträgt das an die Steuerelektrode des FET <?52 angelegte negierte Datensignal +12V, so bleibt der FET Q 52 geöffnet, so daß die Spannung an der Klemme 56 negativ bleibt. Ist das negierte Datensignal negativ, so wird der FET Q 52 leitend, und die Taktphase Φ2 wird an die Klemme 56 durchgeschaltet. Damit geht die Spannung an der Klemme 56 während der Φ2Φ2'-ΖεΗ, d. h. während der letzten Hälfte der Φ₂'-Ζεη, wenn die Taktphase Φ2 positiv ist, auf +12 V. Die Polarität der Ausgangsklemme 56 wird über den FET Q 42 auf die richtige Speicherzelle übertragen, wenn die Signale AF, au b\ und C\ sämtlich negativ sind.

Im folgenden wird der Lesezyklus beschrieben, dessen Signalablaufdiagramm in Fig. 5C dargestellt ist. Die erste und letzte Dekodierlogik sind im Lese- und Schreibzyklus identisch. Der Schreibbefehl liegt auf + 12 V. Es sei wiederum angenommen, daß die auf der

Speicherzelle in Zeile 1 und Spalte 1 gespeicherten Daten (au 6i) gelesen werden sollen, so daß an den Steueranschluß des FET C?41 durch die Zeilen- und Spalte.'idekoder ein negatives Signal angelegt wird. Die Ausgangsklemme 54 jeder Speicherzelle 12 in der Spalte 1 ist über eine gemeinsame Spaltenausgangsleitung 55 und die Ausgänge des FET Q 53 an einen Knotenpunkt 57 für die Spalte 1 angeschlossen. Ist infolge eines am Kondensator 50 gespeicherten negativen Signals, d. h. einer logischen »1«, die to Steuerelektrode des FET (?40 negativ, so geht der Knotenpunkt 57, der anfänglich während der Φι-Zeit über den FET (?54, der die Φι-Taktphase an seiner Steuerelektrode empfängt, negativ war, während der Φ₂-Ζεα über den FET Q 53, der zu dieser Zeit leitend ist, auf +12 V. Ist der auf dem Kondensator 50 gespeicherte Wert positiv, so bJeibt der Knotenpunkt 57 negativ, da der FET Q 40 geöffnet ist und so den Weg vom Knotenpunkt 57 zur + 12-V-Spannungsquelle sperrt Der Knotenpunkt 57 ist über eine Leitung 60 an einen Inverter 62 angeschlossen, der mit der eindeutig adressierten Spalte verbunden ist. Es sei erwähnt, daß die Ausgangssignale der Knotenpunkte 57, die mit den nicht eindeutig adressierten oder nichtgewählten Spalten verbunden sind, während des gesamten Auslesezyklus negativ sind, da sie während der Φι-Zeit vorgespannt sind und über die Schalt-FET in ihren Speicherzellen kein Entladungsweg offen ist. Damit bleiben während des gesamten Auslesezyklus die den nichtgewählten Spalten zugeordneten Inverterausgänge an der Ausgangs-Treiberstufe auf +12 V. Dagegen invertiert der der eindeutig adressierten Spalte zugeordnete Inverter 62 sein am Knotenpunkt 57 liegendes Eingangssignal, das je nach dem Zustand der zugeordneten Speicherzelle negativ oder positiv ist.

Der Inverter 62 besteht aus den FET Q 55 und <?56. Die Steuerelektroden des ersteren empfängt das Signal vom Knotenpunkt 57, einer seiner Ausgänge ist an +12 V angeschlossen. An der Steuerelektrode des FET Q 56 ist die Taktphase Φ2 geführt, einer seiner Ausgänge ist auf —12 V gelegt. Das Ausgangssignal des Inverters 62, das das Komplement des Signals am Knotenpunkt 57 abgibt, wird über eine Leitung 64 an den Eingang einer Ausgangstreiberstufe 66 gelegt, der eine ODER-Schaltung mit 16 Eingängen enthält und dessen Ausgangsknotenpunkt 68 während der Φι-Zeit über den Ausgang des FET <?56 auf +12V vorgespannt ist. Der Ausgangsknotenpunkt 68 ist über eine Leitung 70 an die Steuerelektrode eines FET Q 57 angeschlossen, dessen Ausgänge an +12V und die Ausgangsklemme 70' angeschlossen sind.

Bei einer eindeutig adressierten Spalte entspricht während der Φ2-Ζεΰ das Eingangssignal zum Inverter 62 dem Signal am Ausgangsknotenpunkt 57, welches den invertierten Zustand der Speicherzelle darstellt. Befindet sich die Speicherzelle im Zustand einer logischen »1« (negativ), so ist der Eingang zum Inverter 62 positiv und sein Ausgangssignal auf der Leitung 64 negativ. Die von diesem Ausgangssignal gesteuerte ODER-Schaltung 66 ist damit leitend und der Ausgangsknotenpunkt 68 negativ. Das Umgekehrte ist der Fall, wenn sich die Speicherzelle im Zustand einer logischen »0« (positiv) befindet. Bei den 15 nicht eindeutig adressierten Spalten sind die zugeordneten FET der ODER-Schaltung 66 geöffnet und der gemeinsame Ausgangsknotenpunkt 68 ist positiv. Durch ein positives Signal am Knotenpunkt 68 wird der FET Q57 gesperrt, während der durch ein negatives Signal leitend gemacht wird. Demzufolge wird während eines Lesezyklus durch eine logische »1 «-Bedingung in der zugeordneten Speicherzeile die Ausgangsklemme 70' mit 1-12 V verbunden, während bei einer logischen »0«-Bedingung die Verbindung der Klemme 70' mit + 12V unterbrochen ist. Damit liegt während eines Lesezyklus bei einer logischen »1« am Ausgang ein Widerstand gegenüber +12 V vor, während bei einer logischen »0« die Schaltung offen ist Der Ausgang kann an einen nicht gezeigten Ausgangsverstärker geführt werden. Es sei erwähnt, daß ein separater »Lese-«Befehl zur Durchführung einer Leseoperation nicht erforderlich ist Es ist lediglich ein Zeilen-Spalten-Wählsignal unter Abwesenheit eines Schreibbefehls erforderlich.

Im folgenden wird nunmehr noch der Regenerationszyklus beschrieben. Das Ablaufdiagramm des Regenerationszyklus ist für den Speicher I in Fig.5D dargestellt Während des Regenerationszyklus werden sämtliche Spalten gleichzeitig adressiert wozu sämtliche Spaltendekodierer 30 durch zwangsweise Umkehr der Spalten-Eingangsdatensignale B₀, B₁, B₂ und B₄ auf +12 V angesteuert werden müssen. An die Steuerelektrode des FET ζ) 28 in jedem Spaltendekodierer 30 wird ein Regenerationsbefehl angelegt, um sämtliche Komplemente der intern erzeugten Spaltensignaie auf +12 V zurückzubringen.

Die Zeilen-Adressierleitungen werden durch einen externen Regenerationszähler gesteuert, beispielsweise durch ein nicht gezeigtes Schieberegister, das während jedes Regenerationszyklus eine Zählang durchführt. Während des Regenerationszyklus werden sämtliche Speicherchips 10 angewählt, indem sämtliche Eingänge C und ihre jeweiligen Komplemente extern auf +12 V zurückgebracht werden.

Unter Bezugnahme auf F i g. 4 sei nochmals erwähnt, daß der Regenerationsverstärker 14 gemeinsam zwischen den Aus- und Eingängen der Speicherzellen 12 in einer gegebenen Spalte angeschlossen ist Während jedes Regenerationszyklus, bei dem eine Zeile adressiert wird, wird somit eine Speicherzelle in jeder Spalte adressiert und regeneriert. Die an die Steuerelektrode des FET (? 51 angeschlossene Schreibleitung liegt auf +12 V, so daß die an die Steuerelektrode des FET Q 52 angelegte externe Datenleitung gesperrt ist Sollen die Speicherzellen der Zeile 1 (a\) regeneriert werden, so werden gleichzeitig die Adressen iu b\ bis a\ b\_b adressiert. Der besseren Übersichtlichkeit halber ist in F i g. 4 lediglich die Adresse a\ b\ speziell dargestellt.

Die Zeitsteuerung bei der Adressendekodierung ist ähnlich der oben für die Lese- und Schreiboperation beschrieben. Das auf dem Kondensator 50 gespeicherte und damit an die Steuerelektrode des FET Q 40 angelegte Datensignal wird an der Ausgangsklemme 54 der Speicherzelle 12 komplementiert und, wie oben für die Leseoperation beschrieben, durch den FET Q 53 während der Φζ-Zeit zum Knotenpunkt 57 übertragen. Dieses Signal wird weiter in der oben beschriebenen Weise im Regenerationsverstärker 14 regeneriert und komplementiert und erscheint während der ΦΐΦΐ'-ΖεΛ auf der Leitung 52, von wo es über die Ausgänge des FET Q 42 in der richtigen Phase an den Kondensator 50 gelegt wird. Der FET <?42 ist während der I^'-Zeit (letzte Hälfte der Φ₂'-Ζεύ) geöffnet. Auf diese Weise werden durch schrittweise Zeilenadressierung bei jedem aufeinanderfolgenden Regenerationszyklus sämtliche Speicherzellen sequentiell adressiert und sequentiell regeneriert. Die Regenerationsoperation wird mit der Adressendekodierschaltung und den

Taktphasensignalen durchgeführt, die bereits für die Lese- und Schreiboperation auf dem Chip vorhanden sind.

Im folgenden wird nun Aufbau und Arbeitsweise der Speicher Il beschrieben. Der generelle Aufbau dieses Speichers, wie er in den F i g. 6 und 7 dargestellt ist, ist in vielerlei Hinsicht gleich wie der des Speichers 1. Auf einem einzelnen Halbleiterchip 100 sind mehrere Wortplätze oder -adressen ausgebildet Die Wortplätze umfassen jeweils mehrere einzelne Speicherzellen, die in einer Matrix mit mehreren einander schneidenden Zeilen und Spalten angeordnet sind, wobei jede Wortadresse durch den Schnitt einer Zeile mit einer Spalte bestimmt ist Dem Halbleiterchip 100 werden Zeilen- und Spaltenadressensignale sowie Taktsignale, Speisespannungen, der Schreibbefehl und Daten zugeführt Ist das Chip zur Erweiterung der Speicherkapazität mit mehreren derartigen Chips verbunden, so werden ebenfalls Chipauswahlsignale zugeführt Zur Auswahl der richtigen, dem Adressen- und Chipauswahlsignal entsprechenden Adresse ist das Chip 100 ferner mit einer Zeilen- und Spalten-Dekodierschaltung und einer Chipauswahlschaltung versehen. Der Speicher 11 ist mit Drei-Element-Speicherzellen und Regenerationsverstärkern versehen, die ähnlich den im Speicher 1 verwendeten sind. Allerdings sind in diesen Schaltungen zur Anpassung an eine unterschiedliche Taktphasenorganisation des Speichers Il Abänderungen vorgenommen.

Der wesentlichste Unterschied zwischen dem Speicher II und dem Speicher I besteht darin, daß während des Lesens eines Wortes beim Speicher II sämtliche Speicherzellen innerhalb der gewählten Zeile gleichzeitig und automatisch regeneriert werden und daß während des Schreibens die auf der Daten-Eingebeleitung vorhandenen Bits zu der gewählten Adresse geführt und dort abgespeichert werden, während die restlichen Zellen der gewählten Zeile regeneriert werden. Dabei verhindert der Schreibbefehl die Übertragung der regenerierten Daten zu derjenigen Speicherzelle, in die die neuen Daten darauf eingeschrieben werden sollen. Beim Speicher II ist also kein getrenntes Regenerationssignal erforderlich. Ferner gelten nicht die beim Betrieb des Speichers I notwendigen besonderen Einschränkungen hinsichtlich der Pegelverteilung der Spalten-Dateneingabesignale während einer Regenerationsoperation. Beim Speicher Il kann, wie beim Speicher I, die Regenerationsoperation extern ausgelöst werden, indem in bestimmten Zeitabständen eine Reihe von sequentiellen Leseoperationen ausgelöst werden. Die Zeitspanne zwischen diesen gesteuerten Regenerationsoperationen ist durch die Charakteristik des Datenverlustes der Datenspeicherkondensatoren der Speicherzellen bestimmt.

Die grundsätzliche Anordnung der dreielementigen Speicherzellen 102 im Speicher II und die zugehörige Logikschaltung ist in F i g. 7 dargestellt. In der hier beschriebenen Ausführungsform sind wiederum auf einem einzelnen Chip t00 256 Speicherzellen 102 ausgebildet. Diese sind wie beim Speicher 1 in sechzehn einander schneidenden Zeilen und Spalten angeordnet. Je ein Regenerationsverstärker 104 ist die Spalte in einer Rückführungsschaltung zwischen den Ausgängen 112a und den Eingängen 1126 der Zellen 102 angeschlossen. Zur Übertragung der Lesesignale an einen Datenausgang 108 sind Ausgangs'.reiber-Schai· tungen 106 vorgesehen. Mit jedem Regenerationsverstärker 104 ist ferner eine Schreib-Logik 110 verbunden, um unter Sperrung des Regenerationssignals die neuen Daten zur adressierten Zelle zu übertragen. Für die zur gleichzeitigen Regeneration zwischen dem Lese- und Schreibzyklus notwendige Adressierlogik ist eine Steuerschaltung vorgesehen, die aus einem Zeilen-Wähisignal ein Paar Zeilen-Befehlssignale ableitet

Die Speicher- und Adressenwahlschaltung des Speichers II verwendet ein Vierphasen-Taktsystem, deren Verteilung in F i g. 10 gezeigt isi. Die Taktsignale Φι, Φ₂, Φ3 und^4 haben je ein Tastverhältnis von maximal 25%, so daß die negativen Teile der Taktsignale einander nicht überlappen. Beim Beginn eines neuen Zyklus geht das Taktsignal Φ4 auf +12 V zurück, während das Signal Φ\ nach —12 V schaltet. Der Speicher II benötigt zwar zwei zusätzliche externe Taktphasen, jedoch müssen keine Regenerations- und Abfragebefehle zugeführt werden. Dadurch können auch die beiden internen Taktgeneratoren auf dem Chip selbst eingespart werden.

Die Dekodierung des Speichers II enthält, wie beim Speicher I, sechzehn Zeilen- und sechzehn Spaltendekoder zur Adressierung der 256 Speicherzellen sowie einen c-Dekoder für jedes Speicherchip. Die aus 5 Bits bestehenden Eingangssignale C und ihre Komplemente können extern an das Speicherchip 100 geführt werden, so daß eine Komplementierung der C-Signale auf dem Chip nicht erforderlich ist. Die Zeilen-, Spalten- und Chipdekodierschaltungen sind in den Fig.8A, 8B bzw. 8C gezeigt. Die a- und b- Dekodierer bestehen aus den Zeilen- und Spaltendekodierern 120 bzw. 130, die je ein NOR-Gatter mit vier Eingängen und eine Schaltung zur Komplementierung der Adreßdaten aufweisen. Die Adreßdatensignale (Zeilen-, Spalten- und Chipwahl) können sich lediglich während der $4-Zeit ändern und sie müssen vor dem Ende der «JVZeit stabil sein. Der Schreibbefehl muß während der Φ2- und <i>3-Zeit und die einzuschreibenden Daten während der 03-Zeit für einen Schreibzyklus stabil sein (F i g. 10).

Die Kompiementierschaltungen 122 und 132 der Zeilen- und Spaltendekodierer 120 und 130 sind in ihrer Arbeitsweise identisch mit denen im Speicher I und sollen daher lediglich anhand der in Fig.8A gezeigten Zeileneingings-Komplementierschaltung 122 kurz beschrieben werden.

Während der Φ^-Zeit geht der Knotenpunkt 112 über den FET Q100 unabhängig auf + 12 V, während das an den Steueranschluß des FET Q101 angelegte Eingangssignal A auf eine logische »0« (+12 V) oder logische »1« (0 V) geändert und stabilisiert werden kann. Beim Beginn der Φι-Zeit ist das Eingangssignal A stabil. Liegt dieser Eingang auf dem Pegel für die logische »1«, so schaltet der FET Q101 durch, und der Knotenpunkt 112 bleibt über die Ausgänge des FET Q101 auf +12 V. Der Widerstand des FET Q101 im durchgeschalteten Zustand ist so ausgelegt, daß er etwa </io des Widerstandes des FET <?102 beträgt. Liegt das Eingangssignal A auf dem einer logischen »0« entsprechenden Pegel, so geht der Knotenpunkt 112 während der Φι-Zeit auf eine Spannung, die bei der Schwellenspannung von Φι liegt (etwa — 8 V). Es sei erwähnt, daß beim Beginn der Φι-Zeit sämtliche Zeilen- und Spalten Adresseneingänge stabil sind, während sämtliche komplementierten Ausgänge auf +12V liegen. Sie können nur negativ werden, wenn ihre Eingänge auf dem der logischen »0« entsprechenden Potential liegen. Die komplementierten und richtigen Zeilen- und Adressendaten werden in einem NOR-Gatter 124 mit vier Eingängen (134 im Spaltendekoder 130)

kombiniert, das während der Φ^-Zeit durch den FET Q103 jeweils negativ vorgespannt ist Sind sämtliche Eingänge zu den NOR-Gattern 124 und 134 auf +12 V, so bleibt der Ausgang negativ und erzeugt so das Zeilen-(bzw. Spalten-)Wählsignal. Durch eine Eingangsspannung von null V an einem der vier Eingänge wird der Ausgang des NOR-Gatters 124 auf +12V geschaltet Die Ausgänge der eindeutig adressierten Zeilen- und Spaltendekoder bleiben daher negativ, während die restlichen Zeilen- und Spaltendekoder während der Φι-Zeit, nachfolgend auf die $₄-Zeit, auf +12 V gehen. Die Ausgänge der Zeilen- und Spaltendekoder bleiben während der gesamten Φι- und Φ3-Ζεη stabil.

Das Zeilenauswahl-Ausgangssignal auf der Leitung 126 ergibt zwei Steuersignale, die zur Erzeugung zweier zusätzlicher Zeilensignale aus den Taktsignalen des Systems abgeleitet sind. Diese steuern, wie noch zu zeigen ist, die Operation der Speicherzellen während eircar Lese- und Schreiboperation. Das Zeilenwählsignal wird an die Steuerelektrode des FET Q104 geführt, die Taktphase Φ2 an einen Ausgang desselben. Bei Koinzidenz eines negativen, d. h. eindeutigen Zeilenwählsignals und der Φ2-Ζεα wird auf der Leitung 127 ein gesteuertes Φ2-Zeilensignal erzeugt, das während der Φ2-Ζεϊΐ negativ und für den Rest eines Zyklus positiv ist. Das negative Zeilenwählsignal wird über die Leitung 128 gleicherweise an einen Inverter 129 geführt, der aus dem FET Q105 und Q106 besteht. An die Ausgänge dieser FET ist die Taktphase Φι geführt, die am Knotenpunkt 129a und auf der Leitung 131 außerhalb der Φι-Zeit ein positives, negiertes Zeilensignal erzeugt, das dem Komplement des Zeilenwählsignals entspricht Dieses komplementierte Signal, das an die Steuerelektrode des FET C? 107 einer zweiten Steuerschaltung 133 geführt ist, erzeugt ein zweites aus dem Zeilenwählsignal abgeleitetes gesteuertes Signal, das während der Φι-Ζείΐ eindeutig negativ ist. Die anderen an die Eingänge der Steuerschaltung 133 geführten Signale sind die an die Steuerelektrode des FET (?108 angelegte Taktpnase Φ₃ und das eindeutige Chipauswahlsignal, das in einer weiter unten zu beschreibenden Schaltung erzeugt wird und an den Steueranschluß des FET 0109 geführt ist. Während des Betriebes der Steuerschaltung 133 geht der Knotenpunkt 135 während der Φ4-Ζείι über die Ausgänge des FET Q110 auf +12 V und wird während der Φι-Zeit auf diesem Pegel gehalten. Während der Φ₂-Ζεύ geht das negi8rte Zeilensignal für die richtige Zeile auf der Leitung 131 auf + 12V und die Chipauswahlleitung für είη gewähltes Speicrmrchip Ü8gt beim Beginn der Φ3-Ζεύ auf etwa - 10 V. Damit sind während der Φι-Ζε'η die Taktphase Φ₃ an der St8uerelektrode des FET C? 108 und die Chipauswählleitung negativ, das gewählt8, n8gi8tt8 Zeilensignal liegt auf +12 V und der Knotenpunkt 135 wird auf negativ8S Potential gezogen, so daß bei Koinzidenz des Signals Φ3 und des gewählten Zeilensignals ein eindeutiges zl-Zeilensignal erzeugt wird, das der gewählten Zeile entspricht und das während der Φ3-Ζεύ negativ und während der anderen Taktphasen positiv ist. Sämtliche nicht gewählten d-Zeilenausgänge bleiben wegen des negativen Eingangs von ihren negierten Zeilenleitungen während des gesamten Zyklus auf +12V. Die nicht gewählten Λ-Zeilenschaltungen verbrauchen !ediglich 25% der Spitzenleistung. Diese Gleichstromleistung wird jedoch nur auf dem gewählten einen der zweiunddreißig Chip pro Bit verbraucht, da das an die Steuerschaltungen 113 der nicht gewählten Chip angelegte Chipauswahlsignal auf + 12V liegt, so daß der Gleich&lrompfad in diesen Steuerschaltungen 133 gesperrt ist

Der Chipauswähldekodierer 140 (Fig.8C) ist ein Gleichstrom-NOR-Gatter 142 mit fünf Eingängen, dessen Ausgang am Knotenpunkt 144 eindeutig negativ nur dann ist, wenn die Φ^-Zeit vorüber ist und gleichzeitig sämtliche Chipauswahlsignale oder C-Eingänge auf + 12 V liegen. Er geht über den Ausgang des FET (?134 zur Φ^-Zeit auf +12 V. Damit bleiben die Ausgänge der Chipauswahldekodierer 140 der nicht gewählten Chip während des gesamten Zyklus auf +12 V. Ein Widerstand 146 ist an -12 V angeschlossen, so daß der Ausgang des gewählten Chips während der Φι- und Φ2-Ζεη und bis in die Φ3-Ζείΐ stark ins Negativ8 gezogen werden, um ein Chipauswahlsignal mit hoher Amplitude zu erhalten. Die Xterwendung eines 146 anstelle εϊηεβ MOS-Transistors als Vorwid8rstand gestattet es, den Ausgang am Chipauswahl-Knotenpunkt 144 auf —12 V zu ziehen, während sonst noch ein Schweltenspannungsverlust eintreten würde. Dies ergibt eine zusätzliche Steuerspannung von 4 oder 5 V auf der Chipauswahlleitung, so daß das g8wählte 4-ΖεΠεη-signal, das bei einem negativen Chipauswahlsignal erzeugt wird, vergteichsweise um 8twa 5 V höh8r liegen kann. Dies führt zu einer zusätzlichen Steuerspannung zur Steu8rung d8S Sp8ich8rel8iri8ntes der Speicherzelle 102, so daß Speicherfähigkeit und Impedanzcharakteristik dieser Ζεϋε verbessert wird.

Im folgenden werden die letzten Dekodierstufen, die Datenspeicherung und Regeneration sowie die Ausgangsschaltung beschrieben. Fig.9 zeigt für den Speicher II είπε typische Speicherzelle 102 mit drei Feldeffekttransistoren zur Endauswahl der richtigen Speicherzelle, εϊηε Regenerationsschaltung 104 und eine Ausgangs-Treiberschaltung 106. Die Speicherzelle 102, die ähnlich der Speicherzelle 12 mit drei Feldeffekttransistoren des Speichers I ist, umfaßt drei FET Q110, Q111 und Q112. Ein Datenspeicherkondensator 150 liegt parallel zur Steuerelektrode des FET Q Hi. Et speichert bei einer logischen »1« ein negatives Signal und ist bei einer logischen »0« entladen.

Die Ausgänge der FET Q111 und Q112 sind in Reihe zwischen einer +12-V-Spannungsquelle und über die Ausgänge des FET Q132 an einen Ausgangsknotenpunkt 152 angeschlossen. Die Ausgänge des FET Q110 sind einerseits an die Steuerelektrode des FET QiH und andererseits an die Dateneingabe-ZRegenerations-Leitung 154 angeschlossen. Das Φ2-Zeilensignal ist an den Steueranschluß des FET QH2 geführt, und der Steueranschluß des FET Q 110 empfängt das 4-Zeilensignal. Die Speicherzellen 102 werden über zwei Pegel verknüpft. Der erste Pegel verknüpft eine einzelne Zelle einer Zeile mit einer bestimmten Spalte. Somit ist der Spalte 1 eine einzelne Zelle jeder Zeile 1 bis 16 zugeordnet. Zusätzlich sind die sechzehn Spaltenausgänge zur Herstellung eines einzelnen Ausgangswertes an den Ausgangstreiber 106 angeschlossen. Das Signal am Ausgangsknotenpunkt 152 ist über die Leitung 156 zum Eingang des Regenerationsverstärkers 104 geführt, dessen Ausgang über die Dateneingabe-ZRegenerations-Leitung 154 an die Speicherzelle 102 zurückgeführt ist.

Im folgenden wird anhand der Ablaufdiagramme der Fig. 10 die Arbeitsweise des Speichers beim Lesen und Schreiben sowie bei der Regenerationsoperation beschrieben.

Zur Erläuterung des Auslesezyklus sei nochmals erwähnt, daß sämtliche nicht eindeutigen Φ2-Ζβϋεη- und

-Zeilenleitungen während des gesamten Zyklus auf +12 V liegen. Während der eindeutige <P₂-Zeilenbefehl nur während der 4VZeit, und der eindeutige 4-Zeilenbefehl nur während der <p3-Zeii negativ ist. Das eindeutige Spaltenwählsignal ist während sämtlicher vier Taktzeiten und das eindeutige Chipauswahlsignal während der Φ\-, Φ₂- und Φ^-Ζείΐ negativ. Der Schreibbefehl ist während der Φι-, Φ2- und Φ}-Ζε\ι bei +12 V stabil, so daß der Eingang der Dateneingangsleitung 154 gesperrt ist (F ig. 10).

Es sei angenommen, daß das auf der durch den Schnitt der Zeile 1 mit der Spalte 1 bestimmten Adresse gespeicherte Datensignal ausgelesen werden soll. Die Ausleseoperation wird dadurch ausgelöst, daß die Klemme 152 während der Φι-Ze't über den Ausgang des FET Q133 negativ vorgespannt wird. Während der Φ2-ΖεΚ ist das Φ2-Zeilensignal (Zeile 1) negativ, so daß der FET Q112 leitend ist. Ist das auf dem Kondensator 150 und damit an der Steuerelektrode des FET Q Ul anliegende Signal negativ, so geht die Klemme 152 während der Φί-Ζεκ auf +12 V, da die + 12-V-Spannung nunmehr über die FET Q Il 1, Q \ 12 und Q132 mit der Klemme verbunden ist. Dabei wird der FET Q132 während der Φ2-Ζεα betätigt. Ist der auf dem Kondensator 150 gespeicherte Wert positiv, so bleibt die Klemme 152 negativ, da der FET Q111 ausgeschaltet bleibt. Das Signal an der Klemme 152 ist damit das Komplement des auf dem Kondensator 152 gespeicherten Wertes. Da das Φ2- und 4-Zeilensignal für die Zeile 1 an die entsprechenden Schalt-FET der Zeile 1 in sämtlichen sechzehn Spalten angelegt werden, werden sämtliche sechzehn Zellen der Zeile 1 geprüft, ihre Signale werden invertiert und gleichzeitig während der Φ2-ΖεΚ auf ihre entsprechenden Ausgangsklemmen 152 übertragen. In jeder Spalte wird das bis zum Endε dεr Φ2-Ζεϊΐ stabile Signal an der Klemme 152 abgetastet und am Regenerationsverstärker 104 während der Φ3-Ζεύ invertiert. Es erzeugt ein rεgεneΓieΓtes Signal an der Ausgangsklemme 166 des Verstärkers 104. Durch die doppelte Inversion des gespeicherten Wertes ist das Ausgangssignal 104 wieder in richtiger Phasenlage mit dem am Kondensator 150 gespeicherten Pegel.

Da das 4-Zeilensignal auf der Leitung 1 nur während der Φ3-Ζεΐΐ negativ ist, werden die regenerierten Daten zu dieser Zeit, in Phase mit dem ursprünglichen Datensignal, über die Dateneingabe-ZRegenerations-Leitung 154 über den FET Q110 zur Speicherzelle 102 zurückübertragen. Dabei ist der FET Q110 durch das an seine Steuerelektrode angelegte Λ-Zeilensignal durchgeschaltet. Am Ende der Φ₃-Ζεύ wird der FET <?110 nochmals ausgeschaltet, und der Datenspeicherkondensator 150 ist wiederum von der Leitung 154 getrennt. Da jede Speicherzelle in der gewählten Zeile des Φ2- und 4-Zeilensignal während der Φ2- bzw. Φ3-Ζεη empfängt, werden sämtliche Speicherzellen 102 in dieser gewählten Zeile in sämtlichen sechzehn Spalten während der Leseoperation automatisch und gleichzeitig regeneriert Die sechzehn Spaltenausgänge von der Klemme 152 in der gewählten Zeile werden im Ausgangstreiber 106 zusammengeführt. Um den durch die Zeile 1 und die Spalte 1 bestimmten, eindeutigen Adressenplatz am Datenausgang 108 zu lesen, werden die sechzehn Spaltenausgänge mit dem Spaltenwählsignal gesteuert Das Wählsignal für die Spalte 1 ist eindeutig negativ, während die restlichen Spaltenwählsignale während der Φ-r und #3-Zeit auf +12V liegen, so daß deren Spalteneingänge im Treiber 106 gesperrt sind. Der Ausgang der Speicherzelte 102 an der Klemme 152, der das ΚοΓηρΙεπιεηΐ des auf dem Kondensator 15C gespeicherten Datensignals darstellt, wird an dei Steuerelektrode des FET <?114 an den Eingang de« Ausgangstreibers 106 geführt. Das eindeutige negative Spaltenwählsignal für die Spalte 1 wird an die Steuerelektrode des FET Q115 gelegt, der einer Eingang eines NOR-Gatters 157 mit sechzehn Eingängen darstellt. Dadurch wird der FET <?I15 leitend, se daß der Ausgang des FET <?114 mit dem Ausgang de« FET <?1I6 verbunden wird, der während der Φ₃-Ζείι leitend ist. Somit wird zu dieser Zeit der gewählte Spaltenausgang an der Klemme 152 mit der Ausgangsklemme 160 des Ausgangstreibers 106 verbunden. Die Klemme 160 ist während der Φ2-Ζεα wird das dei gewählten Spalte 1 zugeordnete Signal an der Klemme 152 abgetastet und invertiert, wobei der Ausgang während der Φ4- und Φι-Zeit stabil ist. Somit wird füi das gewählte Chip das Signal an der Klemme 160 übet die Leitung 162 an die Steuerelektrode des Datenausgabe-FET Q 118 geführt. Der FET Q 118 ist während dei Φ4- und Φι-Zeit leitend, wenn in der gewählter Speicherzelle eine logische »1« gespeichert ist. Somil liegt für ein Signal des Wertes »1« der Datenausgang auf der Leitung 164 auf + 12 V, während der FET Q1 It bei einer gespeicherten logischen »0« mit hohei Impedanz offen ist. Bei sämtlichen nichtgewählter Chips wird das komplementierte Chipauswahlsignal ar die Steuerelektrode des FET Q130 geführt, so daß die Klemme 160 während der Φ₃-Ζεκ auf + 12 V geht. Dei Dai'.-nausgangs-FET ζ) 118 ist damit während dei gesamten Φ4- und Φι-Zeit auf sämtlichen nichtgewähl ten Chips ausgeschaltet.

Der Regenerationsverstärker 104 des Speichers Ii enthält einen Eingangsschalter in Form des FET Q 120 der an seiner Steuerelektrode das Signal von dei Klemme 152 empfängt. Die Ausgangsklemme 166 de: Verstärkers 104 ist über die Ausgangsschaltung des FET Q121 während der Φ₂-Ζεύ negativ. Am FET Q 120 liegi είηε Spannung von +12V. Ott FET Q\22, aer ar seinem St8ueranschluß die Taktphase Φ3 empfängt, liegi mit dem FET 0120 und der Ausgangsklemme 166 ir Reihe. Während des Betrtebs wird an atn St8U8ran schluß des FET Q120 während der Φ,-Zeit eir negatives Signal angelegt, wodurch die 12-V-Spannung über die Ausgänge der FET Q120 und Q122 auf die Klemme 166 geschaltet ist, so daß die Klemme 16€ positiv ist. Ist das Eingangssignal am FET Q 120 positiv so bleibt der FET Q120 ausgeschaltet, und die Klemme 166 bleibt negativ. Damit invertiert der Verstärker 104 an seiner Klemme 166 das Signal am Ausgang dei Speicherzelle 102 auf einen Pegel, der dem nomineller Pegel dieses Signals entspricht. Das Ausgangssignal des Verstärkers an der Klemme 165 wird während dei Φ3-Ζβη (die 4-Zeilenzeit tritt nur während der Φ3-Ζείι auf) über die Leitung 154 über den FET (?110 an der Datenspeicherkondensator 150 in der Speicherte 102 gegeben.

Im folgenden soll nunmehr der Schreibzyklus genaue) beschrieben werden, der im wesentlichen identisch isi mit dem Lesezyklus, jedoch mit der wichtiger Ausnahme, daß durch das Vorhandensein eine: Schreibbefehls verhindert wird, daß die alten Daten ir den durch Zeile und Spalte bestimmten Adressenplatz regeneriert werden, während die neuen Daten an die Adresse übertragen werden. Die restlichen 15 Zeilen ir der gewählten Zeile werden jedoch automatisch und gleichzeitig regeneriert Während eines Schreibzyklus empfangen die FET Q123 und Q124 während der Φ2'-

und $3-Zeit an ihren Steueranschlüssen den negativen Schreibbefehl und werden durchgeschaltet Die FET Q125 und Q126, deren Ausgänge mit denen der FET Q123 bzw. Q124 in Reihe geschaltet sind, empfangen an ihren Steueranschlüssen das eindeutige negative Spaltenwählsignal. Der FET Q127, der in Reihe mit dem FET Q123 und Q125 liegt, empfängt an seiner Steuerelektrode das Komplement des Dateneingabesignals, und der FET <?128, der in Reihe mit den FET Q124 und Q126 und dem Eingang des Verstärkers 104 liegt, empfängt an seiner Steuerelektrode die Taktphase Φ₂. Die FET Q123 bis Q128 bilden somit die Schreib-Logikschaltung 110. Im Betrieb wird bei einer gewählten Spalte der FET Q124 durchgeschaltet, wenn an seiner Steuerelektrode ein Schreibbefehl anliegt. Während der ijZeit wird an den Knotenpunkt !68 ein Signal von +12 V angelegt, so daß dieser Punkt fest auf diesem Potential liegt und der Übertragungsweg des Spaltenausgangssignals an der Klemme 152 der gewählten Spalte zum Eingangsschalter FET Q120 des _ao Verstärkers 104 gesperrt ist Die restlichen Speicherzellen in der gewählten Zeile werden durch den Schreibzyklus nicht beeinflußt, und ihre Ausgänge sind weiterhin an ihre Regenerationsverstärker angeschlossen und werden wie in der Leseoperation an ihre as Eingänge rückgeführt Zur gleichen Zeit wird durch das negative, negierte Dateneingabesignal eine Spannung von +12 V an die Klemme 166 des Verstärkers 104 und damit an die Leitung 152 gelegt. Durch ein positives negiertes Dateneingabesignal an der Steuerelektrode des FET Q127 wird derselbe ausgeschaltet, so daß der Ausgang 166 auf seinem ursprünglichen negativen Signalpegel bleibt, der über die Leitung 154 an den Speicherkondensator 150 angelegt ist. Dadurch wird in die gewählte Speicherzelle ein neues Datensignal eingeschrieben, während die restlichen Zellen dieser gewählten Zeile gleichzeitig und automatisch regeneriert werden.

Während des extern gesteuerten Regenerationszyklus am Speicher II werden die Speicherkondensatoren in einer ganzen Zeile regeneriert, wobei die Zeilen sequentiell für aufeinanderfolgende Regenerationsoperationen durch einen nicht gezeigten externen Regenerationszähler adressiert werden. Die Zeilenadressierung während eines Regenerationszyklus wird durch einen ₊₅ nicht gezeigten externen Regenerationszähler gesteuert, der während jedes Regenerationszyklus um einen Schritt weiterzählt, so daß in jedem Regenerationszyklus die Speicherzellen einer neuen Zeile regeneriert werden.

Während des extern gesteuerten Regenerationszyklus am Speicher II werden die Speicherkondensatoren in einer ganzen Zeile regeneriert, wobei die Zeilen sequentiell für aufeinanderfolgende Regenerationsoperationen durch einen nicht gezeigten externen Regene- rationszähler adressiert werden. Die Zeilenadressierung während eines Regenerationszyklus wird durch einen nicht gezeigten externen Regenerationszähler gesteuert, der während jedes Regenerationszyklus um einen Schritt weiterzählt, so daß in jedem Regenerationszyklus .die Speicherzellen einer neuen Zeile regeneriert werden.

Der Regenerationszyklus ist mit Ausnahme der Chipsansteuerung identisch mit der Ausleseoperation. Der einzige Unterschied besteht wegen der Ausbildung des Systems in der Notwendigkeit, sämtliche Chips gleichzeitig anzuwählen. Dies macht es erforderlich, daß die wahren und komplementierten Werte der externen C-Leitungen für fünf Bit während einer Regenerationsoperation während der Φι-, Φι'- und #3-Zeit auf +12 V liegen.

Die vorliegende Erfindung schafft somit ein Speichersystem, dessen Einheiten leicht auf einem einzelnen Chip oder Chips aus Halbleitermaterial hergestellt werden können und das daher in der Lage ist, in einem verhältnismäßig geringen Volumen eine große Anzahl von Binärworten zu speichern. Der erfindungsgemäße Speicher kann ferner mit verhältnismäßig geringen Leistungsverlusten arbeiten, da die Anzahl der Schaltelemente verringert ist und für den überwiegenden Teil der Operation sequentielle Taktimpulse verwendet werden, so daß damit der Gleichstromverbrauch des Systems minimisiert wird.

Bei dem erfindungsgemäßen Speicher werden die Daten auf kapazitiven Speicherelementen gespeichert, die jeder Zelle zugeordnet sind, wobei leistungsfähige Einrichtungen für die notwendige Datenregeneration vorhanden sind, die die vorhandenen Adressendekodierer und Taktversorgung verwenden, die bereits für die normalen Adressieroperationen im Speicher vorhanden sind. Demzufolge werden beim Speicher II keine zusätzlichen Schaltungen für die Datenregeneration benötigt, während beim Speicher I für die Datenregeneration lediglich ein geringfügiger Zusatz zum Spaltendekodierer erforderlich ist

Beim Speicher I ist ein externer Regenerationszähler erforderlich. Wenn jedoch der Speicher II während seiner normalen Ausleseoperationen sequentiell adressiert wird, so werden sämtliche Speicherzellen während dieser Adressieroperationen automatisch regeneriert In diesem Fall ist kein externer Regenerationszyklus erforderlich. Bei willkürlichem oder wahlfreiem Zugriff beim Speicher II kann es Zellen geben, die nicht adressiert und damit nicht regeneriert werden. Unter diesen Umständen ist eine extern gesteurte Regeneration notwendig, um eine vollständige Datenregeneration sicherzustellen.

Ein weiterer Vorteil des Speichers II besteht darin, daß eine sequentiell gesteuerte Regenerationsoperation auch dann durchgeführt werden kann, wenn die Gleichstromspannung für den Speicher ausgefallen ist Dazu kann eine Pufferbatterie mit niedriger Leistung verwendet werden, die eine Gleichstromzufuhr mit verminderter Spannung für die Regenerationsschaltung abgibt und für die Datenregeneration geeignet ist Darauf können die sequentiellen Datenregenerationsoperationen durchgeführt werden. Auf diese Weise werden die auf den Speicherzellen gespeicherten Daten eine beliebige Zeitlang auf arbeitsfähigen Pegeln gehalten, bis die äußere Spannungsquelle wieder in Betrieb ist

Hierzu 9 Blatt Zeichnungen

Claims (9)

1. Patentansprüche:

   ί. Digitalspeicher mit in einer Matrix angeordneten Speichereinheiten und kapazitiver Speicherung der Informationsbits sowie Regeneration der Ladung der einzelnen Speicherkondensatoren über einen Regenerationsverstärker, wobei die Speicherkondensatoren, Adressenkodiereinrichtungen und gegebenenfalls Lese- und Schreibverstärker gemein- , sam auf einem mit Stromversorgungs-, Adressenauswahl- und Ansteuerleitungen versehenen Halbleiterchip angeordnet sind, dadurch gekennzeichnet, daß auch der zwischen den Ausgängen (12a, 112ajder Speichereinheiten (12,102) und deren Eingängen (126, U2b) geschaltete Regenerationsverstärker (14, <?47; 104, Qi20) parallel zu einer Schreibtreiberstufe (Q 52; <?I27) auf dem Halbleiterchip derart angeordnet ist, daß bei Abgabe eines Regenerationsbefehls über die für das Lesen und Schreiben im Speicher vorgesehenen Adressenkodiereinrichtungen (Fig.3A und Fig.3B; Fig.8A und F i g. 8B) eine Regeneration der Informationen in den einzelnen Speicherplätzen erfolgt und daß Taktversorgungsglieder (Φι, Φ& Φι', Φ2'; Φ\ bis Φ«) vorgesehen sind zur eindeutigen Steuerung der Schreib- und Lese- bzw. Regenerationszyklen.
2. 2. Digitalspeicher nach Anspruch 1, dadurch gekennzeichnet, daß zur jeweiligen Durchführung eines Regenerationszyklus aufgrund eines Regenerationsbefehles (REG) im Dekodierkreis einer Leitungsart der Matrix (der Spalten) eine Regenerationssteuereinrichtung (QW>) zur gleichzeitigen Ansteuerung sämtlicher Spalten vorgesehen ist, so daß für einen Regenerationszyklus alle Leitungen dieser Leitungsart angesteuert sind, während die Leitungen der anderen Leitungsart (Zeilen) nacheinander extern über die zugehörige Ansteuerlogik (20) ansteuerbar sind.
3. 3. Digitalspeicher nach Anspruch 2, dadurch 4c gekennzeichnet, daß die zur Erzeugung des Regenerationssignals (REG) notwendigen Einrichtungen außerhalb des Chips extern angeordnet sind.
4. 4. Digitalspeicher nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die einen Regenerationsbefehl zur Anschaltung der Leitungen einer Leitungsart (Spalten) dienende Regenerationssteuereinrichtung (Q2V) parallel zu dem mit einer Taktphase (Φ,, Q19) in Reihe geschalteten Spaltenansteuerschalter (B₀, Q17) der Spaltenansteuervor- richtung (30) geschaltet ist.
5. 5. Digitalspeicher nach Anspuch 2 bis 4, dadurch gekennzeichnet, daß die Leitungen der zweiten Leitungsart (Zeilen) bei einem Regenerationszyklus abhängig von einer externen Steuereinrichtung, z. B. ss einem Schieberegister, nacheinander geschaltet werden.
6. 6. Digitalspeicher nach Anspruch 2 bis 5, dadurch gekennzeichnet, daß auf dem einzelnen Speicherchip (10) abhängig von zwei um 180° phasenverschobenen Taktphasen (Φι, Φ2) mit einem Tastverhältnis von 25% zwei weitere Taktphasen (Φ/, Φι) mit einem Tastverhältnis von 50% erzeugt werden zur eindeutigen Unterscheidung und Steuerung der Lese-, Schreib- und Regenerationszyklen. f>s
7. 7. Digitalspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen (102) der Leitungen einer Art (Spalten 1, 15 und 16 in Fig. 7) bis auf eine wählbare (Spalte 2) ständig über den ihnen zugeordneten Regenerationsverstärker (104) zurückgekoppelt sind, so daß bei Durchführung einer Speicheroperation (Schreiben oder Lesen) dieser einen Leitung (Spalte 2 in Fig.7) die einzelnen Speicherplätze entsprechend der Ansteuerung der Leitungen der anderen Art (Zeilen) mitangesteuert werden und dabei der Speicherinhalt in diesen nicht angesteuerten über die einzelnen Regenerationsverstärker zurückgekoppelten Leitungen der ersten Leitungsart der Speicherinhalt regeneriert wird.
8. 8. Digitalspeicher nach Anspruch 7, dadurch gekennzeichnet, daß in Serie mit dem Dateneingangsschalter (Q 127) bzw. dem Regenerationsverstärker (Qi20) eine Steuereinrichtung (Q 122) zur Feststellung einer zu einer definierten Untertaktzeit durchgeführten Speicherfunktion in einer der Leitungen einer Richtung (Spalten) vorgesehen ist.
9. 9. Digitalspeicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß mehrere gleichartige Chips (10) in an sich bekannter Weise parallel geschaltet sind, wobei jedes eine Matrix aus Speichereinheiten (12; 102), seine eigenen Adressenlogikschaltungen (20, 30; 120, 130), Schreib-, Lese- und Regenerationsverstärker (14,66; 104,106) sowie eine zusätzliche Logik zur Auswahl eines und nur eines der parallel geschalteten Chips (40; 140) enthält.