DE1953255A1 - Schaltung zur Ausschaltung von Fehlsignalen - Google Patents

Description

ΟΒ··ΙΝβ. DIPU-INS. M. €ύ.' DIfI-.-PHYa. OR. DIPL-PHYS.

HÖGER - STELLRECHT-GRIESSBACH - HAECKER PATENTANWÄLTE IN STUTTGART

A 37 759 b

21. Oktober 1969

SCM Corporation

New York, N.Y., U.S.A.

Schaltung zur Ausschaltung von Fehlsignalen

Die vorliegende Erfindung "betrifft eine Schaltung zur Ausschaltung von Fehlsignalen mit einer- Signalleitung, über die Ausgangssignale mit wenigstens zwei verschiedenen Signalhöhen in einer gegebenen Bit-Geschwindigkeit erhalten werden.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Vorrichtung anzugeben, bei der die auf einer- Signalleitung eintreffenden Ausgangssignale nur dann zu einer diese Ausgangseignale verwertenden Einrichtung durchgeschaltet werden, wenn feststeht, daß es sich um ein tatsächliches Informationssignal und nicht um ein 'Fehlsignal, wie z.B. ein durch Rauschen hervorgerufenes Signal, handelt.

Dies wird bei einer Vorrichtung der oben genannten Art erfindungsgemäß erreicht durch eine mit der Signalleitung verbundene, auf eine Signalhöheriänderung des Ausgangssignais ansprechende Feststelleinrichtung, durch eine jeweils bei einem An- . sprechen der Feststelleinrichtung auf eine 'Anfangszählstellung zurückstellende Zählschaltung, durch eine mit dem Eingang der Zählschaltung gekoppelte Taktimpulsgeberschaltung zur Weiter-

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schaltung der Zählschaltung von deren Anfangszählstellung aus in einzelnen, jeweils einen gleich langen, verstrichenen Zeitraum darstellenden Zählschritten, wobei die Taktimpulsfrequenz in Beziehung steht zu der Bit-Geschwindigkeit, durch eine die Ausgangssignale verwertende Einrichtung, die über eine erste Torschaltung mit der Signalleitung verbunden ist, und durch eine zwischen die erste Torschaltung und die Zählschaltung geschaltete zweite Torschaltung zur Durchschaltung der ersten Torschaltung bei einer vorbestimmten Zählstellung der Zählschaltung.

Durch eine derartige erfindungsgemäße Vorrichtung wird das Ansprechen der die Ausgangssignale verwertenden Einrichtung verzögert, bis während einer vorgegebenen Zeitdauer, während der die Signalleitung fortwährend überwacht wird, festgestellt worden ist, daß keine Scheinsignale aufgetreten sind. Gemeinhin dauert die festgelegte Zeitverzögerung einen bestimmten Bruchteil der Zeitdauer eines erwarteten^normalen Signals, und während des Betriebes wird die Zeitzählungstoleranz der Schaltung mit Hilfe von Digitalzählvorrichtungen genau konstant gehalten.

Im allgemeinen erfolgt die Arbeitsweise der Vorrichtung so, daß die Zählschaltung jeweils bei jeder Änderung der Signalhöhe auf einer Signalleitung oder einer Änderung in einem Kanalausgangssignal auf eine Anfangszählstellung eingestellt wird und daß die Zählschaltung durch Taktimpulse um Zählschritte weitergeschaltet wird., die jeweils einer genau festgesetzten Zunahme der verstrichenen Zeit entsprechen. Die Zähl- , Stellungen der Zählschaltung werden in einer logischen ■ Torschaltung dekodiert, so daß die die Aus gangs signale verwertende Einrichtung auf die von der Signalleitung erhaltenen Ausgangssignale nach einem bestimmten verstrichenen Zeitraum oder einem Verzogerungszeitraum ansprechen kann. Die Signale können nur dann zu der die Ausgangs signale verwertenden Einrichtung

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gelangen,, wenn das ankommende Signal während des Verzögerungseeitraumes frei von irgendwelchen Signalhöhenübergängen war, da die Zählschaltung durch die Peststelleinrichtung, die die Eingangsleitung fortlaufend auf Signalhöhenübergänge hin überwacht, auf eine Anfangszählstellung vor- oder zurückgestellt wird. Die Schaltung weist vorzugsweise auch eine zusätzliche logische Torschaltung auf, um den weiteren Betrieb der Zählschaltung zu unterbinden, nachdem das Ausgangssignal zu der das Ausgangssignal verwertenden Einrichtung durchgeschaltet worden ist.

Im folgenden soll die Erfindung näher anhand einer in Zeichnung dargestellten vorzugsweisen Ausführungsform erläutert werden. In der Zeichnung zeigt:

Fig. 1 eine schematische, logische Schaltung, die eine Schaltung zur Ausschaltung von Fehlsignalen gemäß der vorliegenden Erfindung verkörpert; und

Fig. 2 eine Reihe von Wellenformen der verschiedenen Signale, wie sie in der in Fig. 1 gezeigten Schaltung auftreten.

In Fig. 1 ist eine Schaltung zur Ausschaltung von Fehlsignalen gezeigt, die eine Ausführungsform der vorliegenden Erfindung verkörpert, und die allgemein mit 10 bezeichnet ist. Die Schaltung 10 umfaßt eine Zählschaltung bzw. einen Zähler 12, der durch eine Feststelleinrichtung 14 jeweils bei einem übergang bzw, einer Änderung der Signalhöhe auf einer ankommenden Signalleitung 16 auf eine AnfangsZählstellung vor- bzw. eingestellt wird. Die Zählschaltung wird von einem Taktimpulsgeber 1Byausgehend von der Ausgangszählstellung,zu verschiedenen Zählstellungen weitergeschaltet, die die Zeitdauer darstellen, die seit dem letzten Signalhöhenwechsel verstrichen ist. Wenn

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der Zähler 12 eine vorbestimmte Zählstellung erreicht, die eine bekannte, verstrichene.Zeitdauer darstellt, wird eine logische Torschaltung 20 geschaltet, so daß eine das Ausgangssignal verwertende Einrichtung 22 auf das Signal ansprechen kann, das von der Signalleitung 16 erhalten wird. Wenn der Zähler 12 in eeine nächste Zählstellung weitergeschaltet wird, wird ein weiterer Betrieb des Zählers 12 durch den Taktimpulsgeber 18 durch eine logische Torschaltung 23 unterbunden, bis der nächete übergang auf der Signalleitung festgestellt wird. Wenn auf der Leitung 16 ein Rauschen oder andere falsche Signale auftreten, die zu einem Signalhöhenübergang führen, der durch die Peststelleinrichtung 14 festgestellt wird, bevor die logische . Torschaltung 20 geschaltet worden ist, wird der Zähler 12 in ■eine Ausgangszählstellung zurückgestellt, und die Torschaltung 20 kann die das Ausgangssignal verwertende Einrichtung 22 solange nicht in Bereitstellung bringen, bevor die Signalleitung 16 nicht während der vorbestimmten Zeitdauer von einem Signalhöhenübergang freibleibt.

Der Zähler 12 weist vier Stufen 24 _f 26, 28 und 30 auf, die aus herkömmlichen JK Flip-Flops gebildet werden, deren J- und K-Anschlüese mit einem positiven Potential verbunden sind, und deren Zeitgeber- oder ^HT"-Anschlüsse mit dem Q-Ausgang des vorhergehenden Flip-Flops kettenförmig verbunden sind. Der Zeitgebereingang der ersten Stufe 24 stellt einen Eingang dar, auf den die Signale von dem Taktimpulsgeber 18 gegeben werden. Der Zähler 12 bildet somit einen vierstufigen Binärzähler, Die Haupt- oder P-Anschlüsse der Stufen oder Flip-Flops 24, 26, 28 und 30 sind miteinander und mit dem Ausgang der Feststelleinrichtung 14 verbunden. Durch Anlegen eines ins Positive gehenden Signales oder Impulses an die P-Anschlüsse wird der Zähler 12 in eine Anfangszählstellung zurückgestellt, in der an dem Q-Anschluß jeder Stufe ein positiveres und an dem Q-Anschluß jeder Stufe ein negativeres Potential liegt.

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Wie.oben bereits ausgeführt wurde, stellt der Feststellkreis 14 den Zähler in seine Anfangszählstellung zurück, und der Peststellkreis 14 enthält ein NAND-Gatter 32, dessen Ausgang mit den P-Klemmen der Flip-Flops 24, 26, 28 und 30 gekoppelt ist. Die beiden Eingänge des NAND-Gatters 32 sind jeweils mit dem Ausgang einer von zwei Verzögerungsleitungen 34 und 36 verbunden. Diese beiden Verzögerungsleitungen sind als monostabile Schaltkreise ausgebildet, die die Führungsflanke eines eintreffenden, ins Negative gehenden Signals kurz, d.h. in der Größenordnung von 4 MikroSekunden, verzögern. Die Eingänge der Verzögerungsleitungen 34 und 36 werden von der Signalleitung aus beschickt.

Im einzelnen ist die Signalleitung 16 über einen Kopplungskreis 38 und zwei Negatoren bzw. Inverter 40 und 42 mit dem Eingang der Verzögerungsleitung 34 gekoppelt. Der Eingang der Verzögerungsleitung 36 ist mit dem Ausgang des Inverters 40 gekoppelt. Zur beispielsweisen Erläuterung soll der Kopplungskreis 38 als leerzeile ein Signal mit hoher Signalhöhe und als Zeichen ein Signal mit niedriger Signalhöhe abgeben, so daß auf die Verzögerungsleitung 34 bei jedem Leerzeilen-Zeichenübergang ein ins Negative gehendes Signal und auf den Eingang der Verzögerungsleitung 36 bei jedem Zeichen-Ieerzeilenübergang ein ins Negative gehendes Signal gegeben wird.

Durch die beiden Verzögerungsleitungen 34 und 36 liegen·normalerweise an den beiden Eingängen des NAND-Gatters 32 Eingänge mit hoher Signalhöhe (siehe Fig. 2), so daß der Ausgang dieses Gatters normalerweise auf einer niedrigen Signalhöhe gehalten wird. Wenn an dem Eingang der Verzögerungsleitung 34 ein ins Negative gehender Übergang auftritt, so wird ein kurzer, ins Negative gehender Impuls von dem Ausgang der Verzögerungsleitung auf den oberen Eingang des NAND-Gatters 32 gegeben, und ein entsprechender, ins Positive gehender Impuls wird auf die P-Anschlüsse der Flip -Flops in dem Zähler 12 gegeben, um den

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Zähler in seine Anfangszählstellung zurückzustellen. In ähnlicher Weise wird, wenn auf den Eingang der Verzögerungsleitung 36 ein ins Negative gehender Übergang gegeben wird, ein kurzer, ins Negative gehender Impuls auf den unteren Eingang des NAND-Gatters 32 gegeben, so daß der Zähler 12 bei Zeichen-Leerzeilenübergängen zurückgestellt wird. Auf diese Weise überwacht die Peststelleinrichtung 14 die Signalleitung 16 fortlaufend in Bezug auf einen Signalhöhenwechsel und stellt den Zähler 12 jeweils bei einem festgestellten Signalhöhewechsel in seine Anfangszählstellung zurück. Die entsprechenden Wellenformen sind in den ersten fünf Zeilen in Pig. 2 dargestellt.

Durch das Zurückstellen des Zählers 12 in seine Anfangszählstellung wird der Taktimpulsgeber 18 wirksam bzw. in Betrieb gesetzt, so daß der Betrieb des Zählers unter der Steuerung des Gatters 23 und eines zusätzlichen Gatters 44 beginnt. Die vier Eingänge des NAND-Gatters 23 sind mit den Q,Q,Q und Q-Ausgängen der Stufen 24, 26, 28 bzw. 30 verbunden. Die Q-Ausgänge der Stufen 28 und 30 weisen in der oben bezeichneten, zurückgestellten Stellung des Zählers 12 einen niedrigen Signalausgang auf, wodurch der Ausgang des Gatters 23 auf ein positiveres Potential ansteigt. Dieser Ausgang des Gatters 23 wird auf einen Eingang des Gatters 44 gegeben, um dieses Gatter in Bereitstellung zu versetzen, so daß die Taktimpulse von dem Geber 18 (siehe Pigur 2), die auf den anderen Eingang des Gatters 44 gegeben werden, über einen Inverter 46 periodisch wiederholt auf den Taktgebereingang des Eingangs-flip-flops 24 des Zählers 12 gegeben werden.

Der Taktimpulsgebsr 18 wird dadurch abgeschaltet, daß auf den , rechten Eingang des Gatters 44 ein Sperrimpuls gegeben wird, wenn dem Zähler 12 zwölf Taktimpulse zugeführt worden sind, und der Zähler 12 um zv/ölf Schritte oder Zählstellungen weitergeschaltet worden ist. Wie in Pig. 2 in den Zeilen 7 bis 10 dargestellt ist, liegen, wenn auf den Eingang des Zählers 12

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■wolf Taktimpulse gegeben worden sind, die Q-Ausgänge der Stufen 24 und 26 und die Q-Ausgänge der Stufen 28 und 30 auf einer hohen Signalhöhe. Hierdurch wird das NAND-Gatter 23 Yolletändig ausgesteuert, und sein Ausgang fällt auf ein niedrigeres Potential, wodurch das Gatter 44 gesperrt wird, so daß keine weiteren Eingangsimpulsβ mehr auf den Zähler 12 gegeben werden können. (Siehe Zeile 11 in ?ig. 2.)

Die Frequenz der Taktimpulse von dem Geber 18 bestimmt zusam-■en mit den Zählstellungen des Zählers 12, die zur Steuerung der Torschaltungen 20 und 23 verwandt werden, nicht nur das Tereögerungeintervall bevor ein ankommendes Signal als gültig angenommen wird, sondern sie bestimmt auch die Zeitzählungstoleranz der Vorrichtung. Bei einem gemäß der vorliegenden Erfindung ausgebildeten System 10 gibt der Taktimpulsgeber 18, der auf irgendeine herkömmliche Art und Weise ausgebildet sein kann, wie etwa als Zählkette, die durch einen kristallgesteuerten Oszillator betrieben wird, Taktimpulse mit einer Geschwindigkeit ab, die um 256-mal größer als die maximale Bit-Geschwindigkeit ist, mit der Zeichen- und Leerzeileninformationsbit· auf der ankommenden Signalleitung 16 erhalten werden. Da das gemessene Zeitintervall, das durch den Zähler 12 gegeben wird, ungefähr zwölf Taktimpulse umfaßt, ist der Kreis 10 so ausgebildet, daß er die Signalhöhe als gültig akzeptiert, die während annähernd 5 i» einer normalen Impulsdauer mit einer Toleranz von + 0,4. i· vorhanden war. Wenn z.B. die Schaltung 10 lur Verwendung mit einer Bitgeschwindigkeit von 150 Bits pro Sekunde ausgelegt ist und z.B. bei einer Signalleitung mit einer Bitgeschwindigkeit von 50 Bits pro Sekunde verwandt wird, so bleiben die 5 i> für die Ausschaltung von Pehleignalen erhalten, Jedoch wird die Toleranz auf annähernd + oder - 0,1 jt verbessert.

Wie bereits oben erwähnt wurde, steuert die logische Torschaltung 20 das Ansprechen der das Ausgangssignal verwertenden Einrichtung 22, die z.B. einen Reihen-parallel Umsetzer für das

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ankommende Signal umfaßt, das von der Signalleitung 16 erhalten wird. Diese Steuerung wird über einen Inverter 47 vorgenommen, der zwischen den Ausgang des NAND-Gatters 20 und die Zeitgeber eingangsklemme eines JK Flip-Flops 48 geschaltet ist. Die Q- und Q-Ausgänge des Flip-Flops 48 sind mit der Zeichen- bzw. Leerzeileneingangsklemme der signalverwertenden Einrichtung 22 verbunden. Die K-Eingangsklemme des Flip-Flops 48 ist mit dem Ausgang einer Verzögerungsleitung 50 verbunden, deren Eingang mit dem Ausgang des Inverters 42 verbunden ist. Die J-Eingangs- L· klemme des Flip-Flops 48 ist mit dem Ausgang einer Verzögerungsleitung 52 verbunden, deren Eingang mit dem Ausgang des Inverters 40 verbunden ist. Die Inverter 40 und 42 und die Verzögerungsleitungen 50 und 52 geben je nachdem, ob auf der Signalleitung 16 ein Zeichen- oder Leerzeileneignalzustand besteht, wahlweise ein positiveres Potential auf entweder den J- oder K-Eingang des Flip-Flops 48, Die Torschaltung 20 und der Inverter 47 geben wahlweise beim Auftreten der Führungsflanke des 11. Eingangsimpulses an dem Zähler ein ins Positive gehendes Signal auf die Zeitgeberklemme des Flip-Flops 48, um zu diesem Zeitpunkt den Flip-Flop 48 wahlweise entsprechend den Eingangepotentialen zu stellen, die an den J- und K-Klemmen anliegen.

Im einzelnen sind die vier Eingänge des NAND-Gatters 20 mit den Q-, Q-, Q_ und Q-Ausgängen der Zählerstufen 24_t 26, 28 und 30 verbunden. Wenigstens einer dieser Eingänge wird von dem Zeitpunkt, in dem der Zähler 12 in seine Anfangs Zählstellung zurückgestellt worden ist, bis zu dem Zeitpunkt, in dem die ins Positive gehende Führungsflanke des 11. Taktimpulses auftritt, auf einem negativeren oder niedrigeren Potential gehalten. Zu diesem Zeitpunkt weisen alle Eingänge des NAND-Gatters 20 ein positiveres Potential auf (siehe Zeilen 7 - 10 in Fig. 2), wodurch der Ausgang des Gatters 20 auf ein negativeres Potential abfällt. Dieses Signal wird an dem Inverter 46 umgekehrt, so daß

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ein positiveres Potential auf die Zeitgeberklemme gegeben wird (siehe Zeile 12 in.Fig. 2). Hierdurch wird der Flip-Flop 48 entsprechend dem Potential gestellt, das an den J- und K-Klemmen anliegt, wodurch das auf der ankommenden Signalleitung 16 liegende Signal die datenverwendende Einrichtung 22 ateuemkann (siehe letzte Zeile in Fig, 2).

Die Verzögerungsleitungen 52 und 50 liegen zwischen den J- und K-Klemmen des Flip-Flops 48 und dem Ausgang des Inverters 40 bzw. 42, um'jede Möglichkeit eines V/ettlaufs beim Stellen des Flip-Flops 48 zwischen der Führungs- oder ins Positive gehenden Flanke des Zeitgeberimpulses, der am Ausgang des Inverters 47 auftritt, und irgendeinem Fehlersignal oder einer Änderung in der Signalhöhe auf der ankommenden Leitung 16, die gleichzeitig mit der Auftastung des Flip-Flops 48 auftreten könnten, auszuschalten. Insbesondere erzeugen die Verzögerungs-

• leitungen 50 und 52 eine Verzögerung bei einem ins Negative gehenden Eingangssignals in der Größenordnung von 9 Mikrosekunden, und sie erzeugen einen Ausgang, der dem Eingang folgt (siehe Fig. 2). Somit wird durch die Verzögerungsleitungen und 50 eine Gleichspannungssignalhöhe an die hiermit verbundenen J- und K-Klemmen des Flip-Flops 48 angelegt, so daß dieser Flip-Flop beim Eintreffen des Zeitgeberimpulses von dem Inverter 47 gestellt werden kann. Wegen der Verzögerung, die durch die leitungen 50 und 52 hervorgerufen wird, 'wird- die Signalhöhe des steuernden Gleichspannungspotentials, das an den J- und K-Klemmen anliegt, durch eine Änderung der Signalhöhe auf der ankommenden Leitung 16, die gleichzeitig zu der Zeit auftritt, in der der Flip-Flop 48 aufgetastet wird, höchstens nach weiteren 9 Mikrosekunden verändert, wodurch der Flip-Flop 48 entsprechend dem vorher vorhandenen Leitungszu-.stand gestellt wird.

Wenn z.B. der Betrieb des Fehlersignale ausschaltenden Schaltkreises 10 mit einem Leerzeilen-Zeichen Übergang begonnen wird, wodurch an dem Ausgang des Kopplungskreises 38 ein ins Negative

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gehendes Signal auftritt, wird durch die Verzögerung von 4 MikrοSekunden, die durch die Verzögerungsleitung 34 erzeugt wird, die als monostabile Schaltung arbeitet, der Zähler 12 freigegeben und mit" der Zeitzählung begonnen. Der ins Positive gehende Übergang am Ausgang des Inverters 40 wird direkt über die leitung 52 geführt, so daß an der J-Klemme ein den empfangenen Zeichenimpuls darstellendes positiveres Potential anliegt, und an die K-Klemme des Flip-Flops 48 wird über die Verzögerungeleitung 50 nach einer Verzögerung von 9 Mikrosekunden ein negativeres Signal angelegt (siehe Fig. 2). Beim Beginn des k 11. Taktimpulses wird, wenn der Ausgang des Inverters 47 auf eine positivere Signalhöhe ansteigt, der Flip-Flop 48 gestellt, so daß auf die Q-Klemme ein positiveres Potential und auf die Q-Klemme ein negativeres Potential gegeben wird, wodurch der datenverwendenden Einrichtung 22 ein Signal zugeführt wird, das das empfangene Zeichensignal darstellt.

Wenn jedoch zur selben Zeit, wenn die Führungsflanke des Impulses auftritt, der von dem Inverter 47 abgegeben wird, die Signalhöhe auf der ankommenden Leitung 16 momentan von der Signalhöhe für ein Zeichen auf eine Signalhöhe für eine Leerzeile springt, so tritt am Ausgang des Inverters 40 ein ins Negative gehende Signal auf, das bei A in Fig. 2 dargestellt ist und ' das auf den Eingang der Verzögerungsleitung 52 gegeben wird.

Ohne die Verzögerung um 9 Mikrosekunden, die durch die Leitung 52 erzeugt wird, würden sich die Gleichspannungssignalei die an den J- und K-Klemmen des Flip-Flops 48 liegen, während der Auftastung dieses Flip-Flops im Wechsel befinden, und es würde eine bestimmte Wahrscheinlichkeit dafür auftreten, daß auf die datenverwendende. Einrichtung 22 unbestimmte bzw. zweideutige Signale gegeben wurden. Durch die Verzögerung um 9 Mikrosekunden, die durch die Leitung 52 erzeugt wird, bleibt jedoch ein positives Potential, das an der J-Klemme liegt, während des Auftastens erhalten, wodurch der datenverwendenden Einrichtung 22 die richtigen Eingangssignale zugeführt werden. Durch

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die Verzögerungsleitung 50 wird derselbe Schutz gegen einen leerzeilen-Zeichensignalwechsel auf der ankommenden leitung 16 erhalten, wenn ein richtiges leerzeilensignal durch den Zähler 12 ausgezählt worden ist.

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Claims (8)

1. Patentansprüche

   ΊJ Schaltung zur Ausschaltung von Fehlsignalen mit einer Signalleitung, über die Ausgangssignale mit wenigstens zwei verschiedenen Signalhöhen in einer gegebenen Bit-Geschwindigkeit erhalten werden, gekennzeichnet durch eine mit der Signalleitung (16) verbundene, auf eine Signalhöhenänderung des Ausgangssignals ansprechende feststelleinrichtung (14)» durch eine jeweils bei einem Ansprechen der Feststelleinrichtung (14) auf eine Anfangszählstellung zurückstellende Zählschaltung (12); durch eine mit dem Eingang der Zählschaltung (12) gekoppelte Taktimpulsgeberschaltung (18) zur Weiterschaltung der Zählschaltung von deren Anfangszählstellung aus i einzelnen, jeweils einen gleichlangen verstrichenen Zeitraum darstellenden Zählschritten, wobei die Taktimpulsfrequenz in Beziehung steht zu der Bit-Geschwindigkeit; durch eine die Ausgangssignale verwertende Einrichtung (22), die über eine erste Torschaltung (48) mit der Signalleitung (16) verbunden ist; und durch eine zwischen die erste Torschaltung (48) und die Zählschaltung (12) geschaltete zweite Torschaltung (20) zur Durchschaltung der ersten Torschaltung (48) bei einer vorbestimmten Zählstellung der Zählschaltung (12).
2. 2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß die Zählschaltung (12) aus mehreren Stufen (24,26,28,30) besteht, die entsprechend der jeweiligen Zählstellung in verschiedenen Kombinationen von leitenden Zuständen betreibbar sind.
3. 3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet , daß die zweite Torschaltung (20) auf eine vorbestimmte Kombination von leitenden Zuständen der Stufen

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   (24,26,28,JO) der Zählschaltung (12) anspricht.
4. 4. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß die Zählschaltung (12) eine Rückstelleinrichtung aufweist, durch die die Stufen (-24_} 26,28,30) der Zählschaltung "beim Ansprechen der Feststelleinrichtung (14) auf eine Signalhöhenänderung in eine der Anfangszählstellung entsprechende Kombination von leitenden Zuständen zurücksteilbar sind.
5. 5. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß zwischen dem Eingang (T) der Zählschaltung (12) für die Taktimpulse und einem Ausgang der Zählschaltung eine dritte Torschaltung (23,44) vorgesehen ist, die den Durchtritt von Taktimpulsen zu der Zählschaltung bei einer vorbestimmten Kombination von leitenden Zuständen

   • der Stufen der Zählschaltung, die einer vorbestimmten Zählstellung entspricht, sperrt.
6. 6. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß die erste Torschaltung (48) aus einem an einem Toreingang (T) gesteuerten bistabilen Schaltkreis besteht.
7. 7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet , daß die zweite Torschaltung (20,47)" zwischen die Stufen (24_f26,28,30) der Zählschaltung (12) und den Toreingang (T) des bistabilen Schaltkreises geschaltet ist.
8. 8. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß der der Zählstellung der Zählschaltung, bei der die zweite Torschaltung (20,47) anspricht, in Bezug auf eine die Zählschaltung in Gang setzen-

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   de Signalhöhenänderung der Ausgangssignale entsprechende, verstrichene Zeitraum kleiner als die zeitliche Aufeinanderfolge zweier aufeinanderfolgender Ausgangsimpulse ist.

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