DE19521404A1 - Mikrocomputer mit eingebauter serieller Eingabe-Ausgabe-Schaltung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Mikrocomputer mit einer eingebauten seriellen Eingabe-Ausgabe-Schaltung, die Daten mittels Umwandeln von parallelen Daten in serielle Daten ausgibt und eingegebene serielle Daten in parallele Daten um­ wandelt.

Fig. 5 ist eine Blockdarstellung, die den internen Aufbau einer seriellen Eingabe-Ausgabe-Schaltung (SIO) zeigt, die synchrone Datenübertragung realisiert, wie sie in einem Benutzerhandbuch für Mitsubishi-Mikrocomputer der M37477/M37478-Gruppe (heraus­ gegeben durch Mitsubishi Electric Corporation im März 1994) ge­ zeigt ist. In der Figur sind ein Taktsignalsteuerabschnitt 51, der ein Datenübertragungstaktsignal unter Verwendung eines Taktsignales, das durch eine externe Eingabe Xin oder einen Systemtakt SCLK gegeben wird, erzeugt, eine Empfangsschiebere­ gister 52, das ein serielles Empfangssignal, das von einem RxD- Anschluß eingegeben wird, verschiebt, ein Empfangspufferregister 53, das die Daten in dem Empfangsschieberegister 52 aufnimmt, wenn das Empfangsschieberegister mit Daten gefüllt ist, ein Übertragungspufferregister 54, in dem Übertragungsdaten gesetzt werden, ein Übertragungsschieberegister 55, das die Übertra­ gungsdaten in dem Übertragungspufferregister 54 aufnimmt und die Übertragungsdaten seriell macht und Daten an einen TXD-An­ schluß ausgibt, ein Schalter 56, der bezüglich des Zeitpunktes der Erzeugung eines an die zentrale Prozessoreinheit (CPU) zu gebenden Interrupt-Signals entscheidet, ob dies der Zeitpunkt ist, wenn Daten in dem Übertragungspufferregister 54 an das Übertragungsschieberegister 55 übertragen werden, oder ob es der Zeitpunkt ist, wenn die Daten in dem Übertragungsschieberegister vollständig ausgegeben sind, und ein Datenbus 110 gezeigt. Entweder ein in dem Mikrocomputer erzeugtes Taktsignal oder ein von einer externen Schaltung eingegebenes Taktsignal können als das Taktsignal von Xin verwendet werden.

Fig. 6 ist eine Blockdarstellung, die den internen Aufbau eines Ein-Chip-Mikrocomputers mit einer eingebauten SIO (seriellen Eingabe-Ausgabe-Schaltung) zeigt. In der Figur sind eine zen­ trale Prozessoreinheit (CPU) 101, die einen vorbestimmten Be­ trieb oder eine entsprechende Steuerung entsprechend eines in einem Nur-Lese-Speicher (ROM) 102 gespeicherten Programmes ausführt, ein Speicher mit wahlfreiem Zugriff (RAM) 103 zum Speichern von Daten, ein Timer (Zeitgeber) 104 zum Messen not­ wendiger Zeiträume bzw. zum Ausgeben entsprechender Signale, etc., ein Eingabe-Ausgabe-Anschluß(baustein) 105 zum Ausführen des Austausches von Daten mit einer externen Schaltung, ein Digital-Analog-Wandler (D-A-Wandler) 106, der Daten an die externe Schaltung mittels Umwandelns von digitalen Werten in analoge Werte ausgibt, ein Analog-Digital-Wandler (A-D-Wandler) 107, der Daten an die externe Schaltung mittels Umwandeln von analogen Werten in digitale Werte ausgibt, die in Fig. 5 ge­ zeigte SIO 108 und ein Taktsignalgenerator 109 zum Generieren bzw. Erzeugen eines Taktsignales gezeigt. In dem Mikrocomputer wird die Eingabe-Ausgabe-Leitung für den D-A-Wandler 106, den A-D-Wandler 107 und die SIO 108 gemeinsam mit der Eingabe-Aus­ gabeleitung für den Eingabe-Ausgabe-Anschluß (10-Anschluß) 105 genutzt.

Als nächstes wird der Betrieb erläutert. Für den Fall einer Übertragung führt die CPU 101 eine vorbestimmte Einstellung für ein SIO-Steuerregister (nicht gezeigt) durch und schreibt da­ nach die zu übertragenden Daten in das Übertragungspufferre­ gister 54. Die Inhalte des Übertragungspufferregisters 54 werden an das Übertragungsschieberegister 55 übertragen. In dem Fall, in dem der Schalter 56 so eingestellt ist, daß ein Interrupt- Signal TI erzeugt wird, wenn die Daten in dem Übertragungs­ pufferregister an das Übertragungsschieberegister 55 übertragen sind, wird ein Interrupt-Signal erzeugt. Wenn in dem nächsten Schritt Daten zu übertragen sind, schreibt die CPU 101 die Daten in das Übertragungspufferregister 54. Die eingeschriebenen Daten werden an das Übertragungsschieberegister 55 übertragen, wenn alle Daten in dem Übertragungsschieberegister 55 ausge­ geben sind.

Das Übertragungsschieberegister 55 schiebt die Daten entsprech­ end des Taktsignals von dem Taktsteuerabschnitt 51. Die von dem Übertragungsschieberegister 55 verdichteten bzw. ausgegebenen Daten werden von dem TxD-Anschluß ausgegeben. In dem Fall, in dem der Schalter 56 so eingestellt ist, daß ein Interrupt-Signal TI erzeugt wird, wenn alle Daten in dem Übertrageschieberegister 55 ausgegeben sind, wird das Interrupt-Signal TI erzeugt, wenn alle Bits in dem Übertragungsschieberegister 55 von dem TXD-An­ schluß ausgegeben sind.

In einem Empfangszeitraum, d. h. im Fall eines Empfangs, nimmt das Empfangsschieberegister 52 die über den RxD-Anschluß einge­ gebenen Daten in Übereinstimmung mit dem Taktsignal von dem Taktsignalsteuerabschnitt 51 auf und verschiebt den Inhalt Bit um Bit. Wenn Daten entsprechend der Bitlänge des Empfangs­ schieberegisters 52 eingegeben sind, werden die Daten in dem Empfangsschieberegister 52 an das Empfangspufferregister 53 übertragen. Zur selben Zeit wird ein Interrupt-Signal RI er­ zeugt. Ein RBF-Flag (ein Flag bzw. Kennzeichen das anzeigt, daß der Empfangspuffer voll ist) in dem SIO-Steuerregister wird AN gemacht bzw. gesetzt. Die CPU 101 nimmt in Übereinstimmung mit dem Interrupt-Signal oder mittels Detektieren des AN des RBF-Flag die Daten von dem Empfangspufferregister 53 auf.

Fig. 7 ist eine Blockdarstellung, die den internen Aufbau der SIO zur Realisierung von asynchroner Datenübertragung zeigt, die in dem oben erwähnten Benutzerhandbuch beschrieben ist. In der Figur sind ein ST-Detektor 57 zum Detektieren eines Startbits und ein ST/SB/PA-Generator 58 zum Erzeugen eines Startbits, eines Stopbits und eines Paritätsbits gezeigt.

Als nächstes wird der Betrieb erläutert. Der Betrieb in einem Übertragungszeitraum ist im wesentlichen derselbe wie bei der in Fig. 5 gezeigten Vorrichtung. Jedoch gibt in diesem Fall, der Ausgabe eines ersten Bits in dem Übertragungsschieberegis­ ter 55 vorhergehend, der ST/SB/PA-Generator 58 ein Startbit an den TxD-Anschluß aus. Nach der Ausgabe eines Endbits in dem Übertragungsschieberegister 55 wird ein Stopbit von dem ST/SB/ PA-Generator 58 an den TxD-Anschluß ausgegeben. In dem Fall, in dem ein Paritätserlaubnis-Flag in dem SIO-Steuerregister AN ist, bildet der ST/SB/PA-Generator 58 ein Paritätsbit und gibt es an den TxD-Anschluß aus.

Der Betrieb in einem Empfangszeitraum ist im wesentlichen der­ selbe wie bei der in Fig. 5 gezeigten Vorrichtung. Jedoch werden in diesem Fall, wenn ein Startbit durch den ST-Detektor 57 er­ kannt bzw. detektiert wird, die folgenden seriellen Daten dem Empfangsschieberegister 52 zugeführt. Wenn durch den ST-Detektor 57 ein Stopbit detektiert wird, werden die Daten in dem Emp­ fangsschieberegister 52 an das Empfangspufferregister 53 über­ tragen.

Bei den M37477/M37487-Vorrichtungen realisiert eine SIO (se­ rielle Eingabe-Ausgabe-Schaltung) entsprechend der Einstellung eines vorbestimmten Bits in den SIO-Steuerregister entweder eine synchrone Datenübertragung oder eine asynchrone Datenüber­ tragung.

Es wird nun die Bildung eines LAN (Local Area Network= Lokales Netzwerk) mit Mikrocomputern, die die SIO-Funktion der Mikro­ computer nutzen, angenommen. Es gibt z. B. einen ISO/DIS 11519-3 (J1850) Standard als einen LAN-Standard, der bei einem solchen LAN verwendet werden kann. Der J1850-Standard ist ein LAN- Standard vom Bus-Typ eines sogenannten Mulimaster-Systems. In dem J1850-Standard gibt es einen Zeitraum, in dem entsprechende Terminalstationen (Datenendgeräte, Terminals) dem Zeitraum des Startbits folgend Prioritätscodes ausgeben. Wenn eine gewisse Terminalstation, in diesem Fall ein Mikrocomputer, ein Startbit an eine Übertragungsleitung ausgibt, geben andere Mikrocomputer, die Daten ausgeben möchten, gleichzeitig Startbits an die Über­ tragungsleitung aus. Diesem Ablauf folgend geben die Mikrocom­ puter, die Daten ausgeben möchten, Prioritätscodes an die Über­ tragungsleitung aus. Die Daten wie Startbits oder Prioritäts­ codes sind PWM-Pulse (Pulsbreitenmodulierte Pulse), wie in Fig. 8 gezeigt ist. Der Prioritätscode, der durch einen Mikro­ computer gesandt wird, der die höchste Priorität aufweist, bleibt auf der Übertragungsleitung.

Darum werden die Daten bzw. Werte und der Prioritätscode mit­ einander verglichen, und wenn sie übereinstimmen, wird ein Übertragungsrecht zugewiesen bzw. zugeordnet. Der Vorgang des Erhaltens des Übertragungsrechtes, wie er oben beschrieben wurde, wird Entscheidung genannt. Der Vergleich zwischen den Daten bzw. Werten und dem Prioritätscode auf der Übertragungs­ leitung wird eine Entscheidungsbeurteilung genannt. Das in Fig. 8 gezeigte Beispiel zeigt einen Zustand, in dem der Prioritäts­ code, der durch einen Mikrocomputer auf einer B-Seite gesandt wird, mit den Daten auf der Übertragungsleitung übereinstimmt und der Mikrocomputer auf der B-Seite die Übertragung fort­ setzt. Da ein viertes Bit in dem Prioritätscode, der durch einen Mikrocomputer auf einer A-Seite gesandt wird, nicht mit den Daten auf der Übertragungsleitung übereinstimmt, wird die Übertragung von Daten gestoppt, und da ein zweites Bit in dem Prioritätscode, der durch einen Mikrocomputer auf einer C-Seite gesandt wird, nicht mit den Daten auf der Übertragungsleitung übereinstimmt, wird die Übertragung von Daten gestoppt.

Um in einem LAN, das die oben erwähnte Kollisionsüberwachung benötigt, eine Datenübertragung auszuführen, ist es gut bzw. wünschenswert, LAN-Steuerschaltungen 120a, 120b und 120c, die eine Kollisionsüberwachungsfunktion aufweisen, entsprechend zum Mikrocomputer 100a, 100b bzw. 100c hinzuzufügen. Treiber 130a, 130b und 130c sind zwischen einer Übertragungsleitung 200 und den entsprechenden LAN-Steuerschaltungen 120a, 120b und 120c vorgesehen. Mit dem oben beschriebenen Aufbau kann eine LAN- Datenübertragung realisiert werden, da jedoch die LAN-Steuer­ schaltungen hinzugefügt werden müssen, sind die Kosten des Systems erhöht.

Im Gegensatz dazu kann, wie in Fig. 10 gezeigt ist, ein System in Betracht gezogen werden, bei dem die LAN-Steuerschaltungen 120a, 120b und 120c eliminiert bzw. nicht vorhanden sind, bei dem die Eingabe/Ausgabe von Daten auf der Übertragungsleitung 200 durch die SIO in den Mikrocomputern 120a, 120b und 120c gesteuert und die Kollisionsüberwachung mittels Software aus­ geführt wird. Bei einem solchen System muß die Übereinstimmung oder Nicht-Übereinstimmung zwischen den Gruppen von Daten durch bzw. mittels des Bits entschieden werden, das beim Einbringen der Daten an dem TxD-Anschluß und der Daten an dem RxD-Anschluß durch irgendein Verfahren oder ähnliches in die CPU 101 einge­ bracht wird. Wenn man als Beispiel die Entscheidung des J1850, die in Fig. 8 gezeigt ist, nimmt, muß die Software eines Mikro­ computers 100c auf der C-Seite die Nicht-Übereinstimmung zwischen Gruppen von Daten vor der Vollendung des Zeitraums des zweiten Bits eines Prioritätscodes erkennen. Andernfalls sendet der Mikrocomputer 100c auf der C-Seite einen Prioritätscode in einem dritten Bit auf die Übertragungsleitung 200. Als Ergebnis bleiben die durch den Mikrocomputer 100c auf der C-Seite ge­ sandten Daten auf der Übertragungsleitung 200 (siehe Fig. 8D) und der Mikrocomputer auf der A-Seite und der Mikrocomputer auf der B-Seite beurteilen, daß ihre eigenen Prioritätscodes nicht mit den Daten auf der Übertragungsleitung 200 übereinstimmen und stoppen jeweils ihre Datenübertragung.

Da ein Mikrocomputer mit einer eingebauten seriellen Eingabe- Ausgabe-Schaltung so wie oben beschrieben aufgebaut ist, muß, wenn die Übertragungsgeschwindigkeit auf der Übertragungslei­ tung 200 angehoben wird, der Aufwachzeitraum, d. h. die Reak­ tionszeit, der Software zur Ausführung der Erkennung einer Kollision entsprechend verkürzt werden. Da es jedoch eine Grenze in der Verarbeitungsgeschwindigkeit von Software gibt, verbleibt daher das Problem, daß die Übertragungsgeschwindig­ keit von Daten in einem LAN schwierig zu erhöhen ist. Eine Technik zur Kollisionserkennung ist, obwohl sie keine in einem Mikrocomputer eingebaute Technologie zeigt, in der Japanischen Patenoffenlegungsschrift Nr. Hei 5-233538 offenbart.

Die vorliegende Erfindung dient zur Lösung der oben erwähnten Probleme und es ist Aufgabe der Erfindung, einen Mikrocomputer anzugeben, der eine eingebaute serielle Eingabe-Ausgabe-Schal­ tung aufweist, bei der es möglich ist, die Datenübertragungs­ geschwindigkeit in einem lokalen Netzwerk (LAN) zu erhöhen.

Diese Aufgabe wird gelöst durch einen Mikrocomputer nach An­ spruch 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.

Ein Mikrocomputer nach einer Ausführungsform der vorliegenden Erfindung weist eine eingebaute serielle Eingabe-Ausgabe-Schal­ tung auf, die eine Taktsignalzuführungseinrichtung, die der seriellen Eingabe-Ausgabe-Einrichtung ein Datenübertragungstakt­ signal liefert, und eine Kollisionserkennungseinrichtung, die ein an einen Ausgabe-Anschluß geliefertes Signal und ein Signal von einem Eingabe-Anschluß vergleicht, aufweist.

Die Kollisionserkennungseinrichtung erkennt die Nicht-Überein­ stimmung zwischen dem Signal, daß dem Ausgabe-Anschluß zuge­ führt wird, und dem Signal von dem Eingabe-Anschluß und ver­ zichtet auf einen Vorgang, bei dem das Signal an dem Ausgabe- Anschluß und das Signal an dem Eingabe-Anschluß durch Software verglichen werden, damit die Belastung der die Datenübertragung betreffenden Software reduziert wird.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Blockdarstellung, die einen Aufbau einer einge­ bauten SIO in einem Mikrocomputer einer ersten Ausfüh­ rungsform der vorliegenden Erfindung zeigt;

Fig. 2 eine Darstellung eines Systemaufbaus, die die Art der Verbindung eines Mikrocomputers in einem J1850-LAN zeigt;

Fig. 3 eine Darstellung eines Systemaufbaus, die die Art der Verbindung eines Mikrocomputers in einem I²C-Bus zeigt;

Fig. 4 eine Blockdarstellung, die einen Aufbau einer eingebau­ ten SIO in einem Mikrocomputer einer zweiten Ausfüh­ rungsform der vorliegenden Erfindung zeigt;

Fig. 5 eine Blockdarstellung, die einen Aufbau einer eingebau­ ten SIO in einem Mikrocomputer zeigt;

Fig. 6 eine Blockdarstellung, die einen internen Aufbau eines Ein-Chip-Mikrocomputers zeigt;

Fig. 7 eine Blockdarstellung, die einen anderen Aufbau einer eingebauten SIO in einem Mikrocomputer zeigt;

Fig. 8 ein Zeitablaufdiagramm zur Erläuterung einer Entschei­ dungsbeurteilung in dem J1850-Standard;

Fig. 9 eine Darstellung eines Systemaufbaus, die einen Aufbau eines LAN, das Mikrocomputer verwendet, zeigt; und

Fig. 10 eine Darstellung eines Systemaufbaus, die einen anderen Aufbau eines LAN, das Mikrocomputer verwendet, zeigt.

Ausführungsform 1

Fig. 1 ist eine Blockdarstellung, die einen Aufbau einer einge­ bauten SIO (serielle Eingabe-Ausgabe-Schaltung) in einem Mikro­ computer einer ersten Ausführungsform der vorliegenden Erfindung zeigt. In der Figur bezeichnet 1 eine Exklusiv-ODER-Schaltung zum Vergleichen eines Signals an einen TxD-Anschluß und eines Signals an einen RxD-Anschluß, 2 eine D-Flip-Flop-Schaltung zum Verriegeln bzw. Halten der Ausgabe der Exklusiv-ODER-Schaltung 1 mit einem Taktsignal und 3 eine UND-Schaltung, die ein SIOE- Flag (SIO-Freigabe-Flag) und ein TE-Flag (Übertragungsfreigabe- Flag) aufnimmt, wobei der Ausgang der UND-Schaltung 3 mit einem Rücksetzanschluß der D-Flip-Flop-Schaltung 2 verbunden ist. Die übrigen Bezugszeichen bzw. die mit ihnen bezeichneten Teile sind dieselben wie die in Fig. 5 gezeigten Vorrichtungen.

Ein Empfangsschieberegister 52 und ein Übertragungsschiebere­ gister 55 bilden eine serielle Eingabe-Ausgabe-Einrichtung, ein Taktsignalsteuerabschnitt 51 bildet eine Taktsignalzuführungs­ einrichtung und die Exklusiv-ODER-Schaltung 1 und die D-Flip- Flop-Schaltung 2 bilden eine Kollisionserkennungseinrichtung. Der Aufbau des gesamten Mikrocomputers entspricht z. B. dem in Fig. 6 gezeigten Aufbau. Jedoch weist der in Fig. 6 gezeigte Aufbau einen unterschiedlichen SIO-Aufbau auf. Bei der vorlie­ genden Ausführungsform wird angenommen, daß der Mikrocomputer von dem Typ ist, bei dem eine Eingabe-Ausgabe-Leitung für eine SIO und eine Eingabe-Ausgabe-Leitung für einen IO-Anschluß (Eingabe-Ausgabe-Anschlußbaustein) 105 gemeinsam genutzt werden. Darum gibt es das SIOE-Flag (SIOE-Kennzeichen), das zum Setzen der Eingabe-Ausgabe-Leitung für die SIO ist, in-einem SIO-Steuerregister. Das TE-Flag, das die Erlaubnis zur Ausgabe der Daten in dem Übertragungsschieberegister 55 anzeigt, gibt es ebenfalls in dem SIO-Steuerregister. Ein Signal, das den Ein­ stell- bzw. Setzzustand dieser Flags in dem SIO-Steuerregister anzeigt, wird der UND-Schaltung 3 eingegeben.

Im folgenden wird als nächstes der Betrieb erläutert. Der grund­ legende Betrieb der Eingabe/Ausgabe von Daten ist derselbe wie der Betrieb der in Fig. 5 gezeigten SIO. In dem Fall, in dem die SIO zu betreiben ist, setzt die CPU 101 das SIOE-Flag in den SIO-Steuerregister auf AN. In einem Übertragungszeitraum setzt die CPU 101 das TE-Flag in dem SIO-Steuerregister auf AN. Darum wird der Rücksetzzustand der D-Flip-Flop-Schaltung 2 freigegeben und sie wird für den Betrieb bereitgemacht.

In einem Übertragungszeitraum wird, wenn eine Nicht-Überein­ stimmung zwischen einem Signal an dem RxD-Anschluß und einem Signal an dem TxD-Anschluß auftritt, die Ausgabe der Exklusiv- ODER-Schaltung 1 auf ein hohes Niveau angehoben. Dann wird die Ausgabe der D-Flip-Flop-Schaltung 2 hoch gemacht und ein Inter­ rupt-Signal wird an die CPU 101 gegeben. Wie oben beschrieben worden ist, kann die Nicht-Übereinstimmung zwischen dem Signal an dem RxD-Anschluß und dem Signal an dem TxD-Anschluß ohne Ver­ gleichen dieser Signale durch Software detektiert bzw. erkannt werden. Als Ergebnis wird die Belastung der Software verringert bzw. erleichtert. In anderen Worten kann die Zeit, die für andere Verfahrensabläufe zu nutzen bzw. zuzuteilen ist, z. B. für einen Protokollsteuerablauf, erhöht werden, so daß selbst dann, wenn die Datenübertragungsgeschwindigkeit höher gemacht wird, der Übertragungs-Empfangs-Verfahrensablauf ausgeführt werden kann.

Die J1850-Datenübertragung, die in Fig. 8 gezeigt ist, wird als ein Beispiel genommen. In diesem Fall sind die Mikrocomputer 100a, 100b und 100c direkt mit der Übertragungsleitung 200 ver­ bunden, wie in Fig. 2 gezeigt ist. Die Übertragungsleitung ist mit dem RxD-Anschluß und dem TxD-Anschluß von jedem der Mikro­ computer 100a, 100b und 100c verbunden. Es wird angenommen, daß ein Bit in den Daten wie dem Prioritätscode, etc. durch einige Bits in einem Mikrocomputer ausgedrückt ist. Es wird z.-B. ange­ nommen, daß ein Bit in dem Prioritätscode durch 3 Bit innerhalb eines Mikrocomputers ausgedrückt ist (da ein Bit in dem Priori­ tätscode durch drei Symbole ausgedrückt wird, ein Symbol wird durch ein Bit ausgedrückt).

Dann detektiert auf der C-Seite die Exclusiv-ODER-Schaltung 1 die Nicht-Übereinstimmung eines zweiten Bits eines zweiten Prioritätscodes (an einem Startzeitpunkt eines zweiten Symbols des zweiten Prioritätscodes: an einem Zeitpunkt D in Fig. 8). Als Ergebnis wird ein Interrupt-Signal an die CPU 101 in dem Mikrocomputer 100c gegeben. In anderen Worten ist die CPU 101 in dem Mikrocomputer 100c zum Startzeitpunkt eines zweiten Symbols des zweiten Prioritätscodes in der Lage, sofort die Nicht-Übereinstimmung zwischen dem Prioritätscode und den Daten auf der Übertragungsleitung 200 zu erkennen. Falls die Software, die den Übertragungsbetrieb suspendiert und nur den Empfangsbe­ trieb ausführt, wenn ein Interrupt-Signal erzeugt wird, in der CPU 101 vorhanden ist, wird der Übertragungsbetrieb sofort zum Startzeitpunkt des zweiten Symbols des zweiten Prioritätscodes suspendiert bzw. unterbrochen.

Wenn kein Interrupt-Signal erzeugt wird, ist es nicht notwendig, den Übertragungsbetrieb zu suspendieren, da dieses bedeutet, daß der Prioritätscode und die Daten auf der Übertragungsleitung miteinander übereinstimmen. Zum Beispiel tritt kein Interrupt- Signal auf der B-Seite, die in Fig. 8 gezeigt ist, auf. In anderen Worten, falls ein Interrupt-Signal nicht auftritt bzw. erzeugt wird, bedeutet das, daß das Übertragungsrecht erhalten wird.

In einem Zeitraum, in dem eine Kollisionserkennung bzw.-über­ wachung nicht benötigt wird, verhindert die CPU 101 eine un­ nötige Unterbrechung (Interrupt) durch Maskieren bzw. Ausblenden der Unterbrechung durch die Kollisionserkennung bzw. -über­ wachung. Die unnötige Unterbrechung (Interrupt) kann auch durch eine Anordnung verhindert werden, bei der für die UND-Schaltung 3 drei Eingaben vorbereitet bzw. zur Verfügung gestellt werden und nur in einem Zeitraum, in dem die Kollisionserkennung bzw. Überwachung benötigt wird, daß Niveau der dritten Eingabe hoch gemacht wird.

Wie oben beschrieben worden ist, können Mikrocomputer leicht mit einem LAN verbunden werden, in dem eine Kollisionserkennung bzw. -überwachung benötigt wird, in dem eine Kollisionserkennung bzw. -überwachungsfunktion in den Mikrocomputern aufgenommen wird bzw. vorhanden ist. Aufgrund einer solchen Anordnung können Mikrocomputer einen LAN mit einer höheren Übertragungs­ geschwindigkeit zugeordnet bzw. in diesem verwendet werden.

Es gibt das I²C-Bus-System als einen anderen LAN-Standard. Das Datenformat in dem I²C-Bus-System ist mit 8 Bit Daten und 1 Bit Bestätigungsbit (ACK/NACK-Bit) aufgebaut. Ein Bus weist eine verdrahtete UND-Verbindung auf, und wenn irgendein Mikrocom­ puter ein Signal auf niedrigem Niveau ausgibt, wird das Niveau auf dem Bus niedrig gemacht. Wie in Fig. 3 gezeigt ist, ist die Übertragungsleitung 200, die die entsprechenden Mikrocomputer 100a und 100b verbindet, mit den RxD- und TxD-Anschlüssen in den Mikrocomputern 100a und 100b verbunden.

Wenn Daten von dem Mikrocomputer 100a auszugeben sind, werden Daten entsprechend den 8 Bit Daten und einem Bit auf einem Signal hohen Niveaus in dem Übertragungsschieberegister 55 in der SIO des Mikrocomputers 100a gesetzt. Die Daten aus 9 Bit werden in Reihenfolge entsprechend eines Taktsignals von dem Übertragungsschieberegister 55 an einen Bus ausgegeben. In dem Datenübertragungszeitraum von 8 Bit in dem führenden Teil (Kopfstück) sendet die Empfangsseite keine Daten, so daß das Signal an dem RxD-Anschluß und das Signal an dem TxD-Anschluß dieselben sind. Darum wird die Ausgabe der Exklusiv-ODER-Schal­ tung 1 des Mikrocomputers 100a auf der Übertragungsseite auf dem niedrigen Niveau gehalten. Im Fall des Mikrocomputers 100b auf der Empfangsseite wird, nach dem Empfang der 8 Bit Daten, wenn eine positive Bestätigung auszuführen ist, ein Signal auf niedrigem Niveau an die Übertragungsleitung 200 ausgegeben. Wenn eine negative Bestätigung auszuführen ist, wird ein Signal auf hohem Niveau an die Übertragungsleitung 200 ausgegeben.

Darum wird in dem Mikrocomputer 100a auf der Übertragungsseite, wenn der neunte Bitwert zu senden ist, falls der Mikrodomputer auf der Empfangsseite eine positive Bestätigung gibt, daß Niveau der Ausgabe der Exklusiv-ODER-Schaltung 1 hoch gemacht. Das be­ deutet, daß ein Interrupt-Signal an die CPU 101 gegeben wird. Die Software zur Steuerung des I²C-Buses ist so ausgelegt, daß, wenn ein Interrupt-Signal gegeben wird, der Übertragungsbetrieb fortgesetzt wird, und daß, wenn kein Interrupt-Signal gegeben wird, der Übertragungsbetrieb gestoppt wird. Darum wird durch die Existenz eines Interrupt-Signals zu einem Zeitpunkt, wenn der neunte Bitwert zu senden ist, beurteilt, ob der Übertra­ gungsbetrieb fortzusetzten ist oder nicht.

Wie oben beschrieben worden ist, kann ein Mikrocomputer leicht mit dem I²C-Bus verbunden werden, indem eine Kollisionser­ kennungsfunktion in den Mikrocomputer aufgenommen wird. In dem Fall, in dem ein in der Beschreibungsanleitung beschriebener Mikrocomputer mit dem I²C-Bus zu verbinden ist, ist es not­ wendig, die Polarität des neunten Bits mittels Software zu bestimmen oder eine I²C-Bus-Steuerung, etc. anzuschließen. Wenn die Polarität durch Software zu bestimmen ist, ist der zur Be­ urteilung notwendige Verfahrensablauf der Belastung der Soft­ ware hinzuzufügen. Das bedeutet, daß die Zeit, die z. B. für den Protokollsteuerprozeß verteilt werden kann, verkürzt wird. Da­ durch wird, wenn die Datenübertragungsgeschwindigkeit erhöht wird, die Zeit für die Verfahrensabläufe ungenügend. Wenn ein Mikrocomputer entsprechend der vorliegenden Ausführungsform verwendet wird, ist es, da die Belastung der Software vermin­ dert wird, möglich, die Übertragungsgeschwindigkeit zu erhöhen. Desweiteren gibt es keine Notwendigkeit, eine I²C-Bus-Steuerung (Controller) etc. anzuschließen, so daß die Kosten des Systems niedrig gehalten werden können.

Ausführungsform 2

Fig. 4 ist eine Blockdarstellung, die den Aufbau einer SIO (serielle Eingabe-Ausgabe-Schaltung) in einem Mikrocomputer einer zweiten Ausführungsform der vorliegenden Erfindung zeigt. In der Figur sind eine Exklusiv-ODER-Schaltung 1 zum Vergleichen eines Signals an einem TxD-Anschluß und eines Signals an einem RxD-Anschluß, eine D-Flip-Flop-Schaltung 2, die die Ausgabe der Exclusiv-ODER-Schaltung 1 mit einem Taktsignal verriegelt bzw. hält, und eine UND-Schaltung 3, der ein SIOE-Flag und ein TE-Flag eingegeben werden und deren Ausgang mit einem Rücksetz­ anschluß der D-Flip-Flop-Schaltung 2 verbunden ist, gezeigt. Die übrigen gezeigten Elemente sind dieselben wie die in Fig. 7 gezeigten Elemente.

Als nächstes wird der Betrieb erläutert. Der grundlegende Be­ trieb der Eingabe/Ausgabe von Daten ist derselbe wie bei der in Fig. 7 gezeigten SIO. Wenn die SIO zu betreiben ist, wird ein Rücksetzzustand der D-Flip-Flop-Schaltung 2 freigegeben und die D-Flip-Flop-Schaltung ist in einem Zustand, in dem sie bereit ist, betrieben zu werden.

Darum wird auch in diesem Fall in einem Datenübertragungszeit­ raum, wenn eine Nicht-Übereinstimmung zwischen einem Signal an dem RxD-Anschluß und einem Signal an dem TxD-Anschluß auftritt, die Ausgabe der Exklusiv-ODER-Schaltung 1 auf ein hohes Niveau angehoben. Dann wird eine Q-Ausgabe der D-Flip-Flop-Schaltung 2 auf ein hohes Niveau gebracht und ein Interrupt-Signal wird an die CPU 101 gegeben. Auf diese Art und Weise kann, wie oben be­ schrieben worden ist, die Nicht-Übereinstimmung zwischen einem Signal an einem RxD-Anschluß und einem Signal an dem TxD-An­ schluß ohne Ausführen eines Vergleichsverfahrensablaufs erkannt werden. Da es keine Notwendigkeit zur Erkennung der Nicht-Über­ einstimmung durch Software gibt, kann die Belastung der Soft­ ware vermindert werden. In anderen Worten wird die Zeit, die für andere Verfahrensabläufe zu verteilen ist, z. B. für einen Protokollverfahrensablauf, erhöht, so daß der Übertragungs- Empfangs-Verfahrensablauf selbst dann ausgeführt werden kann, wenn die Datenübertragungsgeschwindigkeit hoch gemacht wird.

Wie oben beschrieben worden ist, kann die Datenübertragungsge­ schwindigkeit in einem System mit asynchroner Datenübertragung, bei dem eine Kollisionsüberwachung bzw. -erkennung benötigt wird, erhöht werden, indem eine Kollisionserkennungsfunktion in der SIO zur Realisierung des asynchronen Datenübertragungssys­ tems aufgenommen wird.

Wie oben beschrieben worden ist, ist es entsprechend den Aus­ führungsformen der vorliegenden Erfindung möglich, daß ein Mikrocomputer einen Aufbau aufweist, bei dem eine Kollisions­ erkennungseinrichtung zum Vergleichen eines Signals, das an einem Ausgabeanschluß geliefert wird, und eines Signals von einem Eingabeanschluß in einer Eingabe-Ausgabe-Schaltung vor­ gesehen ist, so daß es eine Wirkung dahingehend gibt, das die Belastung der Software in einer LAN-Datenübertragung vermin­ dert wird, und daß die Datenübertragungsgeschwindigkeit in einem LAN erhöht werden kann, selbst wenn der Mikrocomputer direkt ohne Hinzufügen der LAN-Steuerschaltung etc. zu dem Mikrocomputer mit der Übertragungsleitung verbunden ist.

Claims (4)

1. Mikrocomputer mit einer eingebauten seriellen Eingabe-Aus­ gabe-Schaltung, der aufweist:
eine serielle Eingabe-Ausgabe-Einrichtung (52 bis 56) zum Um­ wandeln paralleler Daten in serielle Daten und zum Ausgeben dieser an einen Ausgabeanschluß (TxD) und zum Umwandeln seriel­ ler Daten, die an einem Eingabe-Anschluß (RxD) eingegeben werden, in parallele Daten, und
eine Taktsignalzuführungseinrichtung (51) zum Liefern eines Datenübertragungstaktsignals an die serielle Eingabe-Ausgabe- Einrichtung (52 bis 56),
wobei die serielle Eingabe-Ausgabe-Schaltung eine Kollisions­ erkennungseinrichtung (1, 2, 3) zum Vergleichen eines Signals, das dem Ausgabe-Anschluß (TxD) zugeführt wird, und eines Signals von dem Eingabe-Anschluß (RxD) aufweist.

2. Mikrocomputer nach Anspruch 1, dadurch gekennzeichnet, daß die Kollisionserkennungseinrichtung
eine Exklusiv-ODER-Schaltung (1) zum Erkennen der Nicht-Über­ einstimmung zwischen einem Signal an dem seriellen Eingabe- Anschluß und einem Signal an dem seriellen Ausgabe-Anschluß, und
eine D-Flip-Flop-Schaltung (2) zum Verriegeln der Ausgabe der Exklusiv-ODER-Schaltung (1) aufweist.

3. Mikrocomputer nach Anspruch 2, dadurch gekennzeichnet, daß eine zentrale Prozessoreinheit (101) die Ausgabe der Flip- Flop-Schaltung (2) zu einem Unterbrechungssignal (INT) macht.

4. Mikrocomputer nach Anspruch 3, dadurch gekennzeichnet, daß die zentrale Prozessoreinheit (101) die serielle Ausgabe auf dem Empfang eines Unterbrechungssignals (INT) von der Flip- Flop-Schaltung (2) hin suspendiert.