WO2004088524A1 - バスファイト検出装置 - Google Patents

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WO2004088524A1
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bus fight
detection device
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Takeshi Seki
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Fujitsu Limited
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a bus fight detection device for detecting a collision of outputs on a bus by a plurality of output buffer circuits connected to the same bus, a so-called bus fight state.
  • output buffers On a bus to which multiple tri-state output buffer circuits (hereinafter simply referred to as “output buffers”) are connected, when the bus drive by multiple output buffers competes, or when an arbitrary output buffer fails, When the other output buffers connected to the same bus output while constantly outputting eight levels (hereinafter, referred to as “H”) or low levels (hereinafter, referred to as “L”), the bus is output. Above, output collision, so-called bus fight occurs. When a bus fight occurs, an excessive current flows for a long time from the output buffer that outputs “H” to the output buffer that outputs “L” via the bus, increasing the power consumption and increasing the output buffer. It causes the destruction of the composed Transis evening.
  • H eight levels
  • L low levels
  • a typical conventional technique for detecting the bus fight state is to determine whether the logical level of the data to be output on the bus line (bus line) matches the output level (or whether the logical level of the data to be output on the pass line is high). To determine whether or not the voltage level of the output buffer is at a logic level), and to monitor whether two or more control signals of the output buffer connected to the same bus are enabled (enabled) There is.
  • the output of the output buffer is generally set to a high impedance state (hereinafter, also referred to as “Hi-Z state”).
  • Hi-Z state a high impedance state
  • Japanese Utility Model Application Laid-Open No. 4-44045 discloses a failure output buffer detection device, which discloses an operation after detection of a passfight state and a method of detecting a failure output buffer. Have been.
  • the bus fight status of the device Detection is performed by detecting the voltage level on the bus line and determining whether or not the voltage level matches the logic level.
  • a timer measures the time during which the voltage level on the bus line is in an abnormal state. If the abnormal state has continued for a predetermined time or longer, it is determined to be a bus fight state, and the output of the output buffer is set to a Hi-Z state. Control so that In such a conventional method, a large current flows for a long time, and the power consumption increases. In addition, the transistor of the output buffer may be damaged before the output of the output buffer becomes Hi-Z.
  • the method of detecting the bus fight state by the control signal of the output buffer is applicable only to the inside of a semiconductor integrated circuit chip having a bus and an output buffer connected thereto, and is applied to a bus outside the chip. There was a problem that it was not possible.
  • Patent Document 1
  • the present invention has been made to solve such a problem, and it is possible to quickly detect a pathfight state when a busfight occurs, irrespective of whether the path is an internal bus or an external path.
  • the purpose is to be.
  • a bus fight detection device includes a detection circuit that detects a current flowing in a tristate output buffer circuit connected to a bus, and determines whether or not a bus fight state is present based on the magnitude and time characteristics of the detected current. And a determination circuit for determining.
  • the current flowing in the tri-state output buffer circuit is constantly monitored, and it is determined whether or not the bus fight state is established based on the detected current. When the corresponding current flows, the bus fight state can be immediately determined without waiting for a predetermined time.
  • FIG. 1 is a circuit diagram illustrating a configuration example of a bus fight detection device according to a first embodiment of the present invention.
  • FIG. 2 is a diagram for explaining the operation (at the time of output transition) of the bus fight detection device according to the first embodiment.
  • FIG. 3 is a diagram for explaining the operation (at the time of low-level output) of the bus fight detection device according to the first embodiment.
  • FIG. 4 is a diagram for explaining the operation (when a bus fight occurs) of the bus fight detection device according to the first embodiment.
  • FIG. S is a circuit diagram showing a configuration example of the bus fight detection device according to the second embodiment of the present invention.
  • FIG. 1 is a circuit diagram showing a configuration example of a bus fight detection device according to the first embodiment. is there.
  • FIG. 1 shows an example in which the busfight state is detected by monitoring the current flowing through the N-channel transistor NT1 of the tristate output buffer circuit 1.
  • an output buffer 1 is a tri-state control circuit (hereinafter also referred to as a “control circuit”) 2, a P-channel transistor PT1, an N-channel transistor NT1, a load capacitance C1, and a resistor. It has Rc.
  • the control circuit 2 controls the transistors PT1, NT1 provided at the last stage of the output buffer 1 according to the input tristate control signal EN and the digital output signal DT.
  • the tri-state control signal EN is "H”
  • the output of the output buffer 1 is output from the control circuit 2 regardless of the digital output signal DT.
  • ⁇ Control the transistors PT 1 and NT 1 so as to enter the i-Z state.
  • the tri-state control signal EN is "L”
  • the transistors PT1 and NT1 are controlled so that the output of the output buffer 1 becomes an output corresponding to the digital output signal DT.
  • the gates of the transistors PT1 and NT1 are connected to the control circuit 2, and the drain of the transistor PT1 and the drain of the transistor NT1 are connected. Further, the source of the transistor PT1 is connected to the power supply voltage V dd, and the source of the transistor NT1 is connected at one end to a reference potential (hereinafter, referred to as ground GND in this embodiment). Connected to the other end of resistor Rc.
  • the resistor Rc is for converting a current flowing between the source of the transistor NT1 and the ground into a voltage signal.
  • Resistor Rc should be a transistor so that it does not affect the characteristics of output buffer 1 (transistors PT1, NT1). It is a resistor with a resistance value sufficiently smaller than the ON resistance of Tl and NT1.
  • One terminal of the load capacitance C1 is connected to the interconnection point of the drains of the transistors PT1 and NT1, and the other terminal is connected to the ground.
  • the interconnection point of the drains of the transistors PT1 and NT1 is connected to the pass line BL.
  • the bus line BL may be a bus inside the chip in which the output buffer 1 is provided as described above, or may be an external path.
  • the differential amplifier (differential amplifier circuit) 3 amplifies the voltage signal obtained by the resistor Rc.
  • This differential amplifier 3 has a very small resistance value of the resistor Rc as described above. Since the voltage signal to be obtained is small, the voltage signal is compared with a comparator (differential comparison circuit).
  • one input terminal (+ terminal) is connected to an interconnection point between the resistor Rc and the source of the transistor NT1, and the other input terminal (one terminal) is connected to ground. .
  • the comparator 4 compares the output of the differential amplifier 3 with the comparison voltage value Vc.
  • the output of the differential amplifier 3 is input to one input terminal (+ terminal), and the comparison voltage value Vc is Input to the input terminal (one terminal). Further, the comparator 4 outputs a comparison result between the input output of the differential amplifier 3 and the comparison voltage value Vc as an output V ⁇ 1.
  • the delay buffer (delay circuit) 5 delays the output V ⁇ 1 of the comparator 4 by a predetermined time TD and outputs it as an output V ⁇ 2.
  • the D-type flip-flop 6 holds (latches) the output VO 2 of the delay buffer 5 input to the data input terminal D in synchronization with the supplied clock signal CLK. Further, the D-type flip-flop 6 outputs the held output VO 2 from the output terminal Q as a tri-state control signal EN and an interrupt signal INT.
  • the D-type flip-flop 6 is configured so that information stored in the CPU or the like can be read by an address decoder (not shown) or the like.
  • the tri-state control signal EN is normally “L”, and becomes “H” when the bus fight state is detected, forcibly setting the output of the output buffer to Hi_Z.
  • the interrupt signal INT is normally "L”, and becomes “H” when the bus fight state is detected to notify the bus fight state.
  • the output buffer 7 is omitted in FIG. 1 for simplicity of description, but has the same configuration as the output buffer 1 described above.
  • the output buffer 7 includes a P-channel transistor PT 2, an N-channel transistor NT 2, a load capacitance C 2, a tri-state control circuit (not shown), and an interconnection point of the drains of the transistors PT 2 and NT 2. Is connected to the bus line BL.
  • the output of the output buffer 1 is in the Hi-Z state when the transistors PT 1 and NT 1 are both in the off state.
  • the output of the output buffer 1 becomes "H” when the transistor PT1 is on and the transistor NT1 is off.
  • the charging current flows into the load capacitance C1 via the transistor PT1 whose source is connected to the power supply voltage Vdd, and after the charging is completed, the output becomes "H" and becomes stable.
  • the output of the output buffer 1 becomes "L" when the transistor PT1 is off and the transistor NT1 is on. At this time, the charge charged in the load capacitance C1 flows to the ground via the transistor NT1 and the resistor Rc as the discharge current Ih, and the output of the output buffer 1 becomes "L".
  • the output level of the output buffer 1 transitions, there is a period during which a voltage lower than the threshold value of the transistor PT1 and higher than the threshold value of the transistor NT1 is input to the transistors PT1 and NT1.
  • a through current I sw flows from the power supply voltage Vdd to the ground via the transistors PT 1 and NT 1.
  • the through current I sw is very small as compared with the charge current and the discharge current I h.
  • the output buffer 1 outputs “L” and the output buffer 7 outputs “H”. That is, when a bus fight occurs, a current I bus flows from the transistor PT 2 of the output buffer 7 to the transistor NT 1 of the output buffer 1.
  • the operation of the passfight detecting device according to the first embodiment at the time of output transition in the output buffer 1, at the time of low-level output, and at the time of occurrence of bus fight will be described with reference to FIGS.
  • the currents I sw, I h, and I bus are converted into voltage signals by the resistance R c, and further amplified by the differential amplifier 3 to voltage values V sw, V h, and V bus respectively.
  • the comparison voltage value Vc input to the comparator 4 shown in FIG. 1 is determined so as to satisfy the magnitude relation of the voltage value Vsw ⁇ the reference voltage value Vc ⁇ the voltage value Vbus. I have.
  • CLK is supplied to the D-type flip-flop 6.
  • the lock signal VO1 is the output of the comparator 4
  • VO2 is the output of the delay buffer 5
  • EN is the tri-state control signal
  • INT is the interrupt signal.
  • FIG. 2 is a diagram for explaining the operation of the passfight detecting device when the output level of the output buffer 1 changes.
  • the voltage value V sw based on the through current I sw is always lower than the comparison voltage value V c. Therefore, the output V ⁇ 1 of the comparator 4 and the output VO2 of the delay buffer 5 are always “L”, and the signals latched by the D-type flip-flop 6 at times T21 and T22 are also "L”. . Therefore, the tri-state control signal EN and the interrupt signal INT also remain “L”.
  • FIG. 3 is a diagram for explaining the operation of the bus fight detection device when the output buffer 1 outputs “L”.
  • the voltage value Vh based on the discharge current Ih at the time of "L" output is almost the same as the voltage value Vbus at the time of the occurrence of the bus fight immediately after the start of the discharge.
  • the voltage value Vh is based on the discharge current Ih, which is a transient response current corresponding to the load capacity C1, it decreases exponentially with time as shown in FIG. And ⁇ .
  • the output V ⁇ 1 of the comparator 4 becomes “H” only during the period PT in which the voltage value Vh is higher than the comparison voltage value Vc, and becomes “L” after the voltage value Vh becomes lower than the reference voltage value Vc.
  • the output V ⁇ 2 of the delay buffer 5 becomes “H” in a pulse form only during the period PT after a predetermined period TD has elapsed since the start of discharging.
  • the period PT is shorter than the period of the clock signal CLK. Also, the delay time in the delay buffer 5 is adjusted so that the timing at which the D-type flip-flop 6 performs the latch operation does not match the timing at which the output VO 2 of the delay buffer 5 is "H" based on the discharge current Ih.
  • the period of the TD and the CK signal LK are determined in advance by simulation.
  • FIG. 4 is a diagram for explaining the operation of the bus fight detection device when a bus fight occurs on the bus line BL.
  • the voltage value Vbus based on the current Ibus at the time of the bus fight is substantially the same regardless of time, and is always higher than the comparison voltage value Vc.
  • the output V ⁇ 1 of the comparator 4 is always at “H”, and the output VO 2 of the delay buffer 5 is always at “H” after a predetermined period TD has elapsed after a passfight has occurred. Accordingly, the output VO 2 of the “H” delay buffer 5 is latched by the D-type flip-flop 6 at the time T42 of the times T41 and T42 at which the D-type flip-flop 6 performs the latch operation.
  • the current Ibus flows through the transistor NT1 to detect the bus fight state on the bus line BL, and this is recorded in the D-type flip-flop 6.
  • the D-type flip-flop 6 sets the tri-state control signal EN to "H” from the output terminal Q and outputs the signal to the control circuit 2, and sets the interrupt signal INT to "H” and outputs the signal to the CPU and the like.
  • the output of the output buffer 1 is set to the Hi-Z state, and the CPU or the like is notified of the bus fight state.
  • the clock signal CLK supplied to the D-type flip-flop 6 is stopped based on the interrupt signal INT and the like.
  • the current flowing through the transistor NT1 in the output buffer 1 connected to the bus line BL is detected as a voltage signal by the resistor Rc, and the voltage is detected by the differential amplifier 3.
  • the comparator 4 determines whether the bus fight state is established based on the voltage value and the time characteristic thereof.
  • the comparator 4 cuts off the voltage signal based on the through current I sw by comparing with the comparison voltage value V.
  • the delay buffer 5 shifts the timing at which the comparison result output of the comparator 4 is transmitted to the D-type flip-flop 6, so that the comparison result output of the comparator 4 using a voltage signal based on the discharge current Ih ("H ") Is not latched by D-type flip-flop 6.
  • H discharge current
  • the current flowing through the transistor NT1 in the output buffer is constantly monitored, and only when the current I bus flows through the transistor NT1 when a bus fight has occurred does the bus fight state immediately without waiting for a predetermined time to elapse.
  • the detection of the bus fight state can be recorded in the D-type flip-flop 6.
  • the D-type flip-flop 6 When the D-type flip-flop 6 detects the bus fight state, it sets the tri-state control signal EN and the interrupt signal INT to "H" and transmits them to the output buffer 1, the CPU, and the like. As a result, the output buffer 1 can be forcibly brought into the Hi-Z state immediately after the occurrence of the bus fight, and the CPU or the like can be notified of the occurrence of the bus fight.
  • the bus buffer status is detected in a shorter time than in the conventional technology, and the output buffer is forcibly set to Hi-Z to suppress an increase in power consumption and to destroy the transistor of the output buffer. Can be prevented. Further, since it is not necessary to provide a timer and a fault detection controller for each bus line as in the related art, a bus fight state can be detected with a small circuit scale.
  • each output buffer is provided with a bus fight detection device including the resistor Rc, the differential amplifier 3, the comparator 4, the delay buffer 5, and the D-type flip-flop 6.
  • one bus fight detection device is provided for a plurality of output buffers, that is, a plurality of output buffers are provided with a resistor Rc, a differential amplifier 3, a comparator 4, a delay
  • the buffer 5 and the D-type flip-flop 6 are shared to further reduce the circuit scale.
  • the bus fight detection device according to the second embodiment also has an output buffer similar to the first embodiment.
  • the present invention can be applied to the case where the output buffer is connected to either the internal bus inside the chip provided with the chip or the external bus outside the chip.
  • FIG. 5 is a circuit diagram showing a configuration example of a bus fight detection device according to the second embodiment.
  • circuit components and the like having the same functions as the circuit components and the like shown in FIG. 1 are denoted by the same reference numerals.
  • a circuit that detects the bus fight state by monitoring the current flowing through the N-channel transistors NT A, NTB, and NT C included in the tri-state output buffer circuits 1 A, 1 B, and 1 C is shown. This is shown as an example.
  • output buffers 1A, 1B, and 1C are connected to different pass lines BLA, BLB, and BLC, respectively. Although not shown in FIG. 5, it goes without saying that a plurality of output buffers are connected to the bus lines BLA, BLB, and BLC.
  • the output buffer 1A has a control circuit 2A to which the tristate control signal EN and the digital output signal DTA are input, a P-channel transistor PTA, an N-channel transistor NTA, and a load capacitance CA. It has the same configuration as output buffer 1 shown in 1.
  • the control circuit 2A, the transistors PTA and NTA, and the load capacitance CA correspond to the control circuit 2, the transistor PT1, ⁇ 1, and the load capacitance C ⁇ shown in FIG. 1, respectively.
  • the output buffers 1B and 1C are configured in the same manner as the output buffer 1A, except that the input digital output signals DTB and DTC are different.
  • one bus fight detection device is provided for a plurality of output buffers 1A, 1B, .1C, so that one end of the resistor Rc has a reference potential ( Ground), and the other end is commonly connected to the sources of transistors NTA, NTB, and NTC.
  • An interconnection point between the other end of the resistor Rc and the sources of the transistors NTA, NTB, and NTC is connected to one input terminal (+ terminal) of the differential amplifier 3.
  • the differential amplifier 3, comparator 4, delay buffer 5, and D-type flip-flop 6 are the same as those shown in FIG.
  • bus fight detection device shown in FIG. It is the same as the bus-fit detector shown in Fig. 1 except that the current flowing between either the TB or NTC source and ground is detected and converted to a voltage signal.
  • the circuit (differential amplifier 3) for amplifying the voltage signal obtained by the resistor Rc, and comparing the amplified voltage signal with the comparison voltage value Vc
  • a differential circuit is used as the circuit (comparator 4)
  • the present invention is not limited to this, and the circuit determines a voltage amplification function and a magnitude relationship between an input voltage signal and a predetermined voltage value. What is necessary is just to have a judgment function.
  • the bus fight state is detected by monitoring the current flowing through the N-channel type transistor included in the tri-state output buffer circuit.
  • the bus fight state may be detected by monitoring the current flowing through the P-channel transistor, or the current flowing through each of the N-channel transistor and the P-channel transistor may be monitored. Thus, the bus fight state may be detected.
  • the current flowing in the tristate output buffer circuit connected to the path is detected by the detection circuit, and the bus current is detected based on the magnitude and time characteristics of the detected current.
  • the determination is made by a determination circuit.

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Abstract

　バスに接続されたトライステート出力バッファ回路（１）に流れる電流を検出回路により電圧信号として検出し、検出した電圧信号に基づいてバスファイト状態であるか否かを判定回路により判定することで、バスがチップ内部のバスであるか外部のバスであるかにかかわらず、トライステート出力バッファ回路（１）に流れる電流を常に監視し、バスファイト状態に相当する電流が流れたときに、直ちにバスファイト状態であることが検出できるようにする。

Description

明 細 書
バスフアイト検出装置 技術分野
本発明は、 同一バスに接続された複数の出力バッファ回路によるバス上での出 力の衝突、 いわゆるバスフアイト状態を検出するバスフアイト検出装置に関する
背景技術
複数のトライステート出力バッファ回路 （以下、 単に 「出力バッファ」 とも称 す。 ） が接続されたバスにおいて、 複数の出力バッファによるバス駆動が競合し たときや、 また任意の出力バッファが障害等により定常的に八ィレベル （以下、 " H " と記す。 ) 又はロウレベル （以下、 " L " と記す。 ) を出力している状態 で同一バスに接続された他の出力バッファが出力したときには、 バス上にて出力 の衝突、 いわゆるバスファイトが発生する。 バスファイトが発生すると、 " H " を出力している出力バッファから " L " を出力している出力バッファにバスを介 して長時間にわたり過大な電流が流れ、 消費電力の増加や出力バッファを構成す るトランジス夕の破壊を招く。
バスファイト状態の検出に係る代表的な従来技術としては、 バスライン （バス 線） 上に出力しょうとしているデータの論理レベルと出力されているレベルとが 一致しているか否か （あるいはパスライン上の電圧レベルが論理レベルであるか 否か） を判定するもの、 また同一バスに接続されている出力バッファの制御信号 が 2つ以上出力可能 （イネ一ブル） 状態になっていないか監視するものがある。 バスフアイ卜状態を検出した際には、 出力バッファの出力をハイインピーダンス 状態 （以下、 「H i— Z状態」 とも称す。 ） にするものが一般的である。 しかし ながら、 その後の動作を提案するものは少ない。
例えば、 実開平 4一 4 4 0 4 5号公報には、 障害出力バッファ検出装置につい て記載されており、 パスフアイト状態の検出後の動作及び障害が発生している出 力バッファの検出方法が開示されている。 当該装置におけるバスフアイト状態の 検出は、 バスライン上の電圧レベルを検出し論理レベルに一致しているか否かを 判定することで行っている。
しかしながら、 実開平 4— 4 4 0 4 5号公報に記載の障害出力バッファ検出装 置のように、 バスライン上の電圧レベルに基づいてバスフアイト状態を検出する 場合には、 電圧レベルの異常状態を所定時間監視しないと異常状態がパスフアイ トによるものであるのか、 出力レベルの遷移によるものであるのかを判定するこ とができない。 そのため、 バスファイト検出部等を含む障害検出用コントローラ 及びタイマをパスライン毎に設けなければならず、 回路規模が大きくなってしま うという問題があった。
また、 バスライン上の電圧レベルが異常状態である時間をタイマで計測し、 異 常状態が所定時間以上継続しているときにはバスファイト状態と判断し出力バッ ファの出力を H i— Z状態になるように制御する。 このような従来の方法では、 大電流を長時間流すことになり、 消費電力が増加するとともに、 出力バッファの 出力を H i— Zにするまでに出力バッファのトランジスタが破壊されるおそれが ある。
また、 出力バッファの制御信号によりバスファイト状態を検出する方法は、 バ スとそれに接続された出力バッファとを備える半導体集積回路のチップ内だけに 適用可能であり、 チップ外のバスについては適用することができないという問題 があった。
特許文献 1
実開平 4一 4 4 0 4 5号公報 発明の開示
本発明は、 このような問題を解決するためになされたものであり、 チップ内部 のバスであるか外部のパスであるかにかかわらず、 バスフアイ卜が発生した際に 速やかにパスフアイト状態を検出できるようにすることを目的とする。
本発明のバスフアイト検出装置は、 バスに接続されたトライステート出力バッ ファ回路に流れる電流を検出する検出回路と、 検出した電流の大きさ及び時間特 性に基づいてバスフアイト状態であるか否かを判定する判定回路とを備える。 本発明によれば、 トライステート出力バッファ回路に流れる電流を常に監視し 、 検出した電流に基づいてバスファイト状態であるか否かが判定されるので、 ト ライステート出力バッファ回路にバスファイト状態に相当する電流が流れたとき に、 所定時間待つことなく直ちにバスフアイト状態であると判定できるようにな る。
また、 バスフアイト状態であるか否かの判定結果を保持する読み出し可能な保 持回路を設けた場合には、 バスファイトを検出した際に、 保持回路に保持されて いる情報を読み出すことによりバスファイトが発生した回路を特定することがで きるようになる。 図面の簡単な説明
図 1は、 本発明の第 1の実施形態によるバスフアイト検出装置の構成例を示す 回路図である。
図 2は、 第 1の実施形態によるバスファイト検出装置の動作 （出力遷移時） を 説明するための図である。
図 3は、 第 1の実施形態によるバスファイ ト検出装置の動作 (ロウレベル出力 時） を説明するための図である。
図 4は、 第 1の実施形態によるバスファイト検出装置の動作 （バスファイト発 生時） を説明するための図である。
図 Sは、 本発明の第 2の実施形態によるバスフアイト検出装置の構成例を示す 回路図である。 発明を実施するための最良の形態
以下、 本発明の実施形態を図面に基づいて説明する。
(第 1の実施形態）
本発明の第 1の実施形態によるバスフアイト検出装置は、 トライステート出力 バッファ回路が、 当該出力バッファが設けられるチップ内の内部バス又はチップ 外部の外部バスのいずれに接続される場合であっても適用することができる。 図 1は、 第 1の実施形態によるバスフアイト検出装置の構成例を示す回路図で ある。 図 1においては、 卜ライステート出力バッファ回路 1が有する Nチャネル 型トランジスタ NT 1を流れる電流を監視することでバスフアイト状態を検出す るものを一例として示している。
図 1において、 出力バッファ 1は、 トライステート制御回路 （以下、 「制御回 路」 とも称す。 ） 2、 Pチャネル型トランジスタ PT 1、 Nチャネル型トランジ ス夕 NT 1、 負荷容量 C l、 及び抵抗 R cを有し構成される。
制御回路 2は、 入力されるトライステート制御信号 EN及びデジタル出力信号 DTに応じて、 出力バッファ 1の最終段に設けられたトランジスタ P T 1、 NT 1を制御する。 制御回路 2は、 トライステート制御信号 ENが "H" のときには 、 デジタル出力信号 DTにかかわらず出力バッファ 1の出カが！^ i一 Z状態にな るようにトランジスタ PT 1、 NT 1を制御する。 一方、 トライステート制御信 号 ENが " L" のときには、 出力バッファ 1の出力がデジタル出力信号 DTに応 じた出力になるようにトランジスタ P T 1、 NT 1を制御する。
トランジスタ PT 1、 NT 1のゲートが制御回路 2に接続され、 トランジスタ P T 1のドレインとトランジスタ NT 1のドレインとが接続される。 また、 トラ ンジスタ P T 1のソースが電源電圧 V d dに接続され、 トランジスタ NT 1のソ ースが、 一端が基準電位 （以下、 本実施形態ではグランド GNDとする。 ） に対 して接続された抵抗 R cの他端に接続される。
ここで、 抵抗 R cは、 トランジスタ NT 1のソースとグランドとの間を流れる 電流を電圧信号に変換するためのものである。 抵抗 R cは、 出力バッファ 1 (ト ランジス夕 PT 1、 NT 1 ) の特性に影響を及ぼさないように、 トランジスタ？ T l、 NT 1のオン抵抗に対して十分小さな抵抗値の抵抗である。
負荷容量 C 1は、 一方の端子がトランジスタ PT 1、 NT 1のドレインの相互 接続点に接続され、 他方の端子がグランドに対して接続される。 また、 トランジ ス夕 PT 1、 NT 1のドレインの相互接続点は、 パスライン BLに接続される。 ここで、 バスライン BLは、 上述したように出力バッファ 1が設けられるチップ 内部のバスであっても良いし、 外部のパスであっても良い。
差動アンプ （差動増幅回路） 3は、 抵抗 R cにより得られた電圧信号を増幅す る。 この差動アンプ 3は、 抵抗 R cの抵抗値が上述したように非常に小さく、 得 られる電圧信号も小さいために、 当該電圧信号をコンパレータ （差動比較回路）
4に入力可能な信号 （コンパレータ 4にて比較可能な電圧値） に増幅するために 設ける。 差動アンプ 3は、 一方の入力端子 （+端子） が抵抗 R cとトランジスタ NT 1のソースとの相互接続点に接続され、 他方の入力端子 （一端子） がグラン ドに対して接続される。
コンパレータ 4は、 差動アンプ 3の出力と比較電圧値 V cとを比較するもので あり、 差動アンプ 3の出力が一方の入力端子 （+端子） に入力され、 比較電圧値 Vcが他方の入力端子 （一端子） に入力される。 また、 コンパレータ 4は、 入力 される差動アンプ 3の出力と比較電圧値 V cとの比較結果を出力 V〇 1として出 力する。 ディレイバッファ （遅延回路） 5は、 コンパレータ 4の出力 V〇 1を所 定時間 TDだけ遅延させて出力 V〇 2として出力する。
D型フリップフロップ 6は、 供給されるクロック信号 CLKに同期してデータ 入力端子 Dに入力されるディレイバッファ 5の出力 VO 2を保持 （ラッチ） する 。 また、 D型フリップフロップ 6は、 保持した出力 VO 2を出力端子 Qよりトラ イステート制御信号 EN及び割り込み信号 I NTとして出力する。 なお、 D型フ リップフロップ 6は、 図示しないァドレスデコーダ等により C PU等が保持され ている情報を読み出し可能なように構成されている。
ここで、 トライステート制御信号 ENは、 通常時は "L" であり、 バスフアイ ト状態の検出時に "H" になって出力バッファの出力を強制的に H i _ Zにする 信号である。 また、 割り込み信号 I NTは、 通常時は "L" であり、 バスフアイ ト状態の検出時に "H" になってバスファイト状態であることを通知するための 信号である。
出力バッファ 7は、 図 1においては説明を簡単にするために省略して図示して いるが、 上述した出力バッファ 1と同様に構成される。 出力バッファ 7は、 Pチ ャネル型トランジスタ PT 2、 Nチャネル型トランジスタ NT 2、 負荷容量 C 2 及び図示しないトライステート制御回路等を有し構成され、 トランジスタ PT 2 、 NT 2のドレインの相互接続点がバスライン B Lに接続される。
以上のような構成において、 出力バッファ 1の出力が H i一 Z状態になるのは トランジスタ PT 1、 NT 1がともにオフ状態のときである。 また、 出力バッファ 1の出力が " H" になるのは、 トランジスタ PT 1がオン 状態、 トランジスタ NT 1がオフ状態のときである。 このとき、 ソースが電源電 圧 V d dに接続されたトランジスタ P T 1を介して負荷容量 C 1に充電電流が流 れ込み、 充電が完了した後、 出力は "H" で安定した状態になる。
一方、 出力バッファ 1の出力が " L" になるのは、 トランジスタ PT 1がオフ 状態、 トランジスタ NT 1がオン状態のときである。 このとき、 負荷容量 C 1に 充電されていた電荷が、 トランジスタ NT 1及び抵抗 R cを介してグランドに放 電電流 I hとして流れ込み、 出力バッファ 1の出力が " L" になる。
また、 出力バッファ 1の出力レベルが遷移する際、 トランジスタ PT 1のしき い値より低く、 かつトランジスタ NT 1のしきい値より高い電圧がトランジスタ PT 1、 NT 1に入力される期間がある。 このとき、 トランジスタ PT 1、 NT 1を介して電源電圧 Vd dからグランドに対して貫通電流 I s wが流れる。 ここ で、 貫通電流 I swは、 上記充電電流及び放電電流 I hと比較して非常に小さい また、 例えば出力バッファ 1が " L" を出力するとともに出力バッファ 7が " H" を出力している、 すなわち、 バスファイトが発生したときに、 出力バッファ 7のトランジスタ P T 2から出力バッファ 1のトランジスタ NT 1に電流 I b u sが流れ込む。
したがって、 出力バッファ 1のトランジスタ NT 1を電流が流れるのは、 図 1 に示したように出力遷移時 （貫通電流 I s w) 、 ロウレベル出力時 （放電電流 I h) 、 及びパスフアイト発生時 （電流 I b u s ) である。
以下、 出力バッファ 1における出力遷移時、 ロウレベル出力時、 及びバスファ ィト発生時の第 1の実施形態によるパスフアイト検出装置の動作を図 2〜図 4に 基づいて説明する。 なお、 以下の説明では、 電流 I s w、 I h、 I b u sは、 抵 抗 R cにより電圧信号に変換され、 さらに差動アンプ 3により電圧値 V s w、 V h、 Vb u sにそれぞれ増幅されているものとする。 ここで、 図 1に示したコン パレー夕 4に入力される比較電圧値 V cは、 電圧値 V s w<基準電圧値 V c <電 圧値 Vb u sの大小関係を満足するように定められている。
また、 図 2〜図 4において、 CLKは D型フリップフロップ 6に供給されるク ロック信号、 VO 1はコンパレータ 4の出力、 VO 2はディレイバッファ 5の出 力、 ENはトライステート制御信号、 I NTは割り込み信号である。
<出力遷移時 >
図 2は、 出力バッファ 1の出力レベルが遷移する際のパスフアイト検出装置の 動作を説明するための図である。
図 2に示すように貫通電流 I s wに基づく電圧値 V s wは、 比較電圧値 V cよ り常に低くなる。 したがって、 コンパレータ 4の出力 V〇 1及びディレイパッフ ァ 5の出力 VO 2は常に "L" であり、 時刻 T 2 1、 T 2 2において D型フリッ プフロップ 6にラッチされる信号も " L" である。 したがって、 トライステート 制御信号 EN及び割り込み信号 I NTも "L" のままである。
<ロウレベル出力時 >
図 3は、 出力バッファ 1が " L" を出力する際のバスファイト検出装置の動作 を説明するための図である。
"L" 出力時の放電電流 I hに基づく電圧値 Vhは、 放電開始直後においては バスファイト発生時の電圧値 Vb u sとほぼ同じ値になる。 しかしながら、 電圧 値 Vhは、 負荷容量 C 1に応じた過渡応答的な電流である放電電流 I hに基づく ものであるので、 図 3に示すように時間の経過に伴って指数関数的に低下してい <。
そのため、 コンパレータ 4の出力 V〇 1は、 電圧値 Vhが比較電圧値 V cより 高い期間 PTのみ "H" になり、 電圧値 Vhが基準電圧値 V cより低くなつた後 は "L" になる。 したがって、 ディレイバッファ 5の出力 V〇 2は、 放電を開始 して所定期間 TDが経過した後に期間 PTだけパルス状に "H" になる。
ここで、 期間 PTはクロック信号 CLKの周期より短い。 また、 D型フリップ フロップ 6がラッチ動作を行うタイミングと、 放電電流 I hに基づいてディレイ バッファ 5の出力 VO 2が "H" である夕イミングとが一致しないようにディレ ィバッファ 5での遅延時間 TD及びク口ック信号 C LKの周期等を予めシミュレ —ション等を用いて決定されている。
したがって、 D型フリップフロップ 6がラッチ動作を行う時刻 T 3 1、 T 32 においてはディレイバッファ 5の出力 VO 2は "L" であり、 トライステート制 御信号 EN及び割り込み信号 I NTは "L" を維持する。
ぐパスフアイ ト発生時 >
図 4は、 バスライン BLにてバスフアイ卜が発生した際のバスフアイ ト検出装 置の動作を説明するための図である。
図 4に示すようにバスフアイト時の電流 I b u sに基づく電圧値 Vb u sは、 時間にかかわらずほぼ同じ電圧値であり、 比較電圧値 V cより常に高い。 コンパ レ一タ 4の出力 V〇 1は常に "H" になり、 ディレイバッファ 5の出力 VO 2も パスファイトが発生し所定期間 TDが経過した以降において、 常に "H" になる 。 したがって、 D型フリップフロップ 6がラッチ動作を行う時刻 T4 1、 T 42 の時刻 T 42にて、 "H" のディレイバッファ 5.の出力 VO 2が D型フリップフ ロップ 6にラッチされる。
このように、 トランジスタ NT 1に電流 I b u sが流れることでバスライン B Lでのバスフアイト状態が検出され、 それが D型フリップフロップ 6に記録され る。 また、 D型フリップフロップ 6は、 出力端子 Qより トライステート制御信号 ENを "H" にして制御回路 2に出力するとともに、 割り込み信号 I NTを "H " にして C PU等に出力する。 これにより出力バッファ 1の出力を H i— Z状態 にするとともに、 バスファイト状態であることを CPU等に通知する。 また、 割 り込み信号 I NT等に基づいて D型フリップフロップ 6に供給するクロック信号 C L Kを停止させる。
以上、 説明したように第 1の実施形態によれば、 バスライン BLに接続された 出力バッファ 1内の卜ランジスタ NT 1に流れる電流を抵抗 R cにより電圧信号 として検出して差動アンプ 3にて増幅した後、 電圧値及びその時間特性に基づい てコンパレータ 4、 ディレイバッファ 5及び D型フリップフロップ 6によりバス ファイ ト状態であるか否かを判定する。 コンパレータ 4では、 比較電圧値 Vじと の比較を行うことにより貫通電流 I s wに基づく電圧信号を遮断する。 ディレイ バッファ 5では、 コンパレータ 4の比較結果出力が D型フリップフロップ 6に伝 達される夕イミングをずらすことで、 放電電流 I hに基づいた電圧信号よるコン パレー夕 4の比較結果出力 （ "H" ) が D型フリップフロップ 6にてラッチされ ないようにする。 これにより、 出力バッファ内のトランジスタ N T 1に流れる電流を常に監視し 、 トランジスタ N T 1にバスファイ ト発生時の電流 I b u sが流れた時のみ、 所 定時間が経過するのを待つことなく直ちにバスフアイト状態と判定し、 バスファ ィト状態が検出されたことを D型フリップフロップ 6に記録することができる。 また、 D型フリップフロップ 6は、 バスファイト状態が検出されるとトライス テート制御信号 E N及び割り込み信号 I N Tを " H " にして出力バッファ 1及び C P U等に伝達する。 これにより、 バスファイトが発生した後、 直ちに出力バッ ファ 1を強制的に H i一 Z状態にすることができるとともに、 C P U等にバスフ アイトが発生した旨を通知することができる。
したがって、 従来技術と比較して短時間でバスフアイト状態を検出して出カバ ッファを強制的に H i— Zにし、 消費電力の増加を抑制することができるととも に、 出力バッファのトランジスタの破壊を防止することができる。 また、 従来の ようにバスライン毎にタイマ及び障害検出用コントローラを設ける必要がないの で、 小さな回路規模でバスフアイト状態を検出することができる。
さらに、 バスフアイトを検出した後に D型フリップフロップ 6に保持された情 報を読み出すことにより、 いずれの出力バッファ間にてバスフアイ卜が発生した かを正確に把握することができる。 例えば、 システムを構成する出力バッファの すべてにバスフアイト検出装置を適用すれば、 バスフアイ卜が発生した不良箇所 を早急に判別することができ、 システムの復旧等を容易に行うことができる。 (第 2の実施形態）
次に、 第 2の実施形態について説明する。
上述した第 1の実施形態においては、 抵抗 R c、 差動アンプ 3、 コンパレータ 4、 ディレイバッファ 5及び D型フリップフロップ 6からなるバスフアイ ト検出 装置を各出力バッファにそれぞれ設けている。
以下に説明する本発明の第 2の実施形態は、 複数の出力バッファに対して 1つ のバスファイト検出装置を設け、 すなわち複数の出力バッファが抵抗 R c、 差動 アンプ 3、 コンパレータ 4、 ディレイバッファ 5及び D型フリップフロップ 6を 共用するようにしてさらなる回路規模の低減を図ったものである。 なお、 第 2の 実施形態によるバスフアイト検出装置も、 第 1の実施形態と同様に出力バッファ が設けられるチップ内の内部バス又はチップ外部の外部バスのいずれに出力バッ ファが接続される場合であっても適用することができる。
図 5は、 第 2の実施形態によるバスフアイト検出装置の構成例を示す回路図で ある。 この図 5において、 図 1に示した回路構成要素等と同一の機能を有する回 路構成要素等には同一の符号を付している。 なお、 図 5においては、 トライステ 一卜出力バッファ回路 1 A、 1 B、 1 Cが有する Nチャネル型トランジスタ NT A、 NTB、 NT Cを流れる電流を監視することでバスファイト状態を検出する ものを一例として示している。
図 5において、 出力バッファ 1A、 1 B、 1 Cは、 異なるパスライン BLA、 BLB、 B L Cにそれぞれ接続される。 なお、 図 5においては、 図示していない がバスライン BLA、 BLB、 BLCには、 複数の出力バッファが接続されてい ることは言うまでもない。
出力バッファ 1 Aは、 トライステ一卜制御信号 EN及びデジタル出力信号 DT Aが入力される制御回路 2 A、 Pチャネル型トランジスタ P TA、 Nチャネル型 トランジスタ NT A、 及び負荷容量 C Aを有し、 図 1に示した出力バッファ 1と 同様に構成される。 制御回路 2 A、 トランジスタ PTA、 NT A, 及び負荷容量 CAは、 図 1に示した制御回路 2、 トランジスタ PT 1、 ΝΤ 1、 及び負荷容量 C Αにそれぞれ対応する。 なお、 出力バッファ 1 B、 1 Cについては、 入力され るデジタル出力信号 DTB、 DTCが異なるだけで、 出力バッファ 1 Aと同様に 構成されるので説明は省略する。
ここで、 第 2の実施形態においては、 上述したように複数の出力バッファ 1 A 、 1 B、 .1 Cに対して 1つのバスフアイト検出装置を設けるので、 抵抗 R cは一 端が基準電位 （グランド GND) に対して接続され、 他端がトランジスタ NTA 、 NTB、 NT Cのソースに共通接続される。 また、 抵抗 R cの他端とトランジ スタ NTA、 NTB、 NT Cのソースとの相互接続点が、 差動アンプ 3の一方の 入力端子 (+端子) に接続される。
差動アンプ 3、 コンパレータ 4、 ディレイバッファ 5、 及び D型フリップフロ ップ 6については、 図 1に示したものと同様であるので説明は省略する。
なお、 図 5に示したバスファイト検出装置の動作は、 トランジスタ NTA、 N T B、 N T Cの何れかのソースとグランドとの間を流れる電流が検出され電圧信 号に変換される点が異なるだけで、 図 1に示したバスフアイト検出装置と同様で ある。
以上、 説明したように第 2の実施形態によれば、 上述した第 1の実施形態とほ ぼ同様の効果が得られるとともに、 互いに異なるバスライン B L A、 B L B、 B L Cに接続された複数の出力バッファ 1 A、 1 B、 1 Cで 1つのバスファイト検 出装置を共有することで、 回路規模をさらに低減することができる。
なお、 上述した第 1及び第 2の実施形態においては、 抵抗 R cにより得られた 電圧信号を増幅する回路 （差動アンプ 3 ) 、 及び増幅された電圧信号と比較電圧 値 V cと比較する回路 （コンパレータ 4 ) として差動回路を用いているが、 本発 明はこれに限定されず、 回路が電圧の増幅機能、 入力される電圧信号と所定の電 圧値との大小関係を判定する判定機能を有していれば良い。
また、 上述した第 1及び第 2の実施形態においては、 トライステート出力バッ ファ回路が有する Nチャネル型トランジスタを流れる電流を監視することでバス ファイ ト状態を検出するようにしてい ¾が、 同様に構成することで、 Pチャネル 型トランジスタを流れる電流を監視することでバスフアイ ト状態を検出するよう にしても良いし、 Nチャネル型トランジスタ及び Pチャネル型トランジスタのそ れぞれを流れる電流を監視することでバスフアイト状態を検出するようにしても 良い。
また、 上記実施形態は、 何れも本発明を実施するにあたっての具体化のほんの 一例を示したものに過ぎず、 これらによって本発明の技術的範囲が限定的に解釈 されてはならないものである。 すなわち、 本発明はその技術思想、 またはその主 要な特徴から逸脱することなく、 様々な形で実施することができる。 産業上の利用可能性
以上のように、 本発明によれば、 パスに接続されたトライステート出力バッフ ァ回路に流れる電流を検出回路にて検出し、 検出した電流の大きさ及び時間特性 に基づいてバスフアイト状態であるか否かを判定回路にて判定する。 これにより 、 トライステート出力バッファ回路が接続されるパスにかかわらず、 トライステ ート出力バッファ回路に流れる電流を常に監視してバスファイト状態に相当する 電流が流れたときに、 直ちにバスフアイト状態であると判定することができる。 したがって、 バスファイトが発生した際に、 所定時間待つことなく直ちにトライ ステート出力バッファ回路の出力を強制的にハイインピーダンス状態にすること ができ、 消費電力の増加を抑制することができるとともに、 トライステート出力 バッファ回路が有するトランジスタが破壊されるのを防止することができる。

Claims

請 求 の 範 囲
1 . 複数のトライステ一ト出力バッファ回路が接続されたバスにおけるバスファ ィ ト状態を検出するバスフアイ卜検出装置であって、
上記トライステート出力バッファ回路に流れる電流を検出する検出回路と、 上記検出回路にて検出した電流の大きさ及び時間特性に基づいてバスフアイト 状態であるか否かを判定する判定回路とを備えることを特徴とするバスフアイト 検出装置。
2 . 上記検出回路は、 上記トライステート出力バッファ回路に流れる電流値を電 圧値に変換して出力し、
上記判定回路は、 上記電圧値の大きさ及び時間特性に基づいてバスフアイト状 態であるか否かを判定することを特徴とする請求項 1に記載のバスフアイト検出
3 . 上記判定回路は、 上記検出回路から供給される電圧値と比較電圧値とを比較 する比較回路と、
上記比較回路からの比較結果出力を遅延させる遅延回路とを有することを特徴 とする請求項 2に記載のバスフアイト検出装置。
4 . 上記比較電圧値は、 上記トライステート出力バッファ回路での出力遷移時に 流れる貫通電流の電流値を変換して得られる電圧値より大きいことを特徴とする 請求項 3に記載のバスフアイ卜検出装置。
5 . 上記判定回路は、 判定結果を保持する保持回路を有することを特徴とする請 求項 1に記載のバスフアイ卜検出装置。
6 . 上記保持回路は、 保持している情報が読み出し可能であることを特徴とする 請求項 5に記載のバスフアイト検出装置。
7 . 上記判定回路は、 判定結果を上記トライステート出力バッファ回路を制御す るための制御信号として出力することを特徴とする請求項 1に記載のバスフアイ ト検出装置。
8 . 上記判定回路は、 判定結果を割り込み信号として出力することを特徴とする 請求項 1に記載のバスフアイト検出装置。
9 . 上記トライステート出力バッファ回路は、 ドレインが上記バスに対して共通 接続される ャネル型トランジス夕及び Nチャネル型トランジスタを有し、 上記検出回路は、 上記 Nチャネル型トランジスタを流れる電流を検出すること を特徴とする請求項 1に記載のバスファイト検出装置。
1 0 . 上記トライステート出力バッファ回路は、 上記バスに対してドレインが共 通接続される P.チャネル型トランジスタ及び Nチャネル型トランジスタを有し、 上記検出回路は、 上記 Pチャネル型トランジスタを流れる電流を検出すること を特徴とする請求項 1に記載のバスフアイト検出装置。
1 1 . 上記検出回路は、 上記トライステート出力バッファ回路にてドレインが上 記バスに対して共通接続される Pチャネル型トランジスタ及び Nチャネル型トラ ンジス夕をそれぞれ流れる電流を検出することを特徴とする請求項 1に記載のバ スフアイト検出装置。
1 2 . 上記バスが、 上記複数のトライステート出力バッファ回路が設けられるチ ップ内のバスであることを特徴とする請求項 1に記載のバスフアイト検出装置。
1 3 . 上記バスが、 上記トライステート出力バッファ回路が設けられるチップの 外部に設けられたバスであることを特徴とする請求項 1に記載のバスフアイト検 出装置。
1 4 . 上記検出回路は、 互いに異なるバスに接続された上記トライステート出力 バッファ回路に流れる電流をそれぞれ検出可能であることを特徴とする請求項 1 に記載のパスフアイト検出装置。
1 5 . 複数のトライステート出力バッファ回路が接続されたバスにおけるバスフ アイト状態を検出するパスフアイト検出装置であって、
上記トライステート出力バッファ回路が有するドレインがバスに対して接続さ れたトランジスタのソースに一端が接続され、 電源又は基準電位に他端が接続さ れた抵抗と、
上記トランジスタのソースと上記抵抗の一端との相互接続点に接続された增輻 回路と、 ，
一方の入力端子が上記増幅回路の出力端子に接続され、 他方の入力端子が比較 電電位を供給する信号線に接続された比較回路と、
入力端子が上記比較回路の出力端子に接続された遅延回路とを備えることを特 徵とするバスフアイ卜検出装置。
1 6 . データ入力端子が上記遅延回路の出力端子に接続されたフリップフロップ 回路をさらに備えることを特徴とする請求項 1 5に記載のバスフアイト検出装置
1 7 . 上記トライステート出力バッファ回路を制御するための制御信号線が上記 フリップフロップ回路の出力端子に接続されたことを特徴とする請求項 1 6に記 載のバスフアイト検出装置。
1 8 . 上記バスフアイ卜状態を通知するための割り込み信号線が上記フリップフ ロップ回路の出力端子に接続されたことを特徴とする請求項 1 6に記載のバスフ アイト検出装置。
1 9 . 上記比較電位は、 上記トライステート出力バッファ回路での出力遷移時に 流れる貫通電流の電流値を変換して得られる電圧より高いことを特徴とする請求 項 1 5に記載のバスフアイト検出装置。
2 0 . 上記抵抗の一端が、 互いに異なるバスに接続された上記トライステート出 カバッファ回路のトランジスタのソースに共通接続されたことを特徵とする請求 項 1 5に記載のバスフアイト検出装置。
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