DE1564528A1 - Verfahren zum Herstellen eines elektrisch leitenden Kanals in einem kristallinen Halbleiterkoerper - Google Patents

Verfahren zum Herstellen eines elektrisch leitenden Kanals in einem kristallinen Halbleiterkoerper

Info

Publication number
DE1564528A1
DE1564528A1 DE19661564528 DE1564528A DE1564528A1 DE 1564528 A1 DE1564528 A1 DE 1564528A1 DE 19661564528 DE19661564528 DE 19661564528 DE 1564528 A DE1564528 A DE 1564528A DE 1564528 A1 DE1564528 A1 DE 1564528A1
Authority
DE
Germany
Prior art keywords
layer
electrode
conductivity
conductive channel
disc
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19661564528
Other languages
English (en)
Inventor
Zaininger Karl Harry
Heiman Frederic Paul
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RCA Corp
Original Assignee
RCA Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RCA Corp filed Critical RCA Corp
Publication of DE1564528A1 publication Critical patent/DE1564528A1/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/92—Controlling diffusion profile by oxidation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

Radio Corporation of America New York N.Y., V.St.A.
Verfahren zum Herstellen eines elektrisch leitenden Kanales in einem kristallinen Halbleiterkörper
Bei der Herstellung bestimmter Halbleiterbauelemente, insbesondere von Feldeffekt- oder MOS-Transistoren muß ein dünner elektrisch leitender Kanal oder Bereich in einer kri-.. stallischen Halbleiterscheibe gebildet werden. Dabei sollen die leitenden Kanäle in einer großen Anzahl von Einheiten eine möglichst geringe Exemplarstreuung hinsichtlich Größe, Form und spezifischem Widerstand haben, damit die fertigen Bauelemente möglichst gleichmäßige elektrische Parameter haben. Bei gewissen Bauelementtypen ist es außerdem erwünscht, daß die spezifische elektrische Leitfähigkeit des Kanals vom einen zum anderen Ende hin ungleichförmig ist, aber auch
909884/0904
hier soli die Exemplarstreuung von Bauelement zu Bauelement. nöglichst gering sein.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren anzugeben, das den obigen Bedingungen besser gerecht wird als die bekannten Verfahren dieser Art.
Ein Verfahren zum Herstellen eines elektrisch leitenden Kanals in einen kristallischen Halbleiterkörper ist gemäß der Erfindung dadurch gekennzeichnet, daß auf einer Seite des Halbleiterlcörpers ein isolierender Überzug gebildet v.lrd, daß auf einen Teil des Überzuges eine Metallelektrode aufgebracht wird, die den Rest des Überzuges freiläßt und daß der Körper in einer Umgebung behandelt vrird, die die Leitfähigkeit des von der Elektrode nicht bedeckten Teiles der genannten Seite zu erhöhen vermag.
' Die Erfindung v/ird anhand der Zeichnung näher erläutert, es zeigen:
Pig. 1 eine perspektivische Ansicht einer Halbleiterscheibe, wie sie zur Durchführung des Verfahrens gemäß de.r Erfindung verwendet werden kann;
Fig. 2 bis 12 Querschnittsansiehten durch eine Halbleiterscheibe während verschiedener Herstellungsstufen eines Halbleiterbauelementes gemäß einer Ausfuhrungsform des Verfahrens gemäß der Erfindung;
Pig. 13 Kennlinien eines bekannten Halbleiterbauelementes, das sich mit dem in Pig. 12 dargestellten Halbleiterbauelement vergleichen läßt und
909884/0904
BAD ORIGINAL
156Λ528
Pig. 14 Kennlinien des in Fig. 12 dargestellten Bauelementes und zwar die Abhängigkeit des Quellen/Abfluß-Stromes von der Quellen/Abflußspannung für verschiedene Werte der Spannung zwischen Quelle und Steuerelektrode.
Bei der Durchführung des Verfahrens gemäß der Erfindung kann man von einer, kristallischen Siliciumscheibe mit zwei gegenüberliegenden Hauptflächen 11, 12 ausgehen, wie in Fig. 1 dargestellt ist. Die Scheibe 10 kann p-leitend, eigenleitend oder η-leitend sein. Bei dem im folgenden beschriebenen Beispiel ist die Scheibe 10 in Querrichtung von einem p-leitenden Siliciumeinkristall abgeschnitten und hat einen spezifischen Widerstand von ungefähr 1 bis 100 0hm-cm. Die Scheibe 10 kann einen Durchmesser von etwa 19 mm und eine Dicke von etwa 0,15 mm haben.
Auf die Oberfläche der Scheibe 10 wird mittels irgend eines geeigneten Verfahrens eine Siliciumoxydschicht aufgebracht. Da diese Schicht später wieder entfernt wird, ist ihre Dicke nicht wesentlich. Wenn die Scheibe 10 wie bei diesem Beispiel aus Silicium besteht, kann die Siliciumoxydschieht dadurch gebildet werden, daß die Scheibe etwa 30 Minuten" bei etwa 10$0 0C in Dampf erhitzt wird. Dabei bilden sich Siliciumoxydüberzüge 14, 15 (Fig. 2) auf den beiden Hauptflächen 11, 12 der Scheibe 10. Auf den Oxydüberzug 14 wird dann eine dünne photo empfindliche Ätzschutzschicht 16 aufgebracht. Die ^tzschutzschicht 16 kann z.B. ein bichro-
90988A/090A
-K-
matisiertes Protein, z.B. bichromatisiertes Gummiarabicum oder irgend ein handelsüblicher Photolack sein.
Die Ätzschutzschicht 16 wird dann an den gewünsch- „ ten Stellen belichtet und entwickelt. Die nichtbelichteten Stellen der Ätzschutzschicht werden mittels eines Lösungsmittels entfernt, so daß die betreffenden Teile der SiUbiumoxydschicht 14 freigelegt werden. Die gehärteten, polymerisierten Teile der Ätzschutzschicht, die auf der Siliciumoxydschicht 14 verbleiben, dienen als Ätzmaske. Die freigelegten Teile der SiIiciumoxydschicht 14 werden dann mittels eines Ätzmittels entfernt, z.B. mit Flußsäurelösung. Die polymerisierten Teile der Ätzschutzschicht werden dann entfernt, z.B. mit Methylenchlorid. Durch die beschriebenen Verfahrensschritte sind in dem SiIiciumoxydüberzug 14 der Scheibe 10 zwei Fenster 17, 18 gebildet worden, wie Fig. 3 zeigt.
Größe und Form der Fenster 17, 18 sind nicht wesentlich, sie können eine reguläre Form, z.B. die Form von Polygonen oder Kreisen, oder auch eine unregelmäßige Form haben. Wenn die Anschlußbereiche an den Kanal eines MOS-Transistors gleiche Größe und Form haben, ist der Transistor in dieser Hinsicht symmetrisch, d.h. die Anschlüsse können wahlweise als Quelle und Abfluß geschaltet werden, ohne die elektrischen Eigenschaften des Bauelements hierdurch zu ändern. Bei dem vorliegenden Beispiel sind die Fenster 17, 18 rechteckig, die Fläche des einen Fensters 18 ist jedoch^ehr
909884/0904
klein, z.B. etwa JO Q,uadrat~Millizoll, während die Fläche des anderen Fensters 18 größer ist.
Die Scheibe 10 wird nun etwa 10 bis 20 Minuten bei etwa 1000 0C in einer Umgebung erhitzt, die Phosphorpentoxyd~ dämpfe enthält. Dabei diffundiert Phosphor in die freigelegten Teile der Scheibenfläche 11 und bildet zwei mit Phosphordiffundierte Zonen 19, 21 (Fig. 4) unmittelbar unter den Fenstern 17, 18. Da Phosphor in Silicium als Donator wirkt und die Seheibe 10 ursprünglich P-leitend war, entstehen an den Grenzen zwischen den mit Phosphor diffundierten nleitenden Zonen 19, 21 und dem p-leitenden Rest der Scheibe 10 pn^Übergänge 20, 22. Bei den angegebenen Bedingungen werden die η-leitenden, mit Phosphor diffundierten Zonen 19, 21 etwa 5000 bis 20 000 8 dick, je nachdem mit welcher Erhitzungsdauer und Konzentration der Phosphorpentoxyddämpfe gearbeitet wird. Bei dem vorliegenden Beispiel ist die freiliegende Oberfläche der Zone 21 kleiner als die der Zone 19* da die Fläche des Fensters 18 kleiner war als die des Fensters 17. Die Scheibe 10 wird nun mit einem Flußsäure enthaltenden Ätzmittel geätzt, um die Oxydschicht 15 und die verbliebenen Teile der Oxydsohioht 14 vollständig zu entfernen, so daß die Süheibe in dem in Fig. 5 dargestellten Zustand verbleibt.
-Die Scheibe 10 wird nun in reinem, trockenem Sauerstoff solange und so hoch erhitzt; daß sich wieder eine
909884/0904
I ΟΌΗ
Siliciumoxydschicht-bildet. Zeit und Temperatur der Erhitzung sind nicht wesentlich« Bei höheren Temperaturen kann man mit kürzeren Erhitzungszeiten arbeiten, xvährend bei niedrigeren Temperaturen eine längere Erhitzung erforderlich ist, um eine Schicht gleicher Dicke zu bilden. Bei dem vorliegenden Beispiel wird die Scheibe 10 etwa J5 bis 4 Stunden auf etwa 1000 0C erhitzt. Dabei bilden sich neue reine Siliciumoxydschichten 24, 25 (Fig. 6), die etwa 1000 bis 3000 S dick sind, auf den Seiten 11, 12 der Scheibe.
Auf die Siliciumoxydschicht 24 wird dann eine dünne Ätzschutzschicht 2β (Fig. 6) aufgebracht. Die Xtzschutzschicht wird dann an geeigneten Stellen belichtet und die unbelichteten Stellen v/erden herausgelöst, so daß entsprechende Teile der Siliciumoxydschicht 24 freigelegt werden. Die freigelegten Teile der Siliciumoxydschicht 24 und die Siliciumozydschicht 25 werden dann mittels einer FIuSsäurelösung entfernt. Die verbliebenen Teile der ."tzschutzschicht v/erden dann ebenfalls entfernt, so daß die Scheibe in dem in Fig. 7 dargestellten Zustand verbleibt. Durch die beschriebenen Verfahrensschritte werden in der Oxyd schicht 2'r auf der Seite 11 der Scheibe 10 Kontaktöffnungen 27* 28 gebildet. Form und Größe der Öffnungen 27, 28 ist nicht wesentlich, die öffnungen 27, 28 sollen jedoch ganz innerhalb der Grenzen der mit Phosphor diffundierten η-leitenden Zonen 19 bzw. 21 liegen.
09884/0904
"Die'Scheibe 10 viird nun in einer reduzierenden Atmosphäre, z.B. Wasserstoff oder einer Mischung aus Wasserstoff und einem nichtoxydierenden Gas, wie Argon, Stickstoff und dgl., erhitzt. Mischungen aus Stickstoff mit wenigen Prozent Viasserstoff, wie sie unter der Bezeichnung "Formiergas" bekannt sind, eignen sich gut für diesen Zweck. Ein geeignetes Formiergas besteht beispielsweise aus 90 Volumenprozent Stickstoff und 10 Volumenprozent Wasserstoff. Die Erhitzung wird vorzugsweise "oei Temperaturen zwischen etwa 200 und 700 0C durchgeführt. Bei 700 °C ist eine Srhitzungsdauer von unter 1 Minute ausreichend. Kit abnehmender Temperatur nimmt die Erhitzungsdauer zu. Während dieses Verfahrensschrittes wird eine dünne Oberfläehenzone 30 (Fig. 8) der Scheibe unterhalt der Siliciumoxydschicht 24 n-leitend. Die dünne OberflHehenzone 3- kann als Inversionsschicht bezeichnet -.-.erden, sie ist genügend frei von Haftstellen, um als leidender Kanal verwendet werden zu können, wenn sie auf die beschriebene »-.'eise hergestellt wird. An der Grenze zwischen der die Zone 30 bildenden Inversionsschicht und dem RQSt der Echeipe 10 vrird ein pn-übergang 32 gebildet. Der Widerstand des Kanals 3C beträgt etwa 10 bis 100 0hm.
Der Siliciumkörper 10 wird auf Raumtemperatur abgekühlt und auf den verbliebenen Teil der Oxydschicht 24 und die freigelegten Teile der Scheibe Il wird ein Film 40 (Fig. 9) aus einem gut leitenden Metall niedergeschlagen, was durch irgend ein geeignetes Verfahren geschehen kann.
■-"" BAD 909884/0904
Der Film 40 kann aus Chrom-Gold oder Chrom-Silber bestehen, etwa 3000 bis 6000 8 dick sein und durch Aufdampfen aufgebracht werden. Zuerst wird eine dünne Chromschicht und dann eine Schicht aus Gold oder Silber im Vakuum aufgedampft.
Teile des leitenden Films 40 auf den Zonen I9, 21 und auf einem Teil der Oxydschicht 24 zwischen den Zonen 19, 21 werden nun maskiert, z.B. mittels einer Photoätzschutzschicht/oder einer anderen Ätzschutzschicht, wie Paraffin, Apiezonwachs oder dgl. Die unmaskierten Teile des Filmes 40 v/erden dann weggeätzt und die nichtdargestellte A'tzschutzschicht wird anschließend mittels eines geeigneten organischen Lösungsmittels entfernt. Es verbleibt also ein erster Teil des Metallfilms, der eine Elektrode 4l (Fig. 10) auf der Zone 19 bildet, ein zweiter Teil, der eine Elektrode 4j5 auf der Zone 21 bildet und ein dritter Teil, der eine Elektrode 42 auf der Siliciumoxydschicht 24 bildet. Da es sich bei vorliegenden Beispiel um ein Bauelement mit versetzter Steuerelektrode handelt, bedeckt die Elektrode 42 nur einen Teil des leitenden Kanals 30. ■
Da ein mit dem Abfluß in Reihe geschalteter Widerstand nur die Abflußspannung erhöht, bei der eine Sättigung des Abflußstromes eintritt, während ein Reihenwiderstand mit der Quelle eine unerwünschte Gegenkopplung zur Folge hat, ist die Steuerelektrode 42 vorzugsweise so versetzt, daß sich ihr eines Ende direkt über die als Quelle verwendete
909884/0904
Zone erstreckt und diese etwas überlappt, während das andere Ende über einen Teil des leitenden Kanals reicht, sich jedoch nicht über den ganzen Zwischenraum zwischen Q,uellen- und Abflußzone erstreckt. Die Rückkopplungskapazität des Bauelements wird auf diese Weise herabgesetzt, da das aktive Stück des Kanals zwangsweise mit der oberhalb des Kanals liegenden Steuerelektrode zusammenfällt.
Die Seheibe 10 wird nun für einige Minuten bei einer Temperatur von etwa 200,bis 700 0C erneut in Wasserstoff oder einer wasserstoffhaltigen Atmosphäre, wie Formiergas, erhitzt. Bei diesem Verfahrensschritt erhöht der Wasserstoff nur die Leitfähigkeit des nicht abgedeckten Teiles des Kanals 30. Die Metallelektrode 42 wirkt anscheinend als Maske, die das Eindiffundieren von Viasserstoff verhindert, so daß der von der Elektrode 42 bedeckte Teil dec Kanals durch diesen Verfahrensschritt nicht beeinflußt wird. Die Elektrode 42 soll daher vorzugsweise aus einer dichten Legierung oder dichten Metallen, wie Gold oder Silber, bestehen, die eine Eindiffusion von Wasserstoff zu verhindern vermögen. In Pig. 11 ist der nichtabgedeckte Teil des leitenden Kanals 32, dessen Leitfähigkeit durch den letztgenannten Verfahrensschritt erhöht wurde, mit 33 bezeichnet, er ist der Deutlichkeit halber etwas dicker gezeichnet als der Rest des Kanals 30»-Es sei jedoch darauf hingewiesen, daß sieh der Teil 33 des leitenden Kanals vom Rest des ursprünglichen Kanals.30 in erster Linie nur dadurch unterscheidet, daß er eine höhere LeIt-
909884/0904
BAD ORIGINAL
-1(7-
fähigkeit hat als der unveränderte Rest des Kanals 30.
1 J
■Zur Fertigstellung des Bauelements werden an den Elektroden 4l, l\2, 43 durch Löten, Thermokompression oder dgl. Anschlußdrähte 51, 52 bzw. 53 angebracht. In der Praxis wird man auf einer Halbleiterscheibe 10 eine größere Ansah! von Naueiementen bilden, die nun voneinander getrennt werden können. Die einzelnen Bauelemente werden dann mit nach unten weisender Scheibenseite 12 auf einer metallischen Grundplatte 50 montiert und in ein Gehäuse eingebaut. Strom/Spannungs-Kennlinien eines gemäß der Erfindung hergestellten MOS-Transistors sind in Fig. 14 dargestellt. Der zwischen quelle und Abfluß fließende Strom ist. längs der Ordinate Ln Milliampere in Abhängigkeit von der längs der Abszisse aufgetragenen Spannung zwischen Quelle und Abfluß in Volt für verschiedene, in Volt angegebene V: er te der Spannung zwiseher. Steuerelektrode und Quelle aufgetragen. Dia Lage der der Torspannung Hull entsprechenden Konnlinie kann durch .'-!nderung der bei dem Verfahren angewendeten Temperaturen und Zeiten gesteuert werden. Durch Erhöhung der Dauer der Behandlung in der wasserstoffhaltigen Umgebung wird die Leitfähigkeit des Kanals des Bauelements erhöht und damit auch der Strom, der bei der Vorspannung Null flid3t.
Zum Vergleich sind in Fig. 13 entsprechende Kerjilinien eines vergleichbaren bekannten Bauelementes aufgetragen. Man sieht, daß die in Fig. 1·'!- dargestellten Kennlinien einen schärfer ausgeprägten Knick haben, der außer-
909884/0904
BAD GRfSfMAl
dem bei niedrigeren Abflußspannungswerten liegt als bei den Kennlinien der Fig. 13. Mit einem gemäß der Erfindung hergestellten Bauelement lassen sich dementsprechend größere unverzerrte Ausgangssignale erzeugen.
Die Kennlinien sind bei Fig. 14 außerdem weiter voneinander entfernt als bei Fig. 13, der gemäß der Erfindung hergestellte Transistor hat also eine größere Steilheit als das bekannte Bauelement.
909884/0904 C°pY

Claims (7)

Patentansprüche
1. Verfahren zum Herstellen eines elektrisch leitenden Kanales in einem kristallischen Halbleiterkörper, dadurch gekennzeichnet, daß auf einer Seite (11) des Halbleiterkörpers (10) ein isolierender Überzug (24) gebildet wird, daß auf den Überzug eine Metallelektrode (42) aufgebracht wird, die nur einen Teil der Seite bedeckt und den übrigen Teil freiläßt, und daß der Körper in einer Umgebung erhitzt wird, die die Leitfähigkeit des von der Elektrode (64) nicht bedeckten Teiles der Seite des Halbleiterkörpers zu ändern vermag.
2. Verfahren nach Anspruch 1, dadurch gekennze ichnet, daß der Körper mit der Isolierschicht in einer Umgebung erhitzt wird, die die Leitfähigkeit eines Oberflächenteiles derart zu ändern vermag, daß in dem Körper unter der Schicht ein leitender Kanal (JO) gebildet wird, bevor die Metallelektrode (42) auf die Schicht (24) aufgebracht wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei der Herstellung der Isolierschicht die Bildung einer Inversionsschicht auf der Oberfläche des Körpers verhindert wird.
909884/0904
4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Scheibe in Wasserstoff oder einer Mischung aus Wasserstoff mit nichtoxydierenden Gasen derart erhitzt wird, daß in der Scheibe unterhalb der vorzugsweise aus Siliciumoxyd bestehenden Isolierschicht ein dünner leitfähiger Kanal unmittelbar angrenzend an die genannte Seite der Scheibe gebildet
5. Verfahren nach Anspruch 1, gekennzeichnet durch die folgenden weiteren Verfahrensschritte: Herstellen einer kristallischen Halbleiterscheibe (10') hohen spezifischen Widerstandes mit zwei gegenüberliegen- - den Hauptseiten (11, 12), Niederschlagen einer isolierenden Abdeckschicht (l4) auf mindestens einer Seite (ll), Entfernen bestimmter Teile der Schicht und Freilegen zweier beabstandeter Bereiche (17, l8) der Seite (ll), Bildung zweier beabstandeter Zonen (19.» 21) niedrigen spezifischen Widerstandes in der Scheibe unmittelbar angrenzend an die zwei freigelegten Bereiche (17, 18), Behandeln der Scheibe in einer Umgebung, die die Leitfähigkeit der Scheibe an der einen Seite (ll) unterhalb der Schicht (l4) zu beeinflussen vermag, Aufbringen von jeweils einer leitenden Elektrode (4l, 4^) auf den freigelegten Bereichen, Aufbringen einer dritten leitenden Elektrode (42) auf der isolierenden Schicht (24), die nur einen Teil des Zv.'ischenraumes zwischen den beiden Zonen (19, 21). niedrigen spezifischen Widerstandes derart bedeckt, daß ein Ende der dritten Elektrode (42) näher an
909884/0904
dem einen Bereich (19) ist als das andere Ende dieser Elektrode an dem anderen Bereich (21)', und Behandeln der Scheibe in einer Umgebung, die die Leitfähigkeit nur des Teiles unterhalb der Schicht (24) zu ändern-vermag.
6. Verfahren nach Anspruch 5* dadurch gekennzeichnet, daß die Leitfähigkeit nur unterhalb derjenigen Teile der Schicht geändert v;:rd, die nicht von den Elektroden bedeckt ist.
7. Verfahren nach Anspruch 1 zur Herstellung eines Feldeffekttransistors mit einem Halbleiterkörper, der einen leitenden Kanal enthält, der zwischen zwei im Betrieb als Quelle und Abfluß geschalteten Elektroden verlauft und mit einer Isolierschicht auf einem Teil des Körpas, dadurch gekennae ichnet, da.3 ein metallischer Überzug nur auf Teilen der Isolierschicht aufgebracht vrird, so da.0 Bereiche dieser Schicht, die einen Teil der Seite bedecken, freibleicen und da3 der Körper in einer Umgebung erhitzt wird, die die Leitfähigkeit des Teiles der Seite zu ändern vermag, um den leitenden Kanal zu bilden.
909884/09(H
DE19661564528 1965-05-28 1966-05-26 Verfahren zum Herstellen eines elektrisch leitenden Kanals in einem kristallinen Halbleiterkoerper Pending DE1564528A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US459709A US3411199A (en) 1965-05-28 1965-05-28 Semiconductor device fabrication

Publications (1)

Publication Number Publication Date
DE1564528A1 true DE1564528A1 (de) 1970-01-22

Family

ID=23825857

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19661564528 Pending DE1564528A1 (de) 1965-05-28 1966-05-26 Verfahren zum Herstellen eines elektrisch leitenden Kanals in einem kristallinen Halbleiterkoerper

Country Status (5)

Country Link
US (1) US3411199A (de)
DE (1) DE1564528A1 (de)
ES (1) ES327183A1 (de)
GB (1) GB1145879A (de)
NL (1) NL140363B (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3534235A (en) * 1967-04-17 1970-10-13 Hughes Aircraft Co Igfet with offset gate and biconductivity channel region
US3590477A (en) * 1968-12-19 1971-07-06 Ibm Method for fabricating insulated-gate field effect transistors having controlled operating characeristics
US3636617A (en) * 1970-03-23 1972-01-25 Monsanto Co Method for fabricating monolithic light-emitting semiconductor diodes and arrays thereof
FR2123179B1 (de) * 1971-01-28 1974-02-15 Commissariat Energie Atomique
US3807039A (en) * 1971-04-05 1974-04-30 Rca Corp Method for making a radio frequency transistor structure
US4575746A (en) * 1983-11-28 1986-03-11 Rca Corporation Crossunders for high density SOS integrated circuits
GB8400336D0 (en) * 1984-01-06 1984-02-08 Texas Instruments Ltd Field effect transistors
US7750654B2 (en) * 2002-09-02 2010-07-06 Octec Inc. Probe method, prober, and electrode reducing/plasma-etching processing mechanism

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL265382A (de) * 1960-03-08
US3183129A (en) * 1960-10-14 1965-05-11 Fairchild Camera Instr Co Method of forming a semiconductor
US3193418A (en) * 1960-10-27 1965-07-06 Fairchild Camera Instr Co Semiconductor device fabrication
US3203840A (en) * 1961-12-14 1965-08-31 Texas Insutruments Inc Diffusion method
NL297002A (de) * 1962-08-23 1900-01-01

Also Published As

Publication number Publication date
US3411199A (en) 1968-11-19
NL140363B (nl) 1973-11-15
ES327183A1 (es) 1967-03-16
NL6607399A (de) 1966-11-29
GB1145879A (en) 1969-03-19

Similar Documents

Publication Publication Date Title
DE3011982C2 (de)
EP0034729A2 (de) Verfahren zur Herstellung einer GaAs-Halbleiteranordnung
DE2732184A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE1903961A1 (de) Integrierte Halbleiteranordnung
DE3601326A1 (de) Halbleiter, insbesondere hochspannungs-mos-feldeffekt-halbleiter
DE2631873A1 (de) Halbleiterbauelement mit einem schottky-kontakt mit kleinem serienwiderstand und verfahren zu seiner herstellung
DE1809115A1 (de) Verfahren zur Herstellung von mehrere Schichten umfassenden Leitungsverbindungen fuer Halbleiteranordnungen
EP0005185B1 (de) Verfahren zum gleichzeitigen Herstellen von Schottky-Sperrschichtdioden und ohmschen Kontakten nach dotierten Halbleiterzonen
DE1959895A1 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE1803024C3 (de) Verfahren zum Herstellen von Feldeffekttransistorbauelementen
DE3038773C2 (de) Verfahren zur Herstellung einer integrierten Halbleiterschaltungsanordnung mit MOS-Transistoren und mit spannungsunabhängigen Kondensatoren
DE2911484C2 (de) Metall-Isolator-Halbleiterbauelement
DE2128884A1 (de) Verfahren zum Herstellen von Halbleiterbauteilen
CH495633A (de) Halbleiteranordnung
DE68918158T2 (de) Diamanttransistor und Verfahren zu seiner Herstellung.
DE2160462A1 (de) Halbleiteranordnung und verfahren zur herstellung dieser halbleiteranordnung.
DE2207264A1 (de) Halbleiterschaltung mit drei Anschlußebenen und Verfahren zu ihrer Herstellung.
DE1464395C3 (de) Feldeffekt-Transistor
DE2230171A1 (de) Verfahren zum herstellen von streifenleitern fuer halbleiterbauteile
DE1514359B1 (de) Feldeffekt-Halbleiterbauelement und Verfahren zu seiner Herstellung
DE1564528A1 (de) Verfahren zum Herstellen eines elektrisch leitenden Kanals in einem kristallinen Halbleiterkoerper
DE1614233A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung und nach diesem Verfahren hergestellte Halbleitervorrichtung
DE1489250A1 (de) Halbleitereinrichtung und Verfahren zu ihrer Herstellung
DE3226097C2 (de)
DE2111633A1 (de) Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors

Legal Events

Date Code Title Description
SH Request for examination between 03.10.1968 and 22.04.1971