DE1439417B2 - Verfahren zum herstellen einer halbleiteranordnung - Google Patents
Verfahren zum herstellen einer halbleiteranordnungInfo
- Publication number
- DE1439417B2 DE1439417B2 DE1964S0092168 DES0092168A DE1439417B2 DE 1439417 B2 DE1439417 B2 DE 1439417B2 DE 1964S0092168 DE1964S0092168 DE 1964S0092168 DE S0092168 A DES0092168 A DE S0092168A DE 1439417 B2 DE1439417 B2 DE 1439417B2
- Authority
- DE
- Germany
- Prior art keywords
- mesa
- junction
- semiconductor crystal
- semiconductor
- flat
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 48
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000013078 crystal Substances 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 24
- 239000002019 doping agent Substances 0.000 claims description 11
- 229910052809 inorganic oxide Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 39
- 238000009792 diffusion process Methods 0.000 description 15
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000012190 activator Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/043—Dual dielectric
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/049—Equivalence and options
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/085—Isolated-integrated
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/145—Shaped junctions
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/912—Displacing pn junction
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/914—Doping
- Y10S438/92—Controlling diffusion profile by oxidation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Description
Die Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleiteranordnung, deren Halbleiterkristall
an einer Seite mit einer Mesa versehen wird, bei welchem ferner durch Eindiffundieren von einem
einen ersten Leitungstyp im Halbleiterkristall erzeugenden Dotierungsstoff in den den entgegengesetzten
Leitungstyp zum ersten Leitungstyp aufweisenden Halbleiterkristall an dem dem ebenen Plateau der
Mesa entsprechenden Teil der Oberfläche des Halbleiterkristalls ein ebener pn-Ubergang erzeugt und
dieser durch eine die Böschung der Mesa abdeckende elektrische Isolierschicht aus einem anorganischen
Oxyd geschützt wird.
Ein solches Verfahren ist in der US-PS 3 040218 bzw. in der FR-PS 1347043 beschrieben. Es besteht
im wesentlichen darin, daß man eine Oberflächenseite eines scheibenförmigen p- oder η-leitenden Siliciumöder
Germaniumeinkristalls in erhitztem Zustand der Wirkung eines den entgegengesetzten Leitungstyp
hervorrufenden Überzugs oder Gases aussetzt, so daß dotierende Atome mit zu der betreffenden Oberfläche
paralleler Front in den Halbleiter eindiffundieren und einen zu dieser Oberfläche parallelen pn-Ubergang
erzeugen. Dann wird an der betreffenden Oberfläche ein inselförmiger Bereich mit einer Ätzmaske abgedeckt,
so daß mit Hilfe eines entsprechenden Ätzmittels eine Insel der ursprünglichen Oberfläche des
Halbleiterkristalls verbleibt, während mindestens die Umgebung dieser Insel bis auf ein unterhalb des pn-Ubergangs
liegendes Niveau abgeätzt wird. Diese Insel wird üblicherweise als Mesa bezeichnet, weil ihre
ίο Gestalt mit der eines Tafelberges vergleichbar ist. Sie
ist quer durch den an der Böschung des Tafelberges überall die Halbleiteroberfläche erreichenden und
parallel zu seinem Plateau verlaufenden pn-Übergang durchzogen.
Dieser sogenannten Mesatechnik gegenüber ist die Planartechnik zu stellen. Bei dieser wird zunächst die
Oberfläche des Halbleiterkristalls vom einen Leitungstyp mit einer Schicht aus SiO2 od. dgl. versehen,
in welcher ein oder mehrere zur Halbleiteroberfläche durchgehende Fenster eingeätzt werden. Da die
SiO2-Schicht als Diffusionsmaske gegenüber den meisten
Dotierungsstoffen wirksam ist, beschränkt sich der durch Einwirken von aus der Gasphase dargebotenem
Dotierungsstoff auf die erhitzte Anordnung er- ("
folgende Vorgang der Erzeugung eines pn-Übergangs ^ lediglich auf die in den Fenstern der Diffusionsmaske
freiliegenden Stellen der Halbleiteroberfläche. Jedoch ist dazu zu bemerken, daß der Dotierungsstoff auch
etwas unter den Rand der SiO2-Schicht am Diffu-
sionsfenster diffundiert, so daß der pn-Übergang längs
seines Gesamtverlaufes nur an von der SiO2-D iffusionsmaske
abgedeckten Stellen des Halbleiterkristalls mündet. Diesen Sachverhalt macht man sich zunutze,
indem man die Diffusionsmaske als Passivierungsschicht an der Oberfläche der fertigen Halbleiteranordnung
läßt.
Bei dem in der US-PS 3040218 und der FR-PS 1347043 beschriebenen Verfahren zum Herstellen
von Mesatransistoren und Mesadioden wird nun ebenfalls eine Schutzschicht aus SiO2 vorgesehen, die
nach der Erzeugung der Mesa auf die Halbleiteroberfläche unter Erhitzung und gleichzeitiger Einwirkung
entsprechender Substanzen erzeugt wird.
Wie nun erkannt wurde, haben sowohl die nach der üblichen Mesatechnik als auch die nach der Planartechnik
erzeugten Halbleiterbauelemente Nachteile, ν Bei den nach der Planartechnik hergestellten pn-Ubergängen
hat man zwar eine gute Passivierung, die für definierte gute, elektrische Eigenschaften des pn-
Übergangs - einschließlich einer guten Sperrspannung — sorgt. Jedoch läßt sich andererseits feststellen, daß
die schwachen Stellen der auf Grund der Planartechnik entstandenen pn-Übergänge an der unvermeidlichen
Krümmung am Rande dieser pn-Übergänge Hegen. Die durch das oenzftächige Eindiffundieren bei
der üblichen Mesatechnik entstandenen pn-Übergänge haben hingegen keine Krümmung. Sie münden
jedoch während einer Phase ihrer Herstellung - und zwar unmittelbar nach der Mesaätzung — an eine ungeschützte
Halbleiteroberfläche, was sich auch beim nachträglichen Aufbringen einer Schutzschicht aus
SiO2 noch bei der fertigen Anordnung hinsichtlich des Sperrstromes nachteilig bemerkbar macht. So haben
sowohl die nach der bekannten Mesatechnik als auch die nach der Planartechnik hergestellten Halbleiterbauelemente
trotz aller Vorzüge noch eine Möglichkeit der Verbesserung und zwar nicht zuletzt auch im
Hinblick auf die Sperrfestigkeit des maßgebenden
pn-Ubergangs. Hier greift die vorliegende Erfindung ein.
Deshalb wird erfindungsgemäß bei dem eingangs definierten Verfahren vorgeschlagen, daß zunächst
die Mesa und erst dann der ebene pn-Übergang in dieser erzeugt wird und daß die Erzeugung der Oxydschicht
an der Böschung der Mesa vor der Erzeugung des ebenen pn-Übergangs oder gleichzeitig mit dieser
erfolgt.
Dadurch wird sichergestellt, daß der entstehende pn-Übergang stets nur an eine Halbleiteroberfläche
mündet, die von einer isolierenden Oxydschicht, insbesondere SiO,-Schicht, abgedeckt ist, während zugleich
der pn-übergang keine Krümmung erhält. Somit ist das Optimum bezüglich Spannungsfestigkeit
erreicht. Weiterhin sind Extraktionseffekte an oberflächennaher Dotierung, wie sie beim nachträglichen
Aufbringen einer Oxydschicht durchaus vorkommen, nicht imstande, die einmal eingestellten Eigenschaften
des pn-Überganges störend zu beeinflussen.
Das Verfahren gemäß der Erfindung wird an Hand
der Fig. 1 näher erläutert, während die Fig. 2 ein Beispiel für eine auf Grund des Verfahrens gemäß
^ i der Erfindung entstandene Halbleiteranordnung dar-
^ stellt.
Bei den beiden Varianten des Verfahrens wird die Mesa und die ihre Böschung bedeckende Oxydschicht
stets vor der Einstellung der endgültigen Lage des pn-Überganges und damit vor dem Erreichen seiner
endgültigen elektrischen Eigenschaften erzeugt, so daß die Halbleiteroberfläche am Ort des pn-Übergangs
stets bereits mit der Oxydschicht abgedeckt ist, bevor der pn-Übergang an diese Stelle gelangt. Dies
wird nun an Hand der Fig. 1 näher beschrieben.
Ausgangspunkt ist ein, z. B. η-leitender scheibenförmiger Halbleiterkristall 1, insbesondere aus Silicium
oder Germanium. Dieser wird bei der ersten Variante des Verfahrens an einer Oberflächenseite mit
einer Mesa 2 versehen, wie dies aus dem Teil A der Fig. 1 ersichtlich ist. Dabei sind zwei Möglichkeiten
angedeutet. Bei der links dargestellten Möglichkeit ist die betreffende Oberflächenseite des Halbleiterkristalls
1 außerhalb der Mesa 2 überall durch Ätzen abgetragen worden, so daß die Dicke des Halbleiterkristalls
1 überall außer am Ort der Mesa 2 reduziert ist. .φ Bei der in der rechten Hälfte der Fig. IA gezeigten
Möglichkeit ist die Mesa 2 lediglich von einer ring- und grabenförmigen Vertiefung 3 von der umgebenden
Halbleiteroberfläche abgehoben.
Der folgende, unter B dargestellte Schritt der zu beschreibenden Variante des erfindungsgemäßen
Verfahrens besteht in der Erzeugung der Oxydschutzschicht 4. Dies muß mindestens an den Flanken der
Mesa geschehen, um zu gewährleisten, daß die Stellen, an denen der zu erzeugende pn-Übergang an die
Halbleiteroberfläche gelangt, bereits von der Oxydschicht 4 abgedeckt sind und die gute Passivierung der
nach der Planartechnik hergestellten pn-Ubergänge erreicht ist. Dabei soll sich die Oxydschicht 4 über die
Böschung der Mesa 2 mindestens so weit erstrecken, daß die nach Erzeugung des pn-Ubergangs beim Anlegen
der Betriebsspannung an diesem sich ausbildende Raumladungszone noch abgedeckt ist. Vorzugsweise
wird jedoch die Oxydschicht 4 die ganze Oberfläche des Halbleiterkörpers 1, zumindest aber
die Oberfläche der Mesa ganz bedecken. Schließlich , wird die Oxydschicht vom ebenen Plateau der Mesa
wieder entfernt. Dies kann durch mechanisches Polieren oder chemisches Ätzen, verbunden mit geeigneter
Abdecktechnik, geschehen. Der erreichte Zustand ist in Fig. IB gezeigt.
Darauf folgend wird der ebene pn-Ubergang 6 in der von der Oxydschicht 4 umgebenen Mesa 2 durch
Eindiffundieren von Dotierungsstoffen von dem Plateau der Mesa 2 aus in Richtung auf das Innere des
Halbleiterkristalls 1 gebildet. Es entsteht dann der in Fig. IC dargestellte Zustand. Das Eindiffundieren
kann in zwei Phasen, nämlich einer Belegungsphase und einer Diffusionsphase geschehen. Bei der Belegungsphase
wird zunächst auf dem Plateau der Mesa 2 eine den einzudiffundierenden Aktivator in hoher
Konzentration enthaltende Depqtschicht 5 (die gegebenenfalls bereits eine p+-Zone sein kann) erzeugt,
wie dies in Fig. ID gezeigt ist. Dann wird (gegebenenfalls bei Abwesenheit einer weiteren Dotierungsstoffzufuhr)
die Anordnung während der eigentlichen Diffusionsphase getempert, so daß sich der pn-Übergang
6 seiner endgültigen Lage entgegen tiefer in die Mesa hinein unter Beibehaltung seines zum Plateau
der Mesa parallelen Verlaufs verschiebt, so daß wiederum der in Fig. IC dargestellte Endzustand erreicht
wird.
Bei geeigneten Bedingungen entsteht, wie von der Planartechnik her bekannt, an der Diffusionsstelle
während des Diffusionsvorganges bereits eine neue Oxydschicht, so daß das vorher von dem Oxyd 4 eigens
befreite Plateau der Mesa sich erneut mit einer dünnen Oxydschicht überzogen hat, die dann gegebenenfalls
in einem weiteren Arbeitsgang verstärkt werden kann. Diese Oxydschicht 7 wird dann, wie in
Fig. IE gezeigt, mit zur Halbleiteroberfläche durchgehenden
Fenstern versehen, durch welche weitere Dotierung, insbesondere zur Erzeugung weiterer pn-Übergänge,
in die Mesa 2 eingebracht oder in weichen die Halbleiteroberfläche am Plateau der Mesa kontaktierende
Metallkontakte angebracht werden können.
Das Verfahren kann beispielsweise verwendet werden, um den aus Fig. IE ersichtlichen Mesatransistor
herzustellen, wobei die Kollektorzone durch den Rest des ursprünglichen Halbleiterkristalls 1 gegeben ist,
während die Basiszone 8 und der Basiskollektor-pn-Übergang
6 unmittelbar auf Grund des erfindungsgemäßen Verfahrens entstanden sind. Sie entsprechen
den auf Fig. IC ersichtlichen Teilen 6 und 8. Da die Sperrspannung des Emitter-pn-Übergangs eines
Transistors bei weitem nicht so kritisch wie die des Kollektorübergangs ist, genügt es, wenn der Emitter-Basis-pn-Übergang,
also die Emitterzone 9 in konventioneller Weise, also z. B. durch die übliche Planartechnik,
hergestellt wird. Zu diesem Zweck muß eine das Plateau der Mesa 2 bedeckende Oxydschicht
erzeugt und zu einer Diffusionsmaske umgeformt werden. Eine Emitterelektrode 10, eine Basiselektrode
11 und eine Kollektorelektrode 12 vervollständigen schließlich den Transistor.
Bei der zweiten Variante des Verfahrens wird zuerst an der Oberfläche des Halbleiterkristalls 1 eine
den zum Leitungstyp des Halbleiterkristalls 1 entgegengesetzten Leitungstyp erzeugenden Dotierungsstoff in sehr hoher Konzentration enthaltende Depotschicht
5 erzeugt und dann die Mesa geätzt (Fig. 1 F). Bei der Erzeugung der Mesa 2 ist darauf zu achten,
daß die Depotschicht 5 an ihrem Plateau erhalten bleibt (Fig. IG). Schließlich wird die Oxydschicht 4
aufgebracht und dann - insbesondere auch ohne vor-
herige Entfernung der Oxydschicht 4 von dem Plateau der Mesa 2 - der Dotierungsstoff aus der Depotschicht
5 unter Entstehung der Basiszone 8 des zu erzeugenden Transistors tiefer in die Mesa 2 so lange
eindiffundiert, bis der pn-Übergang 6 zwischen der Zone 8 und dem ursprünglichen Material des Halbleiterkristalls
1 seine endgültige Lage erreicht hat. Der erreichte Zustand ist in Fig. IH gezeigt, die praktisch
dem Zustand gemäß Fig. IC mit dem einen Unterschied entspricht, daß auf dem Plateau der Mesa 2
statt keinem oder sekundärem Oxyd das primäre Oxyd vorhanden ist. Hinsichtlich des Übergangs des
in F i g. IH gezeigten Zustandes zu dem fertigen Transistor
gemäß Fig. IE gilt dasselbe wie für den Übergang von Fig. IC zu IE.
Schließlich kann man bei der soeben beschriebenen Variante des Verfahrens die Verhältnisse beim Aufbringen
der Oxydschicht 4, also bei der Herstellung des Zustandes gemäß Fig. IH, derart wählen, daß
gleichzeitig der Dotierungsstoff aus dem Depot 5 in die Mesa 2 eindiffundiert und der pn-Übergang 6 bereits
während des Hersteilens der Oxydschicht 4 seine endgültige Lage in der Mesa erreicht. Diese Variante
des Verfahrens hat zwar grundsätzliche Einschränkungen bezüglich der Eindringtiefe des pn-Überganges
6; sie ist jedoch mit dem geringsten Aufwand realisierbar.
Ersichtlich ist das Ausmaß der Verschiebung des pn-Ubergangs in der Mesa 2 durch die Diffusionszeit
und durch die Diffusionsgeschwindigkeit, also durch die Difiusionstemperatur festgelegt, so daß eine kurz
bemessene Erzeugungszeit für die Oxydschicht 4 und/oder eine niedrige Erzeugungstemperatur derselben
keinen merklichen Einfluß auf die Lage des pn-Übergangs haben wird.
In Fig. 2 ist eine auf Grund des erfindungsgemäßen Verfahrens zu erhaltende Mesadiode im Schnitt dargestellt.
Ihr Halbleiterkristall 1 besteht beispielsweise aus mit Sb dotiertem η-leitenden Silicium, an welchem
eine Mesa 2 mit einer durch Eindiffundieren von Bor erzeugten p-leitenden Zone 8 und eine die Oberfläche
der Mesa 2 bedeckenden SiO2-Schicht 4 und zwei
Elektroden 13 und 14 zur Kontaktierung der Zonen 8 und 1 erzeugt sind. Der Halbleiterkristall 1 kann z. B.
quadratisch mit einer Seitenlänge von 700 μηι, einer
Mesa mit einer Höhe von 35 /xm und einem Durchmesser von 200 μηι ausgebildet sein, während die
Stärke der SiO2-Schicht 4 0,5 μηι, die Dotierungskonzentration
in der η-leitenden Zone 1 etwa 5 ■ 1014 cm"3 und die der p-leitenden Zone 8 etwa 1019 cm"3
beträgt. Die Durchbruchsspannung der Diode beträgt etwa 400 V, während sie bei einem unter analogen
Bedingungen aber nach der üblichen Planartechnik hergestellten pn-Ubergang nur etwa 200 V
ist.
Bei der Herstellung eines Transistors können unter Zugrundelegung der aus Fig. IE ersichtlichen Struktür
z. B. folgende Abmessungen beachtet werden: Seitenlänge des quadratischen Siliciumkristalls 1 etwa
700 μπι, Länge der Mesa 2 300 μΐη, Breite der Mesa
220 μπι, Höhe der Mesa 20 μηι, Eindringtiefe für den
Kollektor-Basis-pn-Ubergang 6 3 μηι, für den Emit-
ter-Basis-pn-Übergang (also für die Emitterzone 9) 2 μηι. Die Dotierungskonzentration des Halbleiterkristalls
1 und damit der Kollektorzone beträgt 1015 cm"3 Donatoratome (etwa 5 Ohm/cm), in der Basiszone
8 1018 cm"3 Akzeptoratome und in der Emitter-
zone 1021 cm"3 Donatoratome. Die Oxydschicht 4
weist auf dem Plateau der Mesa 2 eine U-förmige Ausnehmung auf, innerhalb der die Oberfläche der
Basiszone 8 abseits von den pn-Übergängen freigelegt und eine U-förmige Basiselektrode 11 in die Basiszone
8 einlegiert ist. Diese besteht beispielsweise aus Aluminium. Der U-förmige Basiskontakt 11 umschließt
die streifenförmige, ebenfalls aus Al bestehende Emitterelektrode 10 ebenso wie den Basis-Emitter-pn-Übergang,
der im übrigen von der Oxydschicht 4 bzw. 7 abgedeckt ist.
Die Erzeugung der Oxydschicht 4, insbesondere SiO2-Schicht, kann, wie bereits angedeutet, in verschiedener
Weise erfolgen. Beispielsweise kann die den pn-Übergang 6 schützende Oxydschicht 4 durch
Aufdampfen auf die Flanken der Mesa 2 aufgebracht werden. Eine andere Möglichkeit besteht in der
Oxydation des aus Silicium bestehenden Halbleitermaterials an der Oberfläche der Mesa, ζ. Β. auch
durch anodische Oxydation. Schließlich kann die Oxydschicht 4 auch durch Pyrolyse erzeugt werden.
Weiterhin empfiehlt es sich bei der Durchführung des Verfahrens, daß von den beiden an den ebenen
pn-Ubergang 6 angrenzenden Zonen unterschiedlichen Leitungstyps diejenige höher dotiert wird, die
auf der dem Plateau der Mesa zugekehrten Seite des ebenen pn-Übergangs liegt.
Bei allen auf Grund des erfindungsgemäßen Verfahrens entstandenen Halbleitervorrichtungen resultiert
eine höhere Sperrspannung der pn-Ubergänge im Vergleich zu einer nach der üblichen Planartechnik
oder Mesatechnik hergestellten, aber im übrigen gleichen Halbleitervorrichtung. Dies ist einmal auf die
Tatsache zurückzuführen, daß ähnlich wie bei der Planartechnik der pn-Übergang unter eine bereits vorhandene
schützende Oxydschicht geschoben wird, während andererseits die Randkrümmungen der nach
der Planartechnik entstandenen pn-Übergänge vermieden sind.
Hierzu 1 Blatt Zeichnungen
Claims (3)
1. Verfahren zum Herstellen einer Halbleiteranordnung, deren Halbleiterkristall an einer Seite
mit einer Mesa versehen wird, bei welchem ferner durch Eindiffundieren von einem einen ersten
Leitungstyp im Halbleiterkristall erzeugenden Dotierungsstoff in den den entgegengesetzten
Leitungstyp zum ersten Leitungstyp aufweisenden Halbleiterkristall an dem dem ebenen Plateau der
Mesa entsprechenden Teil der Oberfläche des Halbleiterkristalls ein ebener pn-Ubergang erzeugt
und dieser durch eine die Böschung der Mesa abdeckende elektrische Isolierschicht aus
einem anorganischen Oxyd geschützt wird, dadurch ge kennzeich net, daß zunächst die Mesa
und erst dann der ebene pn-Übergang in dieser erzeugt wird und daß die Erzeugung der Oxydschicht
an der Böschung der Mesa vor der Erzeugung des ebenen pn-Ubergangs oder gleichzeitig
mit dieser erfolgt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß an einer Flachseite eines dotierten
scheibenförmigen Halbleiterkristalls eine wesentlich höher als der Halbleiterkristall dotierte
Schicht mit einem dem Leitfähigkeitstyp des Halbleiterkristalls entgegengesetzten Leitfähigkeitstyp
erzeugt, danach an dieser Flachseite des Kristalls durch Abtragen die Mesa gebildet und
danach zur Bildung des ebenen pn-Übergangs die Dotierungsstoffe der hochdotierten Schicht vom
Plateau der Mesa aus in das Innere der mindestens an ihrer Böschung mit Oxyd bedeckten Mesa bis
zur endgültigen Lage des pn-Übergangs eindiffundiert werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die auf der dem Plateau der
Mesa zugewandten Seite des pn-Übergangs liegende Zone höher als die an der anderen Seite
des pn-Übergangs liegende Zone dotiert wird.
Priority Applications (10)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1964S0092168 DE1439417B2 (de) | 1964-07-21 | 1964-07-21 | Verfahren zum herstellen einer halbleiteranordnung |
NL6508744A NL6508744A (de) | 1964-07-21 | 1965-07-07 | |
US471831A US3463681A (en) | 1964-07-21 | 1965-07-14 | Coated mesa transistor structures for improved voltage characteristics |
SE9508/65A SE312178B (de) | 1964-07-21 | 1965-07-19 | |
BE667183A BE667183A (de) | 1964-07-21 | 1965-07-20 | |
FI1736/65A FI44431B (de) | 1964-07-21 | 1965-07-20 | |
AT668065A AT260308B (de) | 1964-07-21 | 1965-07-20 | Verfahren zur Herstellung einer Halbleiteranordnung mit einer Mesa |
GB30765/65A GB1110321A (en) | 1964-07-21 | 1965-07-20 | Improvements in or relating to semiconductor devices |
FR25269A FR1450846A (fr) | 1964-07-21 | 1965-07-20 | Composant à semi-conducteurs et son procédé de fabrication |
CH1021765A CH450554A (de) | 1964-07-21 | 1965-07-21 | Verfahren zur Herstellung einer Halbleiteranordnung mit einer Mesa |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1964S0092168 DE1439417B2 (de) | 1964-07-21 | 1964-07-21 | Verfahren zum herstellen einer halbleiteranordnung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE1439417A1 DE1439417A1 (de) | 1969-03-06 |
DE1439417B2 true DE1439417B2 (de) | 1976-09-23 |
Family
ID=7517035
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1964S0092168 Granted DE1439417B2 (de) | 1964-07-21 | 1964-07-21 | Verfahren zum herstellen einer halbleiteranordnung |
Country Status (9)
Country | Link |
---|---|
US (1) | US3463681A (de) |
AT (1) | AT260308B (de) |
BE (1) | BE667183A (de) |
CH (1) | CH450554A (de) |
DE (1) | DE1439417B2 (de) |
FI (1) | FI44431B (de) |
GB (1) | GB1110321A (de) |
NL (1) | NL6508744A (de) |
SE (1) | SE312178B (de) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3460009A (en) * | 1967-12-29 | 1969-08-05 | Westinghouse Electric Corp | Constant gain power transistor |
US3912556A (en) * | 1971-10-27 | 1975-10-14 | Motorola Inc | Method of fabricating a scannable light emitting diode array |
NL185484C (nl) * | 1975-04-28 | 1990-04-17 | Philips Nv | Halfgeleiderinrichting met een halfgeleiderlichaam bevattende tenminste een transistor. |
JPS5346285A (en) * | 1976-10-08 | 1978-04-25 | Hitachi Ltd | Mesa type high breakdown voltage semiconductor device |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2890395A (en) * | 1957-10-31 | 1959-06-09 | Jay W Lathrop | Semiconductor construction |
US2899344A (en) * | 1958-04-30 | 1959-08-11 | Rinse in | |
US2930722A (en) * | 1959-02-03 | 1960-03-29 | Bell Telephone Labor Inc | Method of treating silicon |
US3040218A (en) * | 1959-03-10 | 1962-06-19 | Hoffman Electronics Corp | Constant current devices |
US3189799A (en) * | 1961-06-14 | 1965-06-15 | Microwave Ass | Semiconductor devices and method of fabricating them |
US3093507A (en) * | 1961-10-06 | 1963-06-11 | Bell Telephone Labor Inc | Process for coating with silicon dioxide |
US3241010A (en) * | 1962-03-23 | 1966-03-15 | Texas Instruments Inc | Semiconductor junction passivation |
US3294600A (en) * | 1962-11-26 | 1966-12-27 | Nippon Electric Co | Method of manufacture of semiconductor elements |
-
1964
- 1964-07-21 DE DE1964S0092168 patent/DE1439417B2/de active Granted
-
1965
- 1965-07-07 NL NL6508744A patent/NL6508744A/xx unknown
- 1965-07-14 US US471831A patent/US3463681A/en not_active Expired - Lifetime
- 1965-07-19 SE SE9508/65A patent/SE312178B/xx unknown
- 1965-07-20 FI FI1736/65A patent/FI44431B/fi active
- 1965-07-20 AT AT668065A patent/AT260308B/de active
- 1965-07-20 GB GB30765/65A patent/GB1110321A/en not_active Expired
- 1965-07-20 BE BE667183A patent/BE667183A/xx unknown
- 1965-07-21 CH CH1021765A patent/CH450554A/de unknown
Also Published As
Publication number | Publication date |
---|---|
BE667183A (de) | 1966-01-20 |
NL6508744A (de) | 1966-01-24 |
CH450554A (de) | 1968-01-31 |
SE312178B (de) | 1969-07-07 |
AT260308B (de) | 1968-02-26 |
DE1439417A1 (de) | 1969-03-06 |
US3463681A (en) | 1969-08-26 |
GB1110321A (en) | 1968-04-18 |
FI44431B (de) | 1971-08-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE1614283C3 (de) | Verfahren zum Herstellen einer Halbleiteranordnung | |
DE2055162A1 (de) | Verfahren zur Isolationsbereichbil dung im Halbleitersubstrat einer monohthi sehen Halbleitervorrichtung | |
DE1282196B (de) | Halbleiterbauelement mit einer Schutzvorrichtung fuer seine pn-UEbergaenge | |
DE2655341A1 (de) | Halbleiteranordnung mit passivierter oberflaeche und verfahren zur herstellung dieser anordnung | |
DE2718449A1 (de) | Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte anordnung | |
DE1950069B2 (de) | Verfahren zum Herstellung einer Halbleiteranordnung | |
DE2615438A1 (de) | Verfahren zur herstellung von schaltungskomponenten integrierter schaltungen in einem siliziumsubstrat | |
DE2531003A1 (de) | Verfahren zur ionenimplantation durch eine elektrisch isolierende schicht | |
DE2502547A1 (de) | Halbleiterkoerper mit bipolartransistor und verfahren zu dessen herstellung | |
DE1964979B2 (de) | Halbleiterbauelement mit wenigstens einem lateralen transistor und verfahren zu seiner herstellung | |
DE1564423B2 (de) | Verfahren zum herstellen eines doppeltdiffundierten transistor sowie nach diesem verfahren hergestellter transistor | |
DE1439417B2 (de) | Verfahren zum herstellen einer halbleiteranordnung | |
DE1564940B1 (de) | Verfahren zur Herstellung einer Halb leiteranordnung sowie danach hergestellte Anordnung, insbesondere Transistor | |
DE1439417C3 (de) | Verfahren zum Herstellen einer Halbleiteranordnung | |
DE1170082B (de) | Verfahren zum Herstellen von Halbleiterbauelementen | |
DE2320420A1 (de) | Verfahren zur herstellung eines leitfaehigen verbindungsmusters auf halbleiterschaltungen sowie nach dem verfahren hergestellte anordnungen | |
DE1564406C3 (de) | Verfahren zur Herstellung einer Halbleiteranordnung und danach hergestellte Halbleiteranordnung | |
DE2510951C3 (de) | Verfahren zur Herstellung einer monolithisch integrierten Halbleiterschaltung | |
DE1514656A1 (de) | Verfahren zum Herstellen von Halbleiterkoerpern | |
DE1090330B (de) | Halbleiteranordnung mit einem Halbleiterkoerper mit zwei Zonen entgegengesetzten Leitfaehigkeitstyps und je einer Elektrode an den beiden Zonen | |
DE2846671C2 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung | |
DE1927645B2 (de) | Verfahren zum Herstellen eines MOS-Feldeffekttransistors | |
DE1564427B2 (de) | Verfahren zum herstellen eines doppeldiffusions halbleiter elementes | |
DE2917082C2 (de) | ||
DE2457106A1 (de) | Thyristor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) | ||
E77 | Valid patent as to the heymanns-index 1977 | ||
EHJ | Ceased/non-payment of the annual fee |