DE1293899C2 - Planar- oder Mesatransistor und Verfahren zur Herstellung des Planartransistors - Google Patents

Planar- oder Mesatransistor und Verfahren zur Herstellung des Planartransistors

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DE1293899C2 DE1964T0026788 DET0026788A DE1293899C2 DE 1293899 C2 DE1293899 C2 DE 1293899C2 DE 1964T0026788 DE1964T0026788 DE 1964T0026788 DE T0026788 A DET0026788 A DE T0026788A DE 1293899 C2 DE1293899 C2 DE 1293899C2
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Description

Die Erfindung betrifft einen Planar- oder Mesatransistor mit einer Basiszone, in die eine Emitterzone eingelassen ist, und mit einer Basiselektrode im elektrischen Kontakt mit der Oberfläche der Basiszone, sowie ein Verfahren zur Herstellung des Planartransistors.
Ein derartiger Planar- oder Mesatransistor ist aus der Zeitschrift »Internationale elektronische Rundschau«, Nr. 9, 1963, S. 459 und 460, bekannt. Aus der gleichen Literaturstelle ist es bekannt, Planartransistoren mit Hilfe einer Diffusionstechnik mittels Oxydmasken herzustellen, die man zur Herbeiführung der Planarstruktur benutzt.
In letzter Zeit ist es bekanntlich gelungen, Planartransistoren herzustellen, die auch bei hohen Frequenzen Anwendung finden können. Die bei der Herstellung solcher Planartransistoren auftretenden Schwierigkeiten sollen im folgenden an Hand der F i g. 1 und 2 näher erläutert werden.
Die Fig. 1 zeigt einen Planartransistor mit npn-Schichtenfolge. Als Ausgangsmaterial bei der Herstellung solcher Transistoren dient ein Halbleiterkörper 1 aus η-Silizium. Durch Oxydation in Sauerstoff bei ungefähr 1200° C wird zunächst eine etwa 1 μ dicke Oxydschicht 2 auf der Siliziumoberfläche erzeugt. In diese Schicht wird ein rechteckiges Basisfenster 3 geätzt und bei ungefähr 1200° C beispielsweise Bor aus B2O, in das Basisfenster eindiffundiert. Da das Bor nicht durch die Oxydschicht diffundiert, bildet sich nur im Bereich des Fensters 3 im Halbleiterkörper eine dünne p-Zone als Basiszone 4 aus, welche z. B. 1,5 μ dick ist. Anschließend oder gleichzeitig mit dieser Diffusion wird in O2-Atmosphäre eine weitere Öxydschicht 6 innerhalb des Fensters 3 hergestellt, die so dick ist, daß sie die Siliziumoberfläche gegen eine spätere Phosphordiffusion maskiert. In diese Oxydschicht wird nun das kleinere Emitterdiffusionsfenster 5 eingeätzt, durch das bei ungefähr 1100° C Phospor aus P2O5 in den Halbleiterkörper eindiffundiert wird. Dabei entsteht eine etwa 0,7 μ dicke, sehr stark η-dotierte Emitterzone 7 in der Basiszone 4.
Die Kontaktierung der Basiszone 4 erfolgt dadurch, daß in die sie bedeckende Oxydschicht die beiden Kontaktfenster 8 geätzt werden. Zur Kontaktierung der Emitterzone wird bei sehr hochfrequenten Transistoren mit schmaler Emitterzone und hoher Stromdichte das bereits zur Diffusion der Emitterzone verwendete Emitterfenster 5 als Kontaktfenster verwendet. Die Kontaktierung selbst erfolgt dadurch, daß auf die gesamte Scheibe im Hochvakuum eine dünne Metallschicht, ζ. Β. aus Aluminium, aufgedampft wird, nachdem zuvor durch eine Ätzung etwa gebildetes Oxyd aus dem Emitterfenster entfernt worden ist. Nach dem Aufdampfen der Metallschicht wird die Scheibe mit Photolack beschichtet, und durch eine entsprechende Maske werden diejenigen Stellen belichtet, an denen die Kontaktstreifen vorgesehen sind. Nach dem Entwickeln des Photolackes wird das Aluminium an den nicht belichteten Stellen durch Ätzung entfernt. Auf diese Weise erhält man nach F i g. 2 Metallbeläge als Emitterelektrode 9 und als Basiselektroden 10 zur Kontaktierung der Emitter- und Basiszonen. Die Kontaktierung der Basiszone erfolgt allerdings nicht unmittelbar über dieser Zone, sondern auf der Metallbrücke 11, die über die äußere Oxydschicht geführt und durch Thermokompression mit dem Zuleitungsdraht 12 verschweißt ist. Die Metallbrücke 11 verbindet gleichzeitig auch die beiden Basiskontakte 10 miteinander. Die Kontaktierung der Emitterzone erfolgt in analoger Weise.
Der Nachteil dieser bekannten Planartransistorkonstruktion besteht darin, daß der Abstand 13 zwischen der Emitterzone 7 und der Basiselektrode 10 und damit der Basiswiderstand nicht klein genug gemacht werden können. Erstens läßt sich die erforderliche Trennung zwischen Emitter- und Basiskontakt nur herstellen, wenn der Abstand der Elektroden 9 und 10 größer als 5 μ oder besser größer als 10 μ ist, da kleinere Abstände mit der üblichen Maskentechnik nicht einwandfrei hergestellt werden
is können. Zweitens muß die Emitterelektrode 9 um die Toleranz, die beim Aufbringen der Photomasken auftritt, breiter als das Emitterfenster 5 gemacht werden, wenn die Oberfläche der Emitterzone 7, wie erwünscht, ganz von Metall bedeckt sein soll. Diese
ao beiden Faktoren bestimmen also den Abstand zwischen Emitterzone 7 und Basiselektrode 10. Da jedoch die Basiszone 4 relativ dünn ist und zur Vermeidung eines Basis-Emitterdurchbruches infolge Esaki-Effektes nicht höher als mit etwa 1 · 1019 Stör-
»5 stellen pro Kubikzentimeter dotiert werden darf, ist der äußere Basiswiderstand bei diesen Abmessungen für manche Anwendungszwecke zu hoch.
Zur Herabsetzung des Übergangswiderstandes zwischen einer Halbleiterzone und dem die Zone kontaktierenden Anschlußelement sind nun aus der französischen Patentschrift 1337 348 Halbleiteranordnungen bekanntgeworden, bei denen die zu kontaktierende Kollektorzone an der Oberfläche in den für die Kontaktierung vorgesehenen Bereichen höher dotiert ist als in dem darunterliegenden tieferen Bereich. Aus der deutschen Auslegeschrift 1152 762 ist es bekannt, zur Herstellung eines Transistors für Schalterbetrieb den an die Emitterzone angrenzenden Bereich der Basiszone höher zu dotieren. Durch eine derartige Zonenfolge wird jedoch die Emitter-Basis-Durchbruchsspannung erheblich herabgesetzt, die Rekombinationswahrscheinlichkeit und die Laufzeit der Ladungsträger in der Basiszone erheblich erhöht, wodurch die Grenzfrequenz und die Stromverstärkung des Transistors stark herabgesetzt wird.
Der Erfindung liegt die Aufgabe zugrunde, einen Planar- oder Mesatransistor so auszugestalten, daß er einen geringen Basiswiderstand aufweist, ohne daß dabei gleichzeitig die Grenzfrequenz und die Stromverstärkung des Transistors stark herabgesetzt werden. Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß ein an die Kontaktfläche der Basiselektrode angrenzender Basiszonenteil höher dotiert ist als die restliche Basiszone und sich nahe an die Emitterzone erstreckt, ohne sie zu berühren.
Der Vorteil der oben beschriebenen Transistoren besteht darin, daß der äußere Basiswiderstand nur noch etwa 30 bis 40% des Basiswiderstandes der beschriebenen, bekannten Anordnung beträgt. Dies ist darauf zurückzuführen, daß die höher dotierten Basiszonenteile wesentlich näher an die Emitterzone herangebracht werden können als der Metallbelag der Basiselektrode bei den bekannten Anordnungen, und daß ihr spezifischer Flächenleitwert durch hohe Dotierung und/oder größere Schichtdicke 10 bis lOOmal so groß gemacht werden kann wie der spezifische Flächenleitwert bisher üblicher Basiszonen.
3 4
Es ist, wie bereits erwähnt, bekannt, den äußeren n-Leitungstyp die Diffusionsfenster 16 geätzt. Der
Basiswiderstand durch einen höher dotierten Basis- Abstand der beiden Diffusionsfenster 16 ist etwas
zonenteil auf der Emitterseite zu reduzieren. Die größer als die Breite der späteren Emitterzone. Zur
Anordnung nach der Erfindung unterscheidet sich Herstellung der höher dotierten Basiszonenteile 14,
von diesen bekannten Anordnungen dadurch, daß 5 auf deren Oberfläche später die Basiselektroden auf-
— ganz abgesehen von der unterschiedlichen geo- liegen, wird in die Diffusionsfenster 16 Bor einilif-
metrischen Zonenstruktur — die höher dotierten fundiert. Die Temperatur und die Diffusions;:eit
Basiszonenteile die Emitterzone nicht berühren. Sie werden dabei so gewählt, daß im Halbleiterkörper
können daher sehr hoch dotiert werden, ohne daß etwa 2 bis 3 μ dicke Basiszonenteile 14 mit einem
die Emitter-Basis-Durchbruchsspannung reduziert io spezifischen Flächenwiderstand von ungefähr 1 bis
wird. 5 Ohm/o entstehen. Der spezifische Flächen- oder
Die Teile der Basiszone in der Umgebung der Schichtwiderstand ist definiert als der spezifische
Basiselektroden sind also niederohmiger als die Widerstand des Halbleitermaterials einer bestiium-
eigentliche, wirksame Basiszone. Vorzugsweise wird ten Schicht, dividiert durch die Eindringtiefe des
der niederohmige Teil der Basiszone — bei mehreren 15 pn-Übergangs, der die genannte Schicht begrenzt.
Basiselektroden sind im allgemeinen mehrere solche Im Anschluß an die Herstellung der Basiszoren-
niederohmige Teile vorgesehen — bis zur Entartung teile 14 durch Diffusion wird das Basisdiffusitms-
oder darüber dotiert. Die Störstellenzahl beträgt in fenster 18 für den restlichen, schwächer dotie ten
diesem Falle 1018 bis 1022 pro Kubikzentimeter. Teil der Basizone hergestellt. Zu diesem Zweck ver-
Die höher dotierten Basiszonenteile werden vor- 20 den nach Fig. 5 der zwischen den Zonen 14 verzugsweise durch Diffusion in den Halbleiterkörper bliebene Steg der Oxydschicht sowie eine während eingebracht. Bei Planartransistoren wird zunächst oder nach der Bordiffusion etwa entstandene Orydder Halbleiterkörper auf der Emitterseite mit einer schicht 17 durch Ätzen entfernt. Die Herstellung Oxydschicht versehen, in die Diffusionsfenster zur dieses Teiles der Basiszone erfolgt ebenfalls durch Herstellung der höher dotierten Basiszonenteile ein- 35 eine Bordiffusion bei einer Temperatur von ungegebracht werden. Die höher dotierten Basiszonen- fähr 1200° C.
teile werden dann durch diese Diffusionsfenster ein- Während oder nach der eigentlichen Basisdiffusion diffundiert. Zur Herstellung des restlichen, schwächer wird das gesamte Basisfenster mit einer dünnen dotierten Teils der Basiszone wird die Halbleiter- Oxydschicht überzogen, in die das Emitterdiffusionsoberfläche nach oder während dieser Diffusion er- 30 fenster 5 nach F i g. 6 eingeätzt wird. Dabei ist darneut oxydiert und der schwächer dotierte Teil der auf zu achten, daß das Emitterdiffusionsfenster geBasiszone durch ein in die dabei entstehende Oxyd- nau in die Mitte zwischen den zwei Basiszonenteilen schicht eingebrachtes Basisdiffusionsfenster in den 14 zu liegen kommt. Dies bereitet einige Schwierig-Halbleiterkörper eindiffundiert. Bei der Herstellung keiten, da die in F i g. 5 eingezeichneten Grenzlinien der Emitterzone wiederholt sich der Prozeß, d. h. es 35 19 zwischen den schwächer und den höher dotierten wird ebenfalls wieder eine neue Oxydschicht herge- Teilen der Basiszone 4 und 14 nur schwer zu erstellt, in diese das Emitterdiffusionsfenster einge- kennen sind. Diese Schwierigkeiten kann man jedoch bracht und die Emitterzone durch das Emitterdiffu- umgehen, wenn man die Diffusionsfenster 16 langer sionsfenster in die Basiszone eindiffundiert. als das spätere Basisdiffusionsfenster 18 ausbildet, da
Der oben beschriebene Planartransistor soll an 40 in diesem Falle nach F i g. 5 eine dicke Oxydzunge
einem Ausführungsbeispiel in Verbindung mit den 20 entsteht, deren zwei Seitenflächen senkrecht auf
F i g. 3 bis 6 näher erläutert werden. Die Anordnung der direkten Verlängerung der Grenzlinien 19 liegen
der F i g. 3 unterscheidet sich von der Anordnung und daher bei der Herstellung des Emitterdiffusions-
nach F i g. 2 dadurch, daß den beiden Basiselek- fensters 5 als Justiermarken verwendet werden
troden 10 die höher dotierten Basiszonenteile 14 vor- 45 können. Eine solche Vereinfachung der Justierung
gelagert sind. Diese beiden Basiszonenteile 14 sind ist ganz allgemein dann von Bedeutung, wenn es um
zwar so weit, wie technologisch überhaupt möglich, die Herstellung von einander genau zuzuordnenden
an die Emitterzone 7 herangebracht, im Gegensatz öffnungen in Schichten auf einem Halbleiterkörper
zu bekannten Anordnungen berühren sie aber die geht, die nacheinander hergestellt werden müssen
Emitterzone 7 nicht. Auf diese Weise ist es möglich, 50 und wobei die Länge der zuerst hergestellten öff-
die den Basiselektroden vorgelagerten Teilbereiche nung an und für sich nicht größer ist als die Länge
der Basiszone äußerst niederohmig zu machen. Die der später herzustellenden öffnungen,
niederohmigen Teile im Oberflächenbereich der Eine andere Möglichkeit, die Justierung bei der
Basiszone gestatten es, den Abstand zwischen Basis.- Herstellung eines Diffusionsfensters zu erleichtern,
elektrode und Emitterzone größer zu halten als bei 55 welches in bezug auf ein bereits bestehendes Fenster
den bekannten Anordnungen, ohne daß der äußere eine ganz bestimmte Lage einnehmen muß, besteht
Basiswiderstand dadurch größer wird. Im Gegenteil darin, daß eine Maske mit Justiermarken verwendet
wird der äußere Basiswiderstand sogar kleiner als wird, die beim Justieren auf garz bestimmte Stellen
bei den bekannten Anordnungen sein, da neben der der Oberfläche eingerichtet werden. Auch diesem
Niederohmigkeit der höher dotierten Basiszonenteile 60 Verfahren kommt eine ganz allgemeine Bedeutung
14 der Abstand 15 zwischen diesen Basiszonenteilen 5^8 zu. In Anwendung dieses Verfahrens auf das Aus-
und der Emitterzone sehr klein ist und höchstens ein führungsbeispiel der F i g. 4 und 5 wird nach F i g. 6
Drittel des Abstandes zwischen dem Emitterdiffu- bei der Herstellung des Emitterdiifusionsfensters
sionsfenster 5 und dem Kontaktfenster 8 der Fig. 1 z.B. eine Photomaske verwendet, welche außer an
beträgt. 65 der Stelle, an der die Emitterzone 7 entstehen soll,
Die Herstellung der Anordnung nach F i g. 3 kann noch eine oder mehrere, z. B. balkenförmig ausge-
auf folgende Weise erfolgen. Nach F i g. 4 werden in bildete, dunkle Justiermarken aufweist, welche nach
die Oxydschicht 2 eines Halbleiterkörpers 1 vom dem photolithographischen Verfahren und der Oxyd-
ätzung die aus der Oxydschicht 21 herausgeätzten Kontaktfenster 22 und 24 ergeben. Durch Einjustieren der den Konktaktfenstern 22 und 23 entsprechenden Justierniarkcn bezüglich der Kanten 25 der primären Oxydschicht 2 läßt sich das Emitterdiffusionsfenstei 5 genau in die Mitte zwischen die beiden Basiszonenteile 14 justieren. Die bei der Emitterdiffusion in den Basiszonenteilen 14 entstehenden p-Zonen 24 stören nicht, da der Übergangswiderstand zwischen den Zonen 14 und 24 infolge der hohen Dotierung der. Basiszonenteile 14 sehr klein ist.

Claims (8)

Patentansprüche:
1. Planar- oder Mesatransistor mit einer Basiszone, in die eine Emitterzone eingelassen ist, und mit einer Basiselektrode im elektrischen Kontakt mit der Oberfläche der Basiszone, dadurch ao gekennzeichnet, daß ein an die Kontaktfläche der Basiselektrode (10) angrenzender Basiszonenteil (14) höher dotiert ist als die restliche Basiszone (4) und sich nahe an die Emitterzone (7) erstreckt, ohne sie zu berühren. as
2. Transistor nach Anspruch 1, dadurch gekennzeichnet, daß bei Verwendung mehrerer Basiselektroden (10) an jede Basiselektrode ein höher dotierter Basiszonenteil (14) angrenzt.
3. Transistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die höher dotierten Basiszonenteile (14) Entartungskonzentrationen aufweisen.
4. Transistor nach Anspruch 3, dadurch gekennzeichnet, daß die höher dotierten Basiszonenteile (14) mit 101!i bis 10« Störstellen pro Kubikzentimeter dotiert sind.
5. Verfahren zur Herstellung eines Planartransistors nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Halbleiterkörper (1) auf der Emitterseite mit einer Oxydschicht (2) versehen wird, daß in die Oxydschicht Diffusionsfenster (16) für die höher dotierten Basiszonenteile (14) eingebracht und die höher dotierten Basiszonenteile cindiffundiert werden, daß während oder nach dieser Diffusion die Halbleiteroberfläche erneut oxydiert wird, daß nach dieser Oxydation ein Basisdifiusionsfenster (18) in die Oxydschicht (17) auf der Emitterseite gebracht und der schwächer dotierte Teil der Basiszone (4) durch dieses Fenster in den Halbleiterkörper eindifTundiert wird, daß danach die Halbleiteroberfläche nochmals oxydiert und in die Oxydschicht (21) auf der Emitterseite ein EmitterdifTusionsfenster (5) eingebracht wird, und daß die Emitterzone (7) schließlich durch dieses Emitterdiffusionsfenster in den Halbleiterkörper cindiffundiert wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Diflusionsfenster aus der Oxydschicht herausgeätzt werden.
7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß nach dem Eindiffundieren der Emitterzone (7) die Emitter- und die Basiszone durch Metallabscheidung in dem EmitterdifTusionsfenster (5) und in gleichzeitig mit diesem hergestellten Basiskontaktfenstern (22, 23) in der nach dem Eindiffundieren des schwächer dotierten Teils der Basiszone (4) hergestellten Oxydschicht (21) kontaktiert werden.
8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß die Diffusionsfenster (16) zur Herstellung der höher dotierten Basiszonenteile (14) langer ausgebildet werden als das Basisdiffusionsfenster (18) zur Herstellung der schwächer dotierten Basiszone (4) und daß die dadurch entstehende Oxydzunge (20) als Bezugspunkt bei der Zentrierung einer Maske zur Herstellung des Emitterdiffusionsfenster (5) benutzt wird.
Hierzu 2 Blatt Zeichnungen
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1152762B (de) * 1960-10-13 1963-08-14 Deutsche Bundespost Transistor zum Schalten mit teilweise fallender Emitterspannung-Emitterstrom-Charakteristik
FR1336813A (fr) * 1962-07-25 1963-09-06 Csf Dispositif de mesure des contraintes à semi-conducteur
FR1337348A (fr) * 1961-09-08 1963-09-13 Pacific Semiconductors Transistors de couplage

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1152762B (de) * 1960-10-13 1963-08-14 Deutsche Bundespost Transistor zum Schalten mit teilweise fallender Emitterspannung-Emitterstrom-Charakteristik
FR1337348A (fr) * 1961-09-08 1963-09-13 Pacific Semiconductors Transistors de couplage
FR1336813A (fr) * 1962-07-25 1963-09-06 Csf Dispositif de mesure des contraintes à semi-conducteur

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