DE1284459B - Matrixspeicher - Google Patents
MatrixspeicherInfo
- Publication number
- DE1284459B DE1284459B DET29167A DET0029167A DE1284459B DE 1284459 B DE1284459 B DE 1284459B DE T29167 A DET29167 A DE T29167A DE T0029167 A DET0029167 A DE T0029167A DE 1284459 B DE1284459 B DE 1284459B
- Authority
- DE
- Germany
- Prior art keywords
- memory
- buffer memory
- information buffer
- amplifier
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/007—Digital input from or digital output to memories of the shift register type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Radar Systems Or Details Thereof (AREA)
- Dram (AREA)
Description
Die Erfindung betrifft einen Matrixspeicher, dessen Leseverstärker über einen Informationspufferspeicher
zu einem Ziffersteuersignalverstärker zum Wiedereinschreiben der Leseinformation durchgeschleift
ist.
Da bekanntlich in Speicheranordnungen mit zerstörender Auslesung die eingeschriebene Information
beim Auslesen gelöscht wird, muß jeweils unmittelbar nach dem Auslesen ein Wiedereinschreiben unter
Verwendung der ausgelesenen Information erfolgen. Da in diesem Fall die für das Wiedereinschreiben
erforderliche Zeitdauer in die Speicherabfrageperiode eingeschlossen ist, die für die Durchführung
einer Speicheroperation mit zerstörender Auslesung erforderlich ist, ist es wünschenswert, die für das
Wiedereinschreiben erforderliche Zeitdauer so weit wie möglich abzukürzen, damit man eine hohe
Speicherarbeitsgeschwindigkeit erhält.
Bei einem bekannten Matrixspeicher dieser Art ist an den dem Leseverstärker nachgeschalteten Informationspufferspeicher
eine Torschaltung angekoppelt, die entsprechend dem jeweiligen Speicherwert ein Ziffersteuersignal durchläßt. Zur Verringerung
der Ausklingzeit des Wiedereinschreibsignals auf dem Leseleiter ist dem Leseverstärker eine zweite
Torschaltung vorgeschaltet, die ebenfalls von dem Informationspufferspeicher gesteuert wird. Das
Steuersignal für die beiden Torschaltungen steht jeweils erst mit einer Verzögerung zur Verfügung, die
die Einstellzeit des Informationspufferspeichers einschließt. Infolgedessen muß diese Zeitverzögerung
im Rahmen der Speicherabfrageperiode berücksichtigt werden.
Aufgabe der Erfindung ist die Ausschaltung dieser Einstellzeit des Informationspufferspeichers und damit
eine weitere Verkürzung der Wiedereinschreibperiode.
Diese Aufgabe wird nach der Erfindung dadurch gelöst, daß in den Signalweg zwischen Informationspufferspeicher und Ziffersteuersignalverstärker eine
Oder-Eingangsstufe eingefügt ist, deren zweiter Eingang über eine Koppelschaltung unmittelbar, d. h.
unter Umgehung des Informationspufferspeichers, an den Ausgang des Leseverstärkers angekoppelt ist.
Das Lesesignal entsteht im Anfangsteil des Wortsteuerimpulses. Das Ausgangssignal des Leseverstärkers
beeinträchtigt deshalb den Lesevorgang nicht. Das Ausgangssignal des Leseverstärkers ermöglicht
eine Vorverlegung des Ziffersteuersignals und auch des Zifferbefehlsimpulses innerhalb der Leseperiode,
womit man insgesamt eine beträchtliche Verkürzung derselben erzielt.
Die vorliegende Erfindung selbst wird hinsichtlich ihres Aufbaus und ihrer Arbeitsweise durch die folgende
Beschreibung in Verbindung mit den Zeichnungen dargestellt, wo jeweils entsprechende Teile
mit gleichen Bezugsziffern versehen sind. Es stellt dar
F i g. 1 ein Blockschaltbild einer bekannten Speicheranordnung
mit zerstörender Auslesung,
F i g. 2 und 3 Impulsdiagramme zur Erläuterung der zeitlichen Arbeitsweise der Anordnung nach
Fig. 1,
F i g. 4 ein Blockschaltbild einer Speicheranordnung nach der Erfindung,
F i g. 5 ein Impulsdiagramm zur Erläuterung der zeitlichen Arbeitsweise einer Anordnung nach
Fig. 4,
F i g. 6 ein Blockschaltbild des Ziffersteuersignalverstärkers der Anordnung nach F i g. 4.
Der Aufbau und die Arbeitsweise einer bekannten Speicheranordnung werden in Verbindung mit den
F i g. 1, 2 und 3 erläutert, um das Verständnis der vorliegenden Erfindung klarzumachen. Die bekannte
Speicheranordnung umfaßt nach F i g. 1 eine Adressendecodierungsstufe
2, die zum Einschreiben und Auslesen einer Speicherinformation bezüglich einer
ίο beliebigen Speicheradresse eines Matrixspeicherelementes
1 geeignet ist, Steuerverstärker 3 und 4 für den Einschreibe- bzw. Auslesevorgang einer Information,
einen Leseverstärker 5 zur Verstärkung und Formung des Lesesignals und einen Informationspufferspeicher
6, der durch die Ausgangssignale des Leseverstärkers 5 entsprechend den Einschreibinformationssignalen
eingestellt wird. Die Einstellung des Informationspufferspeichers erfordert im allgemeinen
eine bestimmte Verzögerungszeit Td.
ao Wenn bei der Anordnung nach F i g. 1 der Informationspufferspeicher
eingestellt ist, wird von der Steuer- und Zeitgeberstufe 9 ein Wiedereinschreibsignal
ausgesandt, wodurch ein Impulssignal entsprechend der ausgelesenen Information ausgelöst wird.
as Dieses Impulssignal wird mittels eines Ziffersteuersignalverstärkers
7 (entsprechend dem Informationssteuerverstärker) verstärkt. Das verstärkte Signal
wird in das Matrixspeicherelement 1 eingegeben. Wenn eine Fehlerprüfschaltung 8 vorgesehen ist, erfolgt
nach Einstellung des Informationspufferspeichers eine Fehlerprüfung.
Die Steuerung der Erzeugung und die Zeitverteilung der benutzten Impulsformen erfolgt mittels der
Steuer- und Zeitgeberstufe9. In Fig. 2 ist die Zeitverteilung
für eine Ausleseanordnung mit einem wortorganisierten Speicher und in Fig. 3 für eine
Ausleseanordnung mit einem Strom-Koinzidenz-Speicher dargestellt.
Wenn auch selbstverständlich beide Systeme hinsichtlich der Art des Auslesevorgangs verschieden
sind, so können sie doch beide durch das Blockschaltbild nach F i g. 1 dargestellt werden. Im Falle
eines wortorganisierten Speichers sind jedoch die Verstärker 3 und 4 in F i g. 1 jeweils Wortschaltstufen
und Wortsteuersignalverstärker, wogegen im Falle eines Strom-Koinzidenz-Speichers die Verstärker
3 und 4 jeweils X- bzw. Y-Steuersignalverstärker
und der Steuersignalverstärker 7 ein Z-Steuersignalverstärker sind. Diese beiden Fälle sind einander in
bezug auf die folgenden beiden Wirkungen gleichwertig:
a) daß vom Leseverstärker 5 ein verstärktes und geformtes Lesesignal mittels der von der Steuer-
und Zeitgeberstufe 9 ausgesandten Signale erzeugt wird, wobei der Informationspufferspeicher
6 durch dieses Ausgangssignal des Leseverstärkers eingestellt wird;
b) daß das Wiedereinschreiben durch Aussendung eines Wiedereinschreibsignals von der Steuerstufe
nach Einstellung des genannten Informationspufferspeichers durchgeführt wird.
In beiden genannten Fällen schließt die für den Wiedereinschreibvorgang erforderliche Zeitspanne eine durch die Einstellung des Informationspuffer-Speichers mittels der Ausgangsimpulse des Leseverstärkers 5 bedingte Zeitverzögerung Td ein.
In beiden genannten Fällen schließt die für den Wiedereinschreibvorgang erforderliche Zeitspanne eine durch die Einstellung des Informationspuffer-Speichers mittels der Ausgangsimpulse des Leseverstärkers 5 bedingte Zeitverzögerung Td ein.
In Fig. 2 bezeichnen Iw, V0, V1, B, /fl-Befehl und
ID jeweils einen Wortsteuerimpuls, ein Lesesignal,
ein Ausgangssignal des Leseverstärkers, einen Ausgangsimpuls des Informationspufferspeichers, einen
Zifferbefehlimpuls und ein Ziffersteuersignal.
In F i g. 3 stellen die Wellenformen X, Y, Z und Z-Befehl jeweils Steuerimpulse für den X-, Y- und
Z-Steuersignalverstärker bzw. Z-Steuerbefehlsimpulse
dar. Die Impulse V0, V1 und B in F i g. 3 sind selbstverständlich
dieselben wie in Fig. 2.
In F i g. 1 gibt die Doppelpfeillinie eine herausgegriffene Drahtleitung unter einer Mehrzahl von
gleichen Drahtleitungen an, und der /W-Befehl stellt einen Wortsteuerbefehlsimpuls dar. Der Aufbau und
die Arbeitsweise einer bekannten Speicheranordnung wurden beschrieben, um die vorliegende Erfindung
verständlich zu machen.
Nach der vorliegenden Erfindung soll die genannte durch die Einstellung des Informationspufferspeichers
bedingte Zeitverzögerung Td für die Wiedereinschreibperiode
ausgeschaltet werden. Deshalb ist nach der vorliegenden Erfindung eine Koppel- ao
schaltung 10 vorgesehen, die den Ausgang des Leseverstärkers 5 unmittelbar mit dem Ziffersteuersignalverstärker?
verbindet, ohne daß dieses Ausgangssignal durch den Informationspufferspeicher 6 geleitet
wird (vgl. F i g. 4). as
Wenn die Koppelschaltung 10 in der Anordnung nach F i g. 4 fehlt, ist diese Anordnung derjenigen
nach F i g. 1 gleichwertig. Durch Einschaltung der Koppelschaltung 10 kann jedoch durch Zusammenschaltung
des Leseverstärkerausgangssignals V1 mit dem Ausgangssignal B des Informationspufferspeichers
die Zeitverzögerung des Informationspufferspeichers unterdrückt werden, der durch dieses Ausgangssignal
V1 eingestellt wird. In F i g. 5 ist dieses kombinierte Ausgangssignal mit F bezeichnet. Infolgedessen
kann ein Wiedereinschreibinformationsimpuls durch Anlegen eines Wiedereinschreibsignals
(/fl-Befehl) nach Erzeugung des Leseverstärkerausgangssignals
V1 erzeugt werden, wobei die Wiedereinschreibzeit
um die für die Einstellung des Informationspufferspeichers erforderliche Verzögerungszeit Td verkürzt wird.
In F i g. 5 geben der /^-Befehl-I und der I0-Befehl-II
die Zeitbeziehung zwischen einer Anordnung nach der Erfindung und einer bekannten Einrichtung
an.
Eine bevorzugte Ausführungsform des Ziffersteuersignalverstärkers unter Benutzung der Erfindung
ist in F i g. 6 dargestellt, wo eine Oder-Eingangsstufe 11 zur unmittelbaren Einspeisung der
Ausgangssignale des Leseverstärkers 5 in die in gestrichelten Linien eingezeichnete Schaltgruppe des
Ziffersteuersignalverstärkers 7 vorgesehen ist und wo die Anschlußklemmen α und b jeweils mit der
Steuer- und Zeitgeberstufe 9 bzw. dem Matrixspeicherelement 1 verbunden sind.
Claims (1)
- Patentanspruch:Matrixspeicher, dessen Leseverstärker über einen Informationspufferspeicher zu einem Ziffersteuersignalverstärker zum Wiedereinschreiben der Leseinformation durchgeschleift ist, dadurch gekennzeichnet, daß in den Signalweg zwischen Informationspufferspeicher (6) und Ziffersteuersignalverstärker (7) eine Oder-Eingangsstufe (11) eingefügt ist, deren zweiter Eingang über eine Koppelschaltung (10) unmittelbar, d. h. unter Umgehung des Informationspufferspeichers (6), an den Ausgang des Leseverstärkers (5) angekoppelt ist.Hierzu 2 Blatt Zeichnungen
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4516464 | 1964-08-08 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE1284459B true DE1284459B (de) | 1968-12-05 |
Family
ID=12711608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DET29167A Pending DE1284459B (de) | 1964-08-08 | 1965-08-05 | Matrixspeicher |
Country Status (4)
Country | Link |
---|---|
US (1) | US3389378A (de) |
DE (1) | DE1284459B (de) |
FR (1) | FR1455283A (de) |
GB (1) | GB1089958A (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2401122A1 (de) * | 1974-01-10 | 1975-07-24 | Siemens Ag | Speicherbaustein mit einer vielzahl elektronischer binaerspeicherplaetze |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1086463B (de) * | 1958-01-07 | 1960-08-04 | Philips Nv | Matrix-Speicherschaltung |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3054989A (en) * | 1960-01-12 | 1962-09-18 | Arthur S Melmed | Diode steered magnetic-core memory |
US3193809A (en) * | 1961-05-03 | 1965-07-06 | Sylvania Electric Prod | Memory noise cancellation |
US3196404A (en) * | 1961-06-26 | 1965-07-20 | Ibm | Printer buffer load and read control means |
-
1965
- 1965-08-05 DE DET29167A patent/DE1284459B/de active Pending
- 1965-08-06 US US477687A patent/US3389378A/en not_active Expired - Lifetime
- 1965-08-07 FR FR27638A patent/FR1455283A/fr not_active Expired
- 1965-08-09 GB GB34022/65A patent/GB1089958A/en not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1086463B (de) * | 1958-01-07 | 1960-08-04 | Philips Nv | Matrix-Speicherschaltung |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2401122A1 (de) * | 1974-01-10 | 1975-07-24 | Siemens Ag | Speicherbaustein mit einer vielzahl elektronischer binaerspeicherplaetze |
Also Published As
Publication number | Publication date |
---|---|
FR1455283A (fr) | 1966-04-01 |
US3389378A (en) | 1968-06-18 |
GB1089958A (en) | 1967-11-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3102799C2 (de) | Halbleiter-Speichervorrichtung | |
DE3588247T2 (de) | Dynamischer Halbleiterspeicher mit einer statischen Datenspeicherzelle | |
DE2340547B2 (de) | Schaltungsanordnung zum testen logischer schaltungen | |
DE2053260A1 (de) | Datenspeichersystem | |
DE2335785A1 (de) | Schaltungsanordnung zum pruefen einer matrixverdrahtung | |
DE1280935B (de) | Verfahren zum Einspeichern von Daten in Magnetspeicher und Anordnung zur Durchfuehrung des Verfahrens | |
DE1549548A1 (de) | Vorrichtung zur Aktivierung eines bestimmten Befehls aus einer Vielzahl von Befehlen,die in einem Befehlsspeicher eines Rechners gespeichert sind | |
DE1474351C3 (de) | Datenspeicher | |
DE1499642C3 (de) | Vorrichtung zur Speicherung von Informationen | |
DE19651340C2 (de) | Halbleiterspeichervorrichtung | |
DE2720842B2 (de) | Datenübertragungssystem | |
DE19531021C2 (de) | Datenleseschaltung | |
DE1284459B (de) | Matrixspeicher | |
DE3815549C2 (de) | ||
DE4124421C2 (de) | Halbleiterspeichervorrichtung mit einem sehr schnellen Schreibvorgang | |
DE2101180B2 (de) | ||
DE69833291T2 (de) | Halbleiterspeicheranordnung wie z.B. Cachespeicher | |
DE2233164C3 (de) | Schaltungsanordnung zur Übertragung von aufeinanderfolgenden Bitstellen zwischen zwei Registern | |
DE1230855B (de) | Verfahren zum Speichern und Lesen eines aus mehreren binaeren Ziffern bestehenden Wortes | |
DE1424756B2 (de) | Schaltungsanordnung zum fehlergesicherten Einführen oder Wiedereinführer, von Programmen in den Hauptspeicher einer datenverarbeitenden Anlage | |
DE102006029169B4 (de) | Speicherbaustein mit veränderbarer Spaltenselektionsdauer | |
DE1474041C3 (de) | Anordnung zum Sortieren von in zufälliger Reihenfolge aufgenommener Informationsbit Gruppen | |
DE3133407C2 (de) | Programmgesteuerter Rechner | |
CH494447A (de) | Schaltungsanordnung zur Überwachung von Einschreibvorgängen bei Speichern | |
DE1549053C (de) | Schaltungsanordnung zur Überwachung von Einschreibvorgangen bei Speichern |