DE1263085B - Vorwaerts-Rueckwaerts-Zaehlwerk fuer zweiphasige Binaersignalfolgen mit gleichstromgekoppelten Untersetzerstufen - Google Patents

Vorwaerts-Rueckwaerts-Zaehlwerk fuer zweiphasige Binaersignalfolgen mit gleichstromgekoppelten Untersetzerstufen

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DE1263085B
DE1263085B DEC37260A DEC0037260A DE1263085B DE 1263085 B DE1263085 B DE 1263085B DE C37260 A DEC37260 A DE C37260A DE C0037260 A DEC0037260 A DE C0037260A DE 1263085 B DE1263085 B DE 1263085B
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input signal
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Dr Sc Techn Theo Stutz
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Oerlikon Contraves AG
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Description

BUNDESREPUBLIK DEUTSCHLAND
DEUTSCHES
PATENTAMT
AUSLEGESCHRIFT
Int. CL:
H03k
Deutsche Kl.: 21 al-36/22
Nummer: 1263 085
Aktenzeichen: C 37260 VIII a/21 al
Anmeldetag: 27. Oktober 1965
Auslegetag: 14. März 1968
Gegenstand vorliegender Erfindung ist ein Vorwärts-Rückwärts-Zählwerk für zweiphasige Binärsignalfolgen mit gleichstromgekoppelten Untersetzerstufen zur Weitergabe von Binärsignalfolgen gleicher Art, wie sie am Eingang zugeführt werden, aber in ganzzahligem Verhältnis dazu untersetzt, entsprechend der deutschen Patentschrift 1244 070.
Je nachdem, ob die beiden Binärsignalfolgen am Eingang eines solchen Zählwerkes in der einen oder anderen Reihenfolge zueinander phasenverschoben ίο sind, zählt das Zählwerk vorwärts oder rückwärts, und das momentane Vorzeichen wird durch die ganze Zählstufenkette übertragen.
Um den Bau von dekadischen Zählwerken dieser Art zu erleichtern, sind gemäß vorliegender Erfindung im Zählwerk gleichstromgekoppelte Quinär-Untersetzerstufen zur Untersetzung der zweiphasigen Binärsignalfolgen am Eingang im Verhältnis 5:1 vorgesehen, und jede dieser Quinärstufen besteht aus vier Inverterpaaren mit je einer logischen Verknüpfungsschaltung zwischen deren Eingangs- und Ausgangszuständen, derart, daß die Ausgangszustände zweier dieser Inverterpaare die im Verhältnis 5:1 gegenüber den Binärsignalfolgen am Eingang untersetzten und als Eingangssignalfolgen für eine nachfolgende Untersetzerstufe brauchbaren Ausgangssignalfolgen bilden.
Die vorliegende Erfindung stellt also eine vorteilhafte Weiterentwicklung der in der erwähnten Patentschrift offenbarten Erfindung dar, indem sie unter Beibehaltung aller aufgeführten Vorteile eine wesentliche Verminderung des technischen Aufwandes für eine bestimmte Zählkapazität ermöglicht.
Der Erfindung liegt die Erkenntnis zugrunde, daß in einer gleichstromgekoppelten Untersetzerstufe für die Zählung von zweiphasigen Binärsignalfolgen im Sinne der ganzzahligen Untersetzung derselben unter Beibehaltung von deren Zweiphasigkeit und ihres Vorzeichens bzw. ihrer Phasenfolge stets n+1 Inverterpaare notwendig sind, wenn das Untersetzungs-Verhältnis N<2n ist. So sind für eine Untersetzung im Verhältnis 2:1 gemäß der deutschen Patentschrift 1224 070 zwei Inverterpaare in Flip-Flop-Schaltung notwendig. Bezogen auf die Zahl der notwendigen Inverterpaare pro Zählstufe ergibt sich also bei Verwendung von gleichstromgekoppelten, zweiphasigen Binäruntersetzerstufen nach dem genannten Patent eine Verdoppelung des technischen Aufwandes gegenüber den bekannten Vorwärts-Rückwärts-Zählern mit kondensatorgekoppelten Zählstufen mit nur je einem Inverterpaar.
Indem gemäß der vorliegenden Erfindung Unter-Vorwärts-Rückwärts-Zählwerk für zweiphasige
Binärsignalfolgen mit gleichstromgekoppelten
Untersetzerstufen
Anmelder:
CONTRAVES A. G., Zürich (Schweiz)
Vertreter:
Dipl.-Ing. W. Paap, Dipl.-Ing. H. Mitscherlich
und Dipl.-Ing. K. Gunschmann, Patentanwälte,
8000 München, Steinsdorfstr. 10
Als Erfinder benannt:
Dr. se. techn. Theo Stutz,
Zollikerberg, Zürich (Schweiz)
Beanspruchte Priorität:
Schweiz vom 7. April 1965 (4849)
setzerstufen mit einem Untersetzerverhältnis 5:1 vorgesehen sind (N — 5, η = 3), die ebenfalls durchgehend gleichstromgekoppelt sind und zweiphasige Binärsignalfolgen gleicher Art wie am Eingang erzeugen, kann man mit vier Inverterpaaren in Flip-Flop-Schaltung sowie der zugehörigen Verknüpfungsschaltung eine günstige Einsparung von Schaltgliedern erzielen, wobei außerdem die Bildung von dekadischen Untersetzerstufen durch Kombination mit einer Binäruntersetzerstufe wesentlich vereinfacht wird.
Ein Ausführungsbeispiel eines derartigen Quinäruntersetzers und Anwendungsbeispiele derartiger Untersetzerstufen zur dekadischen Anzeige des Speicherinhaltes sind in der Zeichnung dargestellt. Es zeigt
F i g. 1 das Schema einer Quinäruntersetzerstufe mit sparsamster Verknüpfungslogik,
F i g. 2 ein Schema eines vorwärts und rückwärts zählenden Zählwerkes mit gleichstromgekoppelten Binäruntersetzerstufen gemäß der genannten Patentschrift und Quinäruntersetzerstufen gemäß F i g. 1,
F i g. 3 das Schema eines Dekadencodiergliedes DCH, wie es in F i g. 2 verwendet wird,
F i g. 4 das Schema eines anderen Dekadencodiergliedes DCV, wie es ebenfalls inF i g. 2 verwendet wird;
F i g. 5 zeigt Beispiele von zweiphasigen Binärsignalfolgen am Eingang und am Ausgang einer Binäruntersetzerstufe und am Ausgang einer Quinäruntersetzerstufe.
809 518/611
Die gleichstromgekoppelte Quinäruntersetzersrufe QS gemäß F i g. 1 dient zur Realisierung von Zuordnungen zwischen Zustandskombinationen von zwei Eingangssignalen X und Y und Zustandskombinationen von vier Inverterpaaren G, J, L, N in Flip-Flop-Schaltung, und die Ausgangszustände von zwei dieser Inverterpaare dienen ihrerseits wieder als Eingangszustände für eine nachfolgende Untersetzerstufe bzw. Speicherstufe, bestimmen also deren Eingangssignale X, Y gemäß nachfolgender Tabelle.
Zuordnungstabelle
für eine gleichstromgekoppelte
Quinäruntersetzerstufe
X Y σ O L N VP HP GP
O O O O O 0 0 ^
O L O O .0 . 0 ι , O
L L O O 0 L 2 ^ 0
L O O O 0 L 3 J Γ *
O O O O L L 4 1
O O L
L 		L L 5 . ί 2
L
L 		L
O		 O
O		 L L
L 		L
L 		7 , > 3 1
O O O L L 0 8 1
O L O L L 0 9 J 4
L L L L L 0 10 ) 2
L O L L L 0 11 J 5
O O L L L L 12 ]
O L L L L L 13 j 6
L L L L 0 L 14 \ 3
L O L O 0 L 15 j 7
O O L O
O		 0 L 16 \
O
L 		L
L 		L
L 		O 0
0		 L
0		 17 )
18 1		 8 > 4
L O L O 0 0 19 } 9
O (Γ
L 		O O 0 ό
0		 20 1
21 J		 10
L L O O 0 L 22 1
L O O O 0 L 23 J 11
O O O O L L 24 \
O L O L L L 25 j 12
L L O L L L 26 Ί D
L O O L L 27 13
gängeZ, Y zu einer nachfolgenden Untersetzerstufe verwendbar sind, indem sie eine zweiphasige Binärsignalfolge gleicher Art wie die Eingangssignalfolge, aber mit fünffacher Periodenlänge darstellen. In der 5 obigen Tabelle sind mit je fortlaufender Zahlnumerierung die Viertelsperioden VP, die Halbperioden HP und die ganzen Perioden GP der Eingangssignalfolge X, Y aufgeführt.
Die in F i g. 1 schematisch dargestellte Quinärzählstufe QS umfaßt vier Eingänge X, X, Y, Y sowie zehn Inverter /, deren Ausgänge mit G, H; J, K; L, M; N, O; P und Q bezeichnet sind. Die Inverter / dienen zur Inversion der Zustände Ό, Ή; 7, X; Σ, M; N, Ό; P und Q~ sowie zur Verstärkung im Sinne einer höheren Belastbarkeit der betreffenden Ausgänge durch nachfolgende Logikelemente.
Die Invertereingänge sind gemäß nachfolgender Logiktabelle mit den Eingängen und den Inverterausgängen verknüpft.
20
Logiktabelle für die Inverterausgänge der Quinärstufe
Ό = ΟΡΎ +H
Ή = OPX + G
7 = WXY + HNXY + K
X = LXY +GNXY + J
Z = KXY + GNXY + M M = JXY +HNXY+ L
Ή = HQX +GQX +0
O = HQX +GQIi +N
T=JLY +KMY
Stufenkopplung:
der nächsten Stufe
Diese logischen Verknüpfungen sind im Schema gemäß Fig. 1 durch Und-Tore U und Oder-Tore Or bekannter Art realisiert, wobei die Verbindungsdrähte zu den Anschlüssen aus Gründen der besseren Übersicht weggelassen sind. Man sieht auch leicht sowohl aus dem Schema wie aus der obigen Logiktabelle, daß je zwei Inverter mit den Ausgängen G, H bzw. J, K bzw. L, M bzw. N, O paarweise zu vier Flip-Flops vereinigt sind, die in der Zuordnungstabelle nur mit ihren einen Gliedern G, J, L, N aufgeführt sind. Die zwei übrigen Inverter mit den Ausgängen P und Q dienen der Einsparung von Dioden in den Torschaltungen. Die Logikschaltung kann durch andere Logikschaltungen ersetzt werden, welche die Bedingungen der vorstehenden Zuordnungstabelle ebenfalls erfüllen, in den meisten Fällen
In dieser Tabelle sind links die Zustandskombina- aber einen größeren technischen Aufwand bedingen tionen zweier Eingangssignale X, Y bzw. von zwei 60 werden.
Leitern einer zweiphasigen Binärsignalfolge gemäß In F i g. 5 entsprechen die Signalfolgen X3, Y3 auf
der obersten beiden Zeilen von F i g. 5 eingezeichnet. den beiden untersten Zeilen den Ausgangssignalen G, Diesen zweiphasigen Zustandskombinationen am / eines Quinäruntersetzers QS gemäß Fig. 1, sofern Eingang sind Zustandskombinationen^on vier gleich- diesem als Eingangssignale die Signalfolgen X2', Y2' stromgekoppelten Inverterpaaren in Flip-Flop-Schal- 65 der beiden Mittelzeilen aus F i g. 5 zugeführt werden, tung G, J, L, N einer Quinäruntersetzerstufe züge- die sich ihrerseits gegenüber den Signalfolgen X„, Y2 ordnet, von denen die beiden erstgenannten bzw. auf den obersten Zeilen durch doppelte Periodenfänge deren Ausgangsleitungen ihrerseits wieder als Ein- unterscheiden.
Fig. 2 zeigt eine vorteilhafte Realisierungsform eines vorwärts und rückwärts zählenden Zählwerkes gemäß vorliegender Erfindung.
Mit ADC ist ein Analog-Digital-Converter in der Form eines Winkelwertgebers bezeichnet, der bei der Verdrehung einer Eingangswelle We ein zweiphasiges Binärsignalsystem Z0, Y0 abgibt, wenn die Welle We sich mit vorbestimmtem Drehsinn dreht. Das Binärsignalsystem Z0, Y0 am Ausgang des Meßwertgebers entspricht in seiner Form und Phasenfolge auch der Signalfolge Z2, Y2 in den obersten beiden Zeilen von F i g. 5. Bei umgekehrtem Drehsinn der Welle We ist das Signal Y2 gegenüber dem Signal Z2 nacheilend statt voreilend.
Es ist leicht einzusehen, daß durch Vorschaltung einer gleichstromgekoppelten Binäruntersetzerstufe BS, deren Ausbildung aus der obengenannten Patentschrift bekannt ist, vor eine Quinäruntersetzerstufe QS eine dekadische Untersetzung im Verhältnis 10 :1 = (2:) · (5 :1) der Impulsfolgen erzielt wird. Dies ist auch leicht aus F i g. 5 ablesbar, bei der die Signalfolge Z2, Y2 zuerst im Verhältnis 2:1 untersetzt wird, so daß die Signalfolgen Z2', Y2' entstehen, die ihrerseits im Verhältnis 5:1 untersetzt eine Periodendauer der Signalfolge Z3, Y3 ergeben, die lOmal so groß ist wie diejenige der Eingangssignalfolge Z2, Y2.
F i g. 2 zeigt weiterhin, wie mit Hilfe eines Quinärzählers QS1 und eines davon gesteuerten Dekadencodiergliedes DCV1 die Viertelperioden der Signal- *
folge Z0, Y0 am Ausgang des Gebers ADC nach 30 Das Schema nach F i g. 4 für Dekadencodierglieder
~ " DCV umfaßt Inverter / und realisiert mit UND-
Toren U und Oder-Toren Or folgende logische Verknüpfungstabelle:
stufen ist aber je eine Binärzählstufe BS3, BS^ BS5 usw. vorgeschaltet, so daß die zugeordneten Lämpchentetraden A1 bis A1 in Einheiten von 100 bzw. 1000 Viertelsperioden der Gebersignalfolge X0, Y0 fortschreiten. Es bestehen natürlich andere Möglichkeiten zur Anzeige des Speicherinhaltes der einzelnen Untersetzerstufen der Zählwerkkette, beispielsweise die direkte Decodierung nach dekadischen Ziffernanzeigeröhren.
Ein Ausführungsbeispiel von Gliedern DCH ist in Fig. 3 und ein Ausführungsbeispiel von Gliedern DCF ist in Fig. 4 der Zeichnung dargestellt, wobei ebenfalls die Verbindungsleitungen nicht gezeichnet sind. Das Schema von Fig. 3 umfaßt vier Inverter mit den Ausgängen A2 bzw. Z2 und A3 bzw. Z3. Mit Hilfe von Und-Toren U und Öder-Toren Or werden folgende logische Verknüpfungen realisiert:
Logiktabelle
für Halbperioden-Dekadencodierglieder DCH
A1 XT" + HM
= JX + GL
= HK
= G
einem Tetradengewichtscode, beispielsweise mittels entsprechender Anzeigelämpchen A1, A2, A3, A^ sichtbar gemacht werden können.
Ein solcher Tetradengewichtscode ist in der obengenannten Patentschrift ebenfalls offenbart worden und entspricht folgender Tabelle:
40 Logiktabelle für Glieder DCV +XY
Ai A3 A2 A1 = Lämpchen 1 = Gewichte 0 0
Dezimalziffer Ausgänge = 2 0 0 L
4 3 0 L 0
0 0 L
0 0 L L 0
1 0 L 0 L
2 0 0 L 0
3 0 0 0 L
4 0 L L 0
5 L L L L
6 L L
7 L
8 L
9 L
A2 = NXY + NXY + HLO + GMO a"s = GMY + HLY + /PZ + KPX +GK +HLY + JMY
Der nächsten Zählstufe QS2 von Fig. 2 ist statt eines Dekadencodiergliedes DCV1 für Viertelperioden VP ein Dekadencodierglied DCH2 für Halbperioden HP zugeordnet, so daß die dort vorgesehenen vier Anzeigelämpchen A1 bis A1 Halbperioden der Ausgangssignalfolgen Z1, Y1 der ersten Quinärstufe QS1 zählen und damit in je zehn Einheiten, d. h. zehn Viertelperioden VP der Gebersignalfolge Z0 Y0 fortschreiten.
Gleiche Dekadencodierglieder DCH3, DCH1 usw. sind den folgenden Quinäruntersetzerstufen QS3, QS1, QS5 usw. der Zählkette zugeordnet. Diesen Quinär-Das Zählwerk nach Fig. 2 spart in den dekadischen Zählstufen mit den Quinäruntersetzern 0^1 und QS2 je eine Binärstufe BS1 und BS2 durch Verwendung der Dekadencodierglieder DCV1 bzw. DCH2. Dabei wird außerdem die Anzeige der Viertelperioden der Ausgangssignalfolge Z0, Y0 des Meßgrößengebers möglich gemacht.

Claims (3)

Patentansprüche:
1. Vorwärts-Rückwärts-Zählwerk für zweiphasige Binärsignalfolgen mit gleichstromgekoppelten Untersetzerstufen zur Weitergabe von Binärsignalfolgen gleicher Art wie die Eingangssignalfolgen, aber in ganzzahligem Verhältnis untersetzt, dadurchgekennzeichnet, daß es gleichstromgekoppelte Quinär-Untersetzerstufen (QS) zur Untersetzung der zweiphasigen Binärsignalfolgen am Eingang im Verhältnis 5 :1 enthält und daß diese je aus vier Inverterpaaren (H, G; K, J; M, L; O, N) und je einer logischen Verknüpfungsschaltung (U, Or) zwischen deren Eingangs- und Ausgangszuständen besteht, der-
art, daß die Ausgangszustände (G, O; /, 7) zweier dieser Inverterpaare die im Verhältnis 5:1 gegenüber den Eingangssignalfolgen (Zn, Z0; Y0, Y0) untersetzten und als Eingangssignalfolgen für
eine nachfolgende, weitere Untersetzerstufe brauchbaren Ausgangssignalfolgen (X1, X1; Y1, Y1) bilden.
2. Zählwerk nach Anspruch 1, dadurch gekennzeichnet, daß die Quinäruntersetzerstufen (QS), die zweiphasige Eingangssignalfolgen (X^X;
U=H= OPX + . B = G = OPX + i
F1F) verarbeiten, vier Inverterpaare mit primären Ausgangszuständen (G, H; K, J; L, M; N, O), die zusätzliche Inverter zur Bildung von Hilfssignalen (P, Q) sowie logische Torschaltungen (U, Or) zur Realisierung folgender logischer Verknüpfungen enthalten:
J =
X =
K=MXY+ΗΝΎΥ+K) J = LXY +GNXY + J j
Z = M = KXY + GNXY + M M= L = JXY +HNXY+ L
77= O = HQX +GQX +0 O=N = HQX + GQX + N
T= JLY + KMY\ Q= P J
wobei als Eingänge (Z1Z1: F1Y1) zu einer nachfolgenden Zählstufe folgende Ausgänge zweier Inverterpaare dienen:
X1 = G,
Z1 = H = Ό,
Y1 = J,
Y1 = K = J.
3. Zählwerk nach den Ansprüchen 1 bis 2, dadurch gekennzeichnet, daß zur dekadischen Anzeige von Viertelsperioden (FPJ den zweiphasigen Eingangssignalfolgen (Z0, X0; Y0, Y0) des Zählwerkes bzw. der entsprechenden Ausgangssignalfolgen eines Gebers (ACD) an den Eingang anschließend ein Quinäruntersetzer (OS1) mit einem davon gesteuerten Viertelsperioden-Dekadencodierglied (DCV1) zur Anzeige von ein-Inverterpaar G, H
Inverterpaar K, J
Inverterpaar L, M
Inverterpaar N, O
Zusatzinverter
zelnen Viertelsperioden (VP0) in einer dekodierten Anzeigetetrade (A1 + A1), anschließend an den ersten Quinäruntersetzer (OS1) ein zweiter (QS2) mit einem davon gesteuerten Halbperioden-Dekadencodierglied (DCH2) zur Anzeige von Einheiten zu je 101 Viertelperioden (VP0) bzw. 5 · 10° Halbperioden (AP0) in einer Anzeigetetrade und dahinter dekadierte Untersetzergruppen, bestehend aus einer Quinäruntersetzerstufe (QS3 — QS4^ usw.) mit je einem zugeordneten davon gesteuerten Halbperioden-Dekadencodierglied (DCH3 — DCH1 usw.) zur Anzeige von Einheiten zu je 103 bzw. 104 usw. Viertelsperioden (VP0) der Eingangssignalfolgen hintereinandergeschaltet sind.
In Betracht gezogene Druckschriften:
Deutsche Patentschrift Nr. 1224 070.
Hierzu 1 Blatt Zeichnungen
809 518/611 3. 68 © Bundesdruckerei Berlin
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CH537062A CH397773A (de) 1962-05-04 1962-05-04 Zähleinrichtung für bestimmte Signalmerkmale und Verwendung davon
CH1041763A CH421185A (de) 1963-08-23 1963-08-23 Logisches Netzwerk zur Verarbeitung zweiphasiger Inkrementsignalfolgen
CH484965A CH421186A (de) 1965-04-07 1965-04-07 Vorwärts-Rückwärts-Zählwerk für zweiphasige Binärsignalfolgen
CH1255966A CH441438A (de) 1962-05-04 1966-08-30 Vorwärts-Rückwärts-Zählwerk

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GB (4) GB1005054A (de)
NL (3) NL6515016A (de)
SE (3) SE316034B (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1190842A (en) * 1967-01-09 1970-05-06 Nat Res Dev Improvements in or relating to Reversible Counting Apparatus
US3930169A (en) * 1973-09-27 1975-12-30 Motorola Inc Cmos odd multiple repetition rate divider circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3343095A (en) * 1967-09-19 Edward j. brenner
US3069608A (en) * 1952-08-14 1962-12-18 Parsons John T Numerical control servo-system
US2729774A (en) * 1953-02-13 1956-01-03 Digital Control Systems Inc Di-function non-linear servo system
US2823345A (en) * 1953-10-02 1958-02-11 Bendix Aviat Corp Direction-sensitive binary code position control system
US3079522A (en) * 1958-03-31 1963-02-26 Thompsen Ramo Wooldridge Inc Automatic machine tool control
US3370237A (en) * 1965-07-01 1968-02-20 Hewlett Packard Co Counting circuit employing three switching devices interconnected by particular logic circuit for operation in predetermined sequence

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