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Vorwärts-Rückwärts-Zählwerk für zweiphasige Binärsignalfolgen
Gegenstand der Erfindung ist ein Vorwärts-Rückwärts-Zählwerk für zweiphasige Binärsignalfolgen, wie sie von mancherlei bekannten Analog-Digital-Konvertern bzw. Messgrössen-Gebern in der Form 0 0, 0 L, L L, L 0... usw. oder mit umgekehrter Phasenfolge bzw. entgegengesetzten Vorzeichen in der Form 0 0, L 0, L L, 0 L... usw. erzeugt werden.
In der österr. Patentschrift Nr. 233869 ist ein Zählwerk für derartige zweiphasige Binärsignalfolgen beschrieben und dargestellt worden. Es umfasst gleichstromgekoppelte Binäruntersetzerstufen zur Weitergabe gleichartiger Binärsignalfolgen, die gegenüber den Eingangssignalfolgen ganzzahlig untersetzt sind.
Früher bekannte und allgemein verwendete Zählwerke zur Vor- und Rückwärtszählung derartiger Binärsignalfolgen setzten voraus, dass die genannten zweiphasigen Binärsignalfolgen der MessgrössenGeber entweder im Geber selbst oder durch eine dem Zählwerk vorgeschaltete Hilfsvorrichtung in positiv zu zählende und in negativ zu zählende Pulsreihen aufgespaltet wurden und dass zum Erzwingen des richtigen Zählsinnes noch ein besonderes Vorwärts-Rückwärts-Signal erzeugt wurde.
Die Zählwerke selbst bestanden aus einer Kette von Impuls-Zählstufen mit Flip-Flop-Schaltungen, die Kondensatoren zum Festhalten des alten Zustandes während einer Zustandsveränderung umfassten.
EMI1.1
"Vorwärts" aufstand "Rückwärts" und umgekehrt, zugeordnet.
Die Verwendung von zweiphasigen Binäruntersetzerstufen mit durchgängiger Gleichstromkopplung nach der Lehre der oben angeführten österr. Patentschrift Nr. 233869 zeitigt gegenüber den vorstehend erläuterten, früher üblichen Vorwärts-Rückwärts-Zählern wesentliche Vorteile :
A) Weil die Ausgangssignalfolgen aller Zählstufen wieder zweiphasige Binärsignalfolgen wie die eingangs definierten zweiphasigen Ausgangssignalfolgen der Messgrössen-Geber mit stets gleicher Phasenfolge wie diese sind und nur die Periodenlängen doppelt so gross sind, ergeben sich beste Voraussetzungen für die Aneinanderreihung solcher Zählstufen, ohne dass in die Gesamtschaltung einzugreifen ist bzw. ohne dass besondere Anpassungen der Signalfolgegeschwindigkeit am Eingang notwendig sind.
B) Aus für die additive Vereinigung der Eingangssignalfolgen oder Ausgangssignalfolgen beliebiger Zwischenstufen mit entsprechenden zweiphasigen Binärsignalfolgen anderer Quellen auf einer einzigen Sammelleitung, d. h. für eine vorzeichengerechte Inkrementaddition, die ebenfalls schon in der österr.
Patentschrift Nr. 233869 vorgeschlagen worden ist, ergeben sich bessere Voraussetzungen und Realisie- rungsmöglichkeiten.
C) Die Kippzeit für die einzelnen Untersetzerstufen mit den beiden Flip-Flops ist wesentlich geringer als die Kippzeit der früher verwendeten Binäruntersetzerstufen mit nur einem Flip-Flop und Gedächt- niskondensatoren.
D) Infolge der durchgängigen Gleichstromkopplung aller Untersetzerstufen bestehen keine besonderen Anforderungen an die Form der Flanken der zugeführten Impulse bzw. Formveränderungen der Impulse behindern die Wirkungsweise der Zählstufen nicht.
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E) Ausserdem hat die Gleichstromkopplung den Vorteil, dass die Folgefrequenz der zu zählenden Signalfolgen wesentlich grösser sein kann als bei Verwendung kondensatorgekoppelter Zählstufenketten, bei denen eine Umsteuerung des Zählsinnes nicht während des Durchlaufes eines Übertragers erfolgen darf.
F) Endlich kann mit grossem Vorteil für die Sicherung einer störungs-und fehlerfreien Signalzählung die Tatsache ausgewertet werden, dass die Zählstufen kein Gedächtnis für die Viertelperioden- oder Halbperiodenschritte der zweiphasigen Eingangssignalfolgen, sondern nur für die vollständigen Perioden haben.
Die Erfindung stellt eine vorteilhafte Weiterentwicklung der in der erwähnten österr. Patentschrift Nr. 233869 offenbarten Erfindung dar, indem sie unter Beibehaltung aller aufgeführten Vorteile eine wesentliche Verminderung des technischen Aufwandes für eine bestimmte Zählkapazität möglich macht.
Der Erfindung liegt die Erkenntnis zugrunde, dass in einer gleichstromgekoppelten Untersetzerstufe für die Zählung von zweiphasigen Binärsignalfolgen im Sinne der ganzzahligen Untersetzung derselben unter Beibehaltung von deren Zweiphasigkeit und ihres Vorzeichens bzw. ihrer Phasenfolge stets (n + 1) Flip-Flop-Schaltungen notwendig sind, wenn das Untersetzungsverhältnis N : 5 2n ist. So sind für eine Untersetzung im Verhältnis (N = 2) : 1 [ (n = 1) + 1] = 2 Flip- Flop- Schaltungen notwendig. wenn die vorstehend erwähnten Vorteile erzielt werden sollen. Bezogen auf die Zahl der notwendigen Flip-Flops pro Zählstufe ergibt sich also bei Verwendung von gleichstromgekoppelten, zweiphasigen Binäruntersetzerstufen nach der österr.
Patentschrift Nr. 233869 eine Verdoppelung des technischen Aufwandes gegenüber den früher bekannten Vorwärts-Rückwärts-Zählern mit kondensatorgekoppelten Zählstufen mit nur je einem Flip-Flop.
Die Erfindung sieht nun bei einem Vorwärts-Rückwärts-Zählwerk für zweiphasige Binärsignalfolgen der eingangs definierten Art vor, dass mindestens einzelne Untersetzerstufen n + 1 Flip-Flop-Stufen und eine logische Schaltung zur Verknüpfung von deren Eingängen und Ausgängen im Sinne der Erzielung einer zweiphasigen, gegenüber der Eingangssignalfolge im Verhältnis N : 1 > 2 : 1 untersetzten Ausgangssignalfolge an zwei der Flip-Flops enthalten. Dabei sind folgende Bedingungen zu erfüllen :
EMI2.1
Zur Anwendung in dekadischen Zählwerken bzw. zur Ermöglichung einer dekadischen Anzeige der gespeicherten Zählereignisse kann das erfindungsgemässe Zählwerk mit Vorteil ausser gleichstromgekoppelten Binäruntersetzerstufen (N = 2, n = 1) gemäss der erwähnten österr.
Patentschrift Nr. 233869 noch gleichstromgekoppelte Quinäruntersetzerstufen zur Signaluntersetzung im Verhältnis (N=5) : l enthalten, die je aus [ (n = 3) + 1 =4] Flip-Flop-Stufen sowie deren logischer Verknüpfungsschaltung bestehen.
Ein Ausführungsbeispiel eines derartigen Quinäruntersetzers und Anwendungsbeispiele derartiger Untersetzerstufen zur dekadischen Anzeige des Speicherinhaltes sind in den Zeichnungen dargestellt. Es zeigen : Fig. l das Schema einer Quinäruntersetzerstufe mit sparsamster Verknüpfungslogik, Fig. 2 ein Schema eines vorwärts- und rückwärts zählenden Zählwerkes mit gleichstromgekoppelten Binäruntersetzerstufen gemäss der erwähnten älteren Patentanmeldung und Quinäruntersetzerstufen gemäss Fig. l, Fig. 3 das Schema eines Dekadencodiergliedes DCH wie es in Fig. 2 verwendet wird, Fig. 4 das Schema eines andern Dekadencodiergliedes DCV, wie es ebenfalls in Fig. 2verwendetwird und Fig. 5 Beispiele von zweiphasigen Binärsignalfolgen am Eingang und am Ausgang einer Binäruntersetzerstufe und am Ausgang einer Quinäruntersetzerstufe.
Die gleichstromgekoppelte Quinäruntersetzerstufe QS gemäss Fig. 1 dient zur Realisierung von Zuordnungen zwischen Zustandskombinationen von zwei Eingangssignalen X und Y und Zustandskombinationen von vier Flip-Flops G, J, L, N, deren erstgenannte ihrerseits wieder als Eingangs-FlipFlops für eine nachfolgende Untersetzerstufe bzw.
Speicherstufe dienen bzw. deren Eingangssignale X, Y bestimmen, gemäss nachfolgender Tabelle :
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Zuordnungstabelle für gleichstromgekoppelte Quinäruntersetzerstufe
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<tb>
<tb> X <SEP> Y <SEP> G <SEP> J <SEP> L <SEP> N <SEP> VP <SEP> HP <SEP> GP
<tb> O <SEP> O <SEP> O <SEP> O <SEP> O <SEP> O <SEP> 0
<tb> O <SEP> L <SEP> O <SEP> O <SEP> O <SEP> O <SEP> 1 <SEP> } <SEP> 0 <SEP> } <SEP> 0
<tb> L <SEP> L <SEP> O <SEP> O <SEP> O <SEP> L <SEP> 2 <SEP> # <SEP>
<tb> L <SEP> O <SEP> O <SEP> O <SEP> O <SEP> L <SEP> 3 <SEP> 1 <SEP> #
<tb> O <SEP> O <SEP> O <SEP> O <SEP> L <SEP> L <SEP> 4
<tb> O <SEP> L <SEP> O <SEP> O <SEP> L <SEP> L <SEP> 5 <SEP> # <SEP> 2 <SEP> #
<tb> L <SEP> L0 <SEP> LL <SEP> L <SEP> 6 <SEP>
<tb> LOOLLL <SEP> 7J <SEP> J <SEP>
<tb> O <SEP> O <SEP> O <SEP> L <SEP> L <SEP> O <SEP> 8
<tb> O <SEP> L <SEP> O <SEP> L <SEP> L <SEP> O
<SEP> 9 <SEP> # <SEP> 4 <SEP> #
<tb> LLLLLO <SEP> 10 <SEP> 1 <SEP> j <SEP>
<tb> L <SEP> O <SEP> L <SEP> L <SEP> L <SEP> O <SEP> 11 <SEP> # <SEP> 5 <SEP> #
<tb> O <SEP> O <SEP> L <SEP> L <SEP> L <SEP> L <SEP> 12 <SEP> # <SEP> 6 <SEP> #
<tb> 0 <SEP> L <SEP> L <SEP> L <SEP> L <SEP> L <SEP> 13 <SEP> JT <SEP> L <SEP>
<tb> L <SEP> LL <SEP> L0 <SEP> L <SEP> 14 <SEP> 7 <SEP>
<tb> LOLL <SEP> L <SEP> 15 <SEP> J <SEP> J <SEP>
<tb> O <SEP> O <SEP> L <SEP> O <SEP> O <SEP> L <SEP> 16
<tb> O <SEP> L <SEP> L <SEP> O <SEP> O <SEP> L <SEP> 17 <SEP> } <SEP> 8 <SEP> } <SEP> 4
<tb> L <SEP> L <SEP> L <SEP> O <SEP> O <SEP> O <SEP> 18 <SEP> } <SEP> 9
<tb> L <SEP> O <SEP> L <SEP> O <SEP> O <SEP> O <SEP> 19
<tb> O <SEP> O <SEP> O <SEP> O <SEP> O <SEP> O <SEP> 20 <SEP> } <SEP> 10 <SEP> }5
<tb> O <SEP> L <SEP> O <SEP> O <SEP> O <SEP> O <SEP> 21
<tb> L <SEP>
<tb> L <SEP>
<tb> L <SEP> O <SEP> OO <SEP> O
<SEP> O <SEP> O <SEP> L <SEP> L <SEP> 24 <SEP> # <SEP> 12 <SEP> #
<tb> O <SEP> L <SEP> O <SEP> O <SEP> L <SEP> L <SEP> 25
<tb> LLOLLL <SEP> 26 <SEP> l <SEP> ! <SEP>
<tb> LOOLLL <SEP> 27 <SEP> 13
<tb>
In dieser Tabelle sind links die Zustandskombinationen zweier Eingangssignale X, Y bzw. von zwei Leitern einer zweiphasigen Binärsignalfolge gemäss den obersten beiden Zeilen von Fig. 5 einge- zeichnet. Diesen zweiphasigen Zustandskombinationen am Eingang sind Zustandskombinationen von vier gleichstromgekoppelten Flip-Flops G, J, L, N einer Quinäruntersetzerstufe zugeordnet, von denen die beiden erstgenannten bzw. deren Ausgangsleitungen ihrerseits wieder als Eingänge X, Y zu einer nach- folgenden Untersetzerstufe verwendbar sind, indem sie eine zweiphasige Binärsignalfolge gleicher Art wie die Eingangssignalfolge, aber mit 5facher Periodenlänge darstellen.
In der obigen Tabelle sind mit je fortlaufender Zahlnumerierung die Viertelperioden VP, die Halbperioden HP und die ganzen
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sowie zehn Inverter I, deren Ausgänge mit G, H ; J, K ; L, M ; N. 0 ; P und Q bezeichnet sind. Die
Inverter I dienen zur Inversion der Zustände G, H; J, K; L, M; N, O; P und Q bzw. sowie zur Ver- stärkung im Sinne einer höheren Belastbarkeit der betreffenden Ausgänge durch nachfolgende Logikelemente.
Die Invertereingänge sind gemäss nachfolgender Logiktabelle mit den Eingängen und den Inverter- ausgängen verknüpft.
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Or bekannter Art realisiert, wobei die Verbindungsdrähte zu den Anschlüssen aus Gründen der besseren Übersicht weggelassen sind. Man sieht auch leicht, sowohl aus dem Schema wie aus der obigen Logiktabelle, dass je zwei Inverter mit den Ausgängen G, H bzw. J, K bzw. L, M bzw. N, 0 paarweise zu vier Flip-Flops vereinigt sind, die in der Zuordnungstabelle nur mit ihren einen Gliedern G, J, L, N aufgeführt sind. Die zwei übrigen Inverter mit den Ausgängen P und Q dienen der Einsparung von Dioden in den Torschaltungen.
Die Logikschaltung kann durch andere Logikschaltungen ersetzt werden, die die Bedingungen der vorstehenden Zuordnungstabelle ebenfalls erfüllen, in den meisten Fällen aber einen grösseren technischen Aufwand bedingen werden.
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gemäss der Erfindung.
Mit ADC ist ein Analog-Digital-Konverter in der Form eines Winkelwertgebers bezeichnet, der bei der Verdrehung einer Eingangswelle We ein zweiphasiges Binärsignalsystem X0, dz abgibt, wenn die Welle We sich mit vorbestimmtem Drehsinn dreht. Das Binärsignalsystem X,Y am Ausgang des Messwertgebers entspricht in seiner Form und Phasenfolge auch der Signalfolge X20, Y2' in den ober- sten beiden Zeilen von Fig. 5. Bei umgekehrtem Drehsinn der Welle We ist das Signal Y2 gegenüber dem Signal X nacheilend statt voreilend.
Es ist leicht einzusehen, dass durch Vorschaltung einer gleichstromgekoppelten Binäruntersetzerstufe BS, deren Ausbildung aus der erwähnten österr. Patentschrift Nr. 233869 vorbekannt ist, vor eine Quinäruntersetzerstufe QS eine dekadische Untersetzung im Verhältnis 10 : 1 = (2 : 1) # (5 : 1) der
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dencodiergliedes DCV die Viertelperioden der Signalfolge X,Y am Ausgang des Gebers ADC nach einem Tetraden-Gewichtscode, beispielsweise mittels entsprechender Anzeigelämpchen A, A, A, A, sichtbar gemacht werden können.
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Ein solcher Tetraden-Gewichtscode ist in der erwähnten österr. Patentschrift Nr. 233869 ebenfalls offenbart worden und entspricht folgender Tabelle :
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<tb>
<tb> A <SEP> A <SEP> A <SEP> A <SEP> = <SEP> Ausgänge <SEP> = <SEP> Lämpchen
<tb> Dezimalziffer <SEP> 4 <SEP> 2 <SEP> 2 <SEP> 1 <SEP> = <SEP> Gewichte <SEP>
<tb> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP>
<tb> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> L
<tb> 2 <SEP> 0 <SEP> 0 <SEP> L <SEP> 0
<tb> 3 <SEP> 0 <SEP> L <SEP> 0 <SEP> L
<tb> 4 <SEP> 0 <SEP> L <SEP> L <SEP> 0
<tb> 5 <SEP> L <SEP> 0 <SEP> 0 <SEP> L
<tb> 6 <SEP> L <SEP> 0 <SEP> L <SEP> 0
<tb> 7 <SEP> L <SEP> L <SEP> 0 <SEP> L
<tb> 8 <SEP> L <SEP> L <SEP> L <SEP> 0
<tb> 9 <SEP> L <SEP> L <SEP> L <SEP> L
<tb>
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spielsweise die direkte Decodierung nach dekadischen Ziffernanzeigeröhren.
Ein Ausführungsbeispiel von Gliedern DCH ist in Fig. 3 und ein Ausführungsbeispiel von Gliedern DCV ist in Fig. 4 der Zeichnungen dargestellt, wobei ebenfalls die Verbindungsleitungen nicht gezeichnet sind. Das Schema von Fig. 3 umfasst vier Inverter mit den Ausgängen A2 bzw. A und A bzw.
A . Mit Hilfe von UND-Toren U und ODER-Toren Or, werden folgende logische Verknüpfungen realisiert :
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Das Schema nach Fig. 4 für Dekadencodierglieder DCV umfasst Inverter I und realisiert mit UND-Toren U und ODER-Toren Or folgende logische Verknüpfungstabelle :
Logiktabelle für Glieder DCV
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