DE2251067A1 - Elektronischer teilerschaltkreis mit veraenderlichem teilerverhaeltnis - Google Patents

Description

Di'pl.-lng. Heinz lesser, Patentanwalt D —8 München 81, Cosimostrofje 81 · Telefon: (0811) 483820

Adret-Electronique L 9868/Fl/ho.

Trappes / France 18» Oktober 1972,

Elektronischer Teilerschaltkreis mit veränderlichem Teilerverhältnis.

Die Erfindung betrifft elektronische Zähler mit veränderlichem Arbeitsvermögen, die als Frequenzteiler benutzt werden.

In manchen Anwendungsgebieten von numerischen Frequenzteilern mit in Abhängigkeit von einem Sollwert programmierbarem Verhältnis/ beispielsweise bei Pahsenrückkoppelungsschleifen, die manche Frequenzgeneratoren besitzen, kann es zweekmässig sein, dass der Zähler mit veränderlicher Kapazität, der das wesentliche Element dieser Teiler bildet, mit Frequenzen arbeiten kann, die höher als die von den bekannten Schaltungen normalerweise zugelassenen Frequenzen sind.

Eine bekannte Schaltung besteht beispielsweise in einer Verbindung des Zählers mit einem Kreis, der die Koinzidenz mit einem vorbestimmten Zahlenwert N feststellt. Bei dem N-ten Impuls stellt der Koinzidenzkreis den Zähler auf Null zurück. Die Auflösungszeitder Schaltung ist hierbei gleich der Summe der Ansprechzeit des Koinzidenzkreises plus der Nullstellzeit des Zählers und seiner Erholungszeit. Diese Auflösungszeit ist somit zum Zeitpunkt der Koinzidenz beträchtlich angewachsen. Nun ist die maximale Frequenz, die der Teiler behandeln kann, der reziproke Wert der längsten Auflösungszeit seines Arbeitszyklus.

Zur Verringerung dieser Auflösungszeit werden verschiedene Verfahren, insbesondere das sogenannte Wechset-Verfahren, benutzt, gemäss welchem zum Erhalt eines Arbeitsvermögens

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N zwei Zähler mit den Arbeitsvermögen N-P und P gekoppelt werden, deren erster N-P Impulse zählt, wonach eine Umschaltung auf den zweiten Zähler vorgenommen wird, bis dieser die Zählung P erreicht hat; zu diesem Zeitpunkt wird eine neue Umschaltung auf den ersten Zähler vorgenommen. Bei jeder Koinzidenz wird einer der Zähler auf Null gestellt, und während dieser Nullstellung hat der andere Zähler Zelt zur Erholung, wodurch die Auflösungszeit der Schaltung verringert wird.

Mit diesem Verfahren kann jedoch nicht in dem gewünschten Masse die maximale Auflösungszeit der Vorrichtung verringert werden, die von dar Zeit zum Feststellen des Zustandes N-P oder P der Zähler und von der Umschaltzeit abhängig ist.

Ziel der Erfindung ist es, einen Teiler zu schaffen, bei dem die Auflösungszeit korritantist und auf die Ansprechzeit eines JK-Flip-Flops reduziert ist, so dass mit wesentlich höheren Frequenzen als bei den bekannten Schaltungen gearbeitet werden kann. Der erfindungsgeraässe Frequenzteiler besitzt eine erste und eine zweite Teilungsstufe, die in Reihe geschaltet sind, und ist im wesentlichen dadurch gekennzeichnet, dass die erste Teilungsstufe so ausgebildet ist, dass ihr Teilungsverhältnis sich unter der Einwirkung von Steuersignalen um ganzzahlige Werte verschiebt, und dass die zweite Teilungsstufe einen Zähler mit festem Zählvolumen besitzt, der so ausgebildet ist, dass er ständig zählt und auf die erste Teilungsstufe ein Steuersignal überträgt, das während einer vorbestimmten Anzahl von Zählungen der zweiten Teilungsstufe auftritt.

Gemäss einer besonderen Ausführungsform besitzt die zweite Teilungsstufe ferner Einrichtungen zum Vergleichen der Zählung des Zählers mit mindestens einer Sollwertzahl, wodurch mindestens ein Steuersignal erzeugt wird und ferner das Teilungsverhältnis um mindestens eine Einheit versetzt wird.

Gemäss einem anderen Merkmal der Erfindung besitzt der Zähler

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eine N-Teilungsstufe und eine darauf folgende2-Teilungsstufe und ist der Vergleicher so ausgebildet, dass er die durch die logischen Zustände der parallelen Ausgänge der N-Teilungsstufe ausgedrückte Binärzahl mit einer Binärzahl η - a / 2 vergleicht, wobei η die Sollwertzahl und a ein Wert ist, der Null ist, wenn n'gerade ist, und 1 ist, wenn η ungerade ist, und die Vorrichtung besitzt dem Vexjleicher zugeordneten Einrichtungen, die je nach der Parität von η das Ausgangssignal des Vergleichers auftreten lassen oder nicht und nur bei N-Zählungen des Zählers wirksam werden.

Weitere Einzelheiten der Erfindung ergeben sich aus der folgenden Beschreibung. Auf der beiliegenden Zeichnung zeigen:

Fig. 1 ein Grundschaltbild einer Teiler-Schaltung gemäss einer ersten Ausführungsform der Erfindung,

Fig. 2 eine Darstellung einer ersten Ausführungsform der Teilungsstufe am Eingang der Schaltung,·

Fig. 3 eine Darstellung der Wellenformen des Ausgangssignales der Schaltung vonFig. 2,

Fig. 4 eine DaiSbellung einer abgewandelten Ausführungsform der Teilungsstufe,

Fig. 5 eine Darstellung der Schaltung der J-Eingähge der bistabilen Schaltkreise der in Fig. 4 gezeigten Schaltung,

Fig. 6 eine Darstellung einer ersten Ausführungsform des Zählers und Teilers der Schaltung von Fig. 1,

Fig. 7

und β Darstellungen von zwei Abwandlungen des Beispieles gemäss Fig. 6,

Fig. 9 ein Grundschaltbild eines Zählers und Teilers gemäss einer zweiten Ausführungsform,

Fig. IO eine Darstellung eines besonderen Ausführungsbeispieles , .

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Fig. 11 ein Grundschaltbild eines Zählers und Teilers gemäss einer dritten AusfOhrungsform,

Fig. 12 eine besondere Ausführungsform zur Herstellung eines von 20 bis 29 veränderlichen Teilungsverhältnisses.

Fig. 1 zeigt einen am Eingang der Schaltung angeordneten Teiler 1, der bei E die Frequenzimpulse F empfängt, deren Frequenz geteilt werden soll, und dessen Ausgang mit einem am Ende der Schaltung vorgesehenen Zähler und Teiler 2 verbunden ist, der an seinem Aisgang S die geteilte Frequenz liefert. ' ■ ■

Ue Teiler 1 und 2 sind bekannte Teilerstufen (2-Teiler) mit einem Tellungsverhältnis 2, ... n.

Der Zähler 2 hat ein Volumen N und ist so ausgebildet, dass er, sobald er eine Zählung η erreicht, einem Steuereingang C 26 des Teilers 1 eine binäre Information liefert.

Der Teiler 1 ist so ausgebildet, dass er ein Teilungsverhältnis (m) hat, solange diese Information nicht auftritt, und auf das Verhältnis (ra + 1) übergeht, wenn diese Information auftritt.

Es ist nicht unbedingt erforderlich, dass die Umschaltinformation während den N-n letzten Zählungen jedes Zyklus des Zählers 2 auftritt. Für das gewünschte Ergebnis genügt es, wenn diese Information bei jedem Zyklus während einer gewissen Anzahl (N-n)Zählungen des Zählers auftritt und während den η anderen Zählungen des Zyklus nicht auftritt, diese beiden Reihen von Zählungen können auf beliebige Weise ineinander verschachtelt sein.

Während N-n Zählungen wird nämlich jeder Ausgangsimpuls des Teilers 1 von M Eingangsimpulsen erzeugt, während jeder Ausgangsimpuls des Teilers 1 während den η Zählungen durch (M + 1) Eingangsimpulse erzeugt wird. Die N-Zählungen jedes Zyklus des Zählers 2, nach denen er auf Null zurückgestellt wird und an seinem Augang S einen

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Impuls liefert, entspricht schliesslich (M + IJ η + M (N-n) = MN + η Eingangsimpulsen der Schaltung.

Wenn man die Zahl η mit Hilfe eines Sollwertes programmiert, wird seinerseits das Teilungsverhältnis MN + η der Schaltung programmiert.

Beispielsweise kann M + 3N =» 10 und η veränderlich von O bis 9 genommen werden, was ein Verhältnis ergibt, das von 30 bis 39 veränderlich ist.

Bei diesem Beispiel arbeitet der Zähler 2 mit einer Frequenz, die 3- oder 4-mal kleiner als die Eingangsfrequenz ist, und besitzt leine Nullstellvorrichtung für eine veränderliche Kapazität. Deshalb kann er sehr einfach und unter geringem Kostenaufwand gebaut werden, ohne dass dadurch die Arbeitsfrequenz der Schaltung begrenzt wird. Damit diese nur von dem Teiler 1 abhängt, genügt es» wenn die vorrichtung zum Feststellen der Koinzidenz zwischen der Zählung des Zählers 2 und dem Sollwert η im vorliegenden Beispiel mindestens bei der Frequenz F/3 eine Umschaltung bewirken kann, was leicht zu erreichen ist* Der Grenzwert der Ärbeitsfrequenz der Schaltung ist somit von η vollständig abhängig.

Fig. 2 zeigt eine bevorzugte Ausführungsform des Tellers für den Fall von M * 3.

Er besitzt drei 3K- Flip-Flops 4, 5 und 6, an deren Takteingänge C das Eingangssignal C synchron angelegt wird* Die Eingänge K der Flip-Flop-Sehaltkreise 4 und 5 sind mit einem logischen Zustand 1 verbunden, während der Eingag K dee Flip-Flop-Kreise* 5 mit dem Ausgang Q de» F!ipHP£op~ Kreises 6 verbunden ist· Der Aurjang Q des Fllp-Flop-Kreisee 5 ist mit dem Eingang J des FÜp-Flop-Kreises 4 verbunden, während der Ausgang Q des Flip-Flop-Kreises 4 einerseits mit dem Eingang des Zählers 2 und andererseits mit den Eingängen J der Flip-Flop-Kreise 5 und 6 verbunden ist» Der Flip-Flop-Kreis 6 besitzt zwei Eingänge J und J'Y die mit einem inneren UND-Glied 6a verbunden sind. DerEingang J¹

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ist an den Uroschaltanschlusa C26 des Zählers. 2 angeschlossen.

Flg. 3 zeigt bei (a), (b) und (c) die Wellenformen der Ausgänge Q der Flip-Flop-Kreise 4, 5 und 6, «renn der Zustand O an J' angelegt ist, was den η ersten Zählungen 2 entspricht, und bei (d), (e) und (f) die Wellenformen derselben Ausgänge, wenn der Zustand 1 an J' angelegt ist, was'den (N-n) letzten Zählungen des Zählers 2 entspricht. Das Eingangs' signal ist bei (E) dargestellt.

Die Abfallflanke des ersten Taktimpulses (E) lässt in beiden Fällen nur den Flip-Flop-Kreis 4 ansprechen (der Eingang J der beiden anderen ist auf Null).

Sobald der Flip-Flop-Kreis umgeklappt ist, lässt er den . Eingang J des Flip-Flop-Kreises' 5 und im zweiten Fall ' (J'= 1 ) auch den Eingang J des Flip-Flop-Kreises 6 in diesen Zustand 1 übergehen.

Im ersten Fall (J* » O) bleibt der Eingang J des Flip-Flop-Kreises 6 auf Null. Wenn der Flip-Flop-Kreis 4 durch die Abfallflinke des folgenden Taktimpulses zurückfällt, klappt deshalb der Flip-Flop-Kreis 5 um und der Flip-Flop-Kreis 6 bleibt in Ruhe.

Das Umklappen des Flip«Flop-Kreises S lässt seinen Ausgang Q und damit den Eingang J des Flip-Flop-Kreises 4 auf Null übergehen. Da der Flip-Flöp-Kreis 6 nicht in Ruhestellung (O-Stellung) ist, ist sein Ausgang U und damit der Eingang K 'des Flip-Flop-Kreises 5 im Zustand 1. Deshalb fällt der' Flip-Flop-Kreis 5 bei der Abfallflanke des folgenden Taktimpulses zurück. Der Eingang J. des Flip-Flop-Kreiees 4 geht in den Zustand 1 über, so dass der Flip-Flop-lreis 4 bei ' ' dem folgenden Taktimpuls wieder umklappt. ' · _;. '

In ersten Fall (J' * 0} liefet also der Augang Q des FlIp-Flop-Kreiees 4 ein Signal (a), dessen Frequenz ein Drittel der Taktfrequenz ist.

I» «weiten Fall (JV* 1 ) klappt bei den zweiten Taktimpuls nicht nur der Flip-Flop-Kreise 5, sondern auch der Flip-Flop-

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Kreis 6 um. Infolgedessen gehen der Eingang K des Flip-Flop-. Kreises 5 und der Eingang J des Flip-Flop-Kreises 4 auf Null über.

Bei dem dritten Impuls ändern die Flip-Flop-Kreise 4 und deshalb nicht ihren Zustand, während der Flip-Flop-Kreis 6 zurückfällt _r wodurch der Eingang K des Flip-Flop-Kreises 5 auf 1 übergeht.

Bei dem vierten Impuls klappt also der Flip-Flop-Kreis 5 um und die beiden anderen ändern ihren Zustand nicht. Der Eingang J des Flip-Flop-Kreises 4 ge,ht dadurch auf 1 über, so dass der Flip-Flop-Kreis 4 bei dem fünften Impuls wieder umklappt.

In dem zweiten Fall (J¹ = 1) liefert ^valso der Ausgang Q des Flip-Flop-Kreises 4 ein Signal (d), dessen Frequenz ein Viertel der Taktfrequenz ist.

Mit anderen Worten, mit drei Flip-Flop-Kreisen kann M = hergestellt werden.

Um M = 4 herzustellen, genügt es, einen Zwischen-Flip-Flop-Kreis einzufügen, der wie der Flip-Flop-Kreis 5 ausgebildet und angeschlossen ist. Für M = 6 sind zwei Zwischen-Flip-Flop-Kreis erforderlich usw.

Die Informationen an den Eingängen J der oberen Flip-Flop-Kreise 5 und 6 werden von dem zuvorderst angeordneten Flip-Flop-Kreis 4 geliefert, d.h. von dem Schaltzustand gerade vor dem Abfall des Signals am Ausgang Q des Flip-Flop-Kreises 4. Damit die Auflösungszeit der Schaltung schliesslich nur von der Ansprechzeit des Flip-Flopkreises 4 abhängt, genügt es also, wenn die Eingänge J der anderen Flip-Flop-Kreise während der Periode des Signals (a), positioniert werden können. Insbesondere müssen dieser Zähler 2 und sein die Zählung und den Sollwert vergleichender Kreis einfach maximal auf der Fisquenz F/M arbeiten. Ein sehr billiger Zähler 2, der beispielsweise auf 12,5 Mhz arbeiten kann, gestattet somit die Bildung eines Teilers,

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der in dem genannten Beispiel von M « 3 mit F * 37,5 MHz arbeiten kann.

In Fig. 4 ist ein Teiler dargestellt, der je nach der Stellung von Umschaltern 12, 13 und 14 die P lqjr aminierung des Teilungsverhältnisses entweder von 20 bis 29 oder von 30 bis 39 oder von 40 bis 49 oder von 50 bis 59 gestattet.

Der am Eingang der Schaltung angeordnete Zähler besteht aus fünf Flip-Flop-Kreisen 7 bis 11, die hinsichtlich der Anschlüsse C, K und Q und hinsichtlich der Anschlüsse J und Q des Flip-Flop-Kreises 7 wie in Fig. 2 verbunden sind.

Der Flip-Flop-Kreis 11 besitzt wie der Flip-Flop-Kreis 6 von Fig. 2 zwei Anschlüsse J und J¹, die mit einem inneren UND-Glied (nicht dargestellt) verbunden sind, während die Flip-Flop-Kreise 8, 9 und 10 jeweils vier Anschlüsse Jl, J¹I, J2 und J'2 besitzen, die mit einer inneren logischen Schaltung verbunden sind, die auf Fig. 5 getrennt dargestellt ist. Diese logische Schaltung besitzt zwei UND-Glieder 10a und 10b und ein ODER-Glied 10c. InFig. 6 ist ein 1. Beispiel eines Zählers 2 dargestellt; ein JK-Flip-Flop dient zur Bildung eines Flip-Flop-Kreises 18, dessen Eingang C mit dem Anschliss 15a und dessen Ausgang Q mit dem Umschaltanschluss C26 des Teilers 1 verbunden ist. Ein UND-Glied 19 speist den Eingang J nur, wenn die Koinzidenz mit Null auftritt. Der mit dem Ausgang von 17 verbundene Eingang des UND-Gliedes 19 bewirkt ein logisches Umkehrorgang. Auf diese Weise wird vermieden, dass die Eingänge J und K des Flip-Flop-Kreises im Falle von η = 0 gleichzeitig gespeist werden, wodurch er einen Impuls mit der Taktfrequenz liefern würde.

Dieser Flip-Flop-Kreis soll nämlich ein Signal liefern, das be. den η ersten von dem Kreis 15 empfangenen Impulsen jedes Zyklus auftritt und bei den N-n letzten Impulsen nicht auftritt.

Dies ist der Fall, da der Eingang K bei der Koinzidenz mit η gespeist ist, wodurch der Flip-Flop-Kreis abfällt»

Am Ende des Zyklus ist der Eingang_J_gespieist. wodurch der

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Flip-Flop-Kreis wieder hochklappt.

Bei der zweiten Ausführungsform (Fig. 7) ist das Organ ein binärer Amplitudenvergleicher, der die binäre Sollwertzahl η mit der der Zählung des Zählkreises 15 entsprechenden Binärzahl vergleicht. Je nachdem, ob die erste Zahl grosser, gleich oder kleiner als die zweite ist, wird der Ausgang a, b oder c gespeist. Eine Vorrichtung 3 gemattet die Verbindung des Ausgangs a, des Ausgangs b oder des Ausgangs c oder der logischen Summe der Ausgänge b und c mit dem Anschluss C₂₆.

Im ersten Fall ist der Anschluss C₂₆ gespeist, solange der Kreis 15 die Zählung η nicht erreicht hat, so dass der Teiler ein Verhältnis MN + η hat, wie oben erläutert wurde. Im zweiten Fall ist der Anschluss C₃₆ bei den N-n letzten Impulsen des Zyklus gespeist.

Das Teilungsverhältnis beträgt somit Mn+(M+l)N-n = (M + 1) N - n.

In dem dritten Fall wird der Anschluss C-,- bei den N-n-1 letzten Impulsen des Zyklus gespeist, woraus sich ein Teilungsverhältnis von (n + 1) M + (N - η - 1) (N + 1) = (M + 1) N - η - !ergibt.

Diese Schaltung gestattet also mit einem einzigen Sollwert die Bildung eines direkten Spektrums und zweier umgekehrter Spektren, was in marhen Anwendungsgebieten von Bedeutung ist. Ein umgekehrtes Spektrum könnte auch mit der Schaltung von Fig. 6 erreicht werden, indem der Anschluss C26 an den Ausgang Q des Flip-Flop-Kreises 18 angeschlossen wird.

Mit der Schaltung nach Fig. & kann kein umgekehrtes Spektrum erhalten werden. Sie besitzt dagegen einfach einen Zählkreis 15, der unter dem Namen Digitalrhythmus-Vlelfacher ("Bit; Räte Multiplier", Abkürzung : BRM) bekannt ist.

Ein derartiger Zählkreis hat ein Zählvolumen N und,^ *

wenn an ihn «in Sollwert η angelegt wird, liefert er an einem Ausgang, der im vorliegenden Fall mit C26 verbunden ist

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η Ausgangsimpulse pro Zählzyklus. Infolgedessen wird der Teiler 1 in dem Verhältnis M + 1 η-mal pro Zyklus gespeist, woraus sich das Verhältnis
(M + 1) η + M (N - η) » MN + η ergibt.

Im Rahmen der Erfindung sind auch andere Ausführungsformen der Teiler 1 und 2 möglich. M, N und η können beliebige Werte haben. Bei Verwendung der Ausführungsformen der Fig. 6 oder 8 kann sogar η von O bis 10 variiert werden, was Teilungsverhältnisse von beispielsweise 30 bis 40 oder - allgemeiner - von 1OM bis 10(M + 1) ergibt. Dies kann mit bekannten Zählern und Teilern nicht erreicht werden.

Mit der an Hand der Fig. 1 bis 7 beschriebenen Vorrichtung kann ein Teilungsverhältnis der Form MN + η oder (M + 1) N -n oder (M + 1) N - η - 1 erreicht werden.

Im allgemeinen wird N-IO und η programmierbar von 0 bis genommen. M ist hierbei die Ziffer der Zehnerstellen der Zahl, die das Teilungsverhältnis ausdrückt. Wenn beispielsweise M β 4 ist, ist das Teilungsverhältnis programmierbar von 40 bis 49 oder von 50 bis 41 oder von 49 bis 40.

In manchen Anwendungsgebieten ist es zweckmässig, wenn man über einen Teiler verfügt, der beispielsweise ein programmierbares Verhältnis von 43 bis 52 oder - allgemein - der Form MN + η + p, d.h. von einer beliebigen Ziffer der Einerstellen an, hat.

Zu diesem Zweck genügt es, einer Schaltung, deren zweite Stufe gemäss Fig. 7 ausgebildet ist, einen zweiten binären Amplitudenvergleicher, der die Zählung des Zählers mit dem Sol wart ρ vergleicht, und eine logische Schaltung beizugeben, die ein zusätzliches Steuersignal liefert, das das Teilungsverhältnis der ersten Stufe ua zwei BInIwIten versetzen kann.

Fig. 9 zeigt die folgenden bereits beschriebenen und mit denselben Bezugszahlen bezeichneten Organes einen a» Eingang der Schaltung angeordneten Teiler 1, der bei B dl· Froquenilftpulse F empfängt, deren Frequenz geteilt werden soll

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und dessen Ausgang mit einem Zähler 15, vorzugsweise einem Dezimalzähler mit einer oder mehreren Dekaden, verbunden ist, der an seinem Ausgang S die geteilte Frequenz liefert, und einen ersten binären Amplitudenvergleicher 20, der die bfciäre Sollwertzahl η mit der der Zählung des Zählers 15 entsprechenden Binärzahl vergleicht.

Ferner besitzt die Schaltung von Fig. 9 einen zweiten binären Amplitudenvergleicher 21, der eine binäre Sollwertzahl ρ mit der der Zählung des Zählers 15 entstehenden Zahl vergleicht, und eine logische Schaltung 22, die so ausgebildet ist, dass ja nach dem Zustand der Ausgänge 20 a und 21a der Vergleicher ihr Ausgang 22a, 22b oder 22c gespeist wird.

Und zwar wird 22a gespeist, wenn 20a und 21a gleichzeitig gespeist sind: 22b wird gespeist, wenn ein einziger der beiden Ausgänge 20a und 21a gespeist wird, und 22c wird gepeist, wenn keiner der beiden Ausgänge 20a und 21a gespeist wird.

Der Teiler 1 ist so ausgebildet, dass sein Teilungsverhältnis gleich M + 2, M + 1 oder M ist, je nachdem, ob der Steuereingang 22a, 22b oder 22c gespeist ist. Bei einem bestimmten Wert von p, solange η nicht auf einen Wert von unter ρ programmiert ist, arbeitet diese Schaltung folgendennassen:

Der Zähler 15 zählt die aus dem Teiler 1 austretenden Impulse.

Während den η ersten Zählungen ist die Zählung des Zählers kleiner als η und als p_f so dass die Ausgänge 20a und 21a gleichzeitig gespeist werden und das Teilungsverhältnis des Teilers 1 gleich M + 2 ist.

Während den p-n folgenden Zählungen ist die Zählung des Zählers 15 kleiner als ρ aber grosser als n, so dass nur der Ausgang 21a gespeist wird und das Teilungsverhältnis des Teilers 1 gleich η + 1 ist.

Während den N-n(p-n) = N - ρ letzten Zählungen ist die Zählung des Zählers 15 grosser als ρ und als n, so dass

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keiner der beiden Ausgänge 20a und 21a gespeist wird: das Teilungsverhältnis des Teilers 1 ist somit gleich n.

Im Verlaufe eines vollständigen Zyklus des Zählers 15, bei dem an seinem Ausgang ein Impuls auftritt, betrug die Zahl der an den Eingang E angelegten Impulse (M + 2) η + (M + 1) (p-n) « MN + ρ + n.

Da ρ und η in dieser Formel eine symmetrische Rolle spielen, ist das Ergebnis bei ri^p dasselbe.

Wenn beispielsweise N = 10 (Fall des beschriebenen Beispiels), wobei der Zähler 15 ein DezimalzHhler mit einer einzigen Dekade, M = 4 und ρ «= 3 ist, erhält man ein Teilungsverhältnis das von 43 bis 52 verstellbar ist, indem η von 0 bis 9 programmiert wird. Dieselben Ergebnisse erhält man, wenn η = 3 genommen wird und ρ von O bis 9 'programmiert wird.

Die Schaltungen können von jedem Fachmann hergestellt werden.

Wie im Nachstehenden noch erläutert wird, ist insbesondere der Teiler 1 mit Hilfe von bekannten Schieberegistern einfach herzustellen.

Fig. 10 zeigt das Schaltbild eines einfachen Ausführungsbeispieles für M = 3 und ρ = 3.

Der binäre Vergleicher 2 der Fig. 1 kann hierbei aus drei NAND-Gliedern 211, 212 und 213 bestehen, die auf die auf dem Schaltbild dargestellten Weise mit den Ausgängen mit dem Gewicht 1, 2 und 4 des Zählers 15 verbunden sind.

Der Ausgang des Gliedes 213 ist im Zustand 1, wenn mindestens einer seiner Eingänge im Zustand O ist. Der Ausgang des Gliedes 211 ist im Zustand O, wenn die Ausgänge mit dem Gewicht 1 und 4 des Zählers 15 gespeist sind, d.h. bei der Zählung 5. Der Ausgang des Gliedes 211 ist im Zustand 0, wenn die Ausgänge mit dem Gewicht 2 und 4 des Zählers gespeist sind, d.h. bei der Zählung 6, und die beiden Ausgänge der Glieder 211 und 212 sind gleichzeitig in dem Zustand 0, wenn die Ausgänge mit dem Gewicht 1, 2 und 4

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des Zählers 1 gespeist sind, d.h. bei der Zählung 7.

Während drei von zehn Zuständen des Zählers 15 ist der Aisjang des Gliedes 213 somit gespeist.

Die logische Schaltung 22 von Fig. 9 besteht - wie Fig. zeigt - aus einem NOR-Glied 22. und einem NAND-Glied 222, die mit dem Ausgang 20 a des binären Amplitudenvergleichers 20 und mit dem Ausgang des Gliedes 213 auf die auf der Figur dargestellte Weise verbunden sind.

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Die Ausgänge der Glieder 221 und 222 sind jeweilig mit den parallelen Eingängen BI und AI eines Schieberegisters 1 verbunden, deren beide anderen parallelen Eingänge CI und DI im Zustand O sind (durch eine Erdung dargestellt). Die beiden Takteingänge C, C sind mit dem Eingangsanschluß E der Schaltung verbunden. Der Reihengang S I ist im Zustand 1 (mit dem Vorzeichen + dargestellt). Der parallele Ausgang QD ist einerseits mit dem Eingang des Zählers 15 verbunden und andererseits an den Steuereingang MC angeschlossen. Die anderen, nicht angeschlossenen parallelen Ausgänge sind nicht dargestellt.

Die Arbeitsweise eines derartigen Registers ist bekannt. Wenn der Anschluß MC im Zustand 1 ist, werden die an den parallelen Eingängen auftretenden Informationen durch den ersten Taktimpuls auf die Ausgänge übertragen, QD geht also auf Null über. Infolgedessen geht MC auf Null über. Die Taktimpulse bewirken somit die Übertragung der bei AI auftretenden Informationen auf BI und der bei BI auftretendenlnforraation auf CI... und der bei DI auftretenden Information auf QD. Wenn BI gespeist ist, sind drei Impulse für diese Übertragung notwendig. Wenn AI gespeist ist und BI nicht gespeist ist, sind vier Impulse zur Durchführung dieser übertragung erforderlich.

Das Register 1 verhält sich also wie ein 3-Telier, wenn BI gespeist ist (unabhängig vom Zustand von AI), wie ein 4-Teiler, wenn AI gespeist ist, wobei BI nicht gespeist ist , und wie ein 5-Teiler, wenn weder AI noch BI gespeist sind.

Wenn also die Ausgänge des Vergleichers 20 und des Gliedes 213 gleichzeitig im Zustand Null sind, sind die beiden Eingänge AI und BI gespeist, woraus sich ein Teilungsverhältnis 3 des Registers 1 ergibt. Wenn der Ausgang 20a auf einen Wert

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übergeht und der Ausgang des Gliedes 213 im Zustand Null bleibt oder umgekehrt, wird nur der Eingang AI gespeist, woraus sich ein Teilungsverhältnis 4 ergibt. Wenn die Ausgänge des Vergleichers 20 und des Gliedes 213 gleichzeitig gespeist sind, sind die beiden Eingänge AI und BI in dem Zustand Null, woraus sich ein Teilungsverhältnis 5 ergibt.

Wenn n<5, ist das Teilungsverhältnis des Registers bei den η ersten Zählungen und bei den Zählungen 5-6-7 des Zählers 15 gleich 4_f während es bei den Zählungen 8 und 9 und bei den auf die η ersten Zählungen folgenden 5-n Zählungen gleich 3 ist. Daraus ergibt sich ein Teilungsverhältnis der Schaltung von gleich 4(n+3)+3(2+5-n) = 33 + n.

Jedesmal, wenn η um eine Einheit zunimmt, wobei η jedoch kleiner als 8 bleibt, geht das Teilungsverhältnis des Registers bei einem der Zustände 5-6-7 des Zählers 15 von 4 auf 5 über, so daß das Teilungsverhältnis der Schaltung auch um eine Einheit zunimmt und somit gleich 33+n bleibt.

Wenn η von 7 aug 8 und von 8 auf 9 übergeht, geht das Teilungsverhältnis des Registers bei einem der Zustände 8 und 9 des Zählers 15 von 3 auf 4 über, so daß das Teilungsverhältnis der Schaltung ebenfalls gleich 33+n bleibt.

Dieses Verhältnis ändert sich somit zwischen 33 und 42, wenn η von 0 bis 9 programmiert wird. Um eine Änderung von 33 bis 43 zu erreichen, ist lediglich an die Eingänge von 20 ein falscher Befehl anzulegen.

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Im Rahmen der Erfindung sind verschiedene Änderungen der Ausführungsform der Schaltung möglich.

Insbesondere kann das auf Fig. 9 dargestellte Schieberegister als erste Teilungsstufe in einer beliebigen, auf den Fig. 1 bis 8 dargestellten Schaltung benutzt werden(beispielsweise kann dieses Schieberegister vom Typ 74-95 der "TEXAS Instruments Inc." sein).

Ferner brauchen die Vergleicher nicht unbedingt den Binärkode zu benutzen; sie können auch in Form einer geeigneten logischen Schaltung ausgeführt sein.

Bei den in den Fig. 1 bis 10 dargestellten Schaltungen kann das Ausgangssignal stark asymmetrisch sein. Da sich nämlich das Teilungsverhältnis der ersten Stufe während des Zählzyklus der zweiten ändert, können die Zeiten der beiden Periodenhälften des Ausgangssignals zwei sich voneinander wesentlich unterscheidenden Eingangsimpulszahlen entsprechen.

Infolgedessen treten bei der Entnahme der Grundwelle eines solchen Signals insbesondere hinsichtlich der geraden Oberwelle schwierige Filtrierungsprobleme auf.

Die in den Fig. 11 und 12 dargestellte Schaltung hat die Aufgabe, diesen Nachteil auszuschalten und ein Ausgangssignal zu schaffen, das bei den geraden Teilungsverhältnissen absolut symmetrisch ist und bei den ungeraden Teilungsverhältnissen so beschaffen ist,daß die Dauer einer der beiden Periodenhälfte die Dauer der anderen um nicht mehr als einen Schritt übersteigt, wobei der Schritt die Dauer eines Eingangsimpulses der Schaltung ist.

Auf Fig. 11 ist eine erste Teilungsstufe 1 mit einem Impuls- -aiagand—einem—Steeeang—C-daggese, der-,—wenn

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er gespeist ist, das Teilungsverhältnis von einem Wert M+l auf einen Wert M übergehen läßt. Der Ausgang dieser ersten Stufe ist mit einem Zähler 15 verbunden, der mit einem Ausgang S versehen ist, der den Ausgang der Schaltung bildet. Ein binärer Amplitudenvergleicher 20 empfängt an seinen Eingängen A., A_? und A₃ die Kodes mit dem Gewicht 2,4 und 8 einer binärkodierten Sollwertzahl n. Der Kode 1 ist an einen Eingang eines UND-Gliedes 23 angelegt. Der Ausgang A^B des Vergleichers ist mit dem Eingang C der Stufe 1 verbunden.

Am Eingang A mit dem Gewicht 1 des Vergleichers 20 ist ständig ein logischer Zustand 0 angelegt, der symbolisch mit der Masse dargestellt ist.

Der Zähler 15 besteht aus einem 5-Teiler mit Ausgängen a, b und c mit dem Gewicht 1,2 bzw. 4, die jeweilig mit den Eingängen B^, B₂ und B₃ des Vergleichers 20 verbunden sind, und aus einem 2-Teiler, dessen Ausgang d einerseits mit dem Ausgang S und andererseits mit dem anderen Eingang des UND-Gliedes 23 verbunden ist.

Der Ausgang des UND-Gliedes 23 1st mit einer logischen Schaltung 24 mit zwei Ausgängen verbunden, die jeweilig mit zwei Eingängen a>B und a<B des Vergleichers 20 verbunden sind.

Der Eingang a = B des Vergleiehers 20 ist ständig in dem Zustand 0, was symbolisch mit der Masse dargestellt ist.

Der Vergleicher 20 besteht beispielsweise aus einer integrierten Schaltung vom Typ 7485 der "TEXAS Instruments Inc.". Bekanntlich haben die Eingänge in einer solchen Schaltung folgende abnehmenden Prioritäten: A- B₃, A₃ B₂, A₁ B

- B₃,

₂, A₁ B ,

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und schließlich a>B, a = B oder a κ Β.

Dies bedeutet, daß, wenn A₃^ B₃, der Ausgang A<B gespeist wird, und zwar unabhängig von den logischen Zuständen der anderen Eingänge. Ebenso wird bei A^ = B- und A₀ ¹C B-der Ausgang A<"B unabhängig von den logischen Zuständen der anderen Eingänge gespeist. Damit die Eingänge a> B, a = B oder ac B einen Einfluß auf den Vergleicher haben, muß A₃ » B₃, A₂ = B₂, A₁ = B₁ und A_Q = B_Q sein.

In einem Zählzyklus des Zählers 15 ist der Ausgang d während der fünf ersten Zählungen im Zustand O, während er während den fünf letzten Zählungen im Zustand 1 ist.

Wenn η geradzahlig ist, tritt der Kode W niemals auf. Die logische Schaltung 24 ist so ausgebildet, daß ihr Ausgang avB auftritt, wenn ihr Eingang derart auf der Stufe Null ist. Wenn dagegen _{n ungerade ist# tritt der Rode (1) auf}^ so daß der Eingang der Schaltung 24 während den fünf letzten Zählungen des Zählers 15 gespeist ist. Die Schaltung 24 ist so ausgebildet, daß hierbei ihr Ausgang a> B gespeist wird.

Der Vergleicher 20 vergleicht die Ziffern mit dem Gewicht 1, 2 und 4 der Zählung des Zählers 15 mit den Ziffern mit dem Gewicht 2, 4 und 8 des Sollwerts n. Mit anderen Worten, er führt tatsächlich einen Vergleich zwischen einer von dem Zähler 15 gelieferten Binärzahl A von 1 bis 5 und einer Binärzahl von ebenfalls 1 bis 5 durch, die gleich (n-a)/2 mit a = ist, wenn η gerade ist, und a»l, wenn η ungerade ist.

Während den letzten fünf Zählungen des Zählers 15 ist d im Zustand 1, also größer als A_. Solange die Zählung abc kleiner als (n-a)/2 ist, erhält man: a<A _f b <A,, c <A-

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und infolgedessen ist der Ausgang A<B nicht gespeist» Die Stufe 1 teilt somit durch M + I₀ ¹Wenn die Zählung abc gleich (n-a)/2 ist, erhält mans a = Α_χ, b = A-, C=A. und d = A . Infolgedessen ist der Ausgang A< B gespeist und die Stufe 1 teilt durch M. Wenn die Zählung abc größer als (n-a)/2 ist, ist der Ausgang A<B ebenfalls gespeist. " Die Anzahl der von der Schaltung gezählten impulse am Eingang E ist also während dieser zweiten Hälfte des Zyklus gleich

M (5 - SIa ) + (M+l) 2—

Während der ersten Hälfte des Zyklus ist d im Zustand O, d. h. gleich A .

Solange die durch die Ziffern abc ausgedrückte Binärzahl kleiner als (n-a)/2 ist, ist der Ausgang ArB des Vergleichers gespeist, so daß das Teilungsverhältnis der Stufe 1 gleich M ist. Wenn die Binärzahl abc größer als (n-a)/2 ist, ist das Teilungsverhältnis der Stufe 1 gleich M+l. Wenn die Binärzahl abc gleich (n-a)/2 ist, ist a = A₁, b = A₂, c = A₃ und d = A . Die Speisung des Ausgangs A<B wird somit durch den Zustand der Eingänge a^ B und a>B bestimmt.

Wenn η gerade ist, wobei der Ausgang a<B gespeist ist, Wird auch A<B gespeist, und das Teilungsverhältnis der Stufe 1 beträgt M.

Infolgedessen ist das Teilungsverhältnis der Schaltung gleich 2M(5 - §) +

Das bei S erhaltene Ausgangssignal ist somit absolut symmetris da es bei beiden Hälften des Zyklus derselben Eingangsimpulszahl entsnricht.

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Wenn η ungerade ist, wobei der Ausgang a>B gespeist ist, ist A<"B nicht gespeist, wenn die Zahl abd gleich (n-a)/2 ist.

Während der zweiten Hälfte des Zyklus zählt der Zähler 15 hierbei also einen Eingangsimpuls mehr als während der ersten Hälfte (das Ausgangssignal ist somit quasi-symmetrisch).

Mit anderen Worten, das Teilungsverhältnis beträgt hierbei: M (5 - JH) ₊ (M₊I) (n^l, ₊ M (5 - njl -^ ₊

was auch folgendermaßen geschrieben werden kann:

^M (⁵ " 2Zä) +(M+Dtn^a.)+ M (5 -n+a) + (M+l) (n-fa) 2 2 2 2

Diese letztgenannte Formel gilt auch für den Fall, daß η gerade ist, da hierbei η = 0 ist.

Für den Zähler 15 könnte ein N-Teiler und eine darauffolgende 2-Teilungsstufe verwendet werden; hierbei würde die Formel für das Teilungsverhältnis der Schaltung folgendermaßen lauten:

M (N- n^a ) + (M + 1) (n-a) + M (N - n+a) + (M + 1) (n + a) 2 2 2 2

Bei M = 2 beispielsweise würde das Teilungsverhältnis sich von 20 bis 29 ändern, wenn η sich von 0 bis 9 ändert.

Fig. 12 zeigt eine vereinfachte Schaltung, mit der dieses besondere Resultat erreicht werden kann.

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Hierbei ist der Kode 1 der Zahl η direkt an den Eingang a ^ B des Vergleichers 20 angelegt und nach Umkehrung durch ein logisches Umkehrglied 25 an den Eingang a<.B.

Die Stufe 1 besteht aus einem Schieberegister, dessen Reiheneingang SI den Zustand 1 hat, dessen Takteingänge CC zur Bildung des Eingangs E der Schaltung miteinander verbunden sind, dessen parallele Eingänge AI und BI im Zustand 1 sind, dessen paralleler Eingang DI im Zustand 0 ist und dessen paralleler Eingang CI mit dem Speiseanschluss A<B verbunden ist.

Der parallele Ausgang QD ist einerseits mit dem Eingang des Zählers 15 und andererseits mit dem Steuereingang MC des Registers verbunden.

Wenn in einem solchen Register MC im Zustand 1 ist, werden bekanntlich die Informationen der Eingänge AI... bei dem ersten Taktimpuls jeweils auf die Ausgänge QA ... QD übertragen. Dieser erste Impuls ergibt somit QA = QB = 1 und QD = O. Wenn A < B gespeist ist, ergibt er ferner QC = Da QD = 0 ist, geht MC in den Zustand 0 über. Zu diesem Zeitpunkt werden die Informationen QA, QB und QC durch Verschieben auf QD übertragen. Mit anderen Worten, bei dem tweiten Taktimpuls geht QD in den Zustand 1 über. Das j Register arbeitet somit als 2-Teiler. — · ■

Wenn A^B nicht gespeist 1st, erhält man nach dem ersten ImpulsQC - 0. Die bei QB auftretende information 1 wird also erst bei dem dritten Impuls auf QD übertragen, wodurch das Register wieder in seinen Ausgangszustand gelangt* Es arbeitet in diesem Fall also als 3-Teiler.

Die zweite Stufe 15-20-25 arbeitet wie die Stufe 15-20-23-24 der Fig. 11. Wenn nämlich η gerade ist, speist das Umkehrglied 25 den Eingang a<■ B des Vergleichers, während es wenn η ungerade ist, seinen Eingang a > B speisti

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Claims (15)

1. Dipl.-Ing. Heinz teuer, PolenlonwaU D—8 Mündien 81, Cosimostra&e 81 - Telefon: (DBII) 983830

   PATENTANSPRÜCHE

   Iy Frequenzteilerschaltkreis mit zwei in Reihe geschalteten Teilungsstufen, dadurch gekennzeichnet, daß die erste Stufe (1) so ausgebildet ist, daß ihr Teilungsverhältnis unter der Einwirkung von Steuersignalen um ganzzahlige Vierte versetzt wird, und daß die zweite Teilungsstufe (2) einen Zähler (15) mit feststehendem Arbeitsvolumen besitzt, der so ausgebildet ist, daß er ständig zählt und auf die erste Teilungsstufe ein Steuersignal überträgt, das während einer vorbestimmten Anzahl von Zählungen der zweiten Teilungsstufe wirksam ist.
2. 2. Frequenzteilerschaltkreis nach Anspruch 1, dadurch gekennzeichnet , daß die zweite Teilungsstufe (2) ferner Einrichtungen (20, 21) zum Vergleichen der Zählung des Zählers (15) mit mindestens einer Sollwertzahl (N, P) besitzt, wodurch mindestens ein Steuersignal erzeugt wird und das Teilungsverhältnis um mindestens eine Einheit versetzt wird.
3. 3. Frequenzteilerschaltkreis nach Anspruch 2, dadurch gekennzeichnet , daß mindestens eine der Sollwertzahlen (N, P) veränderlich ist.
4. 4. Frequenzteilerschaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß bei Verwendung eines Dezimalzählers (15) eine erste Sollwertzahl von 0 bis 10ⁿ - 1 veränderlich ist und eine zweite Sollwertzahl feststehend ist und kleiner als 10ⁿ - 1 ist.

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5. 5. Frequenzteilerschaltkreis nach Anspruch 1, dadurch gekennzeichnet , daß die erste Teilungsstufe (1) eine Anzahl von JK-Flip-Flops (4, 5, 6, 7, 8, 9, 10, 11) besitzt, die mindestens gleich dem Wert ist, den ihr Teilungsverhältnis annimmt, wenn das Steuersignal nicht wirksam ist, daß die Takteingänge (C) dieser Flip-Flops synchron mit der zu teilenden Frequenz gespeist werden, daß der Q-Ausgang des ersten Flip-Flops (4,7) die J-Eingänge der anderen Flip-Flops (5, 6, 8, 9, 10, 11) und den Eingang der zweiten Teilungsstufe (2) speist, daß der Q-Ausgang jedes dieser anderen Flip-Flops (5, 6, 8 - 11) den K-Eingang des vorhergehenden Flip-Flops mit Ausnahme des ersten Flip-Flops (4, 7) speist, daß der Q-Eingang des zweiten Flip-Flops (5, 8) den J-Eingang des ersten Flip-Flops (4, 7) speist, daß die K-Eingänge des ersten und des.letzten Flip-Flops (4, 6, 7, 11) mit einer logischen Stufe 1 verbunden sind, und daß der letzte Flip-Flop (6, 11) einen zweiten Eingang J hat, an welchen das Steuersignal angelegt ist.
6. 6; Frequenzteilerschaltkreis nach Anspruch 5, dadurch gekennzeichnet , daß die erste Teilungsstufe (1) Einrichtungen zum Ändern ihres Teilungsverhältnisses durch Verbinden mancher Eingänge ihrer Flip-Flop-Schaltungen mit der Masse besitzt.
7. 7. Frequenzteilerschaltkreis nach Anspruch 1, dadurch gekennzeichnet , daß die zweite Teilungsstufe (2) einen Dezimalzähler (15), Einrichtungen (16, 17) zum Erzeugen eines logischen Zustandes 1 an einem ersten Ausgang bei der Koinzidenz seiner Zählung mit dieser;- vorbestimmten Zahl und an einem zweiten Ausgang bei der

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   . £ £. sJ I U

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   Koinzidenz mit dem Wert Null und einen JK-Flip-Flop (18) besitzt, der dieses Steuersignal liefert und dessen J- und K-Eingänge mit diesem ersten bzw. diesem zweiten Ausgang verbunden sind.
8. 8. Frequenzteilerschaltkreis nach Anspruch 7, dadurch

   gekennzeichnet , daß der erste Ausgang einerseits mit dem K-Eingang des Flip-Flops (18) und andererseits über ein logisches Umkehrorgan mit einem Eingang eines UND-Gliedes (19) verbunden ist und daß der zweite Ausgang direkt mit dem anderen Eingang des UND-Gliedes verbunden ist, dessen Ausgang mit dem J-Eingang des Flip-Flops verbunden ist.
9. 9. Frequenzteilerschaltkreis nach Anspruch 1_# dadurch gekennzeichnet , daß die zweite Teilungsstufe (2) einen Dezimalzähler (15) und einen binären Amplitudenvergleicher (20) besitzt, der die Zählung dieses Zählers mit dieser vorbestimmten Zahl vergleicht.
10. 10. Frequenzteilerschaltkreis nach Anspruch 1, dadurch gekennzeichnet , daß die zweite Teilungsstufe (2) einen Digitalrhythmusvervielfacher besitzt.
11. 11. Frequenzteilerschaltkreis nach Anspruch 2, dadurch gekennzeichnet , daß die erste Teilungsstufe

    (1) ein Schieberegister ist, das einen Steuereingang (MC) besitzt, der, je nachdem, ob er gespeist ist oder nicht, die parallele übertragung der Informationen von den Eingängen zu den entsprechenden Ausgängen oder die progressive Übertragung der Information von einem parallelen Ausgang auf die folgenden gestattet, wobei einer der parallelen Ausgänge (Q, D) mit dem Zähler (15) und mit dem Steuereingang verbunden ist und daß die Einrichtungen (20) zum Vergleichen mit manchen Paralleleingängen (AI, BI) verbunden sind.

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12. 12. Frequenzteilerschaltkreis nach Anspruch 2, da durch gekennzeichnet , daß die Einrichtungen zum Vergleichen binäre Amplitudenvergleicher (20, 21) sind, denen eine logische Schaltung beigegeben ist.
13. 13. Frequenzteilerschaltkreis nach Anspruch 1, bei welchem die erste Teilungsstufe so ausgebildet ist, daß ihr Teilungsverhältnis unter der Einwirkung eines Steuersignals um eine Einheit versetzt wird, und die zweite Teilungsstufe einen Zähler und einen binären Amplitudenvergleicher besitzt, der die Zählung dieses Zählers mit einer Sollwertzahl zum Erzeugen dieses Steuersignals vergleicht, dadurch gekennzeichnet, daß der Zähler (15) einen N-Teiler und einen darauffolgenden 2-Teiler besitzt, daß der Vergleicher (20) so ausgebildet ist, daß er die durch die logischen Zustände der parallelen Ausgänge des N-Teilers mit einer Binärzahl -J^ vergleicht, wobei η die Sollwertzahl und a ei-n Wert Null ist, wenn η gerade ist und gleich 1 ist, wenn η ungerade ist, und mit Einrichtungen (23, 24)verbunden ist, die das Ausgangssignal des Vergleichers je nach der Parität von η auftreten lassen und nur für N Zählungen des Zählers wirken. __
14. 14. Frequenzteilerschaltkreis nach Anspruch 13, g e k e η η -' zeichnet' durch einen Vergleicher (20) mit K Paaren von Eingängen mit jeweils abnehmenden Prioritäten, von denen die (K-2) ersten Eingänge auf einer Seite des Vergleichers (20) logische Zustände empfangen, die mit Ausnahme der Zahl der binären Einer die jeweiligen Binärzahlen der Sollwertzahl (n) bestimmen, während der darauffolgende Eingang einen vorbestimmten logischen Zustand empfängt, und von denen die (K - 1)ersten Eingänge der anderen Seite des Vergleichers mit den jeweiligen Ausgängen des Zählers

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    • H- - ι -

    (15) verbunden sind, wobei das letzte Paar Eingänge des Vergleichers mit Einrichtungen (24) verbunden ist, denjenigen der Eingänge dieses Paares speisen, der dann das Ausgangssignal des Vergleichers (20) für N Zählungen wirksam werden läßt.
15. 15. Frequenzteilerschaltkreis nach Anspruch 14, gekennzeichnet durch einen Dezimalzähler (15) mit einer 5-Teilungsstufe und einer darauffolgenden 2-Teilungsstufe und durch einen Binärvergleicher (20), der ein erstes Paar von Eingängen, die den Ausgang des Zählers (15) mit dem Gewicht(4) bzw. den Kode 8 der Sollwertzahl empfangen, ein zweites Paar von Eingängen, die den Ausgang des Zählers mit dem Gewicht 2 bzw. den Kode 4 der Sollwertzahl empfangen, ein drittes Paar von Eingängen, die den Ausgang des Zählers mit dem Gewicht 1 bzw. den Kode der Sollwertzahl empfangen, ein viertes Paar von Eingängen, die den Ausgang des Zählers mit dem Gewicht 5 bzw. einen logische Zustand Null empfangen, und ein fünftes Paar von Eingängen besitzt, die direkt bzw. über ein logisches Umkehrorgan (25) mit dem Kode 1 der Sollwertzahl verbunden sind, wobei diese Paare von Eingängen in der Reihenfolge ihrer Aufzählung abnehmende Prioritäten haben.

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