DE1192425B

DE1192425B - Paralleler Addiator-Subtraktor fuer Dezimalzahlen

Info

Publication number: DE1192425B
Application number: DEV24405A
Authority: DE
Inventors: Klaus Brinkel
Original assignee: Elektronische Rechenmaschinen Wissenschaftlicher Industriebetrieb VEB
Current assignee: Elektronische Rechenmaschinen Wissenschaftlicher Industriebetrieb VEB
Priority date: 1963-08-02
Filing date: 1963-08-02
Publication date: 1965-05-06

Description

Paralleler Addiator-Subtraktor für Dezimalzahlen Die Erfindung betrifft einen Addiator-Subtraktor für Dezimalzahlen, deren Verschlüsselung sich auf das Dualsystem stützt. Die Verarbeitung der Bits einer Dezimalstelle erfolgt parallel, d. h., die Dualstellen der Eingangszahlen stehen parallel zur selben Zeit zur Verfügung, und die Ziffer der Summe bzw. Differenz erscheint sofort danach parallel am Ausgang der Addierschaltung.
Bekannte dezimale Addiatoren sind in der Hauptsache aus dualen Volladdiatoren aufgebaut. Jeder Dualstelle der Dezimalziffer wird dabei ein solcher Volladdiator zugeordnet. Jeder dieser Addiatoren empfängt einen Übertrag vom vorhergehenden und gibt an den nächsten eventuell einen ab. Im ungünstigsten Fall muß danach ein Übertrag von der kleinsten Dualstelle aus alle vier Volladdiatoren durchlaufen. Das entstandene duale Additionsergebnis entspricht noch nicht der dezimalen Summe. Es muß durch anschließende duale Addition von Korrekturziffern hergestellt werden. Ein Korrekturentscheid bestimmt, ob eine Korrekturaddition notwendig ist. Zur Verringerung des Aufwandes oder Verkürzung der Schaltzeiten werden Schaltungen verwendet, die berücksichtigen, daß die Korrekturaddiatoren nicht vollständig ausgebildet zu werden brauchen, da sie nur die Addition bestimmter konstanter Werte durchzuführen haben. Weiterhin gibt es Möglichkeiten, den Weg des übertrages von der kleinsten Dualstelle bis zum Dezimalübergang abzukürzen. Außerdem ist es namentlich in direkter Verschlüsselung möglich, den Addiator der höchsten Dualstelle vereinfacht aufzubauen, da nur in den Fällen ß und 9 eine »L« auftritt.
Die bekannten Schaltungen haben den Nachteil, daß die Überträge zu lange Laufzeiten haben, so daß für die Addition mehrere Grundtakte erforderlich sind. Dadurch wird die Leistungsfähigkeit der Maschine herabgesetzt, oder es müssen schnellere und damit teuere Bauelemente eingesetzt werden.
Aufgabe der Erfindung ist es, einen schnellen Addiator-Subtraktor zu schaffen, bei dem die überträge nur kurze Laufzeiten haben, weil sie nur kurze Ketten von logischen Schaltkreisen durchlaufen müssen, so daß die Addition oder Subtraktion mit der Grundtaktfrequenz erfolgen kann.
Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß für die niedrigste Dualstelle ein dualer Volladdiator eingesetzt wird, der den Übertrag von der vorhergehenden Dezimalstelle mit verarbeitet, während für die übrigen Dualstellen nur duale Halb addiatoren vorhanden sind und die von diesen gebildeten dualen Summen und Überträge und deren Negationen durch ein Entschlüsselungsnetzwerk der Folge »Und-Oder« zur korrigierten Summentetrade und zum dezimalen Übertrag entschlüsselt werden. Die längste bei dieser Schaltung entstehende Kette von logischen Schaltkreisen besteht aus Und-Oder-Negator, : Und-Oder, dies ist eine Folge, die in der Regel schon in einem einfachen Volladdiator erreicht wird.
Die Erfindung wird an Hand der Zeichnung als Ausführungsbeispiel erklärt.
Es wird angenommen, daß die beiden Eingangsziffern A und Bin zwei Flip-Flop-Registern mit folgenden Ausgangsspannungen zur Verfügung stehen. (A) = a., a4, a2, a1, (B) = ba, b4, b2, b1. Die Indizes geben die Gewichte der Dualziffern an. u stellt den Übertrag von der vorhergehenden Dezimalstelle dar. Die Addierschaltung bildet daraus Summen Si und Überträge u1.
In dem Volladdiator 1 werden aus a1, ä1, bi, b1, u und ü S1 aus u1 wie folgt gebildet: S1 = (a1 -'51 v a1 ' b1) ü V (a1 ' b1 V ä, . b7.) u.
Ui = al#bl v al#u v bi. u.
Die Halbaddiatoren 2, 3 und 4 bilden jeweils:

S2 = a2 - b2 v ä2 - b2,

u2 = a2-b2,

S4 = a4 - b4 v ä4 - b4 ,

u4 = a4 . b41

S$ = a8 b8 v ä. - b$ ,

u$ = a$ * b8.

Eine zweite Stufe des Addiators, angedeutet durch die Symbole 6 ... 9, benutzt die Spannungen St und ut und erzeugt damit unmittelbar die dezimale Summe C (C8 , C4'> C2'> C17 und den übertrag u' in die nächste Dezimalstelle. Die Negatoren 5 bilden die Negationen der S, und ul.
Nachstehend sind die entsprechenden Schaltfunktionen angegeben: In den Formeln ist berücksichtigt, daß nicht alle möglichen Kombinationen der S= und ui vorkommen. Insbesondere können abgesehen von S, und ui die St und ul mit dem gleichen Index niemals gleichzeitig »L« sein.
Der Addiator wird auf Subtraktion (B) - (A) erweitert, indem in den Summen S,. . . S$ und den überträgen ul ... u8 die Werte al durch die des 9-Komplementes von (A) ersetzt werden. Das ist ohne wesentliche Vergrößerung des Aufwandes möglich, weil die Formeln der Si und ui recht einfach sind.
Die Komplementierung erfolgt nach: Die dadurch entstehenden Formeln werden mit einer Steuerspannung S verknüpft und mit den um die Spannung A erweiterten Ausdrücken vereinigt. A wird bei Ausführung einer Addition L und S bei Ausführung einer Subtraktion. Die Glieder mit AS gelten für Addition und Subtraktion. Die Erweiterung auf Subtraktion ist in der Zeichnung berücksichtigt.
Soll mit der Addierschaltung eine mathematisch richtige Subtraktion ausgeführt werden, dann muß in der kleinsten Dezimalstelle das 10er-Komplement von (A) addiert werden. Das wird durch u=L am Eingang erreicht. Das Subtraktionsergebnis ist richtig, wenn die Schaltung in der höchsten Stelle u'=L erzeugt, und stellt das 10er-Komplement dar, wenn in der höchsten Stelle u'=0 ist.

Claims

Patentansprüche: 1. Paralleler Addiator oder Addiator-Subtraktor für dual verschlüsselte Dezimalzahlen mit einem dualen Addier-Subtrahier-Werksteil und einem nachfolgenden Korrekturwerk zur Erzeugung der Dezimalzifferndarstellung in der gewählten Verschlüsselung, dadurch g e k e n n -z e i c h n e t, daß in der niedrigsten Dualstelle ein dualer Volladdiator (-subtraktor) und in den übrigen Dualstellen duale Halbaddiatoren (-subtraktoren) verwendet werden und daß die in dem Volladdiator (-subtraktor) (1) und in den Halbaddiatoren (-subtraktoren) (2, 3, 4) gebildeten dualen Summen (S1, S2, S4, S$) und Überträge (ul, u", u4, u8) und deren Negationen (Sh 4 S4, S, und ül, ü2, ü4, ü8) durch ein Entschlüsselungsnetzwerk (6, 7, 8, 9) der Folge »Und-Oder« zur korrigierten Summentetrade (Cc2, c411 C8) und zum dezimalen übertrag (ü) entschlüsselt werden.
2. Paralleler Addiator oder Addiator-Subtraktor für dual verschlüsselte Dezimalzahlen, dadurch gekennzeichnet, daß das Entschlüsselungsnetzwerk (6, 7, 8, 9) die folgenden Schaltfunktionen realisiert: In Betracht gezogene Druckschriften: Deutsche Auslegeschrift Nr. 1090453; »Arithmetic Operations in Digital Computers«, D. van Nostrand Comp. Inc, New York, 1955, S. 214 bis 216, 122 bis 124; »Automatie Digital Computers«, Methuen & Co., Ltd., London, 1956, S, 224, 225.