DE112021006119T5

DE112021006119T5 - Entscheidungsrückkopplungsabgriffe und zugehörige einrichtungen und verfahren

Info

Publication number: DE112021006119T5
Application number: DE112021006119.4T
Authority: DE
Inventors: Ravish Soni
Original assignee: Microchip Technology Inc
Current assignee: Microchip Technology Inc
Priority date: 2020-11-25
Filing date: 2021-11-23
Publication date: 2023-09-28
Also published as: WO2022115849A3; US20240235901A1; US20220166652A1; US11902057B2; CN116472699A; WO2022115849A2

Abstract

Entscheidungsrückkopplungsabgriffe (DFE-Abgriffe) und zugehörige Einrichtungen und Verfahren werden offenbart. Eine Einrichtung schließt einen ersten elektrisch steuerbaren Schalter, einen zweiten elektrisch steuerbaren Schalter und ein oder mehrere Verzögerungselemente ein. Der erste elektrisch steuerbare Schalter empfängt ein Verlauf-Bit und stellt selektiv das Verlauf-Bit an Gate-Anschlüsse erster Transistoren einer DFE-Abgriffschaltlogik bereit. Der zweite elektrisch steuerbare Schalter empfängt ein komplementäres Verlauf-Bit und stellt selektiv das komplementäre Verlauf-Bit an zweite Gate-Anschlüsse zweiter Transistoren der DFE-Abgriffschaltlogik bereit. Das eine oder die mehreren Verzögerungselemente stellen ein oder mehrere verzögerte Datenintegrationstaktsignale als Reaktion auf ein oder mehrere Datenintegrationstaktsignale bereit. Ein komplementäres verzögertes Datenintegrationstaktsignal steuert das Schalten des ersten elektrisch steuerbaren Schalters und des zweiten elektrisch steuerbaren Schalters.

Description

PRIORITÄTSANSPRUCH
Diese Anmeldung beansprucht unter 35 U.S.C. § 119(e) den Vorteil der vorläufigen US-Patentanmeldung Nr. 63/198.958 , eingereicht am 25. November 2020 mit dem Titel „ULTRA HIGH-SPEED TAP FOR DECISION FEEDBACK EQUALIZERS (DFE) WITH A CURRENT INTEGRATING SUMMER“, deren gesamte Offenbarung hiermit durch Bezugnahme hierin aufgenommen wird.
TECHNISCHES GEBIET
Diese Offenbarung bezieht sich im Allgemeinen auf Entscheidungsrückkopplungsabgriffe (DFE-TAPs) und insbesondere auf Rücksetz- oder äquivalent Semi-wake-up-Zustände zwischen aktiven Zuständen von DFE-Abgriffen.
STAND DER TECHNIK
Für sehr schnelle Verbindungen zeigen die Long-Reach-Kanalanwendungen einen sehr hohen Verlust an der Nyquist-Frequenz, was zu schweren Inter-Symbol-Interferenzen (ISI) führt, die zu einem Augenschluss führen. Ein Empfänger für solche Verbindungen beruht auf der Entscheidungsrückkopplung (DFE), um diese ISI abzubrechen und das Auge zu öffnen. Eine Schwierigkeit des DFE-Designs ist jedoch der Taktverschluss von Abgriffen mit direkter Rückmeldung, insbesondere bei relativ hohen Datenraten (z. B. 32 Gigabits pro Sekunde (GBPS).
Während das Problem des Taktverschlusses eines ersten Abgriffs durch Folgen einer abgerollten Schleifenarchitektur behandelt werden kann, kommt eine abgerollte Schleifenarchitektur auf Kosten zusätzlicher Fläche und Leistung. Das Schließen des Takts für einen zweiten Abgriff kann auch bei relativ hohen Datenraten eine Herausforderung sein, bei der ein Taktverschluss des ersten Abgriffs unter Verwendung einer abgerollten Schleifenarchitektur angesprochen wird. Den gleichen Ansatz zum Schließen des Takts für den zweiten Abgriff (z. B. abgerollten Schleifenarchitektur) wie für den ersten Abgriff verfolgend, kann es zu einer weiteren Erhöhung an Hardware, Leistung und der parasitären Kapazität für eine Summiererschaltung führen. Dementsprechend kann der zweite Abgriff unter Verwendung direkter Rückkopplung geschlossen werden, sodass er auf die oben angegebene Takt-Schwierigkeit stößt.
In der Theorie steht ein zweites Post-Cursor-Bit für eine DFE-Viertelratenarchitektur mit einem integrierenden Strom-Summierer mit einem Einheitenintervall (1UI) vor Integrationsbeginn oder 2UI vor dem Abtastmoment zur Verfügung, wobei 1UI = 31,25 Pikosekunden für 32 Gbps. In der Praxis steht aufgrund der Schaltungsverzögerungen das zweite Post-Cursor-Bit nur nach dem Beginn der Datenintegration für den Summierer zur Verfügung, was ein sehr kleines Zeitfenster zulässt, innerhalb dessen der Abgriff zuverlässig funktionieren muss und somit sehr herausfordernd ist. Infolgedessen kann es wünschenswert sein, Abgriffe zu verwenden, die bei sehr hohen Geschwindigkeiten für Anwendungen mit hoher Datenrate arbeiten. Das Ausbilden eines Hochgeschwindigkeits-TAP ist jedoch eine Herausforderung. Bei hohen Datenraten können die Abgriffe kurzzeitig arbeiten. Wenn die Abgriffe nicht schnell genug sind, muss möglicherweise ein Verlauf-Bit früher oder zu spät eintreffen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Während diese Offenbarung mit Ansprüchen schließt, die bestimmte Beispiele besonders hervorheben und eindeutig beanspruchen, können verschiedene Merkmale und Vorteile von Beispielen innerhalb des Schutzumfangs dieser Offenbarung leichter aus der folgenden Beschreibung entnommen werden, wenn sie in Verbindung mit den beigefügten Zeichnungen gelesen wird, in denen:

1 ein Blockdiagramm eines Kommunikationssystems gemäß einigen Beispielen ist;
2 eine schematische Schaltungsdarstellung eines DFE-Abgriffs eines Empfängers von 1 gemäß einigen Beispielen ist;
3 ein Signaltaktdiagramm ist, das Signale des Abgriffs von 2 veranschaulicht;
4 eine schematische Schaltungsdarstellung eines Rücksetzungsnachabtasterpfads 400 gemäß einigen Beispielen ist; und
5 ein Flussdiagramm ist, das ein Verfahren zur Steuerung einer DFE-Abgriffsschaltlogik gemäß einigen Beispielen veranschaulicht.

ART(EN) DER AUSFÜHRUNG DER ERFINDUNG
In der folgenden detaillierten Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil dieses Dokuments bilden und in denen zur Veranschaulichung spezifische Beispiele von Beispielen gezeigt sind, in denen die vorliegende Offenbarung praktiziert werden kann. Diese Beispiele sind hinreichend detailliert beschrieben, um es Durchschnittsfachleuten zu ermöglichen, die vorliegende Offenbarung in die Praxis umzusetzen. Es können jedoch auch andere hierin ermöglichte Beispiele genutzt werden, und Änderungen der Struktur, des Materials und des Prozesses können vorgenommen werden, ohne vom Schutzumfang der Offenbarung abzuweichen.
Die hierin dargestellten Veranschaulichungen sollen keine tatsächlichen Ansichten eines bestimmten Verfahrens oder Systems oder einer bestimmten Vorrichtung oder Struktur sein, sondern sind lediglich idealisierte Darstellungen, die zum Beschreiben der Beispiele der vorliegenden Offenbarung verwendet werden. Ähnliche Strukturen oder Komponenten in den verschiedenen Zeichnungen können in einigen Fällen zum Vereinfachen für den Leser die gleiche oder eine ähnliche Nummerierung beibehalten; die Ähnlichkeit in der Nummerierung bedeutet jedoch nicht notwendigerweise, dass die Strukturen oder Komponenten in Größe, Zusammensetzung, Konfiguration oder einer anderen Eigenschaft identisch sind.
Die folgende Beschreibung kann Beispiele einschließen, um es Durchschnittsfachleuten zu ermöglichen, die offenbarten Beispiele auszuüben. Die Verwendung der Begriffe „beispielhaft“, „als Beispiel“ und „zum Beispiel“ bedeutet, dass die zugehörige Beschreibung erläuternd ist, und obwohl der Schutzumfang der Offenbarung die Beispiele und ihre rechtlichen Äquivalente umfassen soll, ist die Verwendung dieser Begriffe nicht dazu bestimmt, den Schutzumfang eines Beispiels oder dieser Offenbarung auf die spezifizierten Komponenten, Schritte, Merkmale, Funktionen oder dergleichen einzuschränken.
Es versteht sich von selbst, dass die Komponenten der Beispiele, wie sie hierin allgemein beschrieben und in der Zeichnung veranschaulicht sind, in einer Vielzahl unterschiedlicher Konfigurationen angeordnet und gestaltet werden können. Somit soll die folgende Beschreibung verschiedener Beispiele den Schutzumfang der vorliegenden Offenbarung nicht einschränken, sondern ist lediglich für verschiedene Beispiele repräsentativ. Während die verschiedenen Gesichtspunkte der Beispiele in den Zeichnungen dargestellt sein können, sind die Zeichnungen nicht notwendigerweise maßstabsgetreu gezeichnet, sofern nicht ausdrücklich angegeben.
Des Weiteren sind die gezeigten und beschriebenen spezifischen Implementierungen nur Beispiele und sollten nicht als die einzige Möglichkeit zur Implementierung der vorliegenden Offenbarung ausgelegt werden, sofern hierin nicht anders angegeben. Elemente, Schaltungen und Funktionen können in Blockdiagrammform gezeigt sein, um die vorliegende Offenbarung nicht durch unnötige Details undeutlich werden zu lassen. Umgekehrt sind gezeigte und beschriebene spezifische Implementierungen nur beispielhaft und sollten nicht als die einzige Möglichkeit zur Implementierung der vorliegenden Offenbarung ausgelegt werden, sofern hierin nicht anders angegeben. Außerdem sind Blockdefinitionen und die Aufteilung von Logik zwischen verschiedenen Blöcken beispielhaft für eine spezifische Implementierung. Es ist für den Durchschnittsfachmann ohne Weiteres ersichtlich, dass die vorliegende Offenbarung durch zahlreiche andere Aufteilungslösungen ausgeübt werden kann. Auf Details zu zeitlichen Erwägungen und dergleichen wurde größtenteils verzichtet, soweit solche Details für ein vollständiges Verständnis der vorliegenden Offenbarung nicht erforderlich sind und innerhalb der Fähigkeiten von Durchschnittsfachleuten liegen.
Der Durchschnittsfachmann wird verstehen, dass Informationen und Signale unter Verwendung einer Vielfalt verschiedener Technologien und Techniken dargestellt werden können. Einige Zeichnungen können Signale zur Übersichtlichkeit der Darstellung und Beschreibung als ein einzelnes Signal veranschaulichen. Ein Durchschnittsfachmann wird verstehen, dass das Signal einen Bus von Signalen darstellen kann, wobei der Bus eine Vielfalt von Bitbreiten aufweisen kann und die vorliegende Offenbarung auf einer beliebigen Anzahl von Datensignalen, einschließlich eines einzelnen Datensignals, implementiert werden kann.
Die verschiedenen veranschaulichenden logischen Blöcke, Module und Schaltungen, die in Verbindung mit den hierin offenbarten Beispielen beschrieben sind, können mit einem Universalprozessor, einem Spezialprozessor, einem Digitalsignalprozessor (DSP), einer integrierten Schaltung (IC), einer anwendungsspezifischen integrierten Schaltung (ASIC), einem feldprogrammierbaren Gate-Array (FPGA) oder einer anderen programmierbaren Logikvorrichtung, einer diskreten Gate- oder Transistorlogik, diskreten Hardwarekomponenten oder einer beliebigen Kombination davon, die zum Durchführen der hierin beschriebenen Funktionen ausgelegt sind, implementiert oder durchgeführt werden. Ein Universalprozessor (der hierin auch als Hostprozessor oder einfach als Host bezeichnet werden kann) kann ein Mikroprozessor sein, aber alternativ kann es sich auch um einen beliebigen herkömmlichen Prozessor, einen Controller, einen Mikrocontroller oder eine Zustandsmaschine handeln. Ein Prozessor kann auch als eine Kombination von Rechenvorrichtungen, wie eine Kombination aus einem DSP und einem Mikroprozessor, eine Vielzahl von Mikroprozessoren, ein oder mehrere Mikroprozessoren in Verbindung mit einem DSP-Kern oder eine beliebige andere derartige Konfiguration implementiert sein. Ein Universalcomputer einschließlich eines Prozessors wird als ein Spezialcomputer betrachtet, während der Universalcomputer dazu dient, Rechenanweisungen (z. B. einen Softwarecode) auszuführen, die sich auf Beispiele der vorliegenden Offenbarung beziehen.
Die Beispiele können in Bezug auf einen Prozess beschrieben sein, der als ein Flussdiagramm, ein Fließschema, ein Strukturdiagramm oder ein Blockdiagramm dargestellt ist. Obwohl ein Flussdiagramm Vorgangshandlungen als einen sequentiellen Prozess beschreiben kann, können viele dieser Handlungen in einer anderen Abfolge, parallel oder im Wesentlichen gleichzeitig durchgeführt werden. Außerdem kann die Reihenfolge der Handlungen geändert werden. Ein Prozess kann einem Verfahren, einem Thread, einer Funktion, einer Prozedur, einer Subroutine, einem Unterprogramm, einer anderen Struktur oder Kombinationen davon entsprechen. Des Weiteren können die hierin offenbarten Verfahren in Hardware, Software oder beidem implementiert werden. Bei Implementierung in Software können die Funktionen als eine oder mehrere Anweisungen oder als Code auf computerlesbaren Medien gespeichert oder übertragen werden. Computerlesbare Medien schließen sowohl Computerspeichermedien als auch Kommunikationsmedien, einschließlich aller Medien, welche die Übertragung eines Computerprogramms von einem Ort zu einem anderen unterstützen, ein.
Jede Bezugnahme auf ein Element hierin unter Verwendung einer Bezeichnung, wie „erste/r/s“, „zweite/r/s“ usw., schränkt die Menge oder Reihenfolge dieser Elemente nicht ein, es sei denn, eine solche Einschränkung wird ausdrücklich angegeben. Vielmehr können diese Bezeichnungen hierin als ein zweckmäßiges Verfahren zum Unterscheiden zwischen zwei oder mehr Elementen oder Instanzen eines Elements verwendet werden.
Eine Bezugnahme auf ein erstes und ein zweites Element bedeutet also nicht, dass dort nur zwei Elemente eingesetzt werden dürfen oder dass das erste Element dem zweiten Element in irgendeiner Art und Weise vorausgehen muss. Außerdem kann ein Satz von Elementen, sofern nicht anders angegeben, ein oder mehrere Elemente einschließen.
Wie hierin verwendet, bedeutet der Begriff „im Wesentlichen“ in Bezug auf einen gegebenen Parameter, eine gegebene Eigenschaft oder eine gegebene Bedingung und schließt in einem für den Durchschnittsfachmann verständlichen Ausmaß ein, dass der gegebene Parameter, die gegebene Eigenschaft oder die gegebene Bedingung mit einem geringen Maß an Varianz, wie zum Beispiel innerhalb annehmbarer Fertigungstoleranzen, erfüllt ist. Beispielhaft kann in Abhängigkeit von dem bestimmten Parameter, der bestimmten Eigenschaft oder der bestimmten Bedingung, der bzw. die im Wesentlichen erfüllt ist, der Parameter, die Eigenschaft oder die Bedingung zu mindestens 90 % erfüllt, zu mindestens 95 % erfüllt oder sogar zu mindestens 99 % erfüllt sein.
Unter Verwendung von DFE-Abgriffen mit zwei Zuständen in Abhängigkeit von einer Polarität eines Eingabeverlauf-Bits für den Abgriff kann entweder „0“ oder „1“ dazu führen, dass die Taktspanne verbraucht und die Geschwindigkeit begrenzt wird. Der Verbrauch von Taktspanne und die Begrenzung der Geschwindigkeit können sich auf eine starke Lenkung von Strom zu einer Seite beziehen (z. B. entweder „0“ oder „1“), abhängig von der Eingabe. Das Umschalten in den nächsten Zustand kann beinhalten, dass der Gesamtstrom auf die andere Seite gelenkt wird (z. B. der andere von „0“ oder „1“).
Ein Beispiel für einen DFE-Abgriff, der zwei Zustände in Abhängigkeit von der Polarität des Eingabeverlauf-Bits auf den Abgriff aufweist, ist ein DFE-Abgriff mit einem ersten abgerollten Schleifen-Abgriff und anderen höheren Abgriffen mit direkter Rückmeldung. Ein Summierer einer DFE mit mehr als einem Abgriff mit einem ersten abgerollten Schleifen-Abgriff kann ein Dateneingabesignal und Rückmeldungen von einem zweiten Abgriff und einem dritten Abgriff empfangen. Der DFE-Abgriff mit einem ersten abgerollten Schleifen-Abgriff spricht den Taktverschluss eines kritischen DFE-Abgriffs (z. B. eines Abgriffs mit den strengen Taktverschlussbeschränkungen, wie dem ersten Abgriff, gefolgt von dem zweiten Abgriff) für die Peripheral Component Interconnect-Express- (PCIE) 5,0 Spezifikation (hierin manchmal als PCIE Gen5 bezeichnet) an.
Designs für Hochdatenraten-Serialisierer/-De-Serialisierer (SERDES) mit einer Long-Reach-Kanalanwendung haben einen sehr hohen Verlust an der Nyquist-Frequenz und hängen von der DFE ab, um den Kanalverlust auszugleichen. Wie vorstehend angegeben, ist ein schwieriger Teil in einem DFE-Design der Taktverschluss kritischer Abgriffe mit direkter Rückmeldung, insbesondere bei hohen Datenraten wie denen von PCIE Gen5 (32 Gbps). Während der Taktverschluss des ersten Abgriffs durch Folgen einer abgerollten Schleifenarchitektur behandelt wird, kommt dies auf Kosten der zusätzlichen Fläche und Leistung.
Der Umgang mit der Takt-Komplexität des zweiten Abgriffs mit direktem Feedback kann bei so hohen Datenraten eine Herausforderung darstellen. Unter Verwendung des gleichen Ansatzes für den zweiten Abgriff in einer abgerollten Schleifenarchitektur, wie für den ersten Abgriff, kann es zu einer weiteren Erhöhung der Hardware, der Leistung und der parasitären Kapazität für den Summierer kommen. Hierin offenbart ist ein Hochgeschwindigkeitsabgriff, der den Taktverschluss des Abgriffs mit strengen Zeitbeschränkungen erleichtert, insbesondere bei solchen sehr hohen Datenraten.
Wie vorstehend angegeben, ist ein weiteres Beispiel eines DFE-Abgriffs, der zwei Zustände in Abhängigkeit von der Polarität des Eingabeverlauf-Bits auf den Abgriff aufweist, eine Viertelrate-DFE. In der Praxis erreicht das zweite Post-Cursor-Bit jedoch aufgrund der Schaltungsverzögerungen in einer Viertelrate-DFE erst nach Beginn der Integration den Summierer, wobei die verfügbare Integrationsdauer für den Abgriff ≤ 0,5 UI (Einheitenintervalle) verbleibt.
Hierin wird die Verwendung eines dritten Zustands wie eines „Semi-wake-up-Zustands“ oder äquivalent eines „Rücksetz-Zustands“ offenbart, der den Abgriff in einen Rücksetz-Zustand oder einen Semi-wake-up-Zustand bis zur Ankunft eines Post-Cursor-Bits versetzt. Der Abgriff kann daher drei Zustände aufweisen: „0“, „1“ und „Semi-wake-up“ oder „Rücksetzung“. Wenn der Abgriff einen Übergang von „0“ zu „1“ macht, kann der Abgriff tatsächlich von „0“ zu „Semi-wake-up“ zu „1“ übergehen. Ebenso kann der Abgriff, wenn der Abgriff einen Übergang von „1“ auf „0“ macht, tatsächlich von „1“ zu „Semi-wake-up“ zu „0“ übergehen. In dem Semi-wake-up-Zustand können die Verlauf-Biteingaben an den Abgriff geschlossen werden und Abgriff-Eingabeanschlüsse können auf einem Gleichtaktspannungspotenzial (VCM) angesteuert werden. Somit fließt die Hälfte des zu lenkenden Gesamtstroms durch beide Pfade eines Transistorpaares und nur die Hälfte des Stroms wird gelenkt, wenn eine Zustandsänderung auftritt, die den Betrieb des Abgriffs beschleunigt.
Eine weitere Beschleunigung kann möglich sein, wenn sowohl die Verlauf-Biteingaben D als auch das Komplement DB an den Abgriff zurückgesetzt werden können (z. B. auf eine logische niedrige Ebene oder „0“, ohne Einschränkung), wenn sich der Abtaster in einem Rücksetz-Zustand befindet. Ein Rücksetz-Zustand des Abtasters unterscheidet sich von einem Rücksetz- oder Semi-wake-up-Zustand eines DFE-Abgriffs. Das Ansteuern beider Verlauf-Biteingaben D und des Komplements DB auf dieselbe Logikebene während eines Abtast-Rücksetz-Zustands reduziert die effektive Koppelkapazität zwischen diesen Signalen um 50 %, da nur ein Signal einen Übergang bewirkt. Da das Verlauf-Bit D und sein Komplement DB nicht durch einen Latch geleitet werden (sie werden durch einen Puffer geleitet), zeigen beide dieser Signale die gleiche Polarität, solange sich der Abtaster in dem Abtast-Rücksetz-Zustand befindet. Wenn sich der Abtaster in einem aktiven Zustand befindet, stellt der Abtaster komplementäre Differenz-Verlauf-Bits D und das Komplement DB bereit. Infolgedessen ändert in einem Übergang von einem Abtast-Rücksetz-Zustand zu einem Abtasteraktivzustand nur eines der Verlauf-Bits D und seines Komplements DB den Zustand.
Die Modifikationen an der Abgriff-Architektur, zum Beispiel die Hinzufügung eines „Semi-wake-up-Zustands“, beschleunigen den Betrieb des Abgriffs. Dies ermöglicht es, den Takt für den Abgriff zu schließen und eine Entzerrung innerhalb von Laufzeiten kleiner oder gleich 0,5 UI der Integrationszeit bereitzustellen.
Die Integrationsdauer des Summierers ist 1 UI. Aufgrund von Verzögerungen des Abtasters, eines SR-Latches, eines spekulativen Multiplexers und des Verbindungsstückes, kann jedoch eine Gesamtverzögerungsperiode der Zeit TDEL, die durch den SR-Latch, den spekulativen Multiplexer und das Verbindungsstück eingeführt wird größer oder gleich 1,5 UI sein. Die Gesamtverzögerungsperiode der Zeit TDEL ist eine Zeitdauer, die ein Verlauf-Bit D und sein Komplement DB für den 2. Abgriff durchlaufen, bevor sie den zweiten DFE-Abgriff erreichen. Idealerweise sollte TDEL kleiner oder gleich 1UI für den zweiten Abgriff sein. Wenn TDEL = 1UI, kommen das Verlauf-Bit D und sein Komplement DB, die zu dem zweiten Abgriff kommen, gerade rechtzeitig an und die Integrationsdauer für den zweiten Angriff ist die gleiche wie für die Eingabedaten. Infolgedessen sollte das zweite Verlauf-Bit den zweiten Abgriff erreichen, wenn die Datenintegration des Summierers gerade beginnt.
In der Praxis ist TDEL jedoch größer oder gleich 1,5 UI und der verfügbare Integrationszeitraum ist kleiner oder gleich 0,5 UI. Dementsprechend kommt das Verlauf-Bit an dem zweiten DFE-Angriff später als erforderlich (nach Beginn der Datenintegration) an. Verschiedene hierin offenbarte Beispiele verzögern die Integration des zweiten DFE-Abgriffs bis zur Ankunft dieses Verlauf-Bits. Das Verzögern der Integration des zweiten DFE-Abgriffs kann erreicht werden, indem der DFE-Abgriff in einen Rücksetz- oder Semi-wake-up-Zustand versetzt wird, in dem der DFE-Abgriff keine Entzerrung abgibt, sich aber auch nicht in einem AUS-Zustand befindet. Die Dauer von dem Beginn der Datenintegration bis zur tatsächliche Ankunft des Abgriff-Verlauf-Bits ist, wenn der DFE-Angriff in einen Zustand versetzt wird, der als „Semi-wake-up-Zustand“ oder ein „Rücksetz-Zustand“ in der modifizierten Abgriff-Architektur bezeichnet wird. Im Semi-wake-up-Zustand werden die D/DB-Verlauf Biteingaben an den Abgriff geschlossen und werden stattdessen auf einem Gleichtaktspannungspotenzial oder nahe dem Gleichtaktspannungspotenzial (z. B. 0,55*VDD) angesteuert. Der Datenintegrationstakt wird unter Verwendung von Taktpuffern verzögert, um sich mit der Ankunft des Abgriffverlauf-Bits auszurichten, und dieses verzögerte Taktsignal wird verwendet, um die Eingaben zu schließen, die an die Transistoren der Differenzpaare im DFE-Abgriff gehen. Der DFE-Abgriff wird bis zum Ankunft des Post-Cursor-Bits auf den Semi-wake-up-Zustand eingestellt. Dies vermeidet das Integrieren des vorherigen Verlauf-Bits, was zu einer falschen Entzerrung führen würde.
Während des Semi-wake-up-Zustands, da sowohl die Eingaben des Differenzpaares auf einem gleichen Wert angesteuert werden, der VCM (z. B. VCM = VSS 0,55*(VDD-VSS), ohne Einschränkung) ist, tragen beide Arme des Differenzpaares die Hälfte des zu lenkenden Gesamtstroms und nur die Hälfte des Stroms muss gelenkt werden, wenn eine Zustandsänderung auftritt, welche die Geschwindigkeit des Abgriffs erhöht.
Eine weitere Erhöhung der Geschwindigkeit kann durch die Rücksetzung beider Eingaben D/DB, die zu dem Abgriff kommen, zusammen mit dem Summierer und dem Abtaster, möglich sein. Die Abtaster-Ausgabe kann durch einen Puffer geleitet werden, der die Eingaben an den Abgriff ansteuert. Somit können die Abgriff-Eingaben zurückgesetzt werden, wenn sich der Abtaster in einem Rücksetz-Zustand befindet und nur ein Signal einen Übergang macht, wodurch die effektive Kopplungskapazität um 50 % reduziert wird und die Geschwindigkeit zunimmt.
1 ist ein Blockdiagramm eines Kommunikationssystems 100 gemäß einigen Beispielen. Das Kommunikationssystem 100 schließt einen Sender 102, einen Empfänger 106 und einen Kommunikationskanal 104 ein, der den Sender 102 elektrisch mit dem Empfänger 106 verbindet. In einigen Beispielen ist der Empfänger 106 ein Empfänger des „Peripheral Communication Interface Express“ (PCIe-Empfänger). Der Empfänger 106 empfängt über den Kommunikationskanal 104 ein Eingabesignal 108 von dem Sender 102. Der Empfänger 106 schließt einen DFE-Abgriff 200 mit einem Semi-wake-up- oder Rücksetz-Zustand ein.
2 ist eine schematische Veranschaulichung der Schaltung des DFE-Abgriffs 200 des Empfängers 106 von 1 gemäß einigen Beispielen. Der DFE-Abgriff 200 schließt eine Gating-Schaltlogik 202 und eine DFE-Abgriffschaltlogik 204 ein. Eingabeanschlüsse der DFE-Abgriffschaltlogik 204 werden durch die Gating-Schaltlogik 202 unter Verwendung von Datenintegrationstaktsignalen CLK und deren Komplement CLKB geschlossen (siehe 3 für ein Signaltaktdiagramm 300 von einigen der Signale von 2) und während eines Semi-wake-up- oder Rücksetz-Zustands des DFE-Abgriffs 200 auf einem Gleichtaktspannungspotenzial VCM angesteuert.
Die Gating-Schaltlogik 202 schließt einen ersten elektrisch steuerbaren Schalter 214 ein, um ein Verlauf-Bit D_IN zu empfangen und selektiv das Verlauf-Bit D_IN als verzögertes Verlauf-Bit D an Gate-Anschlüsse von ersten Transistoren (z. B. erste Transistoren 222, 224) der DFE-Abgriffschaltlogik 204 bereitzustellen. Die Gating-Schaltlogik 202 schließt auch einen zweiten elektrisch steuerbaren Schalter 216 ein, um ein komplementäres Verlauf-Bit DB_IN zu empfangen und selektiv das komplementäre Verlauf-Bit als verzögertes komplementäres Verlauf-Bit DB an Gate-Anschlüsse von zweiten Transistoren (z. B. zweite Transistoren 232, 234) der DFE-Abgriffschaltlogik 204 bereitzustellen. Die Gating-Schaltlogik 202 schließt ein oder mehrere Verzögerungselemente (z. B. ein oder mehrere erste Verzögerungselemente 208 und ein oder mehrere zweite Verzögerungselemente 210) ein, um ein oder mehrere verzögerte Datenintegrationstaktsignale (z. B. CLK_DEL, CLKB_DEL) als Reaktion auf ein oder mehrere Datenintegrationstaktsignale (z. B. CLK, CLKB) bereitzustellen. Ein komplementäres verzögertes Datenintegrationstaktsignal CLKB_DEL des einen oder der mehreren verzögerten Datenintegrationstaktsignale steuert das Umschalten des ersten elektrisch steuerbaren Schalters 214 und des zweiten elektrisch steuerbaren Schalters 216.
Das eine oder die mehreren Verzögerungselemente schließen ein oder mehrere erste Verzögerungselemente 208 ein, um ein verzögertes Datenintegrationstaktsignal CLK_DEL als Reaktion auf ein Datenintegrationstaktsignal CLK bereitzustellen. Das eine oder die mehreren Verzögerungselemente schließen auch ein oder mehrere zweite Verzögerungselemente 210 ein, um das komplementäre verzögerte Datenintegrationstaktsignal CLKB_DEL als Reaktion auf ein komplementäres Datenintegrationstaktsignal CLKB bereitzustellen. In einigen Beispielen können das eine oder die mehreren ersten Verzögerungselemente 208 und das eine oder die mehreren zweiten Verzögerungselemente 210 Ketten von Logikgattern einschließen, um das eine oder die mehreren Datenintegrationstaktsignale CLK, CLKB (z. B. Ketten von Wechselrichtern, Ketten von komplementären Metalloxidhalbleiter- (CMOS) Puffern zu verzögern; Die in 2 gezeigten Dreiecke für das eine oder die mehreren ersten Verzögerungselemente 208 und das eine oder die mehreren zweiten Verzögerungselemente 210 können logische Gatter oder Puffer sein).
Das Datenintegrationstaktsignal CLK und das komplementäre Datenintegrationstaktsignal CLKB können komplementär zueinander sein. Mit anderen Worten, wenn das Datenintegrationstaktsignal CLK auf einem Hochspannungspotential der Logikebene liegt, befindet sich das komplementäre Datenintegrationstaktsignal CLKB auf einem Niederspannungspotenzial der Logikebene, und wenn das Datenintegrationstaktsignal CLK auf einem Niederspannungspotenzial der Logikebene liegt, wird das komplementäre Datenintegrationstaktsignal CLKB auf einem Hochspannungspotenzial der Logikebene liegen. Die Datenintegrationstaktsignale CLK, CLKB werden durch das eine oder die mehreren ersten Verzögerungselemente 208 bzw. das eine oder die mehreren zweiten Verzögerungselemente 210 verzögert, um verzögerte Datenintegrationstaktsignale CLK_DEL, CLKB_DEL bereitzustellen, die mit der Ankunft der Verlauf-Bits D_IN, DB_INausgerichtet sind.
Die Gating-Schaltlogik 202 schließt einen Gleichtaktspannungspotentialknoten 212, einen dritten elektrisch steuerbaren Schalter 218 und einen vierten elektrisch steuerbaren Schalter 220 ein. Der dritte elektrisch steuerbare Schalter 218 ist elektrisch von dem Gleichtaktspannungspotentialknoten 212 mit den Gate-Anschlüssen der ersten Transistoren 222, 224 verbunden. Der vierte elektrisch steuerbare Schalter 220 ist elektrisch von dem Gleichtaktspannungspotentialknoten 212 mit den Gate-Anschlüssen der zweiten Transistoren 232, 234 verbunden. Das verzögerte Datenintegrationstaktsignal CLK_DEL steuert das Umschalten des dritten elektrisch steuerbaren Schalters 218 und des vierten elektrisch steuerbaren Schalters 220. Dementsprechend gibt die Gating-Schaltlogik 202 ein Gleichtaktspannungspotenzial VCM an die Gate-Anschlüsse ab, was den Semi-wake-up- oder Rücksetz-Zustand auslöst, d. h. wenn der dritte und der vierte elektrisch steuerbare Schalter 218, 220 als Reaktion auf das verzögerte Datenintegrationstaktsignal CLK DEL geschlossen sind.
Das verzögerte Datenintegrationstaktsignal CLK_DEL kann somit das Umschalten des dritten elektrisch steuerbaren Schalters 218 und des vierten elektrisch steuerbaren Schalters 220 steuern, um den Gleichtaktspannungspotentialknoten 212 elektrisch mit den Gate-Anschlüssen der ersten Transistoren 222, 224 und den Gate-Anschlüssen der zweiten Transistoren 232, 234 zu verbinden, um den Semi-wake-up-Zustand zu aktivieren, oder äquivalent den Rücksetz-Zustand. Dementsprechend ermöglicht die Gating-Schaltlogik 202 das Hinzufügen des Semi-wake-up-Zustands oder äquivalent des Rücksetz-Zustands. Die Gating-Schaltlogik 202 hält die DFE-Abgriffschaltlogik 204 im Semi-wake-up- oder Rücksetz-Zustand bis nach Ankunft der Verlauf-Bits D_IN, dB_IN, um das Integrieren eines vorherigen Verlauf-Bits zu vermeiden. Halten des DFE-Abgriffs 200 im Semi-wake-up-Zustand, bis die Ankunft der Verlauf-Bits D_IN, dB_IN, die wie vorstehend angegeben mit den verzögerten Datenintegrationstaktsignalen CLK_DEL, CLKB_DEL ausgerichtet sind, den DFE-Abgriff 200 beschleunigen und das Integrieren des vorherigen Verlauf-Bits vermeiden, was zu einer Entzerrung in der falschen Richtung führen kann. Infolgedessen kann es möglich sein, den Abgriff mit direkter Rückmeldung zu schließen. Direkte Rückmeldung bedeutet, dass die Verlauf-Bits an die DFE-Abgriffe gehen, die dem Summierer zugeordnet sind. Der Summierer und die DFE-Abgriffe führen eine Integration der Eingabedaten bzw. der Eingabe-Verlauf-Bits durch und die Ausgabe des Summierers wird dann durch den Abtaster abgetastet. Dieses abgetastete Bit kann das Verlauf-Bit mit geeigneten Verzögerungen sein. Es gibt eine begrenzte Zeit, innerhalb derer sich diese Verlauf-Bits in diesem Rückkopplungssystem einstellen sollten.
Die DFE-Abgriffschaltlogik 204 schließt eine erste Gleichtaktstromquelle 228, eine zweite Gleichtaktstromquelle 230, eine erste Pull-Down-Stromquelle 236, eine zweite Pull-Down-Stromquelle 238, ein erstes Paar Transistoren 206 und ein zweites Paar Transistoren 226 ein. Jede der ersten Gleichtaktstromquelle 228 und der zweiten Gleichtaktstromquelle 230 kann einen Gleichtaktstrom ICM bereitstellen. Die erste Pull-Down-Stromquelle 236 und die zweite Pull-Down-Stromquelle 238 können jeweils den Gleichtaktstrom ICM plus oder minus einer Änderung des Stroms ΔI beziehen, wobei die Änderung des Stroms ΔI von +ICM bis -ICM variieren kann. Der Strom der ersten Pull-Down-Stromquelle 236 und der zweiten Pull-Down-Stromquelle 238 kann durch einen Steuercode programmierbar sein und basierend auf dem Steuercode von ICM - ΔI bis ICM + ΔI variiert werden. Dementsprechend kann ΔI der Signalstrom sein. Durch Variieren des Stroms der ersten Pull-Down-Stromquelle 236 und der zweiten Pull-Down-Stromquelle 238 kann das durch den Abgriff bereitgestellte Abgriffgewicht oder Abgriffentzerrung variiert werden. Die erste Gleichtaktstromquelle 228 und die zweite Gleichtaktstromquelle 230 können einen festen Strom tragen, jeder gleich ICM.
Das erste Paar Transistoren 206 schließt den ersten Transistor 222 ein, der elektrisch von der ersten Gleichtaktstromquelle 228 zu der ersten Pull-Down-Stromquelle 236 verbunden ist. Das erste Paar Transistoren 206 schließt auch den zweiten Transistor 232 ein, der elektrisch von der zweiten Gleichtaktstromquelle 230 zu der ersten Pull-Down-Stromquelle 236 verbunden ist. Das zweite Paar Transistoren 226 schließt den ersten Transistor 224 ein, der elektrisch von der zweiten Gleichtaktstromquelle 230 zu der zweiten Pull-Down-Stromquelle 238 verbunden ist. Das zweite Paar Transistoren 226 schließt auch den zweiten Transistor 234 ein, der elektrisch von der ersten Gleichtaktstromquelle 228 zu der zweiten Pull-Down-Stromquelle 238 verbunden ist.
Die DFE-Abgriffschaltlogik 204 schließt auch einen ersten Ausgabeknoten OUTN und einen zweiten Ausgabeknoten OUTP ein. Der erste Ausgabeknoten OUTN ist elektrisch zwischen der ersten Gleichtaktstromquelle und dem ersten Transistor 222 des ersten Transistorpaars 206 verbunden. Der zweite Ausgabeknoten OUTP ist elektrisch zwischen der zweiten Gleichtaktstromquelle 230 und dem ersten Transistor 224 des zweiten Transistorpaars 226 verbunden. Anders ausgedrückt schließt die DFE-Abgriffschaltlogik 204 Paare von Transistoren 206, 226 ein, von denen jeder Drain-Anschlüsse einschließt, die elektrisch mit jeweiligen Ausgabeknoten OUTN, OUTP der DFE-Abgriffschaltlogik 204 verbunden sind. Jedes der Paare von Transistoren 206, 226 schließt Gate-Anschlüsse ein, um verzögerte komplementäre Verlauf-Bits D, DB zu empfangen.
Komplementäre Verlauf-Bits D_IN und DB_IN werden durch die Gating-Schaltlogik 202 unter Verwendung des komplementären verzögerten Datenintegrationstaktsignals CLKB_DEL geschlossen, und die Gate-Anschlüsse der Paare von Transistoren 206, 226 werden während des Semi-wake-up- oder Rücksetz-Zustands auf dem Gleichtaktspannungspotenzial VCM angesteuert. Verzögerte komplementäre Verlauf-Bits D und DB schalten von 0 zu VCM zu 1 oder von 1 zu VCM zu 0 um, wenn eine Zustandsänderung auftritt.
Der erste Transistor 222 des ersten Transistorpaars 206, der zweite Transistor 232 des ersten Transistorpaars 206, des ersten Transistors 224 des zweiten Transistorpaars 226 und der zweite Transistor 234 des zweiten Transistorpaars 226 können jeweils ICM/2 während des Semi-wake-up- oder Rücksetz-Zustands tragen. Während eines Übergangs von dem Rücksetz-Zustand in einen aktiven Zustand (z. B. einen Abgriffintegrationszustand) kann der erste Transistor 222 des ersten Transistorpaars 206 und der erste Transistor 224 des ersten Transistorpaares 206 vom Tragen eines Stroms ICM/2 auf ICM oder von ICM/2 auf Null übergehen. Außerdem können während eines Übergangs vom Rücksetz-Zustand in einen aktiven Zustand der zweite Transistor 232 des ersten Transistorpaars 206 und der zweite Transistor 234 des zweiten Transistorpaars 226 von einem Strom ICM/2 auf Null oder von ICM/2 auf ICM übergehen. Dies beschleunigt die Signalschwingung an den Ausgangsknoten OUTN, OUTP, da der maximale Stromübergang, der von den Transistoren 222, 224, 232 und 234 getragen wird, nur die Hälfte des Gleichtaktstroms ICM beträgt.
3 ist ein Signaltaktdiagramm 300, das Signale des DFE-Abgriffs 200 von 2 veranschaulicht. Das Signaltaktdiagramm 300 veranschaulicht eine Datensignal DATA (z. B. das Eingabesignal 108 von 1, auf dem die Entzerrung durchgeführt werden soll), ein Datenabtasttaktsignal DSCLK, ein Datenintegrationstaktsignal CLK und ein verzögertes Datenintegrationstaktsignal CLK_DEL. Das Datenintegrationstaktsignal CLK kann im Wesentlichen neunzig Grad phasenversetzt mit dem Datenabtasttaktsignal DSCLK sein. Obwohl nicht gezeigt, wäre das komplementäre Datenintegrationstaktsignal CLKB und das verzögerte komplementäre Datenintegrationstaktsignal CLKB_DEL jeweils komplementär zu dem Datenintegrationstakt CLK und dem verzögerten Datenintegrationstakt CLK_DEL, veranschaulicht in 3.
Unter Bezugnahme auf 2 und 3 zusammen, wie zuvor erörtert, arbeitet der DFE-Abgriff 200 in drei unterschiedlichen Zuständen (einem ersten Logikzustand 302, einem Rücksetz- oder Semi-wake-up-Zustand 304 und einem zweiten Logikzustand 308). Der erste Logikzustand 302 ist dem zweiten Logikzustand 308 entgegengesetzt. Zum Beispiel, wie in 3 gezeigt, befindet sich ein früheres Verlauf-Bit 312 (D_IN) auf einer logischen Ebene, und ein vorheriges komplementäres Verlauf-Bit 314 (DB_IN) befindet sich auf einer logischen Ebene.
Eine Zustandsänderung kann nur auftreten, wenn einer dem Verlauf komplementärer Verlauf-Bits D_IN, DB_IN einen Übergang bewirkt. Wenn der DFE-Abgriff 200 einen Übergang von dem ersten Logikzustand 302 zu dem zweiten Logikzustand 308 macht, geht der DFE-Abgriff 200 zum Zeitpunkt T1 vom ersten Logikzustand 302 in den Rücksetz-Zustand 304 über (als Reaktion auf das verzögerte Integrationstaktsignal CLK_DEL, das zu einem Hochspannungspotenzial übergeht, das den dritten elektrisch steuerbaren Schalter 218 und den vierten elektrisch steuerbaren Schalter 220 schließt, wodurch die Gate-Anschlüsse der Transistoren 222, 224, 232 und 234 elektrisch mit dem Gleichtaktspannungspotentialknoten 212 verbunden werden), zum Zeitpunkt T2 dann vom Rücksetz-Zustand 304 in den zweiten Logikzustand 308. Gleichermaßen geht, wenn der DFE-Abgriff 200 von dem zweiten Logikzustand 308 zurück zu einem nachfolgenden ersten Logikzustand geht, ähnlich dem ersten Logikzustand 302, der DFE-Abgriff 200 von dem zweiten Logikzustand 308 zu einem nachfolgenden Rücksetz-Zustand über, der dem Rücksetz-Zustand 304 ähnlich ist, dann aus dem nachfolgenden Rücksetz-Zustand in den nachfolgenden ersten Logikzustand. Das Verlauf-Bit D_IN und das komplementäre Verlauf-Bit DB_IN können Logikzustände während des Rücksetz-Zustands 304 der DFE-Abgriffschaltlogik 204 umschalten, was, wie vorstehend angegeben, in dem Zeitraums liegt, in dem der erste und der zweite elektrisch steuerbare Schalter 214, 216 offen und der dritte und vierte elektrisch steuerbare Schalter 218, 220 geschlossen sind. Nachdem das Verlauf-Bit D_IN und das komplementäre Verlauf-Bit DB_IN umgeschaltet haben.
Ein Datenintegrationszustand 310 kann zum Zeitpunkt T1 beginnen, wobei sie sich an der fallenden Flanke des Datenintegrationstaktsignals CLK ausrichtet. In dem Datenintegrationszustand 310 kann der Summierer die Datensignaldaten integrieren. Der Datenintegrationszustand 310 kann sich bis zum Zeitpunkt T3 erstrecken, wobei sie sich an der steigenden Flanke des Datenabtasttaktsignals DSCLK ausrichtet. Ein Datensignal an den Ausgabeknoten OUTN, OUTP kann zum Zeitpunkt T3 abgetastet werden, was das Ende des Datenintegrationszustands 310 ist, als Reaktion auf das Datenabtastsignal DSCLK (z. B. als Reaktion auf die steigende Flanke des Datenabtastsignals DSCLK). Ein aktiver Abgiffzustand 306 kann zum Zeitpunkt T2 beginnen, wobei er sich mit einer fallenden Flanke des verzögerten Datenintegrationstaktsignals CLK_DEL ausgerichtet. Dementsprechend sollte die durch das eine oder die mehreren ersten Verzögerungselemente 208 und das eine oder die mehreren zweiten Verzögerungselemente 210 eingeführte Verzögerung weniger als neunzig Grad betragen, um zu verhindern, dass die fallende Flanke des verzögerten Integrationstaktsignals CLK_DEL nach dem Zeitpunkt T3 auftritt, wobei der Zeitpunkt T3 mit der steigenden Flanke des Datenabtasttaktsignals DSCLK ausgerichtet ist. Sowohl der Datenintegrationszustand 310 als auch der aktive Abgiffzustand 306 können zum Zeitpunkt T3 als Reaktion auf die steigende Flanke des Datenabtasttaktsignals DSCLK enden. Obwohl die DFE-Abgriffschaltlogik 204 (2) das Datenabtasttaktsignal DSCLK nicht empfängt, kann der Datenabtasttakt DSCLK den Abtaster auslösen, um eine Abtastung der Summiererausgabe vorzunehmen. Sobald der Abtaster die Datenausgabe des Summierers segmentiert, kann der aktive Abgriffzustand 306 als beendet betrachtet werden, obwohl die Integration für 1 UL fortgesetzt werden kann.
Wie zuvor erörtert, kann die Gating-Schaltlogik 202 die DFE-Abgriffschaltlogik 204 von dem ersten Logikzustand 302 in den Rücksetz-Zustand 304 übergehen lassen, dann von dem Rücksetz-Zustand 304 in den zweiten Logikzustand 308, wobei der zweite Logikzustand 308 dem ersten Logikzustand 302 entgegengesetzt ist. Die Gating-Schaltlogik 202 schließt als Reaktion auf die Datenintegrationstaktsignale CLK, CLKB. Die Gating-Schaltlogik 202 verzögert die Datenintegrationstaktsignale, um verzögerte Datenintegrationstaktsignale CLK_DEL, CLKB_DEL bereitzustellen, die mit der Ankunft des Verlauf-Bits D_IN, DB_IN ausgerichtet sind.
Während des Rücksetz-Zustands 304 fließt ein erster Nicht-Null-Teil des Gleichtaktstroms ICM durch einen ersten Transistor (z. B. einen der ersten Transistoren 222, 224) jedes Paares von Transistoren 206, 226, und ein zweiter Nicht-Null-Teil des Gleichtaktstroms ICM fließt durch einen zweiten Transistor (z. B. einen der zweiten Transistoren 232, 234) jedes Paares von Transistoren 206, 226. Der erste Nicht-Null-Teil des Gleichtaktstroms und der zweite Nicht-Null-Teil des Gleichtaktstroms sind jeweils im Wesentlichen gleich dem halben Gleichtaktstrom (ICM/2). Mit anderen Worten fließt im Rücksetz-Zustand 304 die Hälfte des zu lenkenden Gesamtstroms durch beide Pfade jedes Paares von Transistoren 206, 226 der DFE-Abgriffschaltlogik 204 (2) und nur die Hälfte des Stroms (ICM/2) muss, wenn eine Zustandsänderung auftritt, gelenkt werden, wodurch der DFE-Abgriff 200 beschleunigt wird. Die DFE-Abgriffschaltlogik 204 stellt während des Rücksetz-Zustands 304 möglicherweise keine Entzerrung bereit.
Ohne die Gating-Schaltlogik 202 führt, wenn der zweite Angriff zur selben Zeit aktiv ist, während Daten durch den Summierer integriert werden, die Verzögerung beim Eintreffen des Verlauf-Bits zu einer Entzerrung basierend auf dem vorherigen Verlauf-Bit, bis das aktuelle Verlauf-Bit ankommt. Zum Beispiel kann der Datenintegrationstakt CLK niedrig werden, bevor die komplementären Verlauf-Bits D_IN und DB_IN sich auf ihre neuen Werte eingestellt haben, und der zweite Abgriff kann durch vorabgesetzte Werte für die komplementären Verlauf-Bits D_IN und DB_IN angesteuert werden. Dies kann zu einer Entzerrung in der falschen Richtung führen. Infolgedessen muss die Integration/Entzerrung des Abgriffs verzögert werden (oder keine Entzerrung durchgeführt werden) bis zur Ankunft des Verlauf-Bits. Dementsprechend hält die Gating-Schaltlogik 202, wie vorstehend erörtert, die DFE-Abgriffschaltlogik 204 in dem Semi-wake-up- oder Rücksetz-Zustand 304 bis nach der Ankunft der Verlauf-Bits D_IN, dB_N, um das Integrieren des vorherigen Verlauf-Bits 312 und des vorherigen komplementären Verlauf-Bits 314 zu vermeiden. Das Einschließen der Gating-Schaltlogik 202 verhindert, dass diese Integration des vorherigen Verlauf-Bits 312 und des vorherigen komplementären Verlauf-Bits 314 erfolgt.
4 ist eine schematische Schaltungsdarstellung eines Rücksetzungsnachabtasterpfads 400 gemäß einigen Beispielen. Wie zuvor erörtert, beschleunigt das Hinzufügen eines Semi-wake-up- oder Rücksetz-Zustands den Abgriffbetrieb. Eine weitere Erhöhung der Geschwindigkeit kann erreicht werden, wenn beide Eingaben an den Abgriff (D & DB) auf eine Logikebene niedrig (z. B. eine „0“) oder auf eine Logikebene hoch (z. B. eine „1“) eines Spannungspotenzial zurückgesetzt werden, wenn sich der Abtaster und der Summierer sich in einem Rücksetz-Zustand befinden. Ein Rücksetz-Zustand des Abtasters wird hierin manchmal als „Abtast-Rücksetz-Zustand“ bezeichnet Dementsprechend werden Gate-Anschlüsse der Paare von Transistoren 206, 226 beide auf eine Logikebene Null oder eine Logikebene Eins als Reaktion auf einen Abtast-Rücksetz-Zustand zurückgesetzt.
Der Rücksetzungsnachabtasterpfad 400 schließt einen Abtaster 402 ein, um die Ausgabe des Summierers abzutasten, dessen Abtaster 402 durch das Datenabtasttaktsignal DSCLK (3) getaktet werden kann. Ein Abgriff-Signal H1 kann dem Abtaster 402 bereitgestellt werden und stellt einen ersten Abgriffwert dar. Der Rücksetzungsnachabtasterpfad 400 schließt auch einen Puffer 406 und einen Latch 404 ein, die elektrisch mit einem Ausgabeanschluss des Abtasters 402 verbunden sind. Der Rücksetzungsnachabtasterpfad 400 schließt einen Puffer 408 ein, der elektrisch mit der Ausgabe des Puffers 406 verbunden ist, und einen spekulativen Multiplexer 410, der elektrisch mit der Ausgabe des Puffers 408 verbunden ist. Der Puffer 408 stellt ein zweites Abgriff-Bit 2ND TAP BIT an den spekulativen Multiplexer 410 bereit. Der Rücksetzungsnachabtasterpfad 400 schließt auch Puffer 412, Puffer 416, der elektrisch mit der Ausgabe des Latches 404 verbunden ist und die spekulativen Multiplexer 414, 418, die jeweils elektrisch mit den Ausgaben der Puffer 412, 416 verbunden sind, ein. Die Puffer 412, 416 stellen ein drittes Abgriff-Bit 3RD TAP BIT und ein erstes Abgriff-Bit 1ST TAP BIT an die spekulativen Multiplexer 414, 418 bereit. Die spekulativen Multiplexer 410, 414 und 418 stellen jeweils Verlauf-Bits D_2ND, D_3RD und D_1ST bereit, die an Eingabeanschlüsse (z. B. Transistor-Gate-Anschlüsse) einer DFE-Abgriffschaltlogik (z. B. der DFE-Abgriffschaltlogik 204 von 2) bereitgestellt werden können.
Wenn sich der Abtaster 402 in einem Rücksetz-Zustand befindet (wenn DSCLK niedrig ist), werden die Ausgaben des Abtasters 402 bis zu einem Hochspannungspotenzial der Logikebene (z. B. VDD) hochgezogen. Für den zweiten Abgriffpfad wird das Spannungspotenzial auf Logikebene durch einen Puffer 406 und nicht den Latch 404 geleitet. Der Latch 404 kann seine vorherige Ausgabe halten, wenn sie sich in einem AUS-Zustand befindet. Der Latch 404 befindet sich in einem AUS-Zustand, wenn sich der Abtaster 402 in der Abtast-Rücksetzung befindet. Die Differenzausgabe des Latches 404 ist immer komplementär. Für den zweiten Abgriffpfad geht die Ausgabe des Abtasters 402 durch einen Puffer 406 und dann durch den spekulativen Multiplexer 410.
Wenn sich der Abtaster 402 im Abtast-Rücksetz-Zustand befindet, befinden sich beide Ausgaben des Abtasters 402 auf einer Logikebene hoch oder „1“, und sie werden durch einen Puffer 406 und dann den spekulativen Mux geleitet, wonach sie ein Niederspannungspotenzial einer Logikebene oder „0“ werden. Wenn sich also der Abtaster 402 in einem aktiven Zustand befindet und das Eingabeanalogsignal DATA sich zu einem digitalen Vollschienensignal löst, wird nur eines der Signale an der Abtastausgabe einen Übergang von 1 zu 0 vornehmen, und daher wird nur eines der komplementären Verlauf-Bitsignale D IN/DB_IN einen Übergang vornehmen.
In Abgriff-Architekturen ohne den Semi-wake-up-Zustand und den Abtast-Rücksetz-Zustand, können die an den Abgriff eingegebenen Verlauf-Bits von einem Latch angesteuert werden, das den vorherigen Wert hält, wenn sich der Abtaster in einem Rücksetz-Zustand befindet. Im Gegensatz dazu schaltet in hierin offenbarten Abgriff-Architekturen, die den Semi-wake-up-Zustand und einen Abtast-Rücksetz-Zustand einschließen, nur ein Signal um, wenn eine Zustandsänderung auftritt, wodurch die effektive Kopplungskapazität zwischen den Eingabeleitungen D und DB um 50 % reduziert wird, wodurch die Geschwindigkeit verbessert wird.
5 ist ein Flussdiagramm, das ein Verfahren 500 zum Steuern einer DFE-Abgriffschaltlogik (z. B. die DFE-Abgriffschaltlogik 204 von 2) gemäß einigen Ausführungsformen veranschaulicht. Bei Vorgang 502 schließt das Verfahren 500 das Verzögern mit einer Gating-Schaltlogik (z. B. der Gating-Schaltlogik 202 von 2), von Datenintegrationstaktsignalen (z. B. des Datenintegrationstaktsignals CLK und des komplementären Datenintegrationstaktsignals CLKB von 2) ein, um verzögerte Datenintegrationstaktsignale (z. B. das verzögerte Datenintegrationstaktsignal CLK_DEL und das verzögerte komplementäre Datenintegrationstaktsignal CLKB_DEL von 2) bereitzustellen. In einigen Beispielen schließt das Verzögern der Datenintegrationstaktsignale das Verzögern der Datenintegrationstaktsignale mit Verzögerungselementen der Gating-Schaltlogik ein, wobei die Verzögerungselemente Ketten von Logikgattern oder Puffern einschließen.
Bei Vorgang 504 schließt das Verfahren 500 das Bereitstellen, mit der Gating-Schaltlogik, eines vorherigen Verlauf-Bits (z. B. des vorherigen Verlauf-Bits 312 von 3) und eines vorherigen komplementären Verlauf-Bits (z. B. des vorherigen komplementären Verlauf-Bits 314 von 3) auf ersten Logikebenen an Gate-Anschlüsse von Transistoren (z. B. den Transistoren 222, 224, 232 und 234 von 2) der DFE-Abgriffschaltlogik als Reaktion auf die verzögerten Datenintegrationstaktsignale ein.
Bei Vorgang 506 schließt das Verfahren 500 eine elektrische Isolierung, mit der Gating-Schaltlogik, der Gate-Anschlüsse (z. B. der Transistoren 222, 224, 232 und 234 von 2) der DFE-Abgriffschaltlogik des vorherigen Verlauf-Bits und des vorherigen komplementären Verlauf-Bits als Reaktion auf die verzögerten Datenintegrationstaktsignale ein.
Bei Vorgang 508 schließt das Verfahren 500 das Bereitstellen, mit der Gating-Schaltlogik, eines Gleichtaktspannungspotenzials (z. B. des Gleichtaktspannungspotenzials VCM von 2) an die Gate-Anschlüsse (z. B. die Transistoren 222, 224, 232 und 234 von 2) der DFE-Abgriffschaltlogik vor einem Übergang von dem vorherigen Verlauf-Bit und dem vorherigen komplementären Verlauf-Bit an den ersten Logikebenen zu einem Verlauf-Bit und einem komplementären Verlauf-Bit auf zweiten Logikebenen ein. In einigen Beispielen schließt das Bereitstellen des Gleichtaktspannungspotenzials an die Gate-Anschlüsse ein elektrisches Verbinden der Gate-Anschlüsse (z. B. der Transistoren 222, 224, 232 und 234 von 2) der DFE-Abgriffschaltlogik mit einem Gleichtaktspannungspotentialknoten (z. B. dem Gleichtaktspannungspotenzialknoten 212 von 2) als Reaktion auf eines der Datenintegrationstaktsignale bei Vorgang 510 ein.
Bei Vorgang 512 löst das Verfahren 500 einen Beginn eines Datenintegrationszustands (z. B. des Datenintegrationszustands 310 von 3) und eines Rücksetz-Zustands (z. B. des Rücksetz-Zustands 304 von 3) der DFE-Abgriffschaltlogik als Reaktion auf die Datenintegrationstaktsignale aus. Bei Vorgang 514 schließt das Verfahren 500 das Auslösen eines Beginns eines aktiven Abgriffzustands und das Abgeben des Verlauf-Bits und des komplementären Verlauf-Bits auf den zweiten Logikebenen an die Gate-Anschlüsse in Reaktion auf die verzögerten Datenintegrationstaktsignale ein.
Bei Vorgang 516 schließt das Verfahren 500 das Abtasten eines Datensignals als Reaktion auf ein Datenabtasttaktsignal (z. B. das Datenabtasttaktsignal DSCLK von 3) ein. Bei Vorgang 518 schließt das Verfahren 500 das Beenden des Datenintegrationszustands als Reaktion auf das Datenabtasttaktsignal ein.
AUSFÜHRUNGSBEISPIELE
Es folgt eine nicht erschöpfende, nicht einschränkende Liste von Beispielen. Bei nicht jedem der nachstehend aufgeführten Beispiele wird ausdrücklich und einzeln angegeben, dass es mit allen anderen der nachstehend aufgeführten Beispiele und vorstehend erörterten Beispiele kombinierbar ist. Es ist jedoch vorgesehen, dass diese Beispiele mit allen anderen Beispielen kombinierbar sind, es sei denn, es wäre für Durchschnittsfachleute offensichtlich, dass die Beispiele nicht kombinierbar sind.
Beispiel 1: Einrichtung, umfassend: einen ersten elektrisch steuerbaren Schalter, um ein Verlauf-Bit zu empfangen und selektiv das Verlauf-Bit als ein verzögertes Verlauf-Bit an Gate-Anschlüsse von ersten Transistoren einer Entscheidungsrückkopplung- (DFE) Abgriffschaltlogik bereitzustellen; einen zweiten elektrisch steuerbaren Schalter, um ein komplementäres Verlauf-Bit zu empfangen und selektiv das komplementäre Verlauf-Bit als ein verzögertes komplementäres Verlauf-Bit an Gate-Anschlüsse von zweiten Transistoren der DFE-Abgriffschaltlogik bereitzustellen; und ein oder mehrere Verzögerungselemente, um ein oder mehrere verzögerte Datenintegrationstaktsignale als Reaktion auf ein oder mehrere Datenintegrationstaktsignale, ein komplementäres verzögertes Datenintegrationstaktsignal des einen oder der mehreren verzögerten Datenintegrationstaktsignale zum Steuern des Umschaltens des ersten elektrisch steuerbaren Schalters und des zweiten elektrisch steuerbaren Schalters, bereitzustellen.
Beispiel 2: Einrichtung von Beispiel 1, wobei das eine oder die mehreren Verzögerungselemente einschließen: ein oder mehrere erste Verzögerungselemente, um ein verzögertes Datenintegrationstaktsignal des einen oder der mehreren verzögerten Datenintegrationstaktsignale als Reaktion auf ein Datenintegrationstaktsignal des einen oder der mehreren Datenintegrationstaktsignale bereitzustellen; und ein oder mehrere zweite Verzögerungselemente, um das komplementäre verzögerte Datenintegrationstaktsignal als Reaktion auf ein komplementäres Datenintegrationstaktsignal bereitzustellen.
Beispiel 3: Einrichtung von Beispiel 2, umfassend: einen Gleichtaktspannungspotentialknoten; einen dritten elektrisch steuerbaren Schalter, der von dem Gleichtaktspannungspotentialknoten elektrisch mit den Gate-Anschlüssen der ersten Transistoren verbunden ist; und einen vierten elektrisch steuerbaren Schalter, der elektrisch von dem Gleichtaktspannungspotentialknoten mit den Gate-Anschlüssen des einen oder der mehreren zweiten Transistor verbunden ist, wobei das verzögerte Datenintegrationstaktsignal das ein Umschalten des dritten elektrisch steuerbaren Schalters und des vierten elektrisch steuerbaren Schalters steuern soll.
Beispiel 4: Einrichtung von Beispiel 3, das verzögerte Datenintegrationstaktsignal zum Steuern des Umschaltens des dritten elektrisch steuerbaren Schalters und des vierten elektrisch steuerbaren Schalters, um den Gleichtaktspannungspotentialknoten elektrisch mit den Gate-Anschlüssen der ersten Transistoren und den Gate-Anschlüssen der zweiten Transistoren während eines Rücksetz-Zustands der DFE-Abgriffschaltlogik zu verbinden.
Beispiel 5: Einrichtung von Beispiel 4, wobei das Verlauf-Bit und die komplementären Verlauf-Bit die Logikzustände während des Rücksetz-Zustands der DFE-Abgriffschaltlogik umschaltet.
Beispiel 6: Einrichtung nach einem der Beispiele 2 bis 5, wobei das Datenintegrationstaktsignal im Wesentlichen neunzig Grad phasenversetzt mit einem Datensammlertaktsignal ist.
Beispiel 7: Einrichtung nach einem der Beispiele 1 bis 6, wobei das eine oder die mehreren Verzögerungselemente Ketten von Logikgattern einschließen, um das eine oder die mehreren Datenintegrationstaktsignale zu verzögern.
Beispiel 8: Einrichtung nach einem der Beispiele 1 bis 7, umfassend die DFE-Abgriffschaltlogik, wobei die DFE-Abgriffschaltlogik einschließt: eine erste Gleichtaktstromquelle; eine zweite Gleichtaktstromquelle; eine erste Pull-Down-Stromquelle; eine zweite Pull-Down-Stromquelle; ein erstes Transistorpaar einschließlich eines der ersten Transistoren, die elektrisch von der ersten Gleichtaktstromquelle mit der ersten Pull-Down-Stromquelle verbunden sind, und eines der zweiten Transistoren, die von der zweiten Gleichtaktstromquelle mit der ersten Pull-Down-Stromquelle elektrisch verbunden sind; und ein zweites Paar Transistoren einschließlich eines anderen der ersten Transistoren, die von der zweiten Gleichtaktstromquelle elektrisch mit der zweiten Pull-Down-Stromquelle verbunden sind, und eines anderen der zweiten Transistoren, die von der ersten Gleichtaktstromquelle elektrisch mit der zweiten Pull-Down-Stromquelle verbunden sind.
Beispiel 9: Einrichtung von Beispiel 8, umfassend: einen ersten Ausgabeknoten, der elektrisch zwischen der ersten Gleichtaktstromquelle und dem einen der ersten Transistoren verbunden ist; und einen zweiten Ausgabeknoten, der elektrisch zwischen der zweiten Gleichtaktstromquelle und dem anderen der ersten Transistoren verbunden ist.
Beispiel 10: Einrichtung, umfassend: eine Entscheidungsrückkopplung-Abgriffschaltlogik (DFE-Abgriffschaltlogik), die ein Paar Transistoren einschließt, wobei das Paar Transistoren Drain-Anschlüsse einschließt, die elektrisch mit den Ausgabeknoten der DFE-Abgriffschaltlogik verbunden sind, wobei das Paar Transistoren Gate-Anschlüsse einschließt, um verzögerte komplementäre Verlauf-Bits zu empfangen; und eine Gating-Schaltlogik, die elektrisch mit den Gate-Anschlüssen des Paares von Transistoren verbunden ist, wobei die Gating-Schaltlogik die DFE-Abgriffschaltlogik von einem ersten Logikzustand in einen Rücksetz-Zustand übergehen lässt, dann von dem Rücksetz-Zustand in einen zweiten Logikzustand, wobei der zweite Logikzustand dem ersten Logikzustand entgegengesetzt ist, wobei während des Rücksetz-Zustands ein erster Nicht-Null-Teil eines Gleichtaktstroms durch einen ersten Transistor des Transistorpaares fließt und ein zweiter Nicht-Null-Teil des Gleichtaktstroms durch einen zweiten Transistor des Paares von Transistoren fließt.
Beispiel 11: Einrichtung von Beispiel 10, wobei der erste Nicht-Null-Teil des Gleichtaktstroms und der zweite Nicht-Null-Teil des Gleichtaktstroms jeweils im Wesentlichen gleich dem halben Gleichtaktstrom sind.
Beispiel 12: Einrichtung nach einem der Beispiele 10 und 11, wobei die Gating-Schaltlogik ein Gleichtaktspannungspotenzial an die Gate-Anschlüsse während des Rücksetz-Zustands abgeben soll.
Beispiel 13: Einrichtung nach einem der Beispiele 10 bis 12, wobei die Gate-Anschlüsse des Transistorpaares beide auf einer Logikebene Null oder einer Logikebene Eins als Reaktion auf einen Abtast-Rücksetz-Zustand zurückgesetzt werden.
Beispiel 14: Einrichtung nach einem der Beispiele 10 bis 13, wobei die Gating-Schaltlogik die Abgriffschaltlogik bis nach Ankunft eines Verlauf-Bits im Rücksetz-Zustand hält, um das Integrieren eines vorherigen Verlauf-Bits zu vermeiden.
Beispiel 15: Einrichtung nach einem der Beispiele 10 bis 14, wobei: die Gating-Schaltlogik Datenintegrationstaktsignale verzögert, um sich mit der Ankunft eines Verlauf-Bits und Gates als Reaktion auf die verzögerten Datenintegrationstaktsignale auszurichten.
Beispiel 16: Verfahren zum Steuern einer Entscheidungsrückkopplung-Abgriffschaltlogik (DFE-Abgriffschaltlogik), wobei das Verfahren umfasst: Verzögern, mit einer Gating-Schaltlogik, von Datenintegrationstaktsignalen, um verzögerte Datenintegrationstaktsignale bereitzustellen; Bereitstellen, mit der Gating-Schaltlogik, eines vorherigen Verlauf-Bits und eines vorherigen komplementären Verlauf-Bits auf ersten Logikebenen an Gate-Anschlüsse der Transistoren der DFE-Abgriffschaltlogik als Reaktion auf die verzögerten Datenintegrationstaktsignale; elektrisches Isolieren, mit der Gating-Schaltlogik, der Gate-Anschlüsse von dem vorherigen Verlauf-Bit und dem vorherigen komplementären Verlauf-Bit als Reaktion auf die verzögerten Datenintegrationstaktsignale; Bereitstellen, mit der Gating-Schaltlogik, eines Gleichtaktspannungspotenzials an die Gate-Anschlüsse vor einem Übergang von dem vorherigen Verlauf-Bit und dem vorherigen komplementären Verlauf-Bit auf den ersten Logikebenen zu einem Verlauf-Bit und einem komplementären Verlauf-Bit auf zweiten Logikebenen; Auslösen eines Beginns eines Rücksetz-Zustands als Reaktion auf die Datenintegrationstaktsignale; Auslösen eines Beginns eines Abgriffintegrationszustands und Abgeben des Verlauf-Bits und des komplementären Verlauf-Bits auf den zweiten Logikebenen an die Gate-Anschlüsse als Reaktion auf die verzögerten Datenintegrationstaktsignale.
Beispiel 17: Verfahren von Beispiel 16, umfassend das Abtasten eines Datensignals als Reaktion auf ein Datenabtasttaktsignal.
Beispiel 18: Verfahren von Beispiel 17, umfassend das Beenden der Abgriffintegration und der Datenintegration als Reaktion auf das Datensammlertaktsignal.
Beispiel 19: Verfahren nach einem der Beispiele 17 und 18, wobei eines der Datenintegrationstaktsignale im Wesentlichen neunzig Grad phasenversetzt mit dem Datenabtasttakt ist.
Beispiel 20: Verfahren nach einem der Beispiele 16-19, wobei das Verzögern der Datenintegrationstaktsignale das Verzögern der Datenintegrationstaktsignale mit Verzögerungselementen der Gating-Schaltlogik umfasst, wobei die Verzögerungselemente Ketten von Logikgattern einschließen.
Beispiel 21: Verfahren nach einem der Beispiele 16-20, wobei das Bereitstellen des Gleichtaktspannungspotenzials an die Gate-Anschlüsse das elektrische Verbinden der Gate-Anschlüsse mit einem Gleichtaktspannungspotenzialknoten als Reaktion auf eines der verzögerten Datenintegrationstaktsignale umfasst.
Beispiel 22: Abgriff, umfassend: eine Abgriffschaltlogik, die ein differentielles Paar von Transistoren einschließt, wobei das differentielle Paar von Transistoren Gate-Anschlüsse einschließt, die konfiguriert sind, um komplementäre Eingabesignale zu empfangen; und eine Gating-Schaltlogik, die elektrisch mit den Gate-Anschlüssen des Differenzpaars verbunden ist, wobei die Gating-Schaltlogik konfiguriert ist, um einen Semi-wake-up-Zustand zwischen einem Null-Zustand und einem Eins-Zustand der Abgriffschaltlogik zu implementieren, wobei während des Semi-wake-up-Zustands ein erster Nicht-Null-Teil eines Gleichtaktstroms durch einen ersten Transistor des Differenzenpaares fließt und ein zweiter Nicht-Null-Teil des Gleichtaktstroms durch einen zweiten Transistor des Differenzpaars fließt.
Beispiel 23: Abgriff von Beispiel 22, wobei der erste Nicht-Null-Teil des Gleichtaktstroms und der zweite Nicht-Null-Teil des Gleichtaktstroms im Wesentlichen gleich dem halben Gleichtaktstrom sind.
Beispiel 24: Abgriff nach einem der Beispiele 22 und 23, wobei die Gating-Schaltlogik konfiguriert ist, um ein Gleichtaktspannungspotenzial an die Gate-Anschlüsse während des Semi-wake-up-Zustands abzugeben.
Beispiel 25: Abgriff nach einem der Beispiele 22-24, wobei die Gate-Anschlüsse des differentiellen Paares von Transistoren beide auf eine Null oder eine Eins zurückgesetzt werden, wenn sich ein Abtaster in einem Rücksetz-Zustand befindet.
Beispiel 26: Abgriff nach einem der Beispiele 22-25, wobei die Gating-Schaltlogik konfiguriert ist, um die Abgriffschaltlogik in dem Semi-wake-up-Zustand bis zur Ankunft eines Verlauf-Bits zu halten, um ein Integrieren eines vorherigen Verlauf-Bits zu vermeiden.
Beispiel 27: Abgriff nach einem der Beispiele 22-26, wobei die Gating-Schaltlogik konfiguriert ist, um als Reaktion auf Datenintegrationstakte zu schließen und wobei die Gating-Schaltlogik konfiguriert ist, um die Datenintegrationstakte zu verzögern, um sich mit der Ankunft eines Abgriffbits auszurichten.
ABSCHLIESSENDE ERKLÄRUNG
Wie in der vorliegenden Offenbarung verwendet, können die Begriffe „Modul“ oder „Komponente“ auf spezifische Hardware-Implementierungen Bezug nehmen, um die Aktionen des Moduls oder der Komponente und/oder Softwareobjekte oder Softwareroutinen durchzuführen, die auf Universalhardware (z. B. computerlesbaren Medien, Verarbeitungsvorrichtungen, usw.) des Rechensystems gespeichert und/oder von dieser ausgeführt werden können. In einigen Beispielen können die verschiedenen Komponenten, Module, Engines und Dienste, die in der vorliegenden Offenbarung beschrieben sind, als Objekte oder Prozesse implementiert werden, die auf dem Rechensystem ausgeführt werden (z. B. als separate Threads). Obwohl einige der in der vorliegenden Offenbarung beschriebenen Systeme und Verfahren allgemein als in Software implementiert (gespeichert auf und/oder ausgeführt durch Universalhardware) beschrieben sind, sind spezifische Hardware-Implementierungen oder eine Kombination von Software und spezifischen Hardware-Implementierungen ebenfalls möglich und werden in Betracht gezogen.
Wie in der vorliegenden Offenbarung verwendet, kann der Begriff „Kombination“ in Bezug auf eine Vielzahl von Elementen eine Kombination aller Elemente oder eine beliebige von verschiedenen unterschiedlichen Unterkombinationen einiger der Elemente einschließen. Zum Beispiel kann die Formulierung „A, B, C, D oder Kombinationen davon“ Bezug nehmen auf eines von A, B, C oder D; die Kombination von jedem von A, B, C und D; und jede Unterkombination von A, B, C oder D, wie A, B und C; A, B und D; A, C und D; B, C und D; A und B; A und C; A und D; B und C; B und D; oder C und D.
Begriffe, die in der vorliegenden Offenbarung und insbesondere in den beiliegenden Ansprüchen verwendet werden (z. B. Inhalte der beiliegenden Ansprüche), sind im Allgemeinen als „offene“ Begriffe gedacht (z. B. sollte der Begriff „einschließlich“ als „einschließlich, jedoch nicht beschränkt auf“ interpretiert werden, der Begriff „aufweisend“ sollte als „mindestens aufweisend“ interpretiert werden, der Begriff „schließt ein“ sollte als „schließt ein, ist jedoch nicht beschränkt auf“ interpretiert werden usw.).
Darüber hinaus wird, wenn eine bestimmte Anzahl von einer eingeführten Anspruchsangabe beabsichtigt ist, diese Absicht ausdrücklich im Anspruch angegeben, und in Ermangelung dieser Nennung liegt keine solche Absicht vor. Als Verständnishilfe können zum Beispiel die folgenden beiliegenden Ansprüche die Verwendung der einleitenden Formulierungen „mindestens eine/r/s“ und „eine/r/s oder mehrere“ zum Einführen von Anspruchsangaben enthalten. Die Verwendung solcher Formulierungen sollte jedoch nicht dahingehend ausgelegt werden, um zu implizieren, dass die Einführung einer Anspruchsangabe durch die unbestimmten Artikel „ein“ oder „eine“ einen bestimmten Anspruch, der eine solche eingeführte Anspruchsangabe enthält, auf Beispiele beschränkt, die nur eine solche Angabe enthalten, selbst wenn derselbe Anspruch die einleitenden Phrasen „eine/r/s oder mehrere“ oder „zumindest eine/r/s“ und unbestimmte Artikel wie „ein“ und/oder „eine“ einschließt (z. B. soll „ein“ und/oder „eine“ so interpretiert werden, dass es „zumindest ein/e“ oder „ein/e oder mehrere“ bedeutet); gleiches gilt für die Verwendung von bestimmten Artikeln, die zur Einführung von Anspruchsangaben verwendet werden.
Darüber hinaus wird, selbst wenn eine bestimmte Anzahl von eingeführten Anspruchsangabe explizit genannt wird, der Fachmann erkennen, dass eine solche Angabe dahingehend interpretiert werden sollte, dass mindestens die angegebene Anzahl gemeint ist (z. B. bedeutet die bloße Angabe von „zwei Angaben“ ohne andere Modifikatoren mindestens zwei Angaben oder zwei oder mehr Angaben). Des Weiteren ist in den Fällen, in denen eine Konvention analog zu „mindestens eines von A, B und C usw.“ oder „eines oder mehrere von A, B und C usw.“ verwendet wird, eine solche Konstruktion allgemein A allein, B allein, C allein, A und B zusammen, A und C zusammen, B und C zusammen oder A, B und C zusammen usw. einschließen soll.
Ferner sollte jedes disjunktive Wort oder jede disjunktive Formulierung, das bzw. die zwei oder mehr alternative Begriffe darstellt, sei es in der Beschreibung, den Ansprüchen oder den Zeichnungen, dahingehend verstanden werden, dass die Möglichkeit des Einschließens eines der Begriffe, des einen oder des anderen Begriffs oder beider Begriffe in Betracht gezogen wird. Zum Beispiel sollte die Formulierung „A oder B“ so verstanden werden, dass sie die Möglichkeiten „A“ oder „B“ oder „A und B“ einschließt.
Obwohl die vorliegende Offenbarung hierin in Bezug auf bestimmte veranschaulichte Beispiele beschrieben wurde, wird der Durchschnittsfachmann auf dem Gebiet erkennen und verstehen, dass die vorliegende Erfindung nicht darauf beschränkt ist. Vielmehr können viele Ergänzungen, Weglassungen und Modifikationen an den veranschaulichten und beschriebenen Beispielen vorgenommen werden, ohne vom Schutzumfang der Erfindung, wie er nachfolgend zusammen mit ihren rechtlichen Äquivalenten beansprucht wird, abzuweichen. Darüber hinaus können Merkmale eines Beispiels mit Merkmalen eines anderen Beispiels kombiniert werden, aber dennoch noch innerhalb des Schutzumfangs der Erfindung enthalten sein, der durch den Erfinder in Betracht gezogen wird.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 63/198958 [0001]

Claims

Einrichtung, umfassend: einen ersten elektrisch steuerbaren Schalter, um ein Verlauf-Bit zu empfangen und selektiv das Verlauf-Bit als ein verzögertes Verlauf-Bit an Gate-Anschlüsse von ersten Transistoren einer Entscheidungsrückkopplung-Abgriffschaltlogik (DFE-Abgriffschaltlogik) bereitzustellen; einen zweiten elektrisch steuerbaren Schalter, um ein komplementäres Verlauf-Bit zu empfangen und selektiv das komplementäre Verlauf-Bit als ein verzögertes komplementäres Verlauf-Bit an Gate-Anschlüsse von zweiten Transistoren der DFE-Abgriffschaltlogik bereitzustellen; und ein oder mehrere Verzögerungselemente, um ein oder mehrere verzögerte Datenintegrationstaktsignale als Reaktion auf ein oder mehrere Datenintegrationstaktsignale bereitzustellen, ein komplementäres verzögertes Datenintegrationstaktsignal des einen oder der mehreren verzögerten Datenintegrationstaktsignale zum Steuern des Umschaltens des ersten elektrisch steuerbaren Schalters und des zweiten elektrisch steuerbaren Schalters.
Einrichtung nach Anspruch 1, wobei das eine oder die mehreren Verzögerungselemente einschließen: ein oder mehrere erste Verzögerungselemente, um ein verzögertes Datenintegrationstaktsignal des einen oder der mehreren verzögerten Datenintegrationstaktsignale als Reaktion auf ein Datenintegrationstaktsignal des einen oder der mehreren Datenintegrationstakte bereitzustellen; und ein oder mehrere zweite Verzögerungselemente, um das komplementäre Datenintegrationstaktsignal als Reaktion auf ein komplementäres Datenintegrationstaktsignal bereitzustellen.
Einrichtung nach Anspruch 2, umfassend: einen Gleichtaktspannungspotentialknoten; einen dritten elektrisch steuerbaren Schalter, der von dem Gleichtaktspannungspotentialknoten elektrisch mit den Gate-Anschlüssen der ersten Transistoren verbunden ist; und einen vierten elektrisch steuerbaren Schalter, der von dem Gleichtaktspannungspotentialknoten elektrisch mit den Gate-Anschlüssen der zweiten Transistoren verbunden ist, wobei das verzögerte Datenintegrationstaktsignal das Umschalten des dritten elektrisch steuerbaren Schalters und des vierten elektrisch steuerbaren Schalters steuern soll.
Einrichtung nach Anspruch 3, wobei das verzögerte Datenintegrationstaktsignal ein Umschalten des dritten elektrisch steuerbaren Schalters und des vierten elektrisch steuerbaren Schalters steuern soll, um den Gleichtaktspannungspotenzialknoten mit den Gate-Anschlüssen der ersten Transistoren und den Gate-Anschlüssen der zweiten Transistoren während eines Rücksetz-Zustands der DFE-Abgriffschaltlogik elektrisch zu verbinden.
Einrichtung nach Anspruch 4, wobei das Verlauf-Bit und das komplementäre Verlauf-Bit Logikzustände während des Rücksetz-Zustands der DFE-Abgriffschaltlogik umschalten.
Einrichtung nach Anspruch 2, wobei das Datenintegrationstaktsignal im Wesentlichen neunzig Grad phasenversetzt mit einem Datensammlertaktsignal ist.
Einrichtung nach Anspruch 1, wobei das eine oder die mehreren Verzögerungselemente Ketten von Logikgattern einschließen, um das eine oder die mehreren Datenintegrationstaktsignale zu verzögern.
Einrichtung nach Anspruch 1, umfassend die DFE-Abgriffschaltlogik, wobei die DFE-Abgriffschaltlogik einschließt: eine erste Gleichtaktstromquelle; eine zweite Gleichtaktstromquelle; eine erste Pull-Down-Stromquelle; eine zweite Pull-Down-Stromquelle; ein erstes Transistorpaar einschließlich eines der ersten Transistoren, die elektrisch von der ersten Gleichtaktstromquelle mit der ersten Pull-Down-Stromquelle verbunden sind, und eines der zweiten Transistoren, die von der zweiten Gleichtaktstromquelle mit der ersten Pull-Down-Stromquelle elektrisch verbunden sind; und ein zweites Transistorpaar, das einen anderen der ersten Transistoren einschließt, der elektrisch von der zweiten Gleichtaktstromquelle mit der zweiten Pull-Down-Stromquelle verbunden ist, und einen anderen der zweiten Transistoren, die von der ersten Gleichtaktstromquelle elektrisch mit der zweiten Pull-Down-Stromquelle verbunden sind.
Einrichtung nach Anspruch 8, umfassend: einen ersten Ausgabeknoten, der elektrisch zwischen der ersten Gleichtaktstromquelle und dem einen der ersten Transistoren verbunden ist; und einen zweiten Ausgabeknoten, der elektrisch zwischen der zweiten Gleichtaktstromquelle und dem anderen der ersten Transistoren verbunden ist.
Einrichtung, umfassend: eine Entscheidungsrückkopplungs-Abgriffschaltlogik (DFE-Abgriffschaltlogik), die ein Paar Transistoren einschließt, wobei das Paar Transistoren Drain-Anschlüsse einschließt, die elektrisch mit den Ausgabeknoten der DFE-Abgriffschaltlogik verbunden sind, wobei das Paar Transistoren Gate-Anschlüsse einschließt, um verzögerte komplementäre Verlauf-Bits zu empfangen; und eine Gating-Schaltlogik, die elektrisch mit den Gate-Anschlüssen des Paares von Transistoren verbunden ist, wobei die Gating-Schaltlogik die DFE-Abgriffschaltlogik von einem ersten Logikzustand in einen Rücksetz-Zustand, dann aus dem Rücksetz-Zustand in einen zweiten logischen Zustand übergehen soll, wobei der zweite Logikzustand zum ersten Logikzustand entgegengesetzt ist, wobei während des Rücksetz-Zustands ein erster Nicht-Null-Teil eines Gleichtaktstroms durch einen ersten Transistor des Transistorpaares fließt, und ein zweiter Nicht-Null-Teil des Gleichtaktstroms durch einen zweiten Transistor des Paares von Transistoren fließt.
Einrichtung nach Anspruch 10, wobei der erste Nicht-Null-Teil des Gleichtaktstroms und der zweite Nicht-Null-Teil des Gleichtaktstroms jeweils im Wesentlichen gleich dem halben Gleichtaktstrom sind.
Einrichtung nach Anspruch 10, wobei die Gating-Schaltlogik ein Gleichtaktspannungspotenzial an die Gate-Anschlüsse während des Rücksetz-Zustands abgeben soll.
Einrichtung nach Anspruch 10, wobei die Gate-Anschlüsse des Transistorpaares beide auf einer Logikebene Null oder einer Logikebene Eins als Reaktion auf einen Abtast-Rücksetz-Zustand zurückgesetzt werden.
Einrichtung nach Anspruch 10, wobei die Gating-Schaltlogik die Abgriffschaltlogik im Rücksetz-Zustand hält, bis nach Ankunft eines Verlauf-Bits, um ein Integrieren eines vorherigen Verlauf-Bits zu vermeiden.
Einrichtung nach Anspruch 10, wobei: die Gating-Schaltlogik die Datenintegrationstaktsignale verzögert, um sich mit der Ankunft eines Verlauf-Bits und Gates als Reaktion auf die verzögerten Datenintegrationstaktsignale auszurichten.
Verfahren zum Steuern einer Entscheidungsrückkopplungs-Abgriffschaltlogik (DFE-Abgriffschaltlogik), wobei das Verfahren umfasst: Verzögern, mit einer Gating-Schaltlogik, von Datenintegrationstaktsignalen, um verzögerte Datenintegrationstaktsignale bereitzustellen; Bereitstellen, mit der Gating-Schaltlogik, eines vorherigen Verlauf-Bits und eines vorherigen komplementären Verlauf-Bits auf ersten Logikebenen an Gate-Anschlüsse der Transistoren der DFE-Abgriffschaltlogik als Reaktion auf die verzögerten Datenintegrationstaktsignale; elektrisches Isolieren, mit der Gating-Schaltlogik, der Gate-Anschlüsse von dem vorherigen Verlauf-Bit und dem vorherigen komplementären Verlauf-Bit als Reaktion auf die verzögerten Datenintegrationstaktsignale; Bereitstellen, mit der Gating-Schaltlogik, eines Gleichtaktspannungspotenzials an die Gate-Anschlüsse vor einem Übergang von dem vorherigen Verlauf-Bit und dem vorherigen komplementären Verlauf-Bit auf den ersten Logikebenen zu einem Verlauf-Bit und einem komplementären Verlauf-Bit auf zweiten Logikebenen; Auslösen eines Beginns eines Rücksetz-Zustands als Reaktion auf die Datenintegrationstaktsignale; und Auslösen eines Beginns eines Abgriffintegrationszustands und Abgeben des Verlauf-Bits und des komplementären Verlauf-Bits auf den zweiten Logikebenen an die Gate-Anschlüsse als Reaktion auf die verzögerten Datenintegrationstaktsignale.
Verfahren nach Anspruch 16, umfassend das Abtasten eines Datensignals als Reaktion auf ein Datenabtasttaktsignal.
Verfahren nach Anspruch 17, umfassend das Beenden des Abgriffintegrationszustands und der Datenintegrationstaktsignale als Reaktion auf das Datenabtasttaktsignal.
Verfahren nach Anspruch 17, wobei eines der Datenintegrationstaktsignale im Wesentlichen neunzig Grad phasenversetzt mit dem Datensammlertaktsignal ist.
Verfahren nach Anspruch 16, wobei das Verzögern der Datenintegrationstaktsignale das Verzögern der Datenintegrationstaktsignale mit Verzögerungselementen der Gating-Schaltlogik umfasst, wobei die Verzögerungselemente Ketten von Logikgattern einschließen.
Verfahren nach Anspruch 16, wobei das Bereitstellen des Gleichtaktspannungspotenzials an den Gate-Anschlüssen das elektrische Verbinden der Gate-Anschlüsse mit einem Gleichtaktspannungspotenzialknoten als Reaktion auf eines der verzögerten Datenintegrationstaktsignale umfasst.