DE112020007344T5 - Halbleitereinheit und verfahren zur herstellung einer halbleitereinheit - Google Patents

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Yoichiro Tarui
Nobuo Fujiwara
Takanori Tanaka
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Abstract

Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit, bei der eine Super-Junction-Struktur verwendet wird und die Folgendes aufweist: einen Halbleiter-Basiskörper mit einem ersten Leitfähigkeitstyp; einen Stützenbereich, der eine Mehrzahl von ersten Stützen mit einem ersten Leitfähigkeitstyp und eine Mehrzahl von zweiten Stützen mit einem zweiten Leitfähigkeitstyp aufweist, die auf dem Halbleiter-Basiskörper so angeordnet sind, dass sie in einer Dickenrichtung des Halbleiter-Basiskörpers hervorstehen; einen die Stützen umgebenden Bereich mit einem ersten Leitfähigkeitstyp oder einem zweiten Leitfähigkeitstyp, der um den Stützenbereich herum angeordnet ist; sowie ein Halbleiterelement, bei dem der Stützenbereich als ein aktiver Bereich angeordnet ist, wobei die Mehrzahl von ersten und zweiten Stützen in einer Draufsicht eine Streifenform aufweist und diese in einer Breitenrichtung der Stützen senkrecht zu einer Längsrichtung von jeder der Stützen abwechselnd parallel zueinander angeordnet sind.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit und insbesondere auf eine Halbleitereinheit mit einer Super-Junction-Struktur.
  • STAND DER TECHNIK
  • Siliciumcarbid (SiC), das für eine Leistungseinheit verwendet wird, weist eine höhere Stehspannung auf als Silicium (Si) und kann einen geringen Widerstand aufweisen, so dass eine SiC-Schottky-Barrieren-Diode (SiC-SBD) und ein SiC-MOS-Feldeffekttransistor (SiC-MOSFET) hergestellt werden.
  • Bei einer Super-Junction-Struktur (SJ) handelt es sich um ein Beispiel einer Struktur, die über eine theoretische Begrenzung als eine unipolare Einheit hinausgeht und eine noch höhere Stehspannung und einen noch geringeren Widerstand in der SiC-Leistungseinheit erzielt. Bei der SJ-Struktur handelt es sich um eine Struktur, bei der eine Störstellenschicht vom p-Typ (Stütze vom p-Typ) und eine Störstellenschicht vom n-Typ (Stütze vom n-Typ) in einer Richtung senkrecht zu einer Richtung, in der ein Hauptstrom in einer Halbleiterschicht fließt, abwechselnd angeordnet sind.
  • Ein Verfahren zum Bilden einer SJ-Struktur einer SiC-Leistungseinheit umfasst ein multi-epitaxiales Verfahren, bei dem eine Ionenimplantation und ein epitaxiales Aufwachsen wiederholt werden, sowie ein epitaxiales Einbettungs-Verfahren, bei dem ein Graben gebildet wird, um eine Einbettungs-Epitaxie durchzuführen. Beim EIN-Widerstand ist ein Drift-Widerstand dominierend, und es gibt einen großen Vorzug, wenn die SJ-Struktur in einer Einheit mit einer hohen Stehspannung von 3,3 kV oder mehr eingesetzt wird. Bei der Einheit mit einer hohen Stehspannung von 3,3 kV oder mehr muss eine dicke SJ-Struktur gebildet werden, so dass ein epitaxiales Verfahren bei Berücksichtigung der Produktivität einen Vorteil aufweist.
  • Wenn die SJ-Struktur der SiC-Leistungseinheit durch die Einbettungs-Epitaxie gebildet wird, wird in einem Endbereich des Grabens ein Hohlraum erzeugt, wie in 11 im Patentdokument 1 dargestellt. Wenn der Hohlraum gebildet wird, nimmt ein Leckstrom in einer Siliciumcarbid-Halbleitereinheit zu, so dass ein Graben zum Anzeichnen gebildet wird, wie in 22 im Patentdokument 1 dargestellt, und ferner wird ein Kanal-Stopperbereich gebildet, wie in 24 im Patentdokument 1 dargestellt. Der Leckstrom in der Siliciumcarbid-Halbleitereinheit wird durch eine Konfiguration reduziert, die durch einen derartigen Prozess erhalten wird, wie in 31 im Patentdokument 1 dargestellt.
  • DOKUMENT ZUM STAND DER TECHNIK
  • Patentdokument
  • Patentdokument 1: Internationale Veröffentlichung WO 2019/160 086 A1
  • KURZBESCHREIBUNG
  • Mit der Erfindung zu lösendes Problem
  • Bei dem Herstellungsverfahren im Patentdokument 1 entsteht ein unwirksamer Bereich mit einer extrem großen Breite, der den Hohlraum aufweist, und für eine Reduzierung des Leckstroms sind ein zusätzlicher Prozess und eine zusätzliche Konfiguration notwendig, so dass ein Problem dahingehend besteht, dass die Kosten für die Halbleitereinheit höher werden.
  • Die vorliegende Erfindung wurde daher konzipiert, um Probleme, wie vorstehend beschrieben, zu lösen, und die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitereinheit anzugeben, bei der ein unwirksamer Bereich in der Halbleitereinheit reduziert wird und der Leckstrom reduziert wird.
  • Mittel zum Lösen des Problems
  • Eine Halbleitereinheit gemäß der vorliegenden Erfindung weist Folgendes auf:
    • einen Halbleiter-Basiskörper mit einem ersten Leitfähigkeitstyp; einen Stützenbereich, der eine Mehrzahl von ersten Stützen mit einem ersten Leitfähigkeitstyp und eine Mehrzahl von zweiten Stützen mit einem zweiten Leitfähigkeitstyp aufweist, die auf dem Halbleiter-Basiskörper so angeordnet sind, dass sie in einer Dickenrichtung des Halbleiter-Basiskörpers hervorstehen; einen die Stützen umgebenden Bereich mit einem ersten Leitfähigkeitstyp oder einem zweiten Leitfähigkeitstyp, der um den Stützenbereich herum angeordnet ist; sowie ein Halbleiterelement, in dem der Stützenbereich als ein aktiver Bereich angeordnet ist, wobei die Mehrzahl von ersten und zweiten Stützen in einer Draufsicht eine Streifenform aufweist und diese in einer Breitenrichtung der Stützen senkrecht zu einer Längsrichtung von jeder der Stützen abwechselnd parallel zueinander angeordnet sind, wobei der die Stützen umgebende Bereich so mit einer Breite angeordnet ist, dass er den Stützenbereich vollständig umgibt, der auf dem Halbleiter-Basiskörper so hervorsteht, dass obere Oberflächen der Mehrzahl von ersten und zweiten Stützen freiliegen, wobei, wenn ein Leitfähigkeitstyp des die Stützen umgebenden Bereichs ein zweiter Leitfähigkeitstyp ist, ein Produkt aus einer Konzentration von Störstellen des die Stützen umgebenden Bereichs und der Breite des die Stützen umgebenden Bereichs so vorgegeben ist, dass es größer als ein Produkt aus einer Konzentration von Störstellen mit einem zweiten Leitfähigkeitstyp der zweiten Stütze und einer Breite der zweiten Stütze ist, und wobei, wenn ein Leitfähigkeitstyp des die Stützen umgebenden Bereichs ein erster Leitfähigkeitstyp ist, ein Produkt aus einer Konzentration von Störstellen des die Stützen umgebenden Bereichs und der Breite des die Stützen umgebenden Bereichs so vorgegeben ist, dass es größer als ein Produkt aus einer Konzentration von Störstellen mit einem ersten Leitfähigkeitstyp der ersten Stütze und der Breite der ersten Stütze ist.
  • Effekte der Erfindung
  • Gemäß der Halbleitereinheit der vorliegenden Erfindung wird kaum ein Hohlraum gebildet, wenn die ersten und die zweiten Stützen durch epitaxiales Aufwachsen gebildet werden, so dass ein unwirksamer Bereich in der Halbleitereinheit reduziert wird und ein Leckstrom reduziert werden kann.
  • Figurenliste
  • In den Figuren zeigen:
    • 1 eine perspektivische Ansicht, die eine Konfiguration eines Stützenbereichs einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 schematisch darstellt.
    • 2 eine Querschnittsansicht, die eine Konfiguration des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 3 eine Querschnittsansicht, die eine Konfiguration des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 4 ein Schaubild, das eine Abmessung einer Stütze vom n-Typ und einer Stütze vom p-Typ darstellt;
    • 5 eine perspektivische Ansicht, welche die Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 1 schematisch darstellt;
    • 6 ein Schaubild, das eine Konfiguration eines MOSFET-Zellenbereichs darstellt;
    • 7 ein Schaubild, das eine Konfiguration eines MOSFET-Zellenbereichs darstellt;
    • 8 eine Querschnittsansicht, die eine Konfiguration einer Siliciumcarbid-Halbleitereinheit gemäß einem Modifikationsbeispiel 1 der Ausführungsform 1 darstellt;
    • 9 eine Querschnittsansicht, die eine Konfiguration einer Siliciumcarbid-Halbleitereinheit gemäß einem Modifikationsbeispiel 2 der Ausführungsform 1 darstellt;
    • 10 eine Querschnittsansicht, die eine Konfiguration einer Siliciumcarbid-Halbleitereinheit gemäß einem Modifikationsbeispiel 3 der Ausführungsform 1 darstellt;
    • 11 eine Querschnittsansicht, die eine Konfiguration einer Siliciumcarbid-Halbleitereinheit gemäß einem Modifikationsbeispiel 3 der Ausführungsform 1 darstellt;
    • 12 ein Schaubild, das einen Fluss des Hauptstroms in der Siliciumcarbid-Halbleitereinheit gemäß dem Modifikationsbeispiel 3 der Ausführungsform 1 schematisch darstellt;
    • 13 eine perspektivische Ansicht, die ein Verfahren zur Herstellung eines Stützenbereichs einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 schematisch darstellt;
    • 14 eine perspektivische Ansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 schematisch darstellt;
    • 15 eine perspektivische Ansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 schematisch darstellt;
    • 16 eine perspektivische Ansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 schematisch darstellt;
    • 17 eine perspektivische Ansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 schematisch darstellt;
    • 18 eine perspektivische Ansicht, die eine Konfiguration des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 schematisch darstellt;
    • 19 eine Querschnittsansicht, die ein Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 20 eine Querschnittsansicht, die ein Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 21 eine Querschnittsansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 22 eine Querschnittsansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 23 eine Querschnittsansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 24 eine Querschnittsansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 25 eine Querschnittsansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 26 eine Querschnittsansicht, die ein Modifikationsbeispiel 1 für das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 27 eine Querschnittsansicht, die ein Modifikationsbeispiel 1 für das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 28 eine Querschnittsansicht, die ein Modifikationsbeispiel 1 für das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 29 eine Querschnittsansicht, die ein Modifikationsbeispiel 2 für das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 30 eine Querschnittsansicht, die ein Modifikationsbeispiel 2 für das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 31 eine perspektivische Ansicht, welche die Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 schematisch darstellt;
    • 32 eine Querschnittsansicht, die einen Prozess zur Herstellung einer MOSFET-Zelle in einem MOSFET-Zellenbereich darstellt;
    • 33 eine Querschnittsansicht, die einen Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich darstellt;
    • 34 eine Querschnittsansicht, die einen Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich darstellt;
    • 35 eine Querschnittsansicht, die einen Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich darstellt;
    • 36 eine Querschnittsansicht, die einen Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich darstellt;
    • 37 eine Querschnittsansicht, die einen Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich darstellt;
    • 38 eine Querschnittsansicht, die einen Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich darstellt;
    • 39 eine Querschnittsansicht, die einen Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich darstellt;
    • 40 eine Querschnittsansicht, die eine Konfiguration eines Modifikationsbeispiels für die Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 41 eine Querschnittsansicht, die eine Konfiguration des Modifikationsbeispiels für die Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 42 eine Querschnittsansicht, die ein Modifikationsbeispiel 1 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 43 eine Querschnittsansicht, die das Modifikationsbeispiel 1 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 44 eine Querschnittsansicht, die ein Modifikationsbeispiel 2 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 45 eine Querschnittsansicht, die das Modifikationsbeispiel 2 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 46 eine Querschnittsansicht, die ein Modifikationsbeispiel 3 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 47 eine Querschnittsansicht, die ein Modifikationsbeispiel 3 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 48 eine Querschnittsansicht, die ein Modifikationsbeispiel 4 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 49 eine Querschnittsansicht, die ein Modifikationsbeispiel 5 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 50 eine Querschnittsansicht, die ein Modifikationsbeispiel 5 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 51 eine Querschnittsansicht zur Beschreibung eines Chip-Vereinzelungsprozesses von zwei benachbarten Siliciumcarbid-Halbleitereinheiten;
    • 52 eine Querschnittsansicht zur Beschreibung des Chip-Vereinzelungsprozesses der zwei benachbarten Siliciumcarbid-Halbleitereinheiten;
    • 53 eine Querschnittsansicht, die ein Verfahren zur Herstellung der zwei benachbarten Siliciumcarbid-Halbleitereinheiten darstellt;
    • 54 eine Querschnittsansicht, die ein Verfahren zur Herstellung der zwei benachbarten Siliciumcarbid-Halbleitereinheiten darstellt;
    • 55 eine perspektivische Ansicht, die ein Verfahren zur Herstellung eines Stützenbereichs einer Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 schematisch darstellt;
    • 56 eine perspektivische Ansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 schematisch darstellt;
    • 57 eine perspektivische Ansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 schematisch darstellt;
    • 58 eine perspektivische Ansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 schematisch darstellt;
    • 59 eine perspektivische Ansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 schematisch darstellt;
    • 60 eine perspektivische Ansicht, die eine Konfiguration des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 schematisch darstellt;
    • 61 eine Querschnittsansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 62 eine Querschnittsansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 63 eine Querschnittsansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 64 eine Querschnittsansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 65 eine Querschnittsansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 66 eine Querschnittsansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 67 eine Querschnittsansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 68 eine Querschnittsansicht, die das Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 69 eine perspektivische Ansicht, welche die Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 schematisch darstellt;
    • 70 eine Querschnittsansicht, die einen Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich darstellt;
    • 71 eine Querschnittsansicht, die einen Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich darstellt;
    • 72 eine Querschnittsansicht, die einen Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich darstellt;
    • 73 eine Querschnittsansicht, die einen Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich darstellt;
    • 74 eine Querschnittsansicht, die einen Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich darstellt;
    • 75 eine Querschnittsansicht, die einen Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich darstellt;
    • 76 eine Querschnittsansicht, die einen Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich darstellt;
    • 77 eine Querschnittsansicht, die einen Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich darstellt;
    • 78 eine Querschnittsansicht, die eine Konfiguration des Modifikationsbeispiels für die Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 79 eine Querschnittsansicht, die ein Modifikationsbeispiel 1 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 80 eine Querschnittsansicht, die ein Modifikationsbeispiel 1 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 81 eine Querschnittsansicht, die ein Modifikationsbeispiel 2 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 82 eine Querschnittsansicht, die das Modifikationsbeispiel 2 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 83 eine Querschnittsansicht, die das Modifikationsbeispiel 3 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 84 eine Querschnittsansicht, die das Modifikationsbeispiel 3 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 85 eine Querschnittsansicht, die ein Modifikationsbeispiel 4 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 86 eine Querschnittsansicht, die ein Modifikationsbeispiel 5 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 87 eine Querschnittsansicht, die das Modifikationsbeispiel 5 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 88 eine Querschnittsansicht zur Beschreibung eines Chip-Vereinzelungsprozesses von zwei benachbarten Siliciumcarbid-Halbleitereinheiten;
    • 89 eine Querschnittsansicht zur Beschreibung eines Chip-Vereinzelungsprozesses der zwei benachbarten Siliciumcarbid-Halbleitereinheiten;
    • 90 eine Querschnittsansicht, die ein Verfahren zur Herstellung der zwei benachbarten Siliciumcarbid-Halbleitereinheiten darstellt;
    • 91 eine Querschnittsansicht, die ein Verfahren zur Herstellung der zwei benachbarten Siliciumcarbid-Halbleitereinheiten darstellt;
    • 92 ein Schaubild, das ein Beispiel für eine Konfiguration eines MOSFET-Zellenbereichs in der Siliciumcarbid-Halbleitereinheit gemäß den Ausführungsformen 1 bis 3 darstellt;
    • 93 ein Schaubild, das ein Beispiel für eine Konfiguration des MOSFET-Zellenbereichs in der Siliciumcarbid-Halbleitereinheit gemäß den Ausführungsformen 1 bis 3 darstellt;
    • 94 ein Schaubild, das ein Beispiel für eine Konfiguration des MOSFET-Zellenbereichs in der Siliciumcarbid-Halbleitereinheit gemäß den Ausführungsformen 1 bis 3 darstellt;
    • 95 ein Schaubild, das ein Beispiel für eine Konfiguration eines MOSFET-Abschlussbereichs in der Siliciumcarbid-Halbleitereinheit gemäß den Ausführungsformen 1 bis 3 darstellt;
    • 96 ein Schaubild, das ein Beispiel für eine Konfiguration eines MOSFET-Abschlussbereichs in der Siliciumcarbid-Halbleitereinheit gemäß den Ausführungsformen 1 bis 3 darstellt;
    • 97 ein Schaubild, das ein Beispiel für eine Konfiguration darstellt, die mit einem SBD-Bereich und einem SBD-Abschlussbereich anstelle des MOSFET-Zellenbereichs in der Siliciumcarbid-Halbleitereinheit gemäß den Ausführungsformen 1 bis 3 versehen ist;
    • 98 ein Schaubild, das ein Beispiel für eine Konfiguration darstellt, die mit dem SBD-Bereich und dem SBD-Abschlussbereich anstelle des MOSFET-Zellenbereichs in der Siliciumcarbid-Halbleitereinheit gemäß den Ausführungsformen 1 bis 3 versehen ist;
    • 99 ein Schaubild, das ein Beispiel für eine Konfiguration darstellt, die mit dem SBD-Bereich und dem SBD-Abschlussbereich anstelle des MOSFET-Zellenbereichs in der Siliciumcarbid-Halbleitereinheit gemäß den Ausführungsformen 1 bis 3 versehen ist.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Einleitung
  • Eine Halbleitereinheit gemäß jeder im Folgenden beschriebenen Ausführungsform gibt einen Halbleiterchip an, der erhalten wird, indem eine durch einen Wafer-Prozess hergestellte Halbleitereinheit mittels eines Chip-Vereinzelungsprozesses in Chips getrennt wird, und ein den Chip umgebender Bereich gibt einen äußeren peripheren Bereich des Halbleiterchips an.
  • In der folgenden Beschreibung handelt es sich bei „einer äußeren Seite“ um eine Richtung zu einer äußeren Peripherie des Halbleiterchips hin, und bei „einer inneren Seite“ handelt es sich um eine zu „der äußeren Seite“ entgegengesetzte Richtung.
  • In der folgenden Beschreibung ist unter Bezugnahme auf einen Leitfähigkeitstyp von Störstellen ein n-Typ im Allgemeinen als „ein erster Leitfähigkeitstyp“ definiert, und ein p-Typ, bei dem es sich um einen zu dem n-Typ entgegengesetzten Leitfähigkeitstyp handelt, ist als „ein zweiter Leitfähigkeitstyp“ definiert, es kann jedoch auch eine umgekehrte Definition gelten. Ein n--Typ gibt an, dass der n--Typ eine geringere Störstellenkonzentration als der n-Typ aufweist, und ein n+-Typ gibt an, dass der n+-Typ eine höhere Störstellenkonzentration als der n-Typ aufweist. In einer ähnlichen Weise gibt ein p--Typ an, dass der p--Typ eine geringere Störstellenkonzentration als der p-Typ aufweist, und ein p+-Typ gibt an, dass der p+-Typ eine höhere Störstellenkonzentration als der p-Typ aufweist.
  • Die Zeichnungen sind schematisch dargestellt, so dass eine Abmessung einer Darstellung und eine wechselseitige Beziehung von Positionen nicht zwangsläufig präzise dargestellt sind, sondern in geeigneter Weise verändert werden können. In der folgenden Beschreibung sind gleichartigen Komponenten oder Bestandteilen in der Darstellung gleiche Bezugszeichen zugewiesen, und das Gleiche gilt für Bezeichnungen und Funktionen derselben. Somit kann eine detaillierte Beschreibung derselben in einigen Fällen wegelassen werden. Wenn es in der vorliegenden Beschreibung Angaben von „auf ...“ sowie „bedecken ...“ gibt, verhindern diese nicht das Vorhandensein eines dazwischenliegenden Objekts zwischen den Komponenten oder Bestandteilen.
  • Gibt es zum Beispiel eine Angabe „B ist auf A angeordnet“ oder „A bedeckt B“, kann dies bedeuten, dass eine weitere Komponente oder ein weiterer Bestandteil C zwischen A und B angeordnet ist oder nicht angeordnet ist. In der folgenden Beschreibung werden zum Beispiel Begriffe verwendet, die jeweils eine spezielle Position und Richtung anzeigen, wie beispielsweise „oberer/obere/oberes“, „unterer/untere/unteres“, „lateral“, „unten“, „vorne“ und „hinten“, diese Begriffe werden jedoch der Einfachheit eines problemlosen Verständnisses von Inhalten der Ausführungsformen halber verwendet und beziehen sich nicht auf eine Richtung bei einer tatsächlichen Verwendung.
  • Der Begriff „MOS“ wurde früher für eine Übergangsstruktur aus Metall-Oxid-Halbleiter verwendet und wird als aus den Anfangsbuchstaben von Metal-Oxide-Semiconductor (Metall-Oxid-Halbleiter) bestehend betrachtet. Insbesondere bei einem Feldeffekttransistor mit einer MOS-Struktur (MOSFET) wurden jedoch Materialien für eine Gate-Isolierschicht und eine Gate-Elektrode unter dem Gesichtspunkt von Integration und Verbesserung von Herstellungsprozessen in der letzten Zeit verbessert.
  • Bei dem MOSFET wurde zum Beispiel unter dem Gesichtspunkt einer Bildung hauptsächlich von Source und Drain in einer selbstausgerichteten Form polykristallines Silicium als ein Material für eine Gate-Elektrode anstelle eines Metalls verwendet. Als Material für die Gate-Isolierschicht wurde unter dem Gesichtspunkt einer Verbesserung von elektrischen Eigenschaften ein Material mit einer hohen Dielektrizitätskonstante eingesetzt, das Material ist jedoch nicht zwangsläufig auf ein Oxid beschränkt.
  • Dementsprechend wird der Begriff „MOS“ nicht zwangsläufig nur für eine laminierte Struktur aus Metall-Oxid-Halbleiter eingesetzt, und die vorliegende Beschreibung basiert nicht auf einer derartigen Voraussetzung. Das heißt, im Hinblick auf ein allgemeines technisches Wissen hat „MOS“ hier die Bedeutung nicht nur eines abgekürzten Worts, das von dem Ursprung eines Worts abgeleitet ist, sondern umfasst häufig auch eine laminierte Struktur aus leitfähigem Körper/isolierendem Körper/Halbleiter.
  • Ausführungsform 1
  • Konfiguration der Einheit
  • 1 ist eine perspektivische Ansicht, die eine Konfiguration eines Stützenbereichs einer Siliciumcarbid-Halbleitereinheit 100 mit einer SJ-Struktur als einer Halbleitereinheit gemäß Ausführungsform 1 schematisch darstellt. Die Siliciumcarbid-Halbleitereinheit 100 gibt einen vertikalen MOSFET an, in dem ein Hauptstrom in einer Richtung senkrecht zu einer Hauptoberfläche der Halbleitereinheit fließt, Darstellungen einer Hauptelektrode und einer MOSFET-Einheitszelle sind jedoch der Einfachheit halber weggelassen.
  • Wie in 1 dargestellt, handelt es sich bei einem Stützenbereich 7 um einen Bereich, in dem eine Mehrzahl von Stützen 7n vom n-Typ (erste Stützen) und eine Mehrzahl von Stützen 7p vom p-Typ (zweite Stützen), die in einer Draufsicht eine Streifenform aufweisen, auf einem Halbleitersubstrat 3 in einer Breitenrichtung senkrecht zu einer Längsrichtung derselben abwechselnd parallel zueinander angeordnet sind. Die Anordnungsrichtung derselben ist eine Richtung senkrecht zu einer Richtung, in welcher der Hauptstrom der Siliciumcarbid-Halbleitereinheit 100 fließt. Ein die Stützen umgebender Bereich 6 vom p-Typ, der Störstellen vom p-Typ aufweist, ist so angeordnet, dass er den Stützenbereich 7 umgibt, und ein den Chip umgebender Bereich 5 vom p-Typ, der Störstellen vom p-Typ aufweist, befindet sich auf einer weiter außen gelegenen Seite des die Stützen umgebenden Bereichs 6 vom p-Typ.
  • Bei dem Halbleitersubstrat 3 handelt es sich um ein SiC-Substrat vom n+-Typ, und es ist zum Beispiel ein kommerziell erhältliches 4H-SiC-Substrat vom n-Typ. Das Halbleitersubstrat 3 weist einen Versatzwinkel von vier Grad in der [11-20]-Richtung auf und weist eine Dicke von 300 µm bis 400 µm auf und weist eine Konzentration von Störstellen des n-Typs von 5 × 1018 cm-3 bis 1 × 1020 cm-3 auf.
  • Eine SiC-Schicht 4 vom n-Typ (eine erste Halbleiterschicht), die Störstellen vom n-Typ aufweist, ist zwischen dem Halbleitersubstrat 3 und dem den Chip umgebenden Bereich 5 vom p-Typ angeordnet und weist eine Dicke von 0,5 µm bis 10 µm auf und weist eine Konzentration von Störstellen des n-Typs von 1 × 1014 cm-3 bis 5 × 1019 cm-3 auf. Auf das Halbleitersubstrat 3 und die SiC-Schicht 4 vom n-Typ wird in einigen Fällen gemeinsam als Halbleiter-Basiskörper Bezug genommen.
  • 2 stellt eine Querschnittsansicht entlang einer Linie A-A (einer Linie parallel zur Y-Achse) in 1 in Pfeilrichtung dar, und 3 stellt eine Querschnittsansicht entlang einer Linie B-B (einer Linie parallel zur X-Achse) in 1 in Pfeilrichtung dar. Wie in 2 und 3 gezeigt, sind eine Stütze 7n vom n-Typ und eine Stütze 7p vom p-Typ so angeordnet, dass sie von der SiC-Schicht 4 vom n-Typ in einer Höhenrichtung vorstehen (der Richtung der Z-Achse), der die Stützen umgebende Bereich 6 vom p-Typ umgibt den Stützenbereich 7, und der den Chip umgebende Bereich 5 vom p-Typ bedeckt eine äußere Peripherie der SiC-Schicht 4 vom n-Typ. Ein Endbereich der SiC-Schicht 4 vom n-Typ liegt an einer seitlichen Oberfläche des Halbleiterchips frei.
  • 4 ist ein Schaubild, das eine Abmessung der Stütze 7n vom n-Typ und der Stütze 7p vom p-Typ darstellt. Eine Stützenbreite 7nW der Stütze 7n vom n-Typ und eine Stützenbreite 7pW der Stütze 7p vom p-Typ sind gleich und sind so ausgebildet, dass sie zum Beispiel eine Länge von 0,5 µm bis 5 µm aufweisen. Eine Stützenhöhe 7nH der Stütze 7n vom n-Typ und eine Stützenhöhe 7pH der Stütze 7p vom p-Typ sind gleich und sind so ausgebildet, dass sie zum Beispiel eine Höhe von 5 µm bis 100 µm aufweisen. Die Stütze 7n vom n-Typ und die Stütze 7p vom p-Typ sind so ausgebildet, dass ein Produkt aus einer Störstellenkonzentration und der Breite der Stütze 7n vom n-Typ nahezu gleich jenem für die Stütze 7p vom p-Typ ist, und die Störstellen vom n-Typ und die Störstellen vom p-Typ weisen jeweils zum Beispiel eine Konzentration von 5 × 1015 cm-3 bis 1 × 1018 cm-3 auf. Gemäß einer derartigen Konfiguration erstreckt sich eine Verarmungsschicht über der gesamten Stütze 7n vom n-Typ und der gesamten Stütze 7p vom p-Typ, wenn sich die Siliciumcarbid-Halbleitereinheit 100 im AUS-Zustand befindet.
  • Die Störstellenkonzentration der SiC-Schicht 4 vom n-Typ ist bevorzugt gleich jener der Stütze 7n vom n-Typ oder geringer als diese, um ein elektrisches Feld in einem Verbindungsbereich mit der Stütze 7p vom p-Typ zu reduzieren, kann jedoch auch höher als jene der Stütze 7n vom n-Typ sein. Es ist außerdem möglich, dass die SiC-Schicht 4 vom n-Typ nicht angeordnet ist, sondern dass die Stütze 7n vom n-Typ und die Stütze 7p vom p-Typ direkt mit dem Halbleitersubstrat 3 verbunden sind. In einem Fall, in dem die Störstellenkonzentration der SiC-Schicht 4 vom n-Typ höher als jene der Stütze 7n vom n-Typ ist, oder in einem Fall, in dem SiC-Schicht 4 vom n-Typ nicht angeordnet ist, wird ein geringerer Effekt erzielt als in einem Fall, in dem die Störstellenkonzentration der SiC-Schicht 4 vom n-Typ gleich jener der Stütze 7n vom n-Typ oder geringer als diese ist, wenn der in 1 dargestellte Stützenbereich 7 jedoch angeordnet ist, kann eine Siliciumcarbid-Halbleitereinheit mit einer höheren Stehspannung und einem geringeren Widerstand als bei einer herkömmlichen Struktur erzielt werden.
  • 1 bis 4 stellen eine Konfiguration dar, bei der drei Stützen 7p vom p-Typ und vier Stützen 7n vom n-Typ in dem Stützenbereich 7 angeordnet sind, tatsächlich werden jedoch die Stützen 7p vom p-Typ und die Stützen 7n vom n-Typ gebildet, deren Anzahl der Größe der Siliciumcarbid-Halbleitereinheit entspricht. Wie vorstehend beschrieben, ist eine Breite des gesamten MOSFET-Zellenbereichs, der eine Stützenbreite von 0,5 µm bis 5 µm aufweist und mit der MOSFET-Einheitszelle versehen ist, in der Y-Richtung zum Beispiel gleich 1 mm bis 10 mm, so dass die Stützen 7p vom p-Typ und die Stützen 7n vom n-Typ ausgebildet sind, deren Anzahl einem Bereich entspricht, in dem diese Stützen in zumindest dem MOSFET-Zellenbereich untergebracht sind.
  • Wie in 3 und 4 dargestellt, ist die Breite 6W des die Stützen umgebenden Bereichs 6 vom p-Typ größer als die Breite 7pW der Stütze 7p vom p-Typ, so dass, wenn der die Stützen umgebende Bereich 6 vom p-Typ und die Stütze 7p vom p-Typ die gleiche Störstellenkonzentration aufweisen, ein Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 6 vom p-Typ größer als jenes für die Stütze 7p vom p-Typ ist. Gemäß einer derartigen Konfiguration erstreckt sich die Verarmungsschicht nicht bis in den gesamten die Stützen umgebenden Bereich 6 vom p-Typ, und eine elektrische Feldstärke des die Stützen umgebenden Bereichs 6 vom p-Typ wird so unterdrückt, dass sie gering ist, so dass eine Zunahme des Leckstroms und ein Entladungsrisiko niedrig gehalten werden. In diesem Fall kann die Breite des die Stützen umgebenden Bereichs 6 vom p-Typ zumindest 1,2 mal so groß sein wie jene der Stütze 7p vom p-Typ.
  • Auch in einem Fall, in dem die Breite 6W des die Stützen umgebenden Bereichs 6 vom p-Typ und die Breite 7pW der Stütze 7p vom p-Typ gleich sind, erstreckt sich die Verarmungsschicht, wenn die Störstellenkonzentration des die Stützen umgebenden Bereichs 6 vom p-Typ zumindest 1,2 mal so groß wie jene der Stütze 7p vom p-Typ ist, nicht bis in den gesamten die Stützen umgebenden Bereich 6 vom p-Typ, und eine elektrische Feldstärke des die Stützen umgebenden Bereichs 6 vom p-Typ wird so unterdrückt, dass sie gering ist, so dass eine Zunahme des Leckstroms und ein Entladungsrisiko niedrig gehalten werden.
  • 5 ist eine perspektivische Ansicht der Siliciumcarbid-Halbleitereinheit 100, die einen MOSFET-Zellenbereich MCR in einem Fall schematisch zeigt, in dem die MOSFET-Einheitszelle in dem Stützenbereich 7 angeordnet ist und ein MOSFET-Abschlussbereich MTR an einer äußeren Peripherie desselben angeordnet ist.
  • Eine Konfiguration des MOSFET-Zellenbereichs MCR wird unter Verwendung von 6 und 7 beschrieben. 6 ist eine Querschnittsansicht entlang einer Linie C-C (einer Linie parallel zur Y-Achse) in Pfeilrichtung in 5, und 7 stellt eine vergrößerte Ansicht eines Bereichs A in 6 dar.
  • Wie in 7 dargestellt, ist die SiC-Schicht 4 vom n-Typ in dem MOSFET auf der einen Hauptoberfläche des Halbleitersubstrats 3 angeordnet, und die Mehrzahl von Stützen 7p des p-Typs und die Mehrzahl von Stützen 7n des n-Typs sind abwechselnd auf der SiC-Schicht 4 vom n-Typ angeordnet. Eine Mehrzahl von Muldenbereichen 8 vom p-Typ ist selektiv in einem Bereich von einem oberen Schichtbereich der Stütze 7p vom p-Typ bis zu einem oberen Schichtbereich der Stütze 7n von n-Typ angeordnet, und ein Kontaktbereich 10 vom p-Typ ist in jedem Muldenbereich 8 so angeordnet, dass er durch den Muldenbereich 8 hindurch verläuft.
  • Ein Source-Bereich 9 vom n-Typ ist so angeordnet, dass er sich in Kontakt mit beiden seitlichen Oberflächen des Kontaktbereichs 10 in dem oberen Schichtbereich des Muldenbereichs 8 befindet. Der Source-Bereich 9 ist so angeordnet, dass er eine Dicke aufweist, die geringer als jene des Muldenbereichs 8 ist, und der Kontaktbereich 10 ist so angeordnet, dass er eine Dicke aufweist, die im Wesentlichen gleich der Tiefe des Muldenbereichs 8 oder etwas tiefer ist, so dass der Kontaktbereich 10 mit der Stütze 7p vom p-Typ elektrisch verbunden ist.
  • Eine Gate-Isolierschicht 11 ist selektiv so ausgebildet, dass sie sich über den Source-Bereichen 9 der Muldenbereiche 8 erstreckt, die benachbart zueinander sind, und eine Gate-Elektrode 12 ist auf der Gate-Isolierschicht 11 ausgebildet. Das heißt, die Gate-Isolierschicht 11 ist so angeordnet, dass sie sich von einem oberen Teilbereich des Source-Bereichs 9 bis zu einem oberen Teilbereich des Source-Bereichs 9 des benachbarten Muldenbereichs 8 über dem Muldenbereich 8 und der Stütze 7n vom n-Typ zwischen den zueinander benachbarten Source-Bereichen 9 erstreckt, und die Gate-Elektrode 12 ist auf der Gate-Isolierschicht 11 angeordnet.
  • Eine Zwischenisolierschicht 13 ist so ausgebildet, dass sie die Gate-Isolierschicht 11 und die Gate-Elektrode 12 bedeckt, und eine Source-Elektrode 14 ist so ausgebildet, dass sie die Zwischenisolierschicht 13 bedeckt. In der Zwischenisolierschicht 13 ist ein Kontaktloch angeordnet, das in einem Bereich mit Ausnahme des Bereichs, der die Gate-Elektrode 12 bedeckt, in einer Dickenrichtung so durch die Zwischenisolierschicht 13 hindurch verläuft, dass es bis zu einem Bereich des Source-Bereichs 9 und der gesamten Oberfläche des Kontaktbereichs 10 reicht. Das Kontaktloch ist mit der Source-Elektrode 14 gefüllt, und die Source-Elektrode 14 ist mit dem Source-Bereich 9 und dem Kontaktbereich 10 verbunden.
  • Eine Drain-Elektrode 15 ist auf der anderen Hauptoberfläche (der rückwärtigen Oberfläche) des Halbleitersubstrats 3 auf einer Seite angeordnet, die der Seite gegenüberliegt, auf der die Source-Elektrode 14 angeordnet ist. Ein Beispiel für eine Konfiguration des MOSFET-Zellenbereichs MCR und des MOSFET-Abschlussbereichs MTR wird nachfolgend weiter beschrieben.
  • Wie vorstehend beschrieben, ist auf dem Halbleitersubstrat 3 der Stützenbereich 7 angeordnet, in dem die Mehrzahl von Stützen 7n des n-Typs und die Mehrzahl von Stützen 7p des p-Typs, die in einer Draufsicht eine Streifenform aufweisen, abwechselnd angeordnet sind, so dass kein Hohlraum gebildet wird, wenn die Stütze 7p vom p-Typ durch epitaxiales Aufwachsen gebildet wird, und der unwirksame Bereich reduziert werden kann. Somit ist eine Bearbeitung zum Abtrennen eines Hohlraums nicht notwendig, und die Herstellungskosten können reduziert werden.
  • 7 stellt eine Konfiguration dar, bei der zwei MOSFET-Einheitszellen angeordnet sind, tatsächlich wird jedoch die Einheitszelle gebildet, deren Anzahl der Größe der Siliciumcarbid-Halbleitereinheit entspricht.
  • Modifikationsbeispiel 1
  • 8 ist eine Querschnittsansicht, die eine Konfiguration einer Siliciumcarbid-Halbleitereinheit 100A gemäß einem Modifikationsbeispiel 1 der Ausführungsform 1 darstellt, und ist eine Querschnittsansicht, die 7 entspricht. Wie in 8 dargestellt, ist die Siliciumcarbid-Halbleitereinheit 100A mit einer SiC-Schicht 40 vom n-Typ (einer zweiten SiC-Schicht vom n-Typ) zwischen den Muldenbereichen 8 anstelle der SiC-Schicht 4 vom n-Typ versehen.
  • Modifikationsbeispiel 2
  • 9 ist eine Querschnittsansicht, die eine Konfiguration einer Siliciumcarbid-Halbleitereinheit 100B gemäß einem Modifikationsbeispiel 2 der Ausführungsform 1 darstellt, und ist eine Querschnittsansicht, die 2 entspricht. Wie in 9 dargestellt, weist die Siliciumcarbid-Halbleitereinheit 100B eine Konfiguration auf, bei welcher der den Chip umgebende Bereich 5 vom p-Typ auf der SiC-Schicht 4 vom n-Typ nicht angeordnet ist.
  • Eine derartige Konfiguration weist ein Merkmal dahingehend auf, dass die Stütze 7p vom p-Typ problemlos hergestellt wird, indem die gesamte Oberfläche geätzt wird, wenn die Stütze 7p vom p-Typ mittels des epitaxialen Einbettungs-Verfahrens gebildet wird. Die SiC-Schicht 4 vom n-Typ weist in 9 eine gleichmäßige Dicke auf, die Dicke der SiC-Schicht 4 vom n-Typ in einem Bereich, in dem der den Chip umgebende Bereich 5 vom p-Typ entfernt ist, kann jedoch geringer sein als jene an einem unteren Bereich des die Stützen umgebenden Bereichs 6 vom p-Typ und der Stütze 7p vom p-Typ.
  • Modifikationsbeispiel 3
  • 10 und 11 sind Querschnittsansichten, die jeweils eine Konfiguration einer Siliciumcarbid-Halbleitereinheit 100C gemäß einem Modifikationsbeispiel 3 der Ausführungsform 1 darstellen, und sind Querschnittsansichten, die 2 beziehungsweise 3 entsprechen. Wie in 10 und 11 dargestellt, ist bei der Siliciumcarbid-Halbleitereinheit 100C eine Höhe 4H2 des die Stützen umgebenden Bereichs in der SiC-Schicht 4 vom n-Typ geringer als eine Höhe 4H1 der SiC-Schicht 4 vom n-Typ in dem Stützenbereich 7.
  • 12 ist ein Schaubild, das einen Fluss des Hauptstroms in dem MOSFET-Zellenbereich MCR in einem Fall, in dem eine derartige Konfiguration eingesetzt wird, durch Pfeile darstellt. Wie in 12 dargestellt, fließt der Hauptstrom in dem MOSFET-Zellenbereich MCR und in dem den Chip umgebenden Bereich fließt kaum ein Strom. Der Grund liegt darin, dass, wenn die Dicke des die Stützen umgebenden Bereichs der SiC-Schicht 4 vom n-Typ reduziert wird, ein Strompfad reduziert wird und eine Erweiterungsbreite des Hauptstroms zu dem den Chip umgebenden Bereich reduziert wird, so dass der Hauptstrom das Halbleitersubstrat 3 erreicht, bevor sich der Hauptstrom bis zu dem den Chip umgebenden Bereich erstreckt. Ein Verhältnis der Höhe 4H1 zu der Höhe 4H2 kann zum Beispiel im Wesentlichen gleich 2:1 sein.
  • Der den Chip umgebende Bereich weist zum Beispiel Defekte vom Chip-Vereinzeln auf, so dass leicht ein Problem entsteht, wenn der Hauptstrom fließt. Wenn die Höhe 4H2 des die Stützen umgebenden Bereichs der SiC-Schicht 4 vom n-Typ geringer als die Höhe 4H1 der SiC-Schicht 4 vom n-Typ in dem Stützenbereich 7 ist, fließt der Hauptstrom kaum in dem den Chip umgebenden Bereich, so dass die Stromkapazität in einem Fall zunimmt, in dem ein hoher Strom als der Hauptstrom in dem MOSFET fließt.
  • Die Siliciumcarbid-Halbleitereinheit, bei der Siliciumcarbid als ein Halbleiter verwendet wird, ist ausgezeichnet in Bezug auf die Druckbeständigkeit und weist im Vergleich mit einer Halbleitereinheit, bei der Silicium als ein Halbleiter verwendet wird, eine hohe zulässige Stromdichte auf, so dass eine Halbleitereinheit erzielt werden kann, die ausgezeichnet in Bezug auf die Wärmebeständigkeit ist und bei einer hohen Temperatur betrieben werden kann.
  • Ausführungsform 2
  • Verfahren zur Herstellung eines Stützenbereichs
  • Als Nächstes wird ein Verfahren zur Herstellung eines Stützenbereichs einer Siliciumcarbid-Halbleitereinheit 200 als Ausführungsform 2 beschrieben. Zunächst wird bei einem in 13 dargestellten Prozess das Halbleitersubstrat 3 hergestellt, wie zum Beispiel ein kommerziell erhältliches 4H-SiC-Substrat vom n-Typ. Das Halbleitersubstrat 3 weist einen Versatzwinkel von vier Grad in der [11-20]-Richtung auf und weist eine Dicke von 300 µm bis 400 µm auf, und eine Konzentration von Störstellen des n-Typs ist gleich 5 × 1018 cm-3 bis 1 × 1020 cm-3.
  • Als Nächstes wird bei einem in 14 dargestellten Prozess eine SiC-Schicht 70 vom n-Typ (eine erste Halbleiterschicht), die Störstellen vom n-Typ aufweist, durch epitaxiales Aufwachsen auf der einen Hauptoberfläche des Halbleitersubstrats 3 gebildet. Die SiC-Schicht 70 vom n-Typ kann zum Beispiel eine Dicke von 5 µm bis 100 µm aufweisen und kann eine Konzentration von Störstellen des n-Typs von 1 × 1015 cm-3 bis 1 × 1018 cm-3 aufweisen. Auf das Halbleitersubstrat 3 und die SiC-Schicht 70 vom n-Typ wird in einigen Fällen gemeinsam als Halbleiter-Basiskörper Bezug genommen.
  • Als Nächstes wird die SiC-Schicht 70 vom n-Typ bei einem in 15 dargestellten Prozess mittels eines Trockenätzvorgangs geätzt, um einen vorstehenden Bereich 72 der SiC-Schicht 70 vom n-Typ und einen den Chip umgebenden Bereich 71 vom n-Typ der SiC-Schicht 70 vom n-Typ zu bilden. Wenn das Halbleitersubstrat 3 den Versatzwinkel von vier Grad in der [11-20]-Richtung aufweist, weist der vorstehende Bereich 72 in einer Draufsicht eine Streifenform auf, die sich in einer Richtung parallel zur X-Achse (der [11-20]-Richtung) erstreckt, und die Mehrzahl von vorstehenden Bereichen 72 ist in Abständen entlang einer Richtung entlang der Y-Achse (der [1-100]-Richtung) angeordnet.
  • Die SiC-Schicht 70 vom n-Typ weist in einer Richtung senkrecht zu der [11-20]-Richtung eine symmetrische Form auf, so dass die Form der SiC-Schicht vom p-Typ beim Bilden der SiC-Schicht vom p-Typ zwischen den vorstehenden Bereichen 72 durch epitaxiales Aufwachsen problemlos gesteuert werden kann. Der vorstehende Bereich 72 wird so gebildet, dass zum Beispiel eine Breite in der Richtung der Y-Achse in einem Bereich von 0,5 µm bis 5 µm liegt und eine Höhe in der Richtung der Z-Achse (der [0001]-Richtung) in einem Bereich von 5 µm bis 100 µm liegt.
  • Wenn indessen ein Substrat ohne Versatzwinkel für das Halbleitersubstrat 3 verwendet wird, kann der vorstehende Bereich 72 mit der Streifenform in einer von der [11-20]-Richtung um 90 Grad um die [0001]-Achse herum gedrehten Orientierung gebildet werden. Das heißt, auch wenn der vorstehende Bereich 72 in der Orientierung gebildet wird, in der die [11-20]-Achse und die [1-100]-Achse in 15 miteinander vertauscht sind, weist die SiC-Schicht vom p-Typ, die durch epitaxiales Aufwachsen zwischen den vorstehenden Bereichen 72 gebildet wird, eine symmetrische Form auf, so dass die Form der SiC-Schicht vom p-Typ problemlos gesteuert werden kann.
  • Als Nächstes wird eine SiC-Schicht 60 vom p-Typ (eine zweite Halbleiterschicht) bei einem in 16 dargestellten Prozess durch epitaxiales Aufwachsen so gebildet, dass sie den den Chip umgebenden Bereich 71 vom n-Typ sowie den vorstehenden Bereich 72 der SiC-Schicht 70 vom n-Typ bedeckt. In 16 ist eine Oberfläche der SiC-Schicht 60 vom p-Typ um den vorstehenden Bereich 72 der SiC-Schicht 70 vom n-Typ herum eben, sie kann jedoch einen vertieften/vorstehenden Bereich aufweisen.
  • Wie in 15 dargestellt, wird die SiC-Schicht 60 vom p-Typ in dem Zustand epitaxial aufgewachsen, in dem der umgebende Bereich des vorstehenden Bereichs 72 der SiC-Schicht 70 vom n-Typ als der den Chip umgebende Bereich 71 vom n-Typ nach unten vertieft ist, so dass ein Hohlraum aufgrund eines Unterschieds der Geschwindigkeit des Aufwachsens von Kristallen nicht gebildet wird, der durch einen Unterschied einer Kristallebenen-Orientierung verursacht wird, und ein unwirksamer Bereich reduziert werden kann. Somit ist eine Bearbeitung zum Abtrennen eines Hohlraums nicht notwendig, und die Herstellungskosten können reduziert werden.
  • Es ist ausreichend, wenn eine Konzentration der Störstellen vom p-Typ der SiC-Schicht 60 vom p-Typ so vorgegeben wird, dass ein Produkt aus der Störstellenkonzentration und der Breite der Stütze 7n vom n-Typ im Wesentlichen mit einem Produkt aus der Störstellenkonzentration und der Breite der Stütze 7p vom p-Typ übereinstimmt.
  • Als Nächstes wird die SiC-Schicht 60 vom p-Typ auf dem vorstehenden Bereich 72 der SiC-Schicht 70 vom n-Typ bei einem in 17 dargestellten Prozess durch Polieren oder Trockenätzen entfernt, um eine obere Oberfläche des vorstehenden Bereichs 72 freizulegen und die SiC-Schicht 60 vom p-Typ zwischen den vorstehenden Bereichen 72 zu belassen. Der vorstehende Bereich 72 bildet die Stütze 7n vom n-Typ, und die SiC-Schicht 60 vom p-Typ zwischen den vorstehenden Bereichen bildet die Stütze 7p vom p-Typ, so dass der Stützenbereich 7 gebildet wird.
  • Der die Stützen umgebende Bereich 6 vom p-Typ, der eine vorgegebene Breite aufweist, wird so gebildet, dass er den Stützenbereich 7 umgibt. Ein oberer Bereich des vorstehenden Bereichs 72 der SiC-Schicht 70 vom n-Typ kann teilweise entfernt werden. Ein oberer Bereich des den Chip umgebenden Bereichs 5 vom p-Typ auf dem den Chip umgebenden Bereich 71 vom n-Typ der SiC-Schicht 70 vom n-Typ kann teilweise entfernt werden.
  • 18 stellt eine perspektivische Ansicht der durch das vorstehende Verfahren gebildeten Siliciumcarbid-Halbleitereinheit 200 in einem Zustand dar, bevor der MOSFET-Zellenbereich MCR und der MOSFET-Abschlussbereich MTR gebildet werden. Wie in 18 dargestellt, ist die Siliciumcarbid-Halbleitereinheit 200 die gleiche wie die in 1 dargestellte Siliciumcarbid-Halbleitereinheit 100, mit der Ausnahme, dass eine Randoberfläche des den Chip umgebenden Bereichs 71 vom n-Typ der SiC-Schicht 70 vom n-Typ an einer seitlichen Oberfläche des Halbleiterchips freiliegt.
  • 14 bis 18 stellen eine Konfiguration dar, bei der drei Stützen 7p vom p-Typ und vier Stützen 7n vom n-Typ in dem Stützenbereich 7 angeordnet sind, tatsächlich werden jedoch die Stützen 7p vom p-Typ und die Stützen 7n vom n-Typ gebildet, deren Anzahl der Größe der Siliciumcarbid-Halbleitereinheit entspricht.
  • Als Nächstes wird ein Modifikationsbeispiel für ein Verfahren zur Herstellung des Stützenbereichs der Siliciumcarbid-Halbleitereinheit 200 unter Verwendung einer Querschnittsansicht entlang einer Linie A-A (einer Linie parallel zur Y-Achse) in Pfeilrichtung und einer Querschnittsansicht entlang einer Linie B-B (einer Linie parallel zur X-Achse) in Pfeilrichtung in 18 beschrieben.
  • Zunächst stellen 19 bis 25 Querschnittsansichten entlang der Linie A-A und der Linie B-B bei den in 14 bis 17 dargestellten Prozessen dar. 19 ist eine Querschnittsansicht entlang der Linie A-A bei dem in 14 dargestellten Prozess. Die Querschnittsansicht entlang der Linie B-B ist die gleiche wie jene in 19. 20 ist eine Querschnittsansicht entlang der Linie A-A bei dem in 15 dargestellten Prozess, und 21 ist eine Querschnittsansicht entlang der Linie B-B. 22 ist eine Querschnittsansicht entlang der Linie A-A bei dem in 16 dargestellten Prozess und 23 ist eine Querschnittsansicht entlang der Linie B-B. 24 ist eine Querschnittsansicht entlang der Linie A-A bei dem in 17 dargestellten Prozess, und 25 ist eine Querschnittsansicht entlang der Linie B-B.
  • Modifikationsbeispiel 1 für das Verfahren zur Herstellung eines Stützenbereichs
  • Zu der in 19 dargestellten Konfiguration ist eine Konfiguration hinzugefügt, bei der die SiC-Schicht 4 vom n-Typ, die Störstellen vom n-Typ aufweist, durch epitaxiales Aufwachsen auf der einen Hauptoberfläche des Halbleitersubstrats 3 wie in 16 gebildet wird, und ferner wird die SiC-Schicht 70 vom n-Typ, die Störstellen vom n-Typ aufweist, durch epitaxiales Aufwachsen auf dieser gebildet, so dass eine Doppelschichtstruktur erhalten werden kann. In diesem Fall kann die SiC-Schicht 4 vom n-Typ als eine erste Schicht zum Beispiel eine Dicke von 0,5 µm bis 10 µm und eine Konzentration von Störstellen des n-Typs von 1 × 1014 cm-3 bis 1 × 1019 cm-3 aufweisen, und die SiC-Schicht 70 vom n-Typ als eine zweite Schicht kann zum Beispiel eine Dicke von 5 µm bis 100 µm und eine Konzentration von Störstellen des n-Typs von 1 × 1015 cm-3 bis 1 × 1018 cm-3 aufweisen. Sowohl auf die SiC-Schicht 4 vom n-Typ als auch auf die SiC-Schicht 70 vom n-Typ kann als erste SiC-Schicht vom n-Typ Bezug genommen werden.
  • Die erste SiC-Schicht vom n-Typ weist auf diese Weise ein Doppelschichtstruktur auf, so dass eine Verzerrung aufgrund eines durch einen Unterschied einer Störstellenkonzentration verursachten Unterschieds einer Gitterkonstante der Kristalle zwischen dem Halbleitersubstrat 3 und der epitaxialen Schicht reduziert werden kann. Die Dicke und die Störstellenkonzentration werden zwischen der ersten Schicht und der zweiten Schicht aufgrund dessen verändert, dass die Dicke und die Störstellenkonzentration, die für eine Reduzierung der Verzerrung notwendig sind, für die erste Schicht und die zweite Schicht unterschiedlich sind.
  • Wenn die erste SiC-Schicht vom n-Typ eine Doppelschichtstruktur aufweist, ist es bei der in 20 dargestellten Konfiguration möglich, dass ein umgebender Bereich der ersten SiC-Schicht vom n-Typ nur aus einer Einzelschicht der SiC-Schicht 4 vom n-Typ besteht, wie in 27 dargestellt, und die Dicke der SiC-Schicht 4 vom n-Typ als Einzelschicht kann reduziert werden. Die Dicke der ersten SiC-Schicht vom n-Typ des den Chip umgebenden Bereichs wird auf diese Weise reduziert, so dass der Hauptstrom des MOSFET kaum in dem den Chip umgebenden Bereich fließt, wie unter Verwendung von 12 beschrieben, und die Stromkapazität in einem Fall zunimmt, in dem ein hoher Strom als der Hauptstrom in dem MOSFET fließt.
  • Es ist auch möglich, die SiC-Schicht 70 vom n-Typ als zweite Schicht in dem umgebenden Bereich der ersten SiC-Schicht vom n-Typ teilweise zu belassen, wie in 28 dargestellt. Gemäß einer derartigen Konfiguration befindet sich ein unterer Bereich der Stütze in Kontakt mit der epitaxialen Schicht, welche die gleiche Störstellenkonzentration aufweist, so dass problemlos eine Anordnung erhalten werden kann, die in einem Kontaktbereich ein Gleichgewicht des elektrischen Felds hält, und eine Stehspannung problemlos gehalten werden kann.
  • Modifikationsbeispiel 2 für das Verfahren zur Herstellung eines Stützenbereichs
  • Wenn die erste SiC-Schicht vom n-Typ wie bei der in 19 dargestellten Konfiguration eine Einzelschichtstruktur aufweist, wird das Halbleitersubstrat 3 durch Überätzen zum Zeitpunkt des Ätzens der SiC-Schicht 70 vom n-Typ durch einen Trockenätzvorgang teilweise entfernt, um einen vertieften/vorstehenden Bereich in dem Halbleitersubstrat 3 bilden zu können, wie in 29 dargestellt. Gemäß einer derartigen Konfiguration befindet sich der untere Bereich der Stütze in Kontakt mit dem Halbleitersubstrat 3, das eine hohe Störstellenkonzentration aufweist, so dass der Widerstand reduziert werden kann.
  • Wie in 30 dargestellt, wird ein Ätzvorgang so durchgeführt, dass ein Überätzen verhindert wird, wenn die SiC-Schicht 70 vom n-Typ durch einen Trockenätzvorgang geätzt wird, so dass eine Konfiguration erzielt werden kann, bei der die erste SiC-Schicht vom n-Typ, das heißt, die SiC-Schicht 70 vom n-Typ, unter dem vorstehenden Bereich 72 nicht verbleibt. Gemäß einer derartigen Konfiguration befindet sich der untere Bereich der Stütze in Kontakt mit dem Halbleitersubstrat 3, das eine hohe Störstellenkonzentration aufweist, so dass der Widerstand reduziert werden kann und im Vergleich zu der in 29 dargestellten Konfiguration problemlos eine Anordnung erzielt werden kann, bei der ein Gleichgewicht des elektrischen Felds gehalten wird.
  • Verfahren zur Herstellung einer Halbleitereinheit
  • 31 ist eine perspektivische Ansicht der Siliciumcarbid-Halbleitereinheit 200, die den MOSFET-Zellenbereich MCR in dem Fall schematisch zeigt, in dem die MOSFET-Einheitszelle in dem Stützenbereich 7 angeordnet ist und der MOSFET-Abschlussbereich MTR an der äußeren Peripherie desselben angeordnet ist.
  • Ein Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich MCR wird unter Verwendung von 32 bis 35 beschrieben. 32 ist eine Querschnittsansicht, die 24 entspricht, und 33 stellt eine vergrößerte Ansicht eines Bereichs B in 32 dar. In 33 sind den gleichen Komponenten oder Bestandteilen wie jenen in der unter Verwendung von 7 beschriebenen Konfiguration die gleichen Bezugszeichen zugewiesen, und eine wiederholende Beschreibung ist weggelassen.
  • Wie in 33 dargestellt, ist die SiC-Schicht 70 vom n-Typ auf der einen Hauptoberfläche des Halbleitersubstrats 3 angeordnet, und die Mehrzahl von Stützen 7p des p-Typs und die Mehrzahl von Stützen 7n des n-Typs sind abwechselnd auf der SiC-Schicht 70 vom n-Typ angeordnet. Dann wird die Mehrzahl von Muldenbereichen 8 vom p-Typ selektiv durch Ionenimplantation von Störstellen des p-Typs von dem oberen Schichtbereich der Stütze 7p vom p-Typ bis zu dem oberen Schichtbereich der Stütze 7n vom n-Typ gebildet. Der Kontaktbereich 10 vom p-Typ wird durch Ionenimplantation von Störstellen des p-Typs in jedem Muldenbereich 8 so gebildet, dass er durch den Muldenbereich 8 hindurch verläuft.
  • Der Source-Bereich 9 vom n-Typ wird durch Ionenimplantation von Störstellen des n-Typs in dem oberen Schichtbereich des Muldenbereichs 8 so gebildet, dass er sich in Kontakt mit beiden seitlichen Oberflächen des Kontaktbereichs 10 befindet. Es wird ein Tempervorgang zur Aktivierung durchgeführt, um durch die Ionenimplantation gebildete Kristalldefekte zu beheben und die implantierten Störstellen zu aktivieren.
  • Der Muldenbereich 8 vom p-Typ kann zum Beispiel eine Dicke von 0,2 µm bis 1,5 µm und eine Konzentration von Störstellen des p-Typs von 1 × 1014 cm-3 bis 1 × 1019 cm-3 aufweisen, der Source-Bereich 9 kann zum Beispiel eine Dicke von 0,1 µm bis 0,5 µm und eine Konzentration von Störstellen des n-Typs von 1 × 1017 cm-3 bis 1 × 1021 cm-3 aufweisen, und der Kontaktbereich 10 kann zum Beispiel eine Dicke von 0,2 µm bis 1,5 µm und eine Konzentration von Störstellen des p-Typs von 1 × 1018 cm-3 bis 1 × 1021 cm-3 aufweisen. In den Schaubildern weisen der Muldenbereich 8 und der Kontaktbereich 10 die gleiche Dicke auf, die Dicke derselben ist jedoch nicht darauf beschränkt.
  • Anschließend wird bei einem in 34 dargestellten Prozess eine isolierende Schicht, wie beispielsweise eine Siliciumoxid-Schicht 111, als ein Material für die Gate-Isolierschicht 11 auf dem Stützenbereich 7 gebildet, und ferner wird eine Leiterschicht, wie beispielsweise eine Polysilicium-Schicht, als eine Gate-Elektrode 12 auf der Siliciumoxid-Schicht 111 gebildet. Danach wird die Polysilicium-Schicht strukturiert, um die Gate-Elektrode 12 über einer oberen Seite von Endrandbereichen der zueinander benachbarten Source-Bereiche 9 zu bilden. Anschließend wird eine isolierende Schicht, wie beispielsweise eine Siliciumoxid-Schicht 131, als ein Material für die Zwischenisolierschicht 13 so gebildet, dass sie die Gate-Elektrode 12 und die Siliciumoxid-Schicht 111 bedeckt.
  • Anschließend werden die Siliciumoxid-Schichten 111 und 131 in einem in 35 dargestellten Prozess strukturiert, um die Zwischenisolierschicht 13 so zu bilden, dass sie die Gate-Isolierschicht 11 und die Gate-Elektrode 12 bedeckt. Bei dieser Strukturierung wird ein Kontaktloch gebildet, das in der Dickenrichtung durch die Zwischenisolierschicht 13 hindurch so verläuft, dass es bis zu einem Bereich des Source-Bereichs 9 und der gesamten Oberfläche des Kontaktbereichs 10 reicht. Anschließend wird eine Leiterschicht so gebildet, dass sie das Kontaktloch füllt und die Zwischenisolierschicht 13 bedeckt, so dass dadurch die Source-Elektrode 14 gebildet wird, und eine Drain-Elektrode 15 wird auf der anderen Hauptoberfläche (der rückwärtigen Oberfläche) des Halbleitersubstrats 3 auf einer Seite gebildet, die der Seite gegenüberliegt, auf der die Source-Elektrode 14 angeordnet ist, so dass die Siliciumcarbid-Halbleitereinheit 200 fertiggestellt wird. Ein Beispiel für ein Verfahren zur Herstellung des MOSFET-Zellenbereichs MCR und des MOSFET-Abschlussbereichs MTR nachfolgend weiter beschrieben.
  • Die in 35 dargestellte Siliciumcarbid-Halbleitereinheit 200 weist eine Konfiguration auf, bei der die Mehrzahl von Muldenbereichen 8 vom p-Typ selektiv von dem oberen Schichtbereich der Stütze 7p vom p-Typ bis zu dem oberen Schichtbereich der Stütze 7n vom n-Typ angeordnet sind, und der Kontaktbereich 10 vom p-Typ und der Source-Bereich 9 vom n-Typ sind in jedem Muldenbereich 8 angeordnet.
  • Es ist jedoch auch eine Konfiguration möglich, bei welcher der Muldenbereich 8 vom p-Typ zum Beispiel nicht in den oberen Schichtbereichen der Stütze 7n vom n-Typ und der Stütze 7p vom p-Typ angeordnet ist, sondern die SiC-Schicht 40 (die dritte Halbleiterschicht) auf der Stütze 7n vom n-Typ und der Stütze 7p vom p-Typ angeordnet ist, so dass der Muldenbereich 8 vom p-Typ in der SiC-Schicht 40 vom n-Typ angeordnet ist. Ein Herstellungsprozess für dieselben ist nachfolgend unter Verwendung von 36 bis 40 als ein anderes Beispiel für ein Verfahren zur Herstellung der Halbleitereinheit beschrieben.
  • Nach dem unter Verwendung von 17 beschriebenen Prozess wird die SiC-Schicht 40 vom n-Typ durch epitaxiales Aufwachsen mittels des in 36 dargestellten Prozesses so gebildet, dass sie einen Bereich von dem Stützenbereich 7 bis zu dem den Chip umgebenden Bereich 5 vom p-Typ bedeckt. Die SiC-Schicht 40 vom n-Typ kann auf der gesamten Oberfläche des Halbleiterchips, nur auf dem MOSFET-Zellenbereich, der die MOSFET-Zelle bildet, oder sowohl auf dem MOSFET-Zellenbereich als auch auf dem MOSFET-Abschlussbereich gebildet werden.
  • 37 ist ein Schaubild, das einen vergrößerten Bereich in 36 darstellt, und 38 stellt eine vergrößerte Ansicht eines Bereichs C in 37 dar. In 38 sind den gleichen Komponenten oder Bestandteilen wie jenen in der unter Verwendung von 7 beschriebenen Konfiguration die gleichen Bezugszeichen zugewiesen, und eine wiederholende Beschreibung ist weggelassen.
  • Wie in 38 dargestellt, wird die Mehrzahl von Muldenbereichen 8 vom p-Typ selektiv mittels Ionenimplantation von Störstellen des p-Typs in die SiC-Schicht 40 vom n-Typ von der oberen Seite der Stütze 7p vom p-Typ bis zur oberen Seite der Stütze 7n vom n-Typ gebildet. Der Kontaktbereich 10 vom p-Typ wird mittels Ionenimplantation von Störstellen des p-Typs in jedem Muldenbereich 8 so gebildet, dass er durch den Muldenbereich 8 hindurch verläuft.
  • Der Source-Bereich 9 vom n-Typ wird mittels Ionenimplantation von Störstellen des n-Typs in dem oberen Schichtbereich des Muldenbereichs 8 so gebildet, dass er sich mit beiden seitlichen Oberflächen des Kontaktbereichs 10 in Kontakt befindet. Es wird ein Tempervorgang zur Aktivierung durchgeführt, um durch die Ionenimplantation gebildete Kristalldefekte zu beheben und die implantierten Störstellen zu aktivieren.
  • Anschließend wird in einem in 39 dargestellten Prozess eine isolierende Schicht, wie beispielsweise die Siliciumoxid-Schicht 111, als Material für die Gate-Isolierschicht 11 auf der SiC-Schicht 40 vom n-Typ gebildet, und ferner wird eine Leiterschicht, wie beispielsweise eine Polysilicium-Schicht, als Gate-Elektrode 12 auf der Siliciumoxid-Schicht 111 gebildet. Danach wird die Polysilicium-Schicht strukturiert, um die Gate-Elektrode 12 über der oberen Seite der Endrandbereiche der zueinander benachbarten Source-Bereiche 9 zu bilden. Anschließend wird eine isolierende Schicht, wie beispielsweise die Siliciumoxid-Schicht 131, als Material für die Zwischenisolierschicht 13 so gebildet, dass sie die Gate-Elektrode 12 und die Siliciumoxid-Schicht 111 bedeckt.
  • Anschließend werden die Siliciumoxid-Schichten 111 und 131 bei einem in 40 dargestellten Prozess strukturiert, um die Zwischenisolierschicht 13 so zu bilden, dass sie die Gate-Isolierschicht 11 und die Gate-Elektrode 12 bedeckt. Bei dieser Strukturierung wird ein Kontaktloch gebildet, das in der Dickenrichtung durch die Zwischenisolierschicht 13 hindurch so verläuft, dass es bis zu einem Bereich des Source-Bereichs 9 und der gesamten Oberfläche des Kontaktbereichs 10 reicht.
  • Anschließend wird eine Leiterschicht so gebildet, dass sie das Kontaktloch füllt und die Zwischenisolierschicht 13 bedeckt, so dass dadurch die Source-Elektrode 14 gebildet wird, und die Drain-Elektrode 15 wird auf der anderen Hauptoberfläche (der rückwärtigen Oberfläche) des Halbleitersubstrats 3 auf der Seite gebildet, die der Seite gegenüberliegt, auf der die Source-Elektrode 14 angeordnet ist, so dass eine Siliciumcarbid-Halbleitereinheit 200A fertiggestellt wird.
  • Bei der in 40 dargestellten Siliciumcarbid-Halbleitereinheit 200A ist die Dicke des Muldenbereichs 8 vom p-Typ äquivalent mit jener der SiC-Schicht 40 vom n-Typ, der Muldenbereich 8 vom p-Typ kann jedoch so ausgebildet sein, dass er tiefer als die Dicke der SiC-Schicht 40 vom n-Typ ist, wie in 41 dargestellt. Gemäß einer derartigen Konfiguration befindet sich ein Eckbereich des Muldenbereichs 8 vom p-Typ nicht in Kontakt mit der SiC-Schicht 40 vom n-Typ, die eine hohe Konzentration aufweist, so dass eine elektrische Feldstärke des Eckbereichs des Muldenbereichs 8 vom p-Typ zum Zeitpunkt des Anlegens einer hohen Spannung an den MOSFET reduziert wird und eine Stehspannung gehalten werden kann. Die Tiefe des Muldenbereichs 8 vom p-Typ ist um etwa 0,1 µm bis 1 µm größer als die Dicke der SiC-Schicht 40 vom n-Typ.
  • Außerdem wird bei den Siliciumcarbid-Halbleitereinheiten 200 und 200A gemäß der vorstehend beschriebenen Ausführungsform 2 kein Hohlraum gebildet, wenn die Stütze 7p vom p-Typ durch epitaxiales Aufwachsen gebildet wird, so dass der unwirksame Bereich reduziert werden kann. Somit ist eine Bearbeitung zum Abtrennen eines Hohlraums nicht notwendig, und die Herstellungskosten können reduziert werden.
  • 35 und 40 stellen eine Konfiguration dar, bei der zwei MOSFET-Einheitszellen angeordnet sind, tatsächlich wird jedoch die Einheits-Zelle gebildet, deren Anzahl der Größe der Siliciumcarbid-Halbleitereinheit entspricht.
  • Modifikationsbeispiel 1 für das Verfahren zur Herstellung einer Halbleitereinheit
  • Ein Modifikationsbeispiel 1 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 wird unter Verwendung von 42 und 43 beschrieben. 42 und 43 sind Schaubilder, die 22 beziehungsweise 23 entsprechen.
  • Wie unter Verwendung von 15 und 20 beschrieben, wird, wenn die SiC-Schicht 60 vom p-Typ durch epitaxiales Aufwachsen so gebildet wird, dass sie den den Chip umgebenden Bereich 71 vom n-Typ der SiC-Schicht 70 vom n-Typ und den vorstehenden Bereich 72 bedeckt, das epitaxiale Aufwachsen der SiC-Schicht 60 vom p-Typ nach der Bildung des vorstehenden Bereichs 72 der SiC-Schicht 70 vom n-Typ und des den Chip umgebenden Bereichs 71 vom n-Typ der SiC-Schicht 70 vom n-Typ fortgesetzt, nachdem der Bereich zwischen den vorstehenden Bereichen 72 der SiC-Schicht 70 vom n-Typ gefüllt worden ist, wie in 42 und 43 dargestellt, so dass die Breite 6W des die Stützen umgebenden Bereichs 6 vom p-Typ so gebildet wird, dass sie signifikant größer als die Breite 7pW der Stütze 7p vom p-Typ ist.
  • Im Ergebnis ist, wenn der die Stützen umgebende Bereich 6 vom p-Typ und die Stütze 7p vom p-Typ die gleiche Störstellenkonzentration aufweisen, das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 6 vom p-Typ signifikant größer als jenes für die Stütze 7p vom p-Typ.
  • Gemäß einer derartigen Konfiguration erstreckt sich die Verarmungsschicht nicht bis in den gesamten die Stützen umgebenden Bereich 6 vom p-Typ, und eine elektrische Feldstärke des die Stützen umgebenden Bereichs 6 vom p-Typ wird so unterdrückt, dass sie gering ist, so dass eine Erhöhung des Leckstroms und ein Entladungsrisiko niedrig gehalten werden.
  • Modifikationsbeispiel 2 für das Verfahren zur Herstellung einer Halbleitereinheit
  • Ein Modifikationsbeispiel 2 des Verfahrens zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 wird unter Verwendung von 44 und 45 beschrieben. 44 und 45 sind Schaubilder, die 22 beziehungsweise 23 entsprechen.
  • Wie unter Verwendung von 15 und 20 beschrieben, wird, wenn die SiC-Schicht 60 vom p-Typ durch epitaxiales Aufwachsen so gebildet wird, dass sie den den Chip umgebenden Bereich 71 vom n-Typ und den vorstehenden Bereich 72 der SiC-Schicht 70 vom n-Typ bedeckt, die SiC-Schicht 60 vom p-Typ nach der Bildung des vorstehenden Bereichs 72 der SiC-Schicht 70 vom n-Typ und des den Chip umgebenden Bereichs 71 vom n-Typ der SiC-Schicht 70 vom n-Typ so gebildet, dass der die Stützen umgebende Bereich 6 vom p-Typ eine Konzentration von Störstellen des p-Typs aufweist, die höher als jene der Stütze 7p vom p-Typ ist, wie in 44 und 45 dargestellt. Zu diesem Zweck wird eine epitaxiale Bedingung für die SiC-Schicht 60 vom p-Typ so eingestellt, dass der die Stützen umgebende Bereich 6 vom p-Typ die Störstellen vom p-Typ leichter aufnimmt als der Bereich zwischen den vorstehenden Bereichen 72 der SiC-Schicht 70 vom n-Typ.
  • Das heißt, ein Materialgas-Anteil, eine Temperatur und ein Druck werden zum Zeitpunkt des epitaxialen Aufwachsens so eingestellt, dass sich eine Aufnahmemenge der Störstellen an einer Kristalloberfläche ändert. Das Aufwachsen von Kristallen in dem die Stützen umgebenden Bereich 6 vom p-Typ ist nahezu beschränkt auf das Aufwachsen von Kristallen von einer Bodenfläche eines Grabens aus, das Aufwachsen von Kristallen wird jedoch von einer Mehrzahl von Oberflächen aus durchgeführt, das heißt, einer Bodenfläche und einer Seitenwand des Grabens zwischen den vorstehenden Bereichen 72, so dass die Aufnahmemenge der Störstellen unterschiedlich ist.
  • Es gibt außerdem einen Einfluss durch den Unterschied eines Grads der Einfachheit, ein Materialgas und ein Störstellengas zwischen dem die Stützen umgebenden Bereich 6 vom p-Typ, der über einen großen Bereich hinweg nach unten vertieft ist, und dem Bereich zwischen den vorstehenden Bereichen 72 zuzuführen, der über eine geringe Breite hinweg nach unten vertieft ist, so dass die epitaxiale Bedingung für die SiC-Schicht 60 vom p-Typ unter Berücksichtigung dieser Teilaspekte eingestellt wird.
  • Im Ergebnis ist das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 6 vom p-Typ größer als jenes für die Stütze 7p vom p-Typ, auch wenn die Breite 6W des die Stützen umgebenden Bereichs 6 vom p-Typ und die Breite 7pW der Stütze 7p vom p-Typ gleich sind. Gemäß einer derartigen Konfiguration erstreckt sich die Verarmungsschicht nicht bis in den gesamten die Stützen umgebenden Bereich 6 vom p-Typ, und eine elektrische Feldstärke des die Stützen umgebenden Bereichs 6 vom p-Typ wird so unterdrückt, dass sie gering ist, so dass eine Erhöhung des Leckstroms und ein Entladungsrisiko niedrig gehalten werden.
  • Die SiC-Schicht 60 vom p-Typ wird durch Kombinieren der Konfigurationen von 42 bis 45 gebildet, so dass das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 6 so vorgegeben werden kann, dass es signifikant größer als das Produkt jener der Stütze 7p vom p-Typ ist. Gemäß einer derartigen Konfiguration erstreckt sich die Verarmungsschicht nicht bis in den gesamten die Stützen umgebenden Bereich 6 vom p-Typ, und eine elektrische Feldstärke des die Stützen umgebenden Bereichs 6 vom p-Typ wird so unterdrückt, dass sie gering ist, so dass eine Erhöhung des Leckstroms und ein Entladungsrisiko niedrig gehalten werden.
  • Modifikationsbeispiel 3 für das Verfahren zur Herstellung einer Halbleitereinheit
  • Ein Modifikationsbeispiel 3 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 wird unter Verwendung von 46 und 47 beschrieben. 46 und 47 sind Schaubilder, die 22 beziehungsweise 23 entsprechen.
  • Wie unter Verwendung von 15 und 20 beschrieben, wird die SiC-Schicht 60 vom p-Typ nach der Bildung des vorstehenden Bereichs 72 der SiC-Schicht 70 vom n-Typ und des den Chip umgebenden Bereichs 71 vom n-Typ der SiC-Schicht 70 vom n-Typ durch epitaxiales Aufwachsen so gebildet, dass sie den den Chip umgebenden Bereich 71 vom n-Typ und den vorstehenden Bereich 72 der SiC-Schicht 70 vom n-Typ bedeckt, und dann wird eine Ionenimplantation von Störstellen des p-Typs auf dem die Stützen umgebenden Bereich 6 vom p-Typ durchgeführt, wie in 46 und 47 dargestellt, so dass die Konzentration der Störstellen vom p-Typ des die Stützen umgebenden Bereichs 6 vom p-Typ höher vorgegeben wird als jene der Stütze 7p vom p-Typ.
  • Im Ergebnis ist das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 6 vom p-Typ größer als jenes für die Stütze 7p vom p-Typ. Gemäß einer derartigen Konfiguration erstreckt sich die Verarmungsschicht nicht bis in den gesamten die Stützen umgebenden Bereich 6 vom p-Typ, und eine elektrische Feldstärke des die Stützen umgebenden Bereichs 6 vom p-Typ wird so unterdrückt, dass sie gering ist, so dass eine Erhöhung des Leckstroms und ein Entladungsrisiko niedrig gehalten werden.
  • Es ist möglich, die Ionenimplantation nur an einer notwendigen Position in dem die Stützen umgebenden Bereich 6 vom p-Typ durchzuführen. Im Fall von SiC sind die Geschwindigkeit eines epitaxialen Aufwachsens und eine epitaxiale Konzentration in einigen Fällen in Abhängigkeit von einer Kristallorientierung unterschiedlich. Im Ergebnis ist, wenn die SiC-Schicht 60 vom p-Typ epitaxial aufgewachsen wird, das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 6 vom p-Typ in einigen Fällen nicht gleichmäßig, so dass es eine Position gibt, an der das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 6 vom p-Typ kleiner als jenes für die Stütze 7p vom p-Typ ist.
  • In diesem Fall wird die Ionenimplantation nur auf einem Bereich durchgeführt, in dem das Produkt aus der Konzentration und der Breite des die Stützen umgebenden Bereichs 6 vom p-Typ kleiner als das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 6 vom p-Typ ist, so dass das Produkt aus der Konzentration und der Breite des die Stützen umgebenden Bereichs 6 vom p-Typ größer als das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 6 vom p-Typ sein kann.
  • Im Fall einer Halbleitereinheit, welche die gleiche Struktur und Größe aufweist, entsteht eine Position, an der das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 6 vom p-Typ kleiner als das Produkt aus der Störstellenkonzentration und der Breite der Stütze 7p vom p-Typ stets an der gleichen Position, so dass diese durch Herstellen einer Probe und Auflösen sowie Prüfen der Probe spezifiziert werden kann.
  • Als eine Ursache dafür, dass das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 6 vom p-Typ kleiner als jenes für die Stütze 7p vom p-Typ ist, wird betrachtet, dass die Breite des die Stützen umgebenden Bereichs 6 vom p-Typ gering ist oder dass eine Aufnahmemenge der Störstellen vom p-Typ in der Kristalloberfläche gering ist, so dass die Konzentration der Störstellen vom p-Typ in Abhängigkeit von der epitaxialen Bedingung gering ist.
  • Modifikationsbeispiel 4 für das Verfahren zur Herstellung einer Halbleitereinheit
  • Ein Modifikationsbeispiel 4 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 wird unter Verwendung von 48 beschrieben. 48 ist ein Schaubild, das 24 entspricht.
  • Wie unter Verwendung von 17 und 24 beschrieben, wird der den Chip umgebende Bereich 5 vom p-Typ auf der äußeren Seite des die Stützen umgebenden Bereichs 6 vom p-Typ entfernt, wie in 48 dargestellt, wenn die SiC-Schicht 60 vom p-Typ auf dem vorstehenden Bereich 72 der SiC-Schicht 70 vom n-Typ durch Polieren oder Trockenätzen entfernt wird, um die obere Oberfläche des vorstehenden Bereichs 72 freizulegen.
  • Gemäß einer derartigen Konfiguration kann der den Chip umgebende Bereich 5 vom p-Typ zusammen mit der SiC-Schicht 60 vom p-Typ auf dem vorstehenden Bereich 72 der SiC-Schicht 60 vom p-Typ durch Ätzen der gesamten Oberfläche entfernt werden, so dass der Herstellungsprozess vereinfacht werden kann. Dabei kann auch der den Chip umgebende Bereich 71 vom n-Typ der SiC-Schicht 70 vom n-Typ teilweise entfernt werden.
  • Modifikationsbeispiel 5 für das Verfahren zur Herstellung eines Halbleitereinheit
  • Ein Modifikationsbeispiel 5 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 2 wird unter Verwendung von 49 und 50 beschrieben. 49 und 50 sind Schaubilder, die 20 beziehungsweise 21 entsprechen.
  • Wie unter Verwendung von 27 beschrieben, kann, wenn der umgebende Bereich der ersten SiC-Schicht vom n-Typ eine Einzelschicht aus der SiC-Schicht 4 vom n-Typ aufweist, die Dicke der SiC-Schicht 4 vom n-Typ als Einzelschicht ebenfalls reduziert werden. Im Ergebnis ist die Höhe 4H2 des die Stützen umgebenden Bereichs der SiC-Schicht 4 vom n-Typ geringer als die Höhe 4H1 der SiC-Schicht 4 vom n-Typ in dem Stützenbereich 7. Die Dicke der ersten SiC-Schicht vom n-Typ des den Chip umgebenden Bereichs wird auf diese Weise reduziert, so dass der Hauptstrom des MOSFET kaum in dem den Chip umgebenden Bereich fließt, wie unter Verwendung von 12 beschrieben, und die Stromkapazität in einem Fall zunimmt, in dem ein hoher Strom als der Hauptstrom in dem MOSFET fließt.
  • Chip-Vereinzelungsprozess (Dicing-Prozess)
  • Unter Verwendung von 51 und 52 wird ein Chip-Vereinzelungsprozess beschrieben, bei dem die durch den Wafer-Prozess hergestellte Halbleitereinheit in Chips getrennt wird. 51 und 52 entsprechen Querschnittsansichten, welche die zueinander benachbarten Siliciumcarbid-Halbleitereinheiten 200 in Form eines Wafers darstellen, 51 ist eine Querschnittsansicht entlang einer Linie A-A in Pfeilrichtung in 18, und 52 entspricht einer Querschnittsansicht entlang einer Linie B-B in Pfeilrichtung in 18. Die Siliciumcarbid-Halbleitereinheit 200 befindet sich in dem in 35 dargestellten Zustand, die Source-Elektrode 14 und die Drain-Elektrode 15 sind jedoch zum Beispiel weggelassen.
  • In 51 und 52 wird eine Chip-Vereinzelung an einer durch einen Pfeil gekennzeichneten Position zwischen zwei Siliciumcarbid-Halbleitereinheiten 200 durchgeführt, um die Siliciumcarbid-Halbleitereinheit 200 in Chips zu trennen. Um eine derartige Chip-Vereinzelung durchzuführen, ist ein Abstand der vorstehenden Bereiche 72 der SiC-Schicht 70 vom n-Typ in den zueinander benachbarten Siliciumcarbid-Halbleitereinheiten so vorgegeben, dass er zumindest zehnmal so groß wie eine Stützenbreite von 0,5 µm bis 5 µm der Stütze 7n vom n-Typ und der Stütze 7p vom p-Typ ist, das heißt, dass er zum Beispiel gleich 50 µm oder größer ist.
  • 53 und 54 stellen den vorstehenden Bereich 72 der SiC-Schicht 70 vom n-Typ bei dem in 20 dargestellten Prozess dar, und 53 und 54 entsprechen 51 beziehungsweise 52. Der Abstand zwischen den vorstehenden Bereichen 72 in den zueinander benachbarten Siliciumcarbid-Halbleitereinheiten ist in 53 gleich d1, und der Abstand zwischen den vorstehenden Bereichen 72 in den zueinander benachbarten Siliciumcarbid-Halbleitereinheiten in 54 ist gleich d2.
  • Der Abstand zwischen den vorstehenden Bereichen 72 der SiC-Schicht 70 vom n-Typ in den zueinander benachbarten Siliciumcarbid-Halbleitereinheiten ist verbreitert, so dass die Chip-Vereinzelung durchgeführt werden kann und die Bildung eines Hohlraums zum Zeitpunkt der Bildung der SiC-Schicht 60 vom p-Typ durch epitaxiales Aufwachsen unterbunden werden kann. Insbesondere ist der Abstand d2 der vorstehenden Bereiche 72 in einer in 54 dargestellten Richtung größer als ein Abstand d1 der vorstehenden Bereiche 72 in einer in 53 dargestellten Richtung, so dass die Bildung eines Hohlraums effektiver unterbunden werden kann.
  • Ausführungsform 3
  • Verfahren zur Herstellung eines Stützenbereichs
  • Als Nächstes wird ein Verfahren zur Herstellung eines Stützenbereichs einer Siliciumcarbid-Halbleitereinheit 300 als Ausführungsform 3 beschrieben. Wie unter Verwendung von 13 bei Ausführungsform 2 beschrieben, wird das Halbleitersubstrat 3 hergestellt, wie zum Beispiel ein kommerziell erhältliches 4H-SiC-Substrat vom n-Typ. Das Halbleitersubstrat 3 weist einen Versatzwinkel von vier Grad in der [11-20]-Richtung auf und weist eine Dicke von 300 µm bis 400 µm sowie eine Konzentration von Störstellen des n-Typs von 5 × 1018 cm-3 bis 1 × 1020 cm-3 auf.
  • Als Nächstes wird bei einem in 55 dargestellten Prozess die SiC-Schicht 4 vom n-Typ (Halbleiterschicht), die Störstellen vom n-Typ aufweist, durch epitaxiales Aufwachsen auf der einen Hauptoberfläche des Halbleitersubstrats 3 gebildet. Die SiC-Schicht 4 vom n-Typ kann zum Beispiel eine Dicke von 0,5 µm bis 10 µm aufweisen und kann eine Konzentration von Störstellen des n-Typs von 1 × 1014 cm-3 bis 1 × 1019 cm-3 aufweisen. Die Bildung der SiC-Schicht 4 vom n-Typ kann weggelassen werden.
  • Als Nächstes wird bei einem in 56 dargestellten Prozess die SiC-Schicht 60 vom p-Typ (erste Halbleiterschicht), die Störstellen vom p-Typ aufweist, durch epitaxiales Aufwachsen auf der SiC-Schicht 4 vom n-Typ gebildet.
  • Als Nächstes wird bei einem in 57 dargestellten Prozess die SiC-Schicht 60 vom p-Typ mittels eines Trockenätzvorgangs geätzt, um einen vorstehenden Bereich 62 der SiC-Schicht 60 vom p-Typ zu bilden, und die SiC-Schicht 60 vom p-Typ um den vorstehenden Bereich 62 herum wird entfernt, um die Oberfläche des umgebenden Bereichs der SiC-Schicht 4 vom p-Typ freizulegen. Dabei kann die SiC-Schicht 4 vom n-Typ teilweise entfernt werden, um einen vertieften/vorstehenden Bereich auf der Oberfläche der SiC-Schicht 4 vom n-Typ zu bilden.
  • Wenn das Halbleitersubstrat 3 den Versatzwinkel von vier Grad in der [11-20]-Richtung aufweist, weist der vorstehende Bereich 62 in einer Draufsicht eine Streifenform auf, die sich in einer Richtung parallel zur X-Achse (der [11-20]-Richtung) erstreckt, und die Mehrzahl von vorstehenden Bereichen 62 ist in Abständen entlang der Richtung entlang der Y-Achse (der [1-100]-Richtung) angeordnet. Die SiC-Schicht 60 vom p-Typ weist in einer Richtung senkrecht zu der [11-20]-Richtung eine symmetrische Form auf, so dass die Form der SiC-Schicht vom n-Typ beim Bilden der SiC-Schicht vom n-Typ zwischen den vorstehenden Bereichen 62 durch epitaxiales Aufwachsen problemlos gesteuert werden kann. Der vorstehende Bereich 62 wird so gebildet, dass zum Beispiel eine Breite in der Richtung der Y-Achse in einem Bereich von 0,5 µm bis 5 µm liegt und eine Höhe in der Richtung der Z-Achse (der [0001]-Richtung) in einem Bereich von 5 µm bis 100 µm liegt.
  • Wenn indessen ein Substrat ohne Versatzwinkel für das Halbleitersubstrat 3 verwendet wird, kann der vorstehende Bereich 62 mit der Streifenform in einer aus der [11-20]-Richtung um 90 Grad um die [0001]-Richtung herum gedrehten Orientierung gebildet werden. Das heißt, auch wenn der vorstehende Bereich 62 in der Orientierung gebildet wird, in der die [1 1-20]-Achse und die [1-100]-Achse in 57 miteinander vertauscht sind, weist die SiC-Schicht vom n-Typ, die durch epitaxiales Aufwachsen zwischen den vorstehenden Bereichen 62 gebildet wird, eine symmetrische Form auf, so dass die Form der SiC-Schicht vom n-Typ problemlos gesteuert werden kann.
  • Als Nächstes wird die SiC-Schicht 70 vom n-Typ (zweite Halbleiterschicht) bei einem in 58 dargestellten Prozess durch epitaxiales Aufwachsen so gebildet, dass sie den vorstehenden Bereich 62 der SiC-Schicht 60 vom p-Typ und den umgebenden Bereich der SiC-Schicht 4 vom n-Typ um den vorstehenden Bereich 62 herum bedeckt. In 58 ist die Oberfläche der SiC-Schicht 70 vom n-Typ um den vorstehenden Bereich 62 der SiC-Schicht 60 vom p-Typ herum eben, sie kann jedoch einen vertieften/vorstehenden Bereich aufweisen.
  • Wie in 58 dargestellt, wird die SiC-Schicht 70 vom n-Typ in dem Zustand epitaxial aufgewachsen, in dem der umgebende Bereich des vorstehenden Bereichs 62 der SiC-Schicht 60 vom p-Typ nach unten vertieft ist, um die Oberfläche der SiC-Schicht 4 vom n-Typ freizulegen, so dass ein Hohlraum aufgrund eines Unterschieds der Geschwindigkeit des Aufwachsens von Kristallen nicht gebildet wird, der durch einen Unterschied in Bezug auf eine Kristallebenen-Orientierung verursacht wird, und ein unwirksamer Bereich reduziert werden kann. Somit ist eine Bearbeitung zum Abtrennen eines Hohlraums nicht notwendig, und die Herstellungskosten können reduziert werden.
  • Eine Konzentration der Störstellen vom n-Typ der SiC-Schicht 70 vom n-Typ kann so vorgegeben werden, dass ein Produkt aus der Störstellenkonzentration und der Breite der Stütze 7p vom p-Typ im Wesentlichen mit einem Produkt aus der Störstellenkonzentration und der Breite der Stütze 7n vom n-Typ übereinstimmt.
  • Als Nächstes wird die SiC-Schicht 70 vom n-Typ auf dem vorstehenden Bereich 62 der SiC-Schicht 60 vom p-Typ bei einem in 59 dargestellten Prozess durch Polieren oder Trockenätzen entfernt, um die obere Oberfläche des vorstehenden Bereichs 62 freizulegen. Dabei kann der obere Bereich des vorstehenden Bereichs 62 der SiC-Schicht 60 vom p-Typ teilweise entfernt werden. Ein oberer Bereich des den Chip umgebenden Bereichs 71 vom n-Typ auf der SiC-Schicht 4 vom n-Typ kann teilweise entfernt werden.
  • 60 stellt eine perspektivische Ansicht der mittels des vorstehenden Verfahrens gebildeten Siliciumcarbid-Halbleitereinheit 300 in dem Zustand dar, bevor der MOSFET-Zellenbereich MCR und der MOSFET-Abschlussbereich MTR gebildet werden. Wie in 60 dargestellt, handelt es sich bei dem Stützenbereich 7 um einen Bereich, in dem die Mehrzahl von Stützen 7n des n-Typs und die Mehrzahl von Stützen 7p des p-Typs, die in einer Draufsicht eine Streifenform aufweisen, abwechselnd auf dem Halbleitersubstrat 3 angeordnet sind, und bei einer Anordnungsrichtung derselben handelt es sich um eine Richtung senkrecht zu einer Richtung, in welcher der Hauptstrom der Siliciumcarbid-Halbleitereinheit 300 fließt. Ein die Stützen umgebender Bereich 73, der Störstellen vom n-Typ aufweist, ist so angeordnet, dass er den Stützenbereich 7 umgibt, und eine äußere Seite des die Stützen umgebenden Bereichs 73 vom n-Typ bildet einen den Chip umgebenden Bereich 71 vom n-Typ, der Störstellen vom n-Typ aufweist.
  • 55 bis 60 stellen eine Konfiguration dar, bei der drei Stützen 7p vom p-Typ und vier Stützen 7n vom n-Typ in dem Stützenbereich 7 angeordnet sind, tatsächlich werden jedoch die Stützen 7p vom p-Typ und die Stützen 7n vom n-Typ gebildet, deren Anzahl der Größe der Siliciumcarbid-Halbleitereinheit entspricht.
  • 61 bis 66 stellen Querschnittsansichten entlang einer Linie A-A (einer Linie parallel zur Y-Achse) in Pfeilrichtung sowie Querschnittsansichten entlang einer Linie B-B (einer Linie parallel zur X-Achse) in Pfeilrichtung in 60 dar. 61 ist eine Querschnittsansicht entlang der Linie A-A bei dem in 55 dargestellten Prozess. Die Querschnittsansicht entlang der Linie B-B ist die gleiche wie jene in 55. 62 ist eine Querschnittsansicht entlang der Linie A-A bei dem in 56 dargestellten Prozess.
  • Die Querschnittsansicht entlang der Linie B-B ist die gleiche wie jene in 56. 63 ist eine Querschnittsansicht entlang der Linie A-A bei dem in 57 dargestellten Prozess, und 64 ist eine Querschnittsansicht entlang der Linie B-B. 65 ist eine Querschnittsansicht entlang der Linie A-A bei dem in 58 dargestellten Prozess, und 66 ist eine Querschnittsansicht entlang der Linie B-B. 67 ist eine Querschnittsansicht entlang der Linie A-A bei dem in 59 dargestellten Prozess, und 68 ist eine Querschnittsansicht entlang der Linie B-B.
  • Wie in 67 dargestellt, ist eine Breite 73W des die Stützen umgebenden Bereichs 73 vom n-Typ größer als eine Breite 7nW der Stütze 7n vom n-Typ, so dass, wenn der die Stützen umgebende Bereich 73 vom n-Typ und die Stütze 7n vom n-Typ die gleiche Störstellenkonzentration aufweisen, ein Produkt aus einer Störstellenkonzentration und einer Breite des die Stützen umgebenden Bereichs 73 vom n-Typ größer als jenes für die Stütze 7n vom n-Typ ist.
  • Gemäß einer derartigen Konfiguration erstreckt sich die Verarmungsschicht nicht bis in den gesamten die Stützen umgebenden Bereich 73 vom n-Typ, und eine elektrische Feldstärke des die Stützen umgebenden Bereichs 73 vom n-Typ wird so unterdrückt, dass sie gering ist, so dass eine Erhöhung des Leckstroms und ein Entladungsrisiko niedrig gehalten werden. In diesem Fall kann die Breite des die Stützen umgebenden Bereichs 73 vom n-Typ zumindest 1,2 mal so groß sein wie jene der Stütze 7n vom n-Typ.
  • Verfahren zur Herstellung einer Halbleitereinheit
  • 69 ist eine perspektivische Ansicht der Siliciumcarbid-Halbleitereinheit 300, die den MOSFET-Zellenbereich MCR in dem Fall, in dem die MOSFET-Einheitszelle in dem Stützenbereich 7 angeordnet ist, und den MOSFET-Abschlussbereich MTR schematisch zeigt, der auf der äußeren Peripherie desselben angeordnet ist.
  • Ein Prozess zur Herstellung der MOSFET-Zelle in dem MOSFET-Zellenbereich MCR wird unter Verwendung von 70 bis 73 beschrieben. 70 ist eine Querschnittsansicht, die 67 entspricht, und 71 stellt eine vergrößerte Ansicht eines Bereichs D in 70 dar. In 71 sind den gleichen Komponenten oder Bestandteilen wie jenen in der unter Verwendung von 7 beschriebenen Konfiguration die gleichen Bezugszeichen zugewiesen, und eine wiederholende Beschreibung ist weggelassen.
  • Wie in 71 dargestellt, wird die SiC-Schicht 4 vom n-Typ auf der einen Hauptoberfläche des Halbleitersubstrats 3 angeordnet, und die Mehrzahl von Stützen 7p des p-Typs und die Mehrzahl von Stützen 7n des n-Typs werden abwechselnd auf der SiC-Schicht 4 vom n-Typ angeordnet. Danach wird die Mehrzahl von Muldenbereichen 8 vom p-Typ selektiv mittels Ionenimplantation von Störstellen vom p-Typ von dem oberen Schichtbereich der Stütze 7p vom p-Typ bis zu dem oberen Schichtbereich der Stütze 7n vom n-Typ gebildet.
  • Der Kontaktbereich 10 vom p-Typ wird durch Ionenimplantation von Störstellen des p-Typs in jedem Muldenbereich 8 so gebildet, dass er durch den Muldenbereich 8 hindurch verläuft. Der Source-Bereich 9 vom n-Typ wird durch Ionenimplantation von Störstellen des n-Typs in dem oberen Schichtbereich des Muldenbereichs 8 so gebildet, dass er sich in Kontakt mit beiden seitlichen Oberflächen des Kontaktbereichs 10 befindet. Es wird ein Tempervorgang zur Aktivierung durchgeführt, um durch die Ionenimplantation gebildete Kristalldefekte zu beheben und die implantierten Störstellen zu aktivieren.
  • Der Muldenbereich 8 vom p-Typ kann zum Beispiel eine Dicke von 0,2 µm bis 1,5 µm und eine Konzentration von Störstellen des p-Typs von 1 × 1014 cm-3 bis 1 × 1019 cm-3 aufweisen, der Source-Bereich 9 kann zum Beispiel eine Dicke von 0,1 µm bis 0,5 µm und eine Konzentration von Störstellen des n-Typs von 1 × 1017 cm-3 bis 1 × 1021 cm-3 aufweisen, und der Kontaktbereich 10 kann zum Beispiel eine Dicke von 0,2 µm bis 1,5 µm und eine Konzentration von Störstellen des p-Typs von 1 × 1018 cm-3 bis 1 × 1021 cm-3 aufweisen.
  • Anschließend wird in einem in 72 dargestellten Prozess eine isolierende Schicht, wie beispielsweise eine Siliciumoxid-Schicht 111, als Material für die Gate-Isolierschicht 11 auf dem Stützenbereich 7 gebildet, und ferner wird eine Leiterschicht, wie beispielsweise eine Polysilicium-Schicht, als Gate-Elektrode 12 auf der Siliciumoxid-Schicht 111 gebildet. Danach wird die Polysilicium-Schicht strukturiert, um die Gate-Elektrode 12 über der oberen Seite der Endrandbereiche der zueinander benachbarten Source-Bereiche 9 zu bilden. Anschließend wird eine isolierende Schicht, wie beispielsweise eine Siliciumoxid-Schicht 131, als Material für die Zwischenisolierschicht 13 so gebildet, dass sie die Gate-Elektrode 12 und die Siliciumoxid-Schicht 111 bedeckt.
  • Anschließend werden die Siliciumoxid-Schichten 111 und 131 bei einem in 73 dargestellten Prozess strukturiert, um die Zwischenisolierschicht 13 so zu bilden, dass sie die Gate-Isolierschicht 11 und die Gate-Elektrode 12 bedeckt. Bei dieser Strukturierung wird ein Kontaktloch gebildet, das in der Dickenrichtung durch die Zwischenisolierschicht 13 hindurch so verläuft, so dass es bis zu einem Bereich des Source-Bereichs 9 und der gesamten Oberfläche des Kontaktbereichs 10 reicht.
  • Anschließend wird eine Leiterschicht so gebildet, dass sie das Kontaktloch füllt und die Zwischenisolierschicht 13 bedeckt, so dass dadurch die Source-Elektrode 14 gebildet wird, und die Drain-Elektrode 15 wird auf der anderen Hauptoberfläche (der rückwärtigen Oberfläche) des Halbleitersubstrats 3 auf der Seite gebildet, die der Seite gegenüberliegt, auf der die Source-Elektrode 14 angeordnet ist, so dass die Siliciumcarbid-Halbleitereinheit 300 fertiggestellt wird.
  • Die in 73 dargestellte Siliciumcarbid-Halbleitereinheit 300 weist eine Konfiguration auf, bei der die Mehrzahl von Muldenbereichen 8 vom p-Typ selektiv von dem oberen Schichtbereich der Stütze 7p vom p-Typ bis zu dem oberen Schichtbereich der Stütze 7n vom n-Typ angeordnet ist, und der Kontaktbereich 10 vom p-Typ und der Source-Bereich 9 vom n-Typ sind in jedem Muldenbereich 8 angeordnet.
  • Es ist jedoch auch eine Konfiguration möglich, bei welcher der Muldenbereich 8 vom p-Typ zum Beispiel nicht in den oberen Schichtbereichen der Stütze 7n vom n-Typ und der Stütze 7p vom p-Typ angeordnet ist, sondern die SiC-Schicht 40 vom n-Typ (dritte SiC-Schicht vom n-Typ) auf der Stütze 7n vom n-Typ und der Stütze 7p vom p-Typ ausgebildet ist, so dass der Muldenbereich 8 vom p-Typ zum Beispiel in der SiC-Schicht 40 vom n-Typ angeordnet ist. Ein Herstellungsprozess dafür ist nachfolgend unter Verwendung von 74 bis 78 als ein anderes Beispiel für ein Verfahren zur Herstellung der Halbleitereinheit beschrieben.
  • Nach dem unter Verwendung von 59 beschriebenen Prozess wird die SiC-Schicht 40 vom n-Typ durch epitaxiales Aufwachsen bei dem in 74 dargestellten Prozess so gebildet, dass sie einen Bereich von dem Stützenbereich 7 bis zu dem den Chip umgebenden Bereich 71 vom n-Typ der SiC-Schicht 70 vom n-Typ bedeckt. Die SiC-Schicht 40 vom n-Typ kann auf der gesamten Oberfläche des Halbleiterchips, nur auf dem MOSFET-Zellenbereich, der die MOSFET-Zelle bildet, oder auf dem MOSFET-Zellenbereich und auf dem MOSFET-Abschlussbereich gebildet werden.
  • 75 ist ein Schaubild, das einen vergrößerten Bereich in 74 darstellt, und 76 stellt eine vergrößerte Ansicht eines Bereichs E in 75 dar. In 76 sind den gleichen Komponenten oder Bestandteilen wie jenen in der unter Verwendung von 7 beschriebenen Konfiguration die gleichen Bezugszeichen zugewiesen, und eine wiederholende Beschreibung ist weggelassen.
  • Wie in 76 dargestellt, wird die Mehrzahl von Muldenbereichen 8 des p-Typs selektiv mittels Ionenimplantation von Störstellen des p-Typs in die SiC-Schicht 40 vom n-Typ von der oberen Seite der Stütze 7p vom p-Typ bis zur oberen Seite der Stütze 7n vom n-Typ gebildet. Der Kontaktbereich 10 vom p-Typ wird mittels Ionenimplantation von Störstellen des p-Typs in jedem Muldenbereich 8 so gebildet, dass er durch den Muldenbereich 8 hindurch verläuft.
  • Der Source-Bereich 9 vom n-Typ wird mittels Ionenimplantation von Störstellen des n-Typs in dem oberen Schichtbereich des Muldenbereichs 8 so gebildet, dass er sich mit beiden seitlichen Oberflächen des Kontaktbereichs 10 in Kontakt befindet. Es wird ein Tempervorgang zur Aktivierung durchgeführt, um durch die Ionenimplantation gebildete Kristalldefekte zu beheben und die implantierten Störstellen zu aktivieren.
  • Anschließend wird in einem in 77 dargestellten Prozess eine isolierende Schicht, wie beispielsweise die Siliciumoxid-Schicht 111, als Material für die Gate-Isolierschicht 11 auf der SiC-Schicht 40 vom n-Typ gebildet, und ferner wird eine Leiterschicht, wie beispielsweise eine Polysilicium-Schicht, als Gate-Elektrode 12 auf der Siliciumoxid-Schicht 111 gebildet. Danach wird die Polysilicium-Schicht strukturiert, um die Gate-Elektrode 12 über der oberen Seite der Endrandbereiche der zueinander benachbarten Source-Bereiche 9 zu bilden. Anschließend wird eine isolierende Schicht, wie beispielsweise die Siliciumoxid-Schicht 131, als Material für die Zwischenisolierschicht 13 so gebildet, dass sie die Gate-Elektrode 12 und die Siliciumoxid-Schicht 111 bedeckt.
  • Anschließend werden die Siliciumoxid-Schichten 111 und 131 bei einem in 78 dargestellten Prozess strukturiert, um die Zwischenisolierschicht 13 so zu bilden, dass sie die Gate-Isolierschicht 11 und die Gate-Elektrode 12 bedeckt. Bei dieser Strukturierung wird ein Kontaktloch gebildet, das in der Dickenrichtung durch die Zwischenisolierschicht 13 hindurch so verläuft, dass es bis zu einem Bereich des Source-Bereichs 9 und bis zur gesamten Oberfläche des Kontaktbereichs 10 reicht.
  • Anschließend wird eine Leiterschicht so gebildet, dass sie das Kontaktloch füllt und die Zwischenisolierschicht 13 bedeckt, so dass dadurch die Source-Elektrode 14 gebildet wird, und die Drain-Elektrode 15 wird auf der anderen Hauptoberfläche (der rückwärtigen Oberfläche) des Halbleitersubstrats 3 auf der Seite gebildet, die der Seite gegenüberliegt, auf der die Source-Elektrode 14 angeordnet ist, so dass die Siliciumcarbid-Halbleitereinheit 300A fertiggestellt wird.
  • Bei den Siliciumcarbid-Halbleitereinheiten 300 und 300A gemäß der vorstehend beschriebenen Ausführungsform 3 wird kein Hohlraum gebildet, wenn die Stütze 7p vom p-Typ durch epitaxiales Aufwachsen gebildet wird, so dass der unwirksame Bereich reduziert werden kann. Somit ist eine Bearbeitung zum Abtrennen eines Hohlraums nicht notwendig, und die Herstellungskosten können reduziert werden.
  • 73 und 78 stellen eine Konfiguration dar, bei der zwei MOSFET-Einheitszellen angeordnet sind, tatsächlich wird jedoch die Einheits-Zelle gebildet, deren Anzahl der Größe der Siliciumcarbid-Halbleitereinheit entspricht.
  • Modifikationsbeispiel 1 für das Verfahren zur Herstellung einer Halbleitereinheit
  • Ein Modifikationsbeispiel 1 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 wird unter Verwendung von 79 und 80 beschrieben. 79 und 80 sind Schaubilder, die 65 beziehungsweise 66 entsprechen.
  • Wie unter Verwendung von 57 und 63 beschrieben, wird das epitaxiale Aufwachsen der SiC-Schicht 70 vom n-Typ fortgesetzt, auch nachdem der Bereich zwischen den vorstehenden Bereichen 62 der SiC-Schicht 60 vom p-Typ mit der SiC-Schicht 70 vom n-Typ gefüllt worden ist, wie in 79 und 80 dargestellt, wenn die SiC-Schicht 70 vom n-Typ durch epitaxiales Aufwachsen nach der Bildung des vorstehenden Bereichs 62 der SiC-Schicht 60 vom p-Typ und der Freilegung der Oberfläche des umgebenden Bereichs der SiC-Schicht 4 vom n-Typ so gebildet wird, dass sie den vorstehenden Bereich 62 der SiC-Schicht 60 vom p-Typ und den umgebenden Bereich der SiC-Schicht 4 vom n-Typ um den vorstehenden Bereich 62 bedeckt, so dass die Breite 73W des die Stützen umgebenden Bereichs 73 vom n-Typ so gebildet wird, dass sie signifikant größer als die Breite 7nW der Stütze 7n vom n-Typ ist.
  • Im Ergebnis ist, wenn der die Stützen umgebende Bereich 73 vom n-Typ und die Stütze 7n vom n-Typ die gleiche Störstellenkonzentration aufweisen, das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 73 vom n-Typ signifikant größer als jenes für die Stütze 7n vom n-Typ. Gemäß einer derartigen Konfiguration erstreckt sich die Verarmungsschicht nicht bis in den gesamten die Stützen umgebenden Bereich 73 vom n-Typ, und eine elektrische Feldstärke des die Stützen umgebenden Bereichs 73 vom n-Typ wird so unterdrückt, dass sie gering ist, so dass eine Erhöhung des Leckstroms und ein Entladungsrisiko niedrig gehalten werden.
  • Modifikationsbeispiel 2 für das Verfahren zur Herstellung einer Halbleitereinheit
  • Ein Modifikationsbeispiel 2 des Verfahrens zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 wird unter Verwendung von 81 und 82 beschrieben. 81 und 82 sind Schaubilder, die 65 beziehungsweise 66 entsprechen.
  • Wie unter Verwendung von 57 und 63 beschrieben, wird der die Stützen umgebende Bereich 73 vom n-Typ so gebildet, dass die Konzentration von Störstellen des n-Typs höher als jene der Stütze 7n vom n-Typ ist, wie in 81 und 82 dargestellt, wenn die SiC-Schicht 70 vom n-Typ durch epitaxiales Aufwachsen nach der Bildung des vorstehenden Bereichs 62 der SiC-Schicht 60 vom p-Typ und der Freilegung der Oberfläche des umgebenden Bereichs der SiC-Schicht 4 vom n-Typ so gebildet wird, dass sie den vorstehenden Bereich 62 der SiC-Schicht 60 vom p-Typ und den umgebenden Bereich der SiC-Schicht 4 vom n-Typ um den vorstehenden Bereich 62 herum bedeckt. Zu diesem Zweck wird eine epitaxiale Bedingung für die SiC-Schicht 70 vom n-Typ so eingestellt, dass der die Stützen umgebende Bereich 73 vom n-Typ die Störstellen vom n-Typ leichter aufnimmt als der Bereich zwischen den vorstehenden Bereichen 62 der SiC-Schicht 60 vom p-Typ.
  • Das heißt, ein Materialgas-Anteil, eine Temperatur und ein Druck werden zum Zeitpunkt des epitaxialen Aufwachsens so eingestellt, dass sich eine Aufnahmemenge der Störstellen an einer Kristalloberfläche ändert. Das Aufwachsen von Kristallen in dem die Stützen umgebenden Bereich 73 vom n-Typ ist nahezu beschränkt auf das Aufwachsen von Kristallen von einer Bodenfläche eines Grabens aus, das Aufwachsen von Kristallen wird jedoch von einer Mehrzahl von Oberflächen aus durchgeführt, das heißt, einer Bodenfläche und einer Seitenwand des Grabens zwischen den vorstehenden Bereichen 62, so dass die Aufnahmemenge der Störstellen unterschiedlich ist.
  • Es gibt außerdem einen Einfluss durch den Unterschied eines Grads der Einfachheit der Zufuhr eines Materialgases und eines Störstellengases in Bezug auf den die Stützen umgebenden Bereich 73 vom n-Typ, der über einen großen Bereich hinweg nach unten vertieft ist, und den Bereich zwischen den vorstehenden Bereichen 62, der über eine geringe Breite hinweg nach unten vertieft ist, so dass die epitaxiale Bedingung für die SiC-Schicht 70 vom n-Typ unter Berücksichtigung dieser Teilaspekte eingestellt wird.
  • Im Ergebnis ist das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 73 vom n-Typ größer als jenes für die Stütze 7n vom n-Typ, auch wenn die Breite 73W des die Stützen umgebenden Bereichs 73 vom n-Typ und die Breite 7nW der Stütze 7n vom n-Typ gleich sind. Gemäß einer derartigen Konfiguration erstreckt sich die Verarmungsschicht nicht bis in den gesamten die Stützen umgebenden Bereich 73 vom n-Typ, und eine elektrische Feldstärke des die Stützen umgebenden Bereichs 73 vom n-Typ wird so unterdrückt, dass sie gering ist, so dass eine Erhöhung des Leckstroms und ein Entladungsrisiko niedrig gehalten werden.
  • Die SiC-Schicht 70 vom n-Typ wird durch Kombinieren der Konfigurationen von 79 bis 82 gebildet, so dass das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 73 vom n-Typ so vorgegeben werden kann, dass es signifikant größer als das Produkt jener der Stütze 7n vom n-Typ ist. Gemäß einer derartigen Konfiguration erstreckt sich die Verarmungsschicht nicht bis in den gesamten die Stützen umgebenden Bereich 73 vom n-Typ, und eine elektrische Feldstärke des die Stützen umgebenden Bereichs 73 vom n-Typ wird so unterdrückt, dass sie gering ist, so dass eine Erhöhung des Leckstroms und ein Entladungsrisiko niedrig gehalten werden.
  • Modifikationsbeispiel 3 für das Verfahren zur Herstellung einer Halbleitereinheit
  • Ein Modifikationsbeispiel 3 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 wird unter Verwendung von 83 und 84 beschrieben. 83 und 84 sind Schaubilder, die 65 beziehungsweise 66 entsprechen.
  • Wie unter Verwendung von 57 und 63 beschrieben, wird eine Ionenimplantation von Störstellen des n-Typs auf dem die Stützen umgebenden Bereich 73 vom n-Typ so durchgeführt, dass die Konzentration der Störstellen vom n-Typ des die Stützen umgebenden Bereichs 73 vom n-Typ höher als jene der Stütze 7n vom n-Typ ist, wie in 83 und 84 dargestellt, wenn die SiC-Schicht 70 vom n-Typ durch epitaxiales Aufwachsen nach der Bildung des vorstehenden Bereichs 62 der SiC-Schicht 60 vom p-Typ und der Freilegung der Oberfläche des umgebenden Bereichs der SiC-Schicht 4 vom n-Typ so gebildet wird, dass sie den vorstehenden Bereich 62 der SiC-Schicht 60 vom p-Typ und den umgebenden Bereich der SiC-Schicht 4 vom n-Typ um den vorstehenden Bereich 62 herum bedeckt.
  • Im Ergebnis ist das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 73 vom n-Typ größer als jenes für die Stütze 7n vom n-Typ. Gemäß einer derartigen Konfiguration erstreckt sich die Verarmungsschicht nicht bis in den gesamten die Stützen umgebenden Bereich 73 vom n-Typ, und eine elektrische Feldstärke des die Stützen umgebenden Bereichs 73 vom n-Typ wird so unterdrückt, dass sie gering ist, so dass eine Erhöhung des Leckstroms und ein Entladungsrisiko niedrig gehalten werden.
  • Es ist möglich, die Ionenimplantation nur an einer notwendigen Position in dem die Stützen umgebenden Bereich 73 vom n-Typ durchzuführen. Im Fall von SiC sind die Geschwindigkeit eines epitaxialen Aufwachsens und eine epitaxiale Konzentration in einigen Fällen in Abhängigkeit von einer Kristallorientierung unterschiedlich. Im Ergebnis ist, wenn die SiC-Schicht 70 vom n-Typ epitaxial aufgewachsen wird, das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 73 vom n-Typ in einigen Fällen nicht gleichmäßig, so dass es eine Position gibt, an der das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 73 vom n-Typ kleiner als jenes für die Stütze 7n vom n-Typ ist.
  • In diesem Fall wird die Ionenimplantation nur auf einem Bereich durchgeführt, in dem das Produkt aus der Konzentration und der Breite des die Stützen umgebenden Bereichs 73 vom n-Typ kleiner als das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 73 vom n-Typ ist, so dass das Produkt aus der Konzentration und der Breite des die Stützen umgebenden Bereichs 73 vom n-Typ größer als das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 73 vom n-Typ sein kann.
  • Im Fall einer Halbleitereinheit, welche die gleiche Struktur und Größe aufweist, tritt eine Position, an der das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 73 vom n-Typ kleiner als das Produkt aus der Störstellenkonzentration und der Breite der Stütze 7n vom n-Typ ist, stets an der gleichen Position auf, so dass diese durch Herstellen einer Probe sowie Auflösen und Prüfen der Probe spezifiziert werden kann.
  • Als eine Ursache dafür, dass das Produkt aus der Störstellenkonzentration und der Breite des die Stützen umgebenden Bereichs 73 vom n-Typ kleiner als jenes für die Stütze 7n vom n-Typ ist, wird betrachtet, dass die Breite des die Stützen umgebenden Bereichs 73 vom n-Typ gering ist oder dass eine Aufnahmemenge der Störstellen vom n-Typ in der Kristalloberfläche gering ist, so dass die Konzentration der Störstellen vom n-Typ in Abhängigkeit von der epitaxialen Bedingung gering ist.
  • Modifikationsbeispiel 4 für das Verfahren zur Herstellung einer Halbleitereinheit
  • Ein Modifikationsbeispiel 4 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 wird unter Verwendung von 85 beschrieben. 85 ist ein Schaubild, das 67 entspricht.
  • Wie unter Verwendung von 59 und 67 beschrieben, wird der den Chip umgebende Bereich 71 vom n-Typ auf der äußeren Seite des die Stützen umgebenden Bereichs 73 vom n-Typ entfernt, wie in 85 dargestellt, wenn die SiC-Schicht 70 vom n-Typ auf dem vorstehenden Bereich 62 der SiC-Schicht 60 vom p-Typ durch Polieren oder Trockenätzen entfernt wird, um die obere Oberfläche des vorstehenden Bereichs 62 freizulegen.
  • Gemäß einer derartigen Konfiguration kann der den Chip umgebende Bereich 71 vom n-Typ zusammen mit der SiC-Schicht 70 vom n-Typ auf dem vorstehenden Bereich 62 der SiC-Schicht 70 vom n-Typ durch Ätzen der gesamten Oberfläche entfernt werden, so dass der Herstellungsprozess vereinfacht werden kann. Dabei kann auch der umgebende Bereich der SiC-Schicht 4 vom n-Typ teilweise entfernt werden.
  • Modifikationsbeispiel 5 für das Verfahren zur Herstellung einer Halbleitereinheit
  • Ein Modifikationsbeispiel 5 für das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit gemäß Ausführungsform 3 wird unter Verwendung von 86 und 87 beschrieben. 86 und 87 sind Schaubilder, die 63 beziehungsweise 64 entsprechen.
  • Wie unter Verwendung von 57 beschrieben, wird die SiC-Schicht 4 vom n-Typ teilweise entfernt, um einen vertieften/vorstehenden Bereich auf der Oberfläche der SiC-Schicht 4 vom n-Typ zu bilden, wenn die SiC-Schicht 60 vom p-Typ mittels eines Trockenätzvorgangs geätzt wird, um den vorstehenden Bereich 62 der SiC-Schicht 60 vom p-Typ zu bilden, und die SiC-Schicht 60 vom p-Typ um den vorstehenden Bereich 62 herum entfernt wird, um die Oberfläche des umgebenden Bereichs der SiC-Schicht 4 vom n-Typ freizulegen, so dass die Höhe 4H2 des die Stützen umgebenden Bereichs der SiC-Schicht 4 vom n-Typ geringer als die Höhe 4H1 der SiC-Schicht 4 vom n-Typ in dem Stützenbereich 7 ist.
  • Die Dicke der SiC-Schicht 4 vom n-Typ des den Chip umgebenden Bereichs wird auf diese Weise reduziert, so dass der Hauptstrom des MOSFET kaum in dem den Chip umgebenden Bereich fließt, wie unter Verwendung von 12 beschrieben, und die Stromkapazität in einem Fall zunimmt, in dem ein hoher Strom als der Hauptstrom in dem MOSFET fließt.
  • Chip-Vereinzelungsprozess (Dicing-Prozess)
  • Unter Verwendung von 88 und 89 wird ein Chip-Vereinzelungsprozess beschrieben, bei dem die durch den Wafer-Prozess hergestellte Halbleitereinheit in Chips getrennt wird. 88 und 89 entsprechen Querschnittsansichten, welche die zueinander benachbarten Siliciumcarbid-Halbleitereinheiten 300 in Form eines Wafers darstellen, 88 ist eine Querschnittsansicht entlang einer Linie A-A in Pfeilrichtung in 69, und 89 entspricht einer Querschnittsansicht entlang einer Linie B-B in Pfeilrichtung in 69. Die Siliciumcarbid-Halbleitereinheit 300 befindet sich in dem in 73 dargestellten Zustand, die Source-Elektrode 14 und die Drain-Elektrode 15 sind jedoch zum Beispiel weggelassen.
  • In 88 und 89 wird eine Chip-Vereinzelung an einer durch einen Pfeil gekennzeichneten Position zwischen zwei Siliciumcarbid-Halbleitereinheiten 300 durchgeführt, um die Siliciumcarbid-Halbleitereinheit 300 in Chips zu trennen. Um eine derartige Chip-Vereinzelung durchzuführen, ist ein Abstand der vorstehenden Bereiche 62 der SiC-Schicht 60 vom p-Typ in den zueinander benachbarten Siliciumcarbid-Halbleitereinheiten so vorgegeben, dass er zumindest zehnmal so groß wie eine Stützenbreite von 0,5 µm bis 5 µm der Stütze 7n vom n-Typ und der Stütze 7p vom p-Typ ist, das heißt, dass er zum Beispiel gleich 50 µm oder größer ist.
  • 90 und 91 stellen den vorstehenden Bereich 62 der SiC-Schicht 60 vom p-Typ bei dem in 63 dargestellten Prozess dar, und 90 und 91 entsprechen 88 beziehungsweise 89. Der Abstand zwischen den vorstehenden Bereichen 62 in den zueinander benachbarten Siliciumcarbid-Halbleitereinheiten ist in 90 gleich d1, und der Abstand zwischen den vorstehenden Bereichen 62 in den zueinander benachbarten Siliciumcarbid-Halbleitereinheiten in 91 ist gleich d2.
  • Der Abstand zwischen den vorstehenden Bereichen 62 der SiC-Schicht 60 vom p-Typ in den zueinander benachbarten Siliciumcarbid-Halbleitereinheiten ist verbreitert, so dass die Chip-Vereinzelung durchgeführt werden kann, und die Bildung eines Hohlraums zum Zeitpunkt der Bildung der SiC-Schicht 70 vom n-Typ durch epitaxiales Aufwachsen unterbunden werden kann. Insbesondere der Abstand d2 der vorstehenden Bereiche 62 in der in 91 dargestellten Richtung ist größer als der Abstand d1 der vorstehenden Bereiche 62 in der in 90 dargestellten Richtung, so dass die Bildung eines Hohlraums effektiver unterbunden werden kann.
  • Ein weiteres Beispiel für eine Einsatzmöglichkeit
  • Die Halbleitereinheit gemäß den vorstehend beschriebenen Ausführungsformen 1 bis 3 gibt eine Siliciumcarbid-Halbleitereinheit an, bei welcher der MOSFET-Zellenbereich und der MOSFET-Abschlussbereich in dem Stützenbereich 7 ausgebildet sind, die Einsatzmöglichkeiten der vorlegenden Erfindung sind jedoch nicht auf den MOSFET beschränkt. Es sind außerdem eine Siliciumcarbid-Halbleitereinheit, bei der ein SBD-Bereich und ein SBD-Abschlussbereich in dem Stützenbereich 7 ausgebildet sind, oder eine Siliciumcarbid-Halbleitereinheit möglich, bei der ein Zellenbereich eines Bipolartransistors mit isoliertem Gate (IGBT) und ein IGBT-Abschlussbereich in dem Stützenbereich 7 ausgebildet sind.
  • Die Halbleitereinheit ist nicht auf einen Transistor beschränkt, es ist außerdem auch eine Siliciumcarbid-Halbleitereinheit möglich, bei der ein pn-Dioden-Bereich und ein pn-Dioden-Abschlussbereich in dem Stützenbereich 7 ausgebildet sind, so dass ein ähnlicher Effekt erzielt werden kann, solange eine vertikale Leistungseinheit eingesetzt wird. Die Einsatzmöglichkeit für die Siliciumcarbid-Halbleitereinheit ist mit der Halbleitereinheit gemäß den Ausführungsformen 1 bis 3 beispielhaft dargelegt, die vorliegende Erfindung kann jedoch auch auf eine Silicium-Halbleitereinheit angewendet werden.
  • Beispiel für einen MOSFET-Zellenbereich
  • Unter Verwendung von 92 bis 94 ist ein Beispiel für eine Konfiguration des MOSFET-Zellenbereichs MCR in der Halbleitereinheit gemäß den vorstehend beschriebenen Ausführungsformen 1 bis 3 dargestellt.
  • 92 ist eine perspektivische Querschnittsansicht, die eine Einheitszellen-Konfiguration eines MOSFET 101 schematisch darstellt. 93 ist eine vergrößerte Teilansicht, bei der eine Darstellung der Source-Elektrode 31 in 92 weggelassen ist. 94 ist ein Schaubild, in dem eine Darstellung einer Struktur in der Nähe der Gate-Elektrode 29 in 93 weggelassen ist.
  • Wie in 92 dargestellt, weist der MOSFET 101 Folgendes auf: ein Halbleitersubstrat 21 vom n-Typ, eine Drain-Elektrode 32, eine Super-Junction-Schicht 90, eine Mehrzahl von Muldenbereichen 25a vom p-Typ, eine Mehrzahl von Source-Bereichen 26a vom n-Typ, eine Mehrzahl von Muldenbereichen 25b vom p-Typ, eine Mehrzahl von Source-Bereichen 26b vom n-Typ, eine Gate-Elektrode 29 sowie eine Source-Elektrode 31. Der MOSFET 101 weist eine Gate-Isolierschicht 28, eine Gate-Elektrode 29 sowie eine Zwischenisolierschicht 30 auf, so dass eine MOS-Struktur gebildet wird. Der MOSFET 101 weist eine epitaxiale Schicht 22 auf. Der MOSFET 101 weist einen Kontaktbereich 27a vom p-Typ sowie einen Kontaktbereich 27b vom p-Typ auf.
  • Das Halbleitersubstrat 21 weist eine untere Oberfläche S1 sowie eine obere Oberfläche S2 auf einer Seite auf, die der unteren Oberfläche S1 gegenüberliegt. Ein in den Schaubildern dargestelltes XYZ-Koordinatensystem ist so angeordnet, dass eine XY-Ebene parallel zu der oberen Oberfläche S2 ist und die Z-Achse parallel zu einer Dickenrichtung des Halbleitersubstrats 21 ist. Ein Strompfad des MOSFET 101 ist so ausgebildet, dass die untere Oberfläche S1 und die obere Oberfläche S2 verbunden sind. Somit handelt es sich bei dem MOSFET 101 um eine sogenannte vertikale Schalteinheit.
  • Bei der epitaxialen Schicht 22 handelt es sich um eine Schicht, die durch epitaxiales Aufwachsen auf der oberen Oberfläche S2 des Halbleitersubstrats 21 gebildet wird. Die epitaxiale Schicht 22 weist einen n-Typ auf. Eine Störstellenkonzentration der epitaxialen Schicht 22 ist üblicherweise geringer als jene des Halbleitersubstrats 21.
  • Die Super-Junction-Schicht 90 ist über die epitaxiale Schicht 22 auf der oberen Oberfläche S2 des Halbleitersubstrats 21 angeordnet. Die Super-Junction-Schicht 90 weist eine Mehrzahl von Stützen 23 des n-Typs und eine Mehrzahl von Stützen 24 des p-Typs auf, die in einer Richtung in der Ebene der oberen Oberfläche S2 (Richtung in der XY-Ebene) abwechselnd angeordnet sind. Insbesondere sind die Stütze 23 vom n-Typ und die Stütze 24 vom p-Typ in der X-Richtung in der Richtung in der Ebene (der Richtung in der XY-Ebene) abwechselnd angeordnet, und jede von der Stütze 23 vom n-Typ und der Stütze 24 vom p-Typ erstreckt sich entlang einer Richtung (der Y-Richtung) senkrecht zu der einen Richtung (der X-Richtung) in der Richtung in der Ebene (der Richtung in der XY-Ebene in 1). Das heißt, die Stütze 23 vom n-Typ und die Stütze 24 vom p-Typ sind in einer Streifenform in einer Anordnung parallel zu der oberen Oberfläche S2 des Halbleitersubstrats 21 angeordnet.
  • Das Halbleitersubstrat 21, die epitaxiale Schicht 22 und die Super-Junction-Schicht 90 bestehen aus SiC.
  • Der Muldenbereich 25a vom p-Typ ist in einem oberen Schichtbereich jeder Stütze 24 vom p-Typ angeordnet. Der Muldenbereich 25a erstreckt sich so, dass er auf der Super-Junction-Schicht 90 bis zu der Stütze 23 vom n-Typ reicht.
  • Der Source-Bereich 26a vom n-Typ ist in einem oberen Schichtbereich jedes Muldenbereichs 25a angeordnet und ist durch den Muldenbereich 25a von der Stütze 23 vom n-Typ getrennt.
  • Der Muldenbereich 25b ist in einem oberen Schichtbereich jeder Stütze 23 vom n-Typ angeordnet. Der Muldenbereich 25b ist entfernt von der Stütze 24 vom p-Typ angeordnet.
  • Der Source-Bereich 26b vom n-Typ ist in einem oberen Schichtbereich jedes Muldenbereichs 25b angeordnet und ist durch den Muldenbereich 25b von der Stütze 23 vom n-Typ getrennt.
  • Wie in 94 dargestellt, sind der Muldenbereich 25a und der Muldenbereich 25b in einer Streifenform in einer Anordnung parallel zu der oberen Oberfläche S2 des Halbleitersubstrats 21 angeordnet. Die Breite der Muldenbereiche 25b ist jeweils geringer als jene der Muldenbereiche 25a. Die Breite der Muldenbereiche 25a kann jeweils gleich sein, und die Breite der Muldenbereiche 25b kann jeweils gleich sein.
  • Die Source-Elektrode 31 ist auf einer Seite der oberen Oberfläche S2 des Halbleitersubstrats 21 angeordnet und ist jeweils mit dem Muldenbereich 25a, dem Muldenbereich 25b, dem Source-Bereich 26a und dem Source-Bereich 26b verbunden.
  • Die Gate-Elektrode 29 liegt dem Muldenbereich 25a zwischen der Stütze 23 vom n-Typ und dem Source-Bereich 26a über die Gate-Isolierschicht 28 gegenüber und liegt dem Muldenbereich 25b zwischen der Stütze 23 vom n-Typ und dem Source-Bereich 26b gegenüber. Die Gate-Elektrode 29 weist eine ebene Oberflächen-Gestaltung mit einer Streifenform auf, wie in 93 dargestellt. Die Zwischenisolierschicht 30 trennt die Gate-Elektrode 29 und die Source-Elektrode 31.
  • Beispiel für einen MOSFET-Zellenbereich und einen MOSFET-Abschlussbereich
  • Unter Verwendung von 95 und 96 ist ein Beispiel für eine Konfiguration des MOSFET-Zellenbereichs MCR und des MOSFET-Abschlussbereichs MTR in der Halbleitereinheit gemäß den vorstehend beschriebenen Ausführungsformen 1 bis 3 dargestellt.
  • Wie in 95 dargestellt, ist eine epitaxiale Schicht 54 vom n-Typ in einem MOSFET 102 auf der einen Hauptoberfläche eines aus Siliciumcarbid bestehenden Halbleitersubstrats 53 vom n-Typ angeordnet, eine Mehrzahl von Muldenbereichen 57 vom p-Typ ist selektiv in einem oberen Schichtbereich der epitaxialen Schicht 54 angeordnet, und ein Kontaktbereich 60a vom p-Typ ist in jedem Muldenbereich 57 so angeordnet, dass er durch den Muldenbereich 57 hindurch verläuft.
  • Ein Source-Bereich 58 vom n-Typ ist in einem oberen Schichtbereich des Muldenbereichs 57 so angeordnet, dass er sich in Kontakt mit beiden seitlichen Oberflächen des Kontaktbereichs 60a befindet. Der Source-Bereich 58 ist so angeordnet, dass er eine Dicke aufweist, die geringer als jene des Muldenbereichs 57 ist, und der Kontaktbereich 60a ist so angeordnet, dass er eine Dicke aufweist, die im Wesentlichen gleich jener des Muldenbereichs 57 oder etwas tiefer als der Muldenbereich 57 ist.
  • Eine Gate-Isolierschicht 61 ist selektiv auf der epitaxialen Schicht 54 ausgebildet, und eine Gate-Elektrode 63 ist auf der Gate-Isolierschicht 61 ausgebildet. Das heißt, die Gate-Isolierschicht 61 ist so angeordnet, dass sie sich von dem oberen Teilbereich des Source-Bereichs 58 über dem Muldenbereich 57 und der epitaxialen Schicht 54 bis zu einem oberen Teilbereich des Source-Bereichs 58 der zueinander benachbarten Muldenbereiche 57 zwischen den zueinander benachbarten Source-Bereichen 58 erstreckt, und die Gate-Elektrode 63 ist so angeordnet, dass sie die Gate-Isolierschicht 61 bedeckt.
  • Eine Zwischenisolierschicht 64 ist so ausgebildet, dass sie die Gate-Isolierschicht 61 und die Gate-Elektrode 63 bedeckt, und eine Source-Elektrode 65 ist so ausgebildet, dass sie die Zwischenisolierschicht 64 bedeckt. In der Zwischenisolierschicht 64 ist ein Kontaktloch SC in einem anderen Bereich als einem Bereich, der die Gate-Elektrode 63 bedeckt, so angeordnet, dass es in einer Dickenrichtung durch die Zwischenisolierschicht 64 hindurch so verläuft, dass es bis zu einem Bereich des Source-Bereichs 58 und der gesamten Oberfläche des Kontaktbereichs 60a reicht. Das Kontaktloch SC ist mit der Source-Elektrode 65 gefüllt, und die Source-Elektrode 65 ist mit dem Source-Bereich 58 und dem Kontaktbereich 60a verbunden.
  • Die Mehrzahl von MOSFETs, die in einer derartigen Weise aus dem Source-Bereich 58 und dergleichen bestehen, ist in einer horizontalen Richtung in Bezug auf die Hauptoberfläche des Halbleitersubstrats 53 angeordnet und parallel geschaltet, so dass sie eine Elementgruppe bilden. Bei einem Bereich, in dem diese Elementgruppe angeordnet ist, handelt es sich um einen Elementbereich (einen aktiven Bereich) ER, und ein Abschlussbereich TR, der die Stehspannung des MOSFET 102 erzielt, ist in einem äußeren peripheren Bereich des Elementbereichs ER angeordnet. Der Elementbereich ER fällt unter den MOSFET-Zellenbereich MCR, und der Abschlussbereich TR fällt unter den MOSFET-Abschlussbereich MTR.
  • Ein Kontaktbereich 60b vom p-Typ ist so angeordnet, dass ein äußerer Rand des Elementbereichs ER in dem oberen Schichtbereich der epitaxialen Schicht 54 in dem Abschlussbereich TR definiert ist. Der Kontaktbereich 60b ist so angeordnet, dass er die gleiche Dicke wie der Kontaktbereich 60a aufweist, und eine Breite desselben ist größer als jene des Kontaktbereichs 60a.
  • Ein Resurf-Bereich 69 vom p-Typ ist auf einer äußeren Seite des Kontaktbereichs 60b so angeordnet, dass er im Wesentlichen die gleiche Dicke wie der Kontaktbereich 60b aufweist.
  • In der epitaxialen Schicht 54 ist eine Mehrzahl von Stützschichten 55a vom n-Typ und von Stützschichten 56a vom p-Typ abwechselnd so angeordnet, dass die Anzahl derselben in dem Elementbereich ER gleich ist, und eine Mehrzahl von Stützschichten 55b vom n-Typ und von Stützschichten 56b vom p-Typ ist in Bildungsbereichen des Kontaktbereichs 60b und des Resurf-Bereichs 69 in dem Abschlussbereich TR abwechselnd angeordnet. Eine Mehrzahl von Stützschichten 55a vom n-Typ und von Stützschichten 56a vom p-Typ ist in dem Abschlussbereich TR auf einer äußeren Seite eines Anordnungsbereichs der Stützschichten 55b vom n-Typ und der Stützschichten 56b vom p-Typ abwechselnd angeordnet.
  • Beide Stützschichten sind so angeordnet, dass sie sich in einer Tiefenrichtung der epitaxialen Schicht 54 von einer äußersten Oberfläche der epitaxialen Schicht 54 in Richtung zu einer Seite des Halbleitersubstrats hin erstrecken, und ein tiefster Bereich derselben ist so vorgegeben, dass er weniger tief als die Dicke der epitaxialen Schicht 54 ist.
  • Die Breite von jeder von der Stützschicht 55a vom n-Typ und der Stützschicht 56a vom p-Typ ist gleich, und auf einen Gesamtwert derselben wird als Stützenabstand W1 Bezug genommen. Die Breite von jeder von der Stützschicht 55b vom n-Typ und der Stützschicht 56b vom p-Typ ist gleich. Die Breite derselben ist so vorgegeben, dass sie größer als jene der Stützschicht 55a vom n-Typ und der Stützschicht 56a vom p-Typ ist, und ein Stützenabstand W2 als Gesamtwert einer Breite von jeder von der Stützschicht 55b vom n-Typ und der Stützschicht 56b vom p-Typ ist größer als der Stützenabstand W1.
  • In dem Abschlussbereich TR ist eine Feldisolierschicht 81 auf der epitaxialen Schicht 54 angeordnet, und eine Zwischenisolierschicht 64 ist auf der Feldisolierschicht 81 angeordnet.
  • Die Source-Elektrode 65 ist so angeordnet, dass sie sich von dem Elementbereich ER bis zu einer laminierten Schicht erstreckt, die aus der Feldisolierschicht 81 und der Zwischenisolierschicht 64 des Abschlussbereichs TR besteht. Ein Kontaktloch TC, das in einer Dickenrichtung derselben durch die laminierte Schicht hindurch so verläuft, dass es bis zu dem Kontaktbereich 60b reicht, ist in einem Bereich angeordnet, der einem oberen Bereich des Kontaktbereichs 60b in der laminierten Schicht entspricht, die aus der Feldisolierschicht 81 und der Zwischenisolierschicht 64 besteht. Das Kontaktloch TC ist mit der Source-Elektrode 65 gefüllt, und die Source-Elektrode 65 ist mit dem Kontaktbereich 60b verbunden.
  • Die aus der Feldisolierschicht 81 und der Zwischenisolierschicht 64 bestehende laminierte Schicht ist so angeordnet, dass sie einen Teil eines oberen Bereichs des MOSFET an einer äußersten Peripherie des Elementbereichs ER bedeckt, und eine Passivierungsschicht 87 ist so angeordnet, dass sie einen Teil eines oberen Bereichs der Source-Elektrode 65 und einen oberen Bereich der laminierten Schicht bedeckt, die aus der Feldisolierschicht 81 und der Zwischenisolierschicht 64 besteht.
  • Eine Drain-Elektrode 86 ist auf der anderen Hauptoberfläche (der rückwärtigen Oberfläche) des Halbleitersubstrats 53 auf einer Seite angeordnet, die der Seite gegenüberliegt, auf der die Source-Elektrode 65 angeordnet ist.
  • Als Nächstes wird unter Verwendung von 96 ein Prozess zur Herstellung einer Störstellenschicht nach der Bildung der Stützschicht beschrieben. Wie in 96 dargestellt, wird zum Beispiel nach einer Bildung der Stützschichten 55a und 55b vom n-Typ sowie der Stützschichten 56a und 56b vom p-Typ, das heißt, nach der Durchführung des unter Verwendung von 13 bis 17 beschriebenen Herstellungsprozesses, eine Ionenimplantation von Störstellen unter Verwendung einer durch Photolithographie strukturierten (nicht gezeigten) Resistmaske durchgeführt, um den Muldenbereich 57, den Source-Bereich 58, den Resurf-Bereich 69 sowie die Kontaktbereiche 60a und 60b in dem oberen Schichtbereich der epitaxialen Schicht 54 zu bilden.
  • Hierbei werden Störstellen vom p-Typ in den Muldenbereich 57, den Resurf-Bereich 69 sowie die Kontaktbereiche 60a und 60b eingebracht, und Störstellen vom n-Typ werden in den Source-Bereich 58 eingebracht. Die Ionenimplantation kann auf den Kontaktbereichen 60a und 60b unter Verwendung der gleichen Resistmaske durchgeführt werden, und eine Störstellenkonzentration derselben kann in einem Bereich von 1 × 1018 cm-3 bis 1 × 1021 cm-3 liegen.
  • Eine Störstellenkonzentration des Muldenbereichs 57 und des Resurf-Bereichs 69 kann zum Beispiel in einem Bereich von 1 × 1015 cm-3 bis 1 × 1019 cm-3 liegen, und eine Tiefe derselben kann in einem Bereich von 0,3 µm bis 4,0 µm liegen. Eine Störstellenkonzentration des Source-Bereichs 58 kann zum Beispiel in einem Bereich liegen, der über die Störstellenkonzentration des Muldenbereichs 57 hinausgeht, wie beispielsweise 1 × 1018 cm-3 bis 1 × 1021 cm-3. Eine Tiefe des Source-Bereichs 58 ist so vorgegeben, dass sie nicht über jene des Muldenbereichs 57 hinausgeht.
  • Auf den Kontaktbereichen 60a und 60b kann eine Ionenimplantation unter Verwendung der gleichen Resistmaske durchgeführt werden, und eine Störstellenkonzentration derselben kann in einem Bereich von 1 × 1018 cm-3 bis 1 × 1021 cm-3 liegen. Die Ionenimplantation kann bei einer Substrattemperatur von 200 °C oder einer höheren Temperatur durchgeführt werden.
  • Bei den Kontaktbereichen 60a und 60b handelt es sich um Bereiche, die angeordnet sind, um einen vorteilhaften Metallkontakt mit dem Muldenbereich 57 und dem Resurf-Bereich 69 zu erhalten, so kann diese Konfiguration auch ohne die Kontaktbereiche 60a und 60b als eine Halbleitereinheit betrieben werden.
  • Wenngleich die Darstellung weggelassen ist, wird eine thermische Bearbeitung zum Beispiel über 0,5 Minuten bis 60 Minuten hinweg bei einer Temperatur von 1500 °C bis 2200 °C in einem inaktiven Gas durchgeführt, wie beispielsweise in Argon oder Stickstoff oder in Vakuum, nachdem die Störstellen eingebracht worden sind. Dementsprechend werden die implantierten Störstellen elektrisch aktiviert. Anschließend wird eine Oxid-Schicht gebildet, indem eine Opferoxidation an der epitaxialen Schicht 54 durchgeführt wird und dann eine Oberflächenumbildungsschicht der epitaxialen Schicht 54 durch Entfernen der Oxidschicht unter Verwendung von Fluorwasserstoffsäure entfernt wird, um eine reine Oberfläche zu erhalten.
  • Wie in 96 dargestellt, ist der Muldenbereich 57 in dem Elementbereich ER so ausgebildet, dass er den oberen Schichtbereich der Stützschicht 56a vom p-Typ bedeckt, und die Stützschicht 56a vom p-Typ ist mit der Source-Elektrode 55 (95) über den Kontaktbereich 60a elektrisch verbunden. In dem Abschlussbereich TR sind der Kontaktbereich 60b und der Resurf-Bereich 69 so ausgebildet, dass sie die oberen Schichtbereiche über den oberen Schichtbereichen der Mehrzahl von Stützschichten 56b vom p-Typ bedecken, und die Mehrzahl von Stützschichten 56b vom p-Typ, die mit dem Kontaktbereich 60b bedeckt sind, weist über den Kontaktbereich 60b das gleiche Potential auf, und die Mehrzahl von Stützschichten 56b vom p-Typ, die mit dem Resurf-Bereich 69 bedeckt sind, weist über den Resurf-Bereich 69 das gleiche Potential auf.
  • Der Kontaktbereich 60b und der Resurf-Bereich 69 sind so angeordnet, dass sich seitliche Oberflächen derselben in Kontakt miteinander befinden, so dass die Mehrzahl von Stützschichten 56b vom p-Typ, die mit dem Kontaktbereich 60b bedeckt sind, mit der Source-Elektrode 55 (95) über den Kontaktbereich 60b elektrisch verbunden ist.
  • Beispiele für den SBD-Bereich und den SBD-Abschlussbereich
  • Unter Verwendung von 97 bis 99 ist ein Beispiel für eine Konfiguration beschrieben, die mit einem SBD-Bereich und einem SBD-Abschlussbereich anstelle des MOSFET-Zellenbereichs MCR in der Halbleitereinheit gemäß den vorstehend beschriebenen Ausführungsformen 1 bis 3 versehen ist.
  • 97 ist eine Draufsicht, die eine Oberflächenstruktur eines Halbleitersubstrats 44 einer Halbleitereinheit 103 darstellt, 98 ist eine Querschnittsansicht entlang einer Linie A1-A2 in 97 in Pfeilrichtung, und 99 ist eine Querschnittsansicht entlang einer Linie B1-B2 in 97 in Pfeilrichtung.
  • Wie in 98 und 99 dargestellt, ist die Halbleitereinheit 103 unter Verwendung des aus SiC vom n-Typ bestehenden Halbleitersubstrats 44 gebildet, das einen Versatzwinkel aufweist. Eine Drift-Schicht 41 vom n-Typ ist durch epitaxiales Aufwachsen auf dem Halbleitersubstrat 44 gebildet.
  • In der Drift-Schicht 41 ist eine Mehrzahl von Stützenbereichen 42 vom p-Typ ausgebildet. Wie in 97 dargestellt, weist jeder der Stützenbereiche 42 vom p-Typ in einer Draufsicht eine Streifenform auf. Die Mehrzahl von Stützenbereichen 42 vom p-Typ ist in der Drift-Schicht 41 so angeordnet, dass die Drift-Schicht 41, die durch die Stützenbereiche 42 vom p-Typ sandwichartig angeordnet ist, einen Stützenbereich vom n-Typ bildet.
  • Wie in 98 und 99 dargestellt, ist eine vordere Oberflächenelektrode 45 als eine Anoden-Elektrode der SBD auf der Drift-Schicht 41 ausgebildet, die den Stützenbereich 42 vom p-Typ aufweist. Eine rückwärtige Oberflächenelektrode 46 ist als eine Kathoden-Elektrode der SBD an einer unteren Oberfläche des Halbleitersubstrats 44 ausgebildet. Die vordere Oberflächenelektrode 45 ist in Schottky-Weise mit der Drift-Schicht 41 und dem Stützenbereich 42 vom p-Typ verbunden, und die rückwärtige Oberflächenelektrode 46 ist in ohmscher Weise mit dem Halbleitersubstrat 44 verbunden.
  • Eine Mehrzahl von Stehspannungs-Haltestrukturen 43, die eine rahmenartige Form aufweisen, ist als ein Halbleiterbereich vom p-Typ konzentrisch so ausgebildet, dass diese die vordere Oberflächenelektrode 45 auf dem oberen Schichtbereich der Drift-Schicht 41 umgeben, die den Stützenbereich 42 vom p-Typ aufweist. Der Bereich, der von den Stehspannungs-Haltestrukturen 43 umgeben ist, bildet einen aktiven Bereich der Halbleitereinheit 103, und ein Bildungsbereich der Stehspannungs-Haltestrukturen 43 und eine äußere Seite desselben bilden einen Abschlussbereich der Halbleitereinheit 103. In einigen Fällen bildet eine äußere Seite des aktiven Bereichs, der die Stehspannungs-Haltestrukturen 43 aufweist, einen Abschlussbereich.
  • Wie in 97 dargestellt, weist jede Stehspannungs-Haltestruktur 43 eine Seite, die sich parallel zu dem Stützenbereich 42 vom p-Typ erstreckt, und eine Seite auf, die in einer Draufsicht senkrecht zu dem Stützenbereich 42 vom p-Typ ist.
  • Ein Chip der Halbleitereinheit 103 weist in einer Draufsicht eine rechteckige Form auf. Somit erstreckt sich jede Stehspannungs-Haltestruktur 43 parallel zu dem Stützenbereich 42 vom p-Typ in der Nähe der Seite parallel zu einer Ausdehnungsrichtung des Stützenbereichs 42 vom p-Typ der Halbleitereinheit 103, und jede Stehspannungs-Haltestruktur 43 erstreckt sich senkrecht zu dem Stützenbereich 42 vom p-Typ in der Nähe der Seite senkrecht zu der Ausdehnungsrichtung des Stützenbereichs 42 vom p-Typ.
  • Zumindest eine der Mehrzahl von Stehspannungs-Haltestrukturen 43 ist so ausgebildet, dass sie in einer Draufsicht mit einem Bereich der vorderen Oberflächenelektrode 45 überlappt. Insbesondere ist die Stehspannungs-Haltestruktur 43 auf der innersten Seite so ausgebildet, dass sie mit einem Endbereich der vorderen Oberflächenelektrode 45 überlappt, wie in 98 und 99 dargestellt.
  • Wenngleich die vorliegende Erfindung im Detail beschrieben ist, ist die vorstehende Beschreibung in sämtlichen Aspekten illustrativ und schränkt die Erfindung nicht ein. Daher versteht es sich, dass zahlreiche Modifikationsbeispiele konzipiert werden können, ohne von dem Umfang der vorliegenden Erfindung abzuweichen.
  • In der vorliegenden Erfindung kann jede Ausführungsform beliebig kombiniert werden oder kann jede Ausführungsform innerhalb des Umfangs der Erfindung in einer geeigneten Weise variiert oder weggelassen werden.
  • Bezugszeichenliste
    • 3
    Halbleitersubstrat
    4
    SiC-Schicht vom n-Typ
    6
    die Stützen umgebender Bereich vom p-Typ
    7
    Stützenbereich
    7n
    Stütze vom n-Typ
    7p
    Stütze vom p-Typ
    5
    den Chip umgebender Bereich vom p-Typ
    60
    SiC-Schicht vom p-Typ
    70
    SiC-Schicht vom n-Typ
    71
    den Chip umgebender Bereich vom n-Typ
    72
    vorstehender Bereich
    73
    die Stützen umgebender Bereich vom n-Typ
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2019160086 A1 [0006]

Claims (22)

  1. Halbleitereinheit, die Folgendes aufweist: - einen Halbleiter-Basiskörper mit einem ersten Leitfähigkeitstyp; - einen Stützenbereich, der eine Mehrzahl von ersten Stützen mit einem ersten Leitfähigkeitstyp und eine Mehrzahl von zweiten Stützen mit einem zweiten Leitfähigkeitstyp aufweist, die auf dem Halbleiter-Basiskörper so angeordnet sind, dass sie in einer Dickenrichtung des Halbleiter-Basiskörpers hervorstehen; - einen die Stützen umgebenden Bereich mit einem ersten Leitfähigkeitstyp oder einem zweiten Leitfähigkeitstyp, der um den Stützenbereich herum angeordnet ist; und - ein Halbleiterelement, in dem der Stützenbereich als ein aktiver Bereich angeordnet ist, - wobei die Mehrzahl von ersten und zweiten Stützen in einer Draufsicht eine Streifenform aufweist und diese in einer Breitenrichtung der Stützen senkrecht zu einer Längsrichtung jeder der Stützen abwechselnd parallel zueinander angeordnet sind.
  2. Halbleitereinheit nach Anspruch 1, die ferner Folgendes aufweist: - einen umgebenden Bereich mit einem mit jenem des die Stützen umgebenden Bereichs identischen Leitfähigkeitstyp, der auf dem Halbleiter-Basiskörper auf einer äußeren Seite des die Stützen umgebenden Bereichs angeordnet ist.
  3. Halbleitereinheit nach Anspruch 1, - wobei der die Stützen umgebende Bereich so angeordnet ist, dass er den Stützenbereich, der auf dem Halbleiter-Basiskörper so hervorsteht, dass obere Oberflächen der Mehrzahl von ersten und zweiten Stützen freiliegen, mit einer Breite vollständig umgibt, und - wobei, wenn ein Leitfähigkeitstyp des die Stützen umgebenden Bereichs ein zweiter Leitfähigkeitstyp ist, ein Produkt aus einer Konzentration von Störstellen mit einem zweiten Leitfähigkeitstyp und der Breite so vorgegeben ist, dass es größer als ein Produkt aus einer Konzentration von Störstellen mit einem zweiten Leitfähigkeitstyp der zweiten Stütze und einer Stützenbreite ist.
  4. Halbleitereinheit nach Anspruch 3, - wobei eine Konzentration von Störstellen mit einem zweiten Leitfähigkeitstyp des die Stützen umgebenden Bereichs identisch mit einer Konzentration von Störstellen mit einem zweiten Leitfähigkeitstyp der zweiten Stütze ist und - wobei eine Breite des die Stützen umgebenden Bereichs so vorgegeben ist, dass sie größer als die Stützenbreite der zweiten Stütze ist.
  5. Halbleitereinheit nach Anspruch 1, - wobei der die Stützen umgebende Bereich so angeordnet ist, dass er den Stützenbereich, der auf dem Halbleiter-Basiskörper so hervorsteht, dass obere Oberflächen der Mehrzahl von ersten und zweiten Stützen freiliegen, mit einer Breite vollständig umgibt, und - wobei, wenn ein Leitfähigkeitstyp des die Stützen umgebenden Bereichs ein erster Leitfähigkeitstyp ist, ein Produkt aus einer Konzentration von Störstellen mit einem ersten Leitfähigkeitstyp und der Breite so vorgegeben ist, dass es größer als ein Produkt aus einer Konzentration von Störstellen mit einem ersten Leitfähigkeitstyp der ersten Stütze und einer Stützenbreite ist.
  6. Halbleitereinheit nach Anspruch 5, - wobei eine Konzentration von Störstellen mit einem ersten Leitfähigkeitstyp des die Stützen umgebenden Bereichs identisch mit einer Konzentration von Störstellen mit einem ersten Leitfähigkeitstyp der ersten Stütze ist und - wobei eine Breite des die Stützen umgebenden Bereichs so vorgegeben ist, dass sie größer als die Stützenbreite der ersten Stütze ist.
  7. Halbleitereinheit nach Anspruch 1, - wobei der Halbleiter-Basiskörper Folgendes aufweist: - ein Halbleitersubstrat mit einem ersten Leitfähigkeitstyp; und - eine Halbleiterschicht mit einem ersten Leitfähigkeitstyp, die auf dem Halbleitersubstrat angeordnet ist, und - wobei in der Halbleiterschicht die Höhe eines unteren Bereichs des die Stützen umgebenden Bereichs geringer als die Höhe des Stützenbereichs ist.
  8. Halbleitereinheit nach Anspruch 1, - wobei Siliciumcarbid als ein Halbleiter in dem Halbleiter-Basiskörper verwendet wird.
  9. Verfahren zur Herstellung einer Halbleitereinheit, das Folgendes aufweist: - einen Schritt (a), bei dem eine erste Halbleiterschicht mit einem ersten Leitfähigkeitstyp durch epitaxiales Aufwachsen auf einem Halbleitersubstrat mit einem ersten Leitfähigkeitstyp gebildet wird; - einen Schritt (b), bei dem die erste Halbleiterschicht geätzt wird, um eine Mehrzahl von vorstehenden Bereichen, die in einer Dickenrichtung des Halbleitersubstrats hervorstehen, in Abständen zu bilden und einen umgebenden Bereich der Mehrzahl von vorstehenden Bereichen zu bilden; - einen Schritt (c), bei dem eine zweite Halbleiterschicht mit einem zweiten Leitfähigkeitstyp durch epitaxiales Aufwachsen zwischen der Mehrzahl von vorstehenden Bereichen, einem oberen Bereich der Mehrzahl von vorstehenden Bereichen und einem oberen Bereich des umgebenden Bereichs gebildet wird; - einen Schritt (d), bei dem zumindest die zweite Halbleiterschicht auf einem oberen Bereich der Mehrzahl von vorstehenden Bereichen entfernt wird und obere Oberflächen der Mehrzahl von vorstehenden Bereichen freigelegt werden, so dass eine Mehrzahl von ersten Stützen mit einem ersten Leitfähigkeitstyp gebildet wird, und bewirkt wird, dass die zweite Halbleiterschicht zwischen den Bereichen der Mehrzahl von vorstehenden Bereichen eine Mehrzahl von zweiten Stützen mit einem zweiten Leitfähigkeitstyp bildet, so dass dadurch ein Stützenbereich gebildet wird, und bewirkt wird, dass die zweite Halbleiterschicht auf dem oberen Bereich des umgebenden Bereichs einen die Stützen umgebenden Bereich mit einem zweiten Leitfähigkeitstyp bildet, der den Stützenbereich umgibt; und - einen Schritt (e), bei dem ein Halbleiterelement gebildet wird, in dem der Stützenbereich einen aktiven Bereich bildet, - wobei der Schritt (b) einen Schritt aufweist, bei dem ein Ätzvorgang so durchgeführt wird, dass jeder von der Mehrzahl von vorstehenden Bereichen in einer Draufsicht eine Streifenform aufweist und dass diese in einer Breitenrichtung senkrecht zu einer Längsrichtung der vorstehenden Bereiche in Abständen parallel zueinander angeordnet sind, und - wobei die Mehrzahl von ersten und zweiten Stützen in einer Draufsicht eine Streifenform aufweist und diese in einer Breitenrichtung der Stützen senkrecht zu einer Längsrichtung jeder der Stützen abwechselnd parallel zueinander angeordnet sind.
  10. Verfahren zur Herstellung einer Halbleitereinheit nach Anspruch 9, - wobei der Schritt (c) Schritte aufweist, bei denen die zweite Halbleiterschicht epitaxial so aufgewachsen wird, dass sie den Stützenbereich, der auf dem Halbleitersubstrat hervorsteht, mit einer Breite vollständig umgibt und bewirkt wird, dass ein Produkt aus einer Konzentration von Störstellen mit einem zweiten Leitfähigkeitstyp und der Breite größer als ein Produkt aus einer Konzentration von Störstellen mit einem zweiten Leitfähigkeitstyp der zweiten Stütze und einer Stützenbreite ist.
  11. Verfahren zur Herstellung der Halbleitereinheit nach Anspruch 10, - wobei der Schritt (c) Schritte aufweist, bei denen die zweite Halbleiterschicht epitaxial so aufgewachsen wird, dass eine Konzentration von Störstellen mit einem zweiten Leitfähigkeitstyp des die Stützen umgebenden Bereichs identisch mit einer Konzentration von Störstellen mit einem zweiten Leitfähigkeitstyp der zweiten Stütze ist und dass die Breite des die Stütze umgebenden Bereichs größer als die Stützenbreite der zweiten Stütze ist.
  12. Verfahren zur Herstellung einer Halbleitereinheit nach Anspruch 9, - wobei der Schritt (c) einen Schritt aufweist, bei dem die zweite Halbleiterschicht epitaxial so aufgewachsen wird, dass sie den Stützenbereich, der auf dem Halbleitersubstrat hervorsteht, mit einer Breite vollständig umgibt, und - wobei ferner ein Schritt, bei dem eine Ionenimplantation auf der zweiten Halbleiterschicht in dem umgebenden Bereich der Mehrzahl von vorstehenden Bereichen durchgeführt wird, zwischen dem Schritt (c) und dem Schritt (d) enthalten ist, so dass ein Produkt aus einer Konzentration von Störstellen mit einem zweiten Leitfähigkeitstyp des die Stützen umgebenden Bereichs und der Breite größer als ein Produkt aus einer Konzentration von Störstellen mit einem zweiten Leitfähigkeitstyp der zweiten Stütze und einer Stützenbreite ist.
  13. Verfahren zur Herstellung einer Halbleitereinheit nach Anspruch 9, - wobei der Schritt (d) einen Schritt aufweist, bei dem durch Ätzen der gesamten Oberfläche die zweite Halbleiterschicht auf einem oberen Bereich der Mehrzahl von vorstehenden Bereichen entfernt wird und ein umgebender Bereich auf einer äußeren Seite des die Stützen umgebenden Bereichs entfernt wird, der einen mit jenem des die Stützen umgebenden Bereichs identischen Leitfähigkeitstyp aufweist.
  14. Verfahren zur Herstellung einer Halbleitereinheit nach Anspruch 9, - wobei der Schritt (b) einen Schritt aufweist, bei dem die erste Halbleiterschicht so geätzt wird, dass beim Bilden der Mehrzahl von vorstehenden Bereichen und des umgebenden Bereichs der Mehrzahl von vorstehenden Bereichen die Höhe eines unteren Bereichs des die Stützen umgebenden Bereichs der ersten Halbleiterschicht geringer als die Höhe des Stützenbereichs ist.
  15. Verfahren zur Herstellung einer Halbleitereinheit nach Anspruch 9, - wobei Siliciumcarbid als ein Halbleiter in dem Halbleitersubstrat verwendet wird.
  16. Verfahren zur Herstellung einer Halbleitereinheit, das Folgendes aufweist: - einen Schritt (a), bei dem durch epitaxiales Aufwachsen eine erste Halbleiterschicht mit einem ersten Leitfähigkeitstyp auf einem Halbleiter-Basiskörper mit einem ersten Leitfähigkeitstyp gebildet wird; - einen Schritt (b), bei dem die erste Halbleiterschicht so geätzt wird, dass eine Mehrzahl von vorstehenden Bereichen, die in einer Dickenrichtung des Halbleiter-Basiskörpers hervorstehen, in Abständen gebildet wird und der Halbleiter-Basiskörper um die Mehrzahl von vorstehenden Bereichen herum freigelegt wird, so dass ein umgebender Bereich gebildet wird; - einen Schritt (c), bei dem eine zweite Halbleiterschicht mit einem ersten Leitfähigkeitstyp durch epitaxiales Aufwachsen zwischen der Mehrzahl von vorstehenden Bereichen, einem oberen Bereich der Mehrzahl von vorstehenden Bereichen und einem oberen Bereich des umgebenden Bereichs der Mehrzahl von vorstehenden Bereichen gebildet wird; - einen Schritt (d), bei dem zumindest die erste Halbleiterschicht auf einem oberen Bereich der Mehrzahl von vorstehenden Bereichen entfernt wird und obere Oberflächen der Mehrzahl von vorstehenden Bereichen freigelegt werden, so dass eine Mehrzahl von zweiten Stützen mit einem zweiten Leitfähigkeitstyp gebildet wird, und bewirkt wird, dass die erste Halbleiterschicht zwischen den Bereichen der Mehrzahl von vorstehenden Bereichen eine Mehrzahl von ersten Stützen mit einem ersten Leitfähigkeitstyp bildet, so dass dadurch ein Stützenbereich gebildet wird, und bewirkt wird, dass die erste Halbleiterschicht auf dem oberen Bereich des umgebenden Bereichs einen die Stützen umgebenden Bereich mit einem ersten Leitfähigkeitstyp bildet, der den Stützenbereich umgibt; und - einen Schritt (e), bei dem ein Halbleiterelement gebildet wird, in dem der Stützenbereich einen aktiven Bereich bildet, - wobei der Schritt (b) einen Schritt aufweist, bei dem ein Ätzvorgang so durchgeführt wird, dass jeder von der Mehrzahl von vorstehenden Bereichen in einer Draufsicht eine Streifenform aufweist und dass diese in einer Breitenrichtung senkrecht zu einer Längsrichtung der vorstehenden Bereiche in Abständen parallel zueinander angeordnet sind, und - wobei die Mehrzahl von ersten und zweiten Stützen in einer Draufsicht eine Streifenform aufweist und diese in einer Breitenrichtung der Stützen senkrecht zu einer Längsrichtung jeder der Stützen abwechselnd parallel zueinander angeordnet sind.
  17. Verfahren zur Herstellung einer Halbleitereinheit nach Anspruch 16, - wobei der Halbleiter-Basiskörper eine Halbleiterschicht mit einem ersten Leitfähigkeitstyp aufweist, die durch epitaxiales Aufwachsen auf einem Halbleitersubstrat mit einem ersten Leitfähigkeitstyp gebildet wird, und - wobei die erste Halbleiterschicht auf der Halbleiterschicht gebildet wird.
  18. Verfahren zur Herstellung einer Halbleitereinheit nach Anspruch 16, - wobei der Schritt (c) Schritte aufweist, bei denen die erste Halbleiterschicht epitaxial so aufgewachsen wird, dass sie den Stützenbereich, der auf dem Halbleiter-Basiskörper hervorsteht, mit einer Breite vollständig umgibt und bewirkt wird, dass ein Produkt aus einer Konzentration von Störstellen mit einem ersten Leitfähigkeitstyp und der Breite größer als ein Produkt aus einer Konzentration von Störstellen mit einem ersten Leitfähigkeitstyp der ersten Stütze und einer Stützenbreite ist.
  19. Verfahren zur Herstellung einer Halbleitereinheit nach Anspruch 16, - wobei der Schritt (c) einen Schritt aufweist, bei dem die zweite Halbleiterschicht epitaxial so aufgewachsen wird, dass sie den Stützenbereich, der auf dem Halbleitersubstrat hervorsteht, mit einer Breite vollständig umgibt, und - wobei ferner ein Schritt, bei dem eine Ionenimplantation auf der ersten Halbleiterschicht in dem umgebenden Bereich der Mehrzahl von vorstehenden Bereichen durchgeführt wird, zwischen dem Schritt (c) und dem Schritt (d) enthalten ist, so dass ein Produkt aus einer Konzentration von Störstellen mit einem ersten Leitfähigkeitstyp des die Stützen umgebenden Bereichs und der Breite größer als ein Produkt aus einer Konzentration von Störstellen mit einem ersten Leitfähigkeitstyp der ersten Stütze und einer Stützenbreite ist.
  20. Verfahren zur Herstellung einer Halbleitereinheit nach Anspruch 16, - wobei der Schritt (d) einen Schritt aufweist, bei dem durch Ätzen der gesamten Oberfläche die erste Halbleiterschicht auf einem oberen Bereich der Mehrzahl von vorstehenden Bereichen entfernt wird und ein umgebender Bereich auf einer äußeren Seite des die Stützen umgebenden Bereichs entfernt wird, der einen mit jenem des die Stützen umgebenden Bereichs identischen Leitfähigkeitstyp aufweist.
  21. Verfahren zur Herstellung einer Halbleitereinheit nach Anspruch 16, - wobei der Schritt (b) einen Schritt aufweist, bei dem der Halbleiter-Basiskörper beim Bilden der Mehrzahl von vorstehenden Bereichen und des umgebenden Bereichs der Mehrzahl von vorstehenden Bereichen so geätzt wird, dass die Höhe eines unteren Bereichs des die Stützen umgebenden Bereichs des Halbleiter-Basiskörpers geringer als die Höhe des Stützenbereichs ist.
  22. Verfahren zur Herstellung einer Halbleitereinheit nach Anspruch 16, - wobei Siliciumcarbid als ein Halbleiter in dem Halbleiter-Basiskörper verwendet wird.
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