DE112015006851T5

DE112015006851T5 - Displaypanel

Info

Publication number: DE112015006851T5
Application number: DE112015006851.1T
Authority: DE
Inventors: Shuo-Wen Jang; Jui-Chi LO
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2015-08-28
Filing date: 2015-09-06
Publication date: 2018-05-09
Also published as: CN105096804B; WO2017035837A1; US10504407B2; US20170061933A1; CN105096804A; TW201709179A; TWI560670B

Abstract

Ein Displaypanel, umfassend einen Pixelblock, eine Datenschaltung und eine Datenquelle. Der Pixelblock umfasst ein mit einer ersten Datenleitung gekoppeltes erstes Subpixel und N zweite Subpixel. Jedes der zweiten Subpixel ist gekoppelt mit einer zugehörigen zweiten Datenleitung von N zweiten Datenleitungen. Die Datenschaltung umfasst N Schalter und jeder der Schalter ist mit einem zugehörigen zweiten Subpixel gekoppelt. Wenn die Datenquelle N Spannungspegel sequentiell an die erste Datenleitung und die N zweiten Datenleitungen ausgibt, werden die N Schalter sequentiell ausgeschaltet.

Description

Gebiet der Erfindung
Die vorliegende Erfindung stellt allgemein ein Displaypanel und insbesondere ein Displaypanel mit schmalem Rahmen bereit.
Beschreibung des Standes der Technik
Mit dem Fortschritt der Technik werden verschiedene Bildschirme und Displaypanels in unserem täglichen Leben eingesetzt. Das Displaypanel kann bspw. eingesetzt werden für ein Smartphone, einen Tablet-PC, einen Laptop-Computer oder einen Personal Computer. Das in ein Gerät eingebettete Displaypanel soll insbesondere Anforderungen von Schmalsein, Licht, niedrigem Energieverbrauch und hoher Displayqualität erfüllen. Da das Displaypanel mit einer maximalen Pixelkapazität eine zufriedenstellende Displayqualität bereitstellen kann, bemühen sich Displayentwickler und -hersteller darum, die Pixeldichte des Displaypanels in Verbindung mit einem schmalen Rahmen zu verbessern, um die Displayqualität und die Wettbewerbsfähigkeit am Markt zu erhöhen.
Üblicherweise werden für elektronische Geräte auch verschiedene nicht-rechteckförmige Displaypanels eingesetzt. Beispielsweise werden das Displaypanel einer Smartwatch (z.B. eine Apple i-Watch) und einige Messungs-Panels von Sensoren mit bogenförmigen oder abgerundeten Ecken hergestellt. Im Allgemeinen umfasst das Displaypanel eine Datenquelle zum Erzeugen eines Datensignals. Das Datensignal wird über eine Fanout-Schaltung an jeden Pixelblock des Displays übertragen. In einem nicht-rechteckförmigen Displaypanel sind Datenschaltungen insbesondere entsprechend vorbestimmter Anordnungen jeweils mit zugehörigen Pixelblöcken gekoppelt. Beispielsweise sind Datenschaltungen abwechselnd an einer Oberseite und einer Unterseite von Pixelblöcken angeordnet, um den Layout-Flächenbedarf des Displaypanels zu verringern. Infolgedessen hat das Displaypanel einen schmalen Rand. Basierend auf dieser Struktur sind die Fanout-Schaltungen sämtlicher Pixelblöcke mit den zugehörigen Datenschaltungen gekoppelt und daher ebenfalls abwechselnd an zwei Seiten von Pixelblöcken angeordnet. Mit anderen Worten sind die Fanout-Schaltungen auch abwechselnd an einer Oberseite und einer Unterseite von Pixelblöcken angeordnet. In einem anderen herkömmlichen Displaypanel sind die Datenschaltungen an einer Seite von Pixelblöcken angeordnet. Dabei sind die Fanout-Schaltungen sämtlicher Pixelblöcke in entsprechender Weise mit der zugehörigen Datenschaltung gekoppelt und an einer Seite der Pixelblöcke angeordnet. Obwohl konventionelle Displaypanels verschiedene Anordnungsverfahren nutzen, um den Layout-Flächenbedarf des Displaypanels verringern, ist dennoch zusätzliche Layoutfläche des Displaypanels notwendig. Die Breite des Rahmens kann daher nicht optimiert werden.
Ein rechteckförmiges oder nicht-rechteckförmiges Displaypanel zu entwickeln, welches die Layoutfläche weiter verringern kann, um die Breite des Rahmens zu optimieren und einen schmalen Rahmen zu erreichen, ist daher ein sehr wichtiges Problem.
Zusammenfassung der Erfindung
Eine Ausführungsform der vorliegenden Erfindung offenbart das Displaypanel. Das Displaypanel umfasst einen Pixelblock, eine Datenschaltung und eine Datenquelle. Der Pixelblock umfasst ein erstes Subpixel, das mit einer ersten Datenleitung gekoppelt ist, und N zweite Subpixel. Jeder zweite Subpixel der N zweiten Subpixel ist gekoppelt mit einer zugehörigen zweiten Datenleitung von N zweiten Datenleitungen. Die Datenschaltung umfasst N Schalter. Jeder Schalter der N Schalter ist mit einem zugehörigen zweiten Subpixel gekoppelt. Die Datenquelle ist mit der ersten Datenleitung und den N zweiten Datenleitungen gekoppelt. Wenn N Spannungspegel sequentiell von der Datenquelle an die erste Datenleitung und die N zweiten Datenleitungen ausgegeben werden, werden die N Schalter sequentiell ausgeschaltet, sodass, wenn ein entsprechender Spannungspegel in das erste Subpixel geschrieben wird, der entsprechende Spannungspegel in mindestens ein zweites Subpixel der N zweiten Subpixel geschrieben wird, wobei N eine positive ganze Zahl ist.
Figurenliste

1 zeigt eine Struktur eines Displaypanels gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
2 zeigt Anordnungen von Fanout-Schaltungen des Displaypanels in 1.
2A zeigt ein Ansteuerungsverfahren des Displaypanels in 2 durch Nutzung von Gateschaltungen.
3 zeigt eine Schaltungsstruktur von Pixelblöcken und Datenschaltungen des Displaypanels in 1.
4 zeigt eine Struktur eines Displaypanels gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.

Bezugszeichenliste

100,200: Displaypanel
DS: Datenquelle
DC: Datenschaltung
GC, CG_A, CG_B, CG_C, CG_D, CG_E und CG_F: Gateschaltung
Fanout: Fanout-Schaltung
10: Anzeigefläche
11: Pixelbereich
PB₁ bis PB_Q: Pixelblock
W₁ bis W_Q: Breite
R₁, G₁, B₁, R₂, G₂, B₂, R₃, G₃, B₃, R₄, G₄ und B₄: Subpixel
D₁ bis D₁₂: Datenleitung
S₁ bis S₁₀: Schalter
SL: Abtastzeile
DSIL₁ bis DSIL₂: Datenquellenleitung
RA₁, RA₂, RA₃, RA₄, RA₅, RA₆ und RA₇: Subpixelbereich

Detaillierte Beschreibung
Es wird nun im Detail Bezug genommen auf Ausführungsformen der Erfindung, die in den beigefügten Zeichnungen dargestellt sind. Die bereitgestellten Ausführungsbeispiele sind dabei nicht als Beschränkungen praktischer Implementierungen, sondern lediglich als Beispiele anzusehen.
1 zeigt eine Struktur eines Displaypanels 100 gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Wie in 1 gezeigt ist, ist das Displaypanel 100 ein kreisförmiges Displaypanel. Das Displaypanel 100 umfasst eine kreisförmige Anzeigefläche 10. Die Anzeigefläche 10 umfasst eine Mehrzahl von rechteckförmigen Pixelblöcken PB₁ bis PB_Q . Q ist eine positive ganze Zahl. Die Mehrzahl von Pixelblöcken PB₁ bis PB_Q bildet einen Pixelbereich 11. Die Pixelblöcke PB₁ bis PB_Q umfassen eine Mehrzahl von Subpixeln. Das Displaypanel 100 umfasst des Weiteren eine Mehrzahl von Datenschaltungen DC. Diese Datenschaltungen DC sind jeweils gekoppelt mit den Pixelblöcken PB₁ bis PB_Q und abwechselnd an der Oberseite und Unterseite von Pixelblöcken PB₁ bis PB_Q angeordnet. Wie in der 1 gezeigt ist, ist der Pixelblock PB₁ mit einer zugehörigen Datenschaltung DC gekoppelt. Die zugehörige Datenschaltung DC ist an der Unterseite des Pixelblocks PB₁ angeordnet. Der Pixelblock PB₂ ist mit einer zugehörigen Datenschaltung DC gekoppelt. Die zugehörige Datenschaltung DC ist an der Oberseite des Pixelblocks PB₂ angeordnet usw. Das Displaypanel 100 umfasst des Weiteren eine Mehrzahl von Gateschaltungen GC. Diese Gateschaltungen GC sind abwechselnd an der Oberseite und Unterseite von Pixelblöcken PB₁ bis PB_Q angeordnet. Wie in 1 gezeigt ist, hat der Pixelblock PB₁ eine zugehörige Gateschaltung GC, die an der Oberseite angeordnet ist. Der Pixelblock PB₂ hat eine zugehörige Gateschaltung GC, die an der Unterseite angeordnet ist usw. Ein Verfahren zum Ansteuern der Pixelblöcke PB₁ bis PB_Q durch Nutzung der Gateschaltungen GC wird später gezeigt (d.h. gezeigt in 3). Mit anderen Worten sind in dem Displaypanel 100 die Gateschaltung GC und die Datenschaltung an zwei entgegengesetzten Seiten jedes Pixelblocks PB₁ bis PB_Q angeordnet. In dieser Ausführungsform umfasst das Displaypanel 100 des Weiteren eine Datenquelle DS und eine Fanout-Schaltung (als „Fanout“ gekennzeichnet). Die Datenquelle DS kann insbesondere jegliche Vorrichtung sein, welche die Fähigkeit hat, Bilddaten zu erzeugen oder Bilddaten zu empfangen. Die Datenquelle DS kann geeignete Datensignale erzeugen, die von dem Displaypanel 100 unterstützt werden. Die Datensignale können über die Fanout-Schaltung an jeden Pixelblock PB₁ bis PB_Q übertragen werden. Das Layout der Fanout-Schaltung des Displaypanels 100 ist nicht auf das in 1 gezeigte Layout beschränkt. Die Fanout-Schaltung kann bspw. gemäß einer in 2 gezeigten Struktur angeordnet sein. Dabei werden, wenn die Datenschaltungen DC die von der Datenquelle DS erzeugten Datensignale empfangen, die Subpixel der Pixelblöcke PB₁ bis PB_Q angesteuert, um das Bild anzuzeigen. In dem Displaypanel 100 bezeichnet W₁ eine Breite einer zu dem Pixelblock PB₁ zugehörigen Datenschaltung DC. W₂ bezeichnet eine Breite einer zu dem Pixelblock PB₂ zugehörigen Datenschaltung DC usw. W_Q bezeichnet eine Breite einer zu dem Pixelblock PB_Q zugehörigen Datenschaltung DC. W₁ bis W_Q können insbesondere identische Werte sein. W₁ bis W_Q können auch verschiedene oder teilweise identische Werte sein. Insbesondere können, wenn Q groß wird, die Werte von W₁ bis W_Q klein gewählt werden, um die Subpixeldichte (oder Kapazität) der Pixelblöcke PB₁ bis PB_Q in der Anzeigefläche 10 zu vergrößern. Auf diese Weise kann die Form des Pixelbereichs 11, der von den Pixelblöcken PB₁ bis PB_Q gebildet wird, konsistent mit der Form der Anzeigefläche 10 ausgebildet werden. Das Verfahren zum Ansteuern von Subpixeln der Pixelblöcke PB₁ bis PB_Q durch Verwendung der von der Datenquelle DS erzeugten Datensignale über die Datenschaltungen DC wird weiter unten dargestellt.
2 zeigt Anordnungen von Fanout-Schaltungen des Displaypanels 100. In 2 können die Fanout-Schaltungen an einer Seite (Unterseite) der Pixelblöcke PB₁ bis PB_Q angeordnet sein. Für den Pixelblock PB₁ ist eine zugehörige Gateschaltung GC an der Oberseite des Pixelblocks PB₁ angeordnet. Eine zugehörige Datenschaltung DC ist an der Unterseite des Pixelblocks PB₁ angeordnet. Eine zugehörige Fanout-Schaltung kann an der Unterseite der zugehörigen Datenschaltung DC angeordnet sein. Für den Pixelblock PB₂ ist eine zugehörige Datenschaltung DC an der Oberseite des Pixelbocks PB₂ angeordnet. Eine zugehörige Fanout-Schaltung kann an der Unterseite des Pixelblocks PB₂ angeordnet sein. Eine zugehörige Gateschaltung GC kann an der Unterseite der zugehörigen Fanout-Schaltung angeordnet sein. Die Anordnungen der Fanout-Schaltungen des Displaypanels 100 sind jedoch nicht beschränkt auf die in 2 gezeigten Anordnungen. In anderen Ausführungsformen kann jede Fanout-Schaltung in geeigneter Weise an einem anderen Ort angeordnet sein, um den benötigten Layout-Flächenbedarf zu verringern.
2A zeigt ein Ansteuerungsverfahren des Displaypanels 100. In 2A werden die Pixelblöcke PB₁ bis PB_Q von den Gateschaltungen GC angesteuert. Der Einfachheit halber wird Q = 6 als Beispiel verwendet. Die Pixelblöcke des Displaypanels 100 sind dabei bezeichnet als Pixelblöcke PB₁ bis Pixelblock PB₆. Die Gateschaltungen GC des Displaypanels 100 sind bezeichnet als Gateschaltungen GC_A, Gateschaltung GC_B, Gateschaltung GCc, Gateschaltung GC_D, Gateschaltung GC_E und Gateschaltung GC_F. Des Weiteren bezeichnen die gepunkteten Bereiche RA₁ bis RA₆ Bereiche (Flächen) von Subpixeln des Displaypanels 100 (im Folgenden als Subpixelbereich RA₁ bis Subpixelbereich RA₆ bezeichnet). Wie in 2A gezeigt ist, erzeugt die Gateschaltung GC_A Ansteuerströme. Die Ansteuerströme werden an den Subpixelbereich RA₁ entlang der Richtung des Pfeils übertragen. Der Subpixelbereich RA₁ kann dann durch die Ansteuerströme angesteuert werden. Der Subpixelbereich RA₁ umfasst insbesondere einen Teil der Subpixel des Pixelblocks PB₃ und des Pixelblocks PB₄. Die Gateschaltung GC_B erzeugt Ansteuerströme. Die Ansteuerströme werden an den Subpixelbereich RA₂ entlang der Richtung des Pfeils übertragen. Der Subpixelbereich RA₂ kann dann durch die Ansteuerströme angesteuert werden. Der Subpixelbereich RA₂ umfasst insbesondere einen Teil der Subpixel von dem Pixelblock PB₂ bis zu dem Pixelblock PB₅. Die Gateschaltung GCc erzeugt Ansteuerströme. Die Ansteuerströme werden entlang der Richtung des Pfeils an den Subpixelbereich RA₃ übertragen. Der Subpixelbereich RA₃ kann dann durch die Ansteuerströme angesteuert werden. Der Subpixelbereich RA₃ umfasst insbesondere einen Teil der Subpixel von dem Pixelblock PB₂ bis zu dem Pixelblock PB₅. Die Gateschaltung GCc erzeugt außerdem weitere Ansteuerströme. Die Ansteuerströme werden entlang der Richtung des Pfeils zu dem Subpixelbereich RA₄ übertragen. Der Subpixelbereich RA₄ kann dann durch die Ansteuerströme angesteuert werden. Der Subpixelbereich RA₄ umfasst insbesondere einen Teil der Subpixel von dem Pixelblock PB₁ bis zu dem Pixelblock PB₆. Die Gateschaltung GC_D erzeugt Ansteuerströme. Die Ansteuerströme werden entlang der Richtung des Pfeils an den Subpixelbereich RA₅ übertragen. Der Subpixelbereich RA₅ kann dann durch die Ansteuerströme angesteuert werden. Der Subpixelbereich RA₅ umfasst insbesondere einen Teil der Subpixel von dem Pixelblock PB₁ bis zu dem Pixelblock PB₆. Die Gateschaltung GC_E erzeugt Ansteuerströme. Die Ansteuerströme werden entlang der Richtung des Pfeils übertragen an den Subpixelbereich RA₆ . Der Subpixelbereich RA₆ kann dann durch die Ansteuerströme angesteuert werden. Der Subpixelbereich RA₆ umfasst insbesondere einen Teil der Subpixel von dem Pixelblock PB₂ bis zu dem Pixelblock PB₅. Die Gateschaltung GC_E erzeugt Ansteuerströme. Die Ansteuerströme werden entlang der Richtung des Pfeils an den Subpixelbereich RA₇ übertragen. Der Subpixelbereich RA₇ kann dann durch die Ansteuerströme angesteuert werden. Der Subpixelbereich RA₇ umfasst insbesondere einen Teil der Subpixel von dem Pixelblock PB₃ und dem Pixelblock PB₄. Auf diese Weise können alle Subpixel des Displaypanels 100 angesteuert werden, indem sequentiell die Gateschaltung GC_A, die Gateschaltung GC_B, die Gateschaltung GC_C, die Gateschaltung GC_D, die Gateschaltung GC_E und die Gateschaltung GC_F genutzt werden. Das Ansteuerungsverfahren der vorliegenden Erfindung ist allerdings nicht beschränkt auf das Ansteuerungsverfahren in 2A. Die Richtung der Ansteuerströme bezüglich der Gateschaltungen GC_A bis GC_F in 2A kann auch verändert werden. Beispielsweise können die Ansteuerströme der Gateschaltung GC_F entlang einer entgegengesetzten Richtung in 2A übertragen werden. Des Weiteren können die Gateschaltungen GC_A bis GC_F bestimmte Subpixelbereiche ansteuern. Beispielsweise kann die Gateschaltung GC_F auch den Subpixelbereich RA₆ ansteuern. In anderen Worten kann eine einzelne Gateschaltung eine Mehrzahl von Subpixelbereichen ansteuern. Für einen einzelnen Subpixelbereich können Ansteuerströme von einer Mehrzahl von Gateschaltungen zugeführt werden. Beispielsweise kann der Subpixelbereich RA₄ angesteuert werden, indem von der Gateschaltung GC_D und der Gateschaltung GCc erzeugte Ansteuerströme genutzt werden.
3 zeigt eine Schaltungsstruktur aus Pixelblöcken PB₁ und PB₂ und den zugehörigen Datenschaltungen DC des Displaypanels 100. Wie in 3 gezeigt, umfasst der Pixelblock PB₁ ein Subpixel R₁ , ein Subpixel G₁ , ein Subpixel B₁ , ein Subpixel R₂ , ein Subpixel G₂ , ein Subpixel B₂ und eine Abtastzeile SL. Diese Subpixel sind jeweils mit den Datenleitungen D₁ bis D₆ gekoppelt. Der Pixelblock PB₂ des Displaypanels 100 umfasst ein Subpixel R₃ , ein Subpixel G₃ , ein Subpixel B₃ , ein Subpixel R₄ , ein Subpixel G₄ , ein Subpixel B₄ und eine Abtastzeile SL. Diese Subpixel sind jeweils mit den Datenleitungen D₇ bis D₁₂ gekoppelt. In dem Displaypanel 100 ist die Struktur der paarweisen Pixelblöcke ähnlich zur Struktur der Pixelblöcke PB₁ und PB₂. Des Weiteren sind die Subpixel entsprechend einer durch ein rotes Subpixel, ein grünes Subpixel und ein blaues Subpixel gebildeten Pixelsequenz angeordnet. Zugunsten der Kürze der Darstellung werden zwei Pixelblöcke PB₁ und PB₂ berücksichtigt. Eine an der Unterseite des Pixelblocks PB₁ angeordnete Datenschaltung DC kann dabei ein Demultiplexer sein. Die Dimension des Demultiplexers ist in dieser Ausführungsform gleich sechs. Die Datenschaltung DC des Pixelblocks PB₁ umfasst einen Schalter S₁, einen Schalter S₂, einen Schalter S₃, einen Schalter S₄ und einen Schalter S₅. Die Datenschaltung DC des Pixelblocks PB₂ umfasst einen Schalter S₆, einen Schalter S₇, einen Schalter S₈, einen Schalter S₉ und einen Schalter S₁₀. Eine Datenquellenleitung DSIL₁ ist mit der Datenleitung D₆ gekoppelt, wobei die Datenquellenleitung DSIL₁ auch mit einer Datenquelle DS gekoppelt ist (gezeigt in 1). Die Datenleitungen D₁ bis D₅ des Pixelblocks PB₁ sind jeweils über die Schalter S₁ bis S₅ mit der Datenleitung D₆ gekoppelt. In ähnlicher Weise ist eine Datenquellenleitung DSIL₂ mit der Datenleitung D₁₂ gekoppelt, wobei die Datenquellenleitung DSIL₂ auch gekoppelt ist mit einer Datenquelle DS (gezeigt in 1). Die Datenleitungen D₇ bis D₁₁ des Pixelblocks PB₂ sind jeweils über die Schalter S₆ bis S₁₀ gekoppelt mit der Datenleitung D₁₂. Das Verfahren zum Ansteuern von Subpixeln (d.h. einer Zeile von Subpixeln) des Displaypanels 100 ist im Folgenden dargestellt.

An dieser Stelle wird ein Beispiel vorgestellt, um ein Verfahren zum Ansteuern des Subpixels R₁ , des Subpixels G₁ , des Subpixels B₁ , des Subpixels R₂ , des Subpixels G₂ und des Subpixels B₂ des Pixelblocks PB₁ zu veranschaulichen. In ähnlicher Weise können das Subpixel R₃ , das Subpixel G₃ , das Subpixel B₃ , das Subpixel R₄ , das Subpixel G₄ und das Subpixel B₄ des Pixelblocks PB₂ entsprechend angesteuert werden. Das Beispiel wird im Folgenden veranschaulicht. Für den Pixelblock PB₁ ist V_R1 ein Ziel-Spannungspegel des Subpixels R₁ . Ein Ziel-Spannungspegel des Subpixels G₁ ist V_G1. Ein Ziel-Spannungspegel des Subpixels B₁ ist V_B1. Ein Ziel-Spannungspegel des Subpixels R₂ ist V_R2. Ein Ziel-Spannungspegel des Subpixels G₂ ist V_G2. Ein Ziel-Spannungspegel des Subpixels B₂ ist V_B2. Zunächst wird die Abtastzeile SL aktiviert, um die Subpixel R₁ bis B₂ einzuschalten. Die zu dem Pixelblock PB₁ zugehörigen Schalter S₁ bis S₅ der Datenschaltung DC werden sequentiell ausgeschaltet. Die Datenquelle DS erzeugt den Spannungspegel V_R1. Der Spannungspegel V_R1 wird während eines ersten Zeitintervalls T₁ über eine Datenquellenleitung DSIL₁ an die Datenleitung D₆ übertragen. Zu diesem Zeitpunkt wird der Schalter S₁ eingeschaltet. Der von der Datenleitung D₆ empfangene Spannungspegel V_R1 kann daher auch an die Datenleitung D₁ übertragen werden. Dadurch können das Subpixel B₂ und das Subpixel R₁ jeweils während des ersten Zeitintervalls T₁ über die Datenleitung D₆ und die Datenleitung D₁ geladen werden, um den Spannungspegel V_R1 zu erreichen. Nachdem das erste Zeitintervall T₁ abgelaufen ist, wird der Schalter S₁ ausgeschaltet. Im Folgenden erzeugt die Datenquelle DS den Spannungspegel V_G1. Der Spannungspegel V_G1 wird während eines zweiten Zeitintervalls T₂ über die Datenquellenleitung DSIL₁ an die Datenleitung D₆ übertragen. Zu diesem Zeitpunkt wird der Schalter S₂ eingeschaltet. Der von der Datenleitung D₆ empfangene Spannungspegel V_G1 kann daher auch an die Datenleitung D₂ übertragen werden. Dadurch können das Subpixel B₂ und das Subpixel G₁ während des zweiten Zeitintervalls T₂jeweils über die Datenleitung D₆ und die Datenleitung D₂ geladen werden, um den Spannungspegel V_G1 zu erreichen. Nachdem das zweite Zeitintervall T₂ abgelaufen ist, wird der Schalter S₂ ausgeschaltet. Im Folgenden erzeugt die Datenquelle DS den Spannungspegel V_S1. Der Spannungspegel V_B1 wird während eines dritten Zeitintervalls T₃ über die Datenquellenleitung DSIL₁ an die Datenleitung D₆ übertragen. Zu diesem Zeitpunkt wird der Schalter S₃ eingeschaltet. Der von der Datenleitung D₆ empfangene Spannungspegel V_B1 kann daher auch an die Datenleitung D₃ übertragen werden. Dadurch können das Subpixel B₂ und das Subpixel B₁ während des dritten Zeitintervalls T₃ jeweils über die Datenleitung D₆ und die Datenleitung D₃ geladen werden, um den Spannungspegel V_B1 zu erreichen. Nachdem das dritte Zeitintervall T₃ abgelaufen ist, wird der Schalter S₃ ausgeschaltet. Im Folgenden erzeugt die Datenquelle DS den Spannungspegel V_R2. Der Spannungspegel V_R2 wird während eines vierten Zeitintervalls T₄ über die Datenquellenleitung DSIL₁ an die Datenleitung D₅ übertragen. Zu diesem Zeitpunkt wird der Schalter S₄ eingeschaltet. Der von der Datenleitung D₆ empfangene Spannungspegel V_R2 kann daher auch an die Datenleitung D₄ übertragen werden. Dadurch können das Subpixel B₂ und das Subpixel R₂ während des vierten Zeitintervalls T₄ jeweils über die Datenleitung D₆ und die Datenleitung D₄ geladen werden, um den Spannungspegel V_R2 zu erreichen. Nachdem das vierte Zeitintervall T₄ abgelaufen ist, wird der Schalter S₄ ausgeschaltet. Im Folgenden erzeugt die Datenquelle DS den Spannungspegel V_G2. Der Spannungspegel V_G2 wird während eines fünften Zeitintervalls T₅ über die Datenquellenleitung DSIL₁ an die Datenleitung D₆ übertragen. Zu diesem Zeitpunkt wird der Schalter S₅ eingeschaltet. Der von der Datenleitung D₆ empfangene Spannungspegel V_G2 kann daher auch an die Datenleitung D₅ übertragen werden. Dadurch können das Subpixel B₂ und das Subpixel G₂ während des fünften Zeitintervalls T₅ jeweils über die Datenleitung D₆ und die Datenleitung D₅ geladen werden, um den Spannungspegel V_G2 zu erreichen. Nachdem das fünfte Zeitintervall T₅ abgelaufen ist, wird der Schalter S₅ ausgeschaltet. Im Folgenden erzeugt die Datenquelle DS den Spannungspegel V_B2. Der Spannungspegel V_B2 wird während eines sechsten Zeitintervalls T₆ über die Datenquellenleitung DSIL₁ an die Datenleitung D₆ übertragen. Dadurch kann das Subpixel B₂ während des sechsten Zeitintervalls T₆ über die Datenleitung D₆ geladen werden, um den Spannungspegel V_B2 zu erreichen. In dieser Ausführungsform erzeugt die Datenquelle DS während mehrerer Zeitintervalle verschiedene Spannungspegel und überträgt diese Spannungspegel über die Datenquellenleitung DSIL₁ an die Datenleitung D₆. Dadurch können das Subpixel R₁ , das Subpixel G₁ , das Subpixel B₁ , das Subpixel R₂ , das Subpixel G₂ und das Subpixel B₂ des Pixelblocks PB₁ jeweils auf die zugehörigen Ziel-Spannungspegel geladen werden. Das vorgenannte Ansteuerungsverfahren kann mit Hilfe der folgenden Tabelle veranschaulicht werden. TABELLE A

	S₁	S2	S3	S4	S5	Ladezustand
	S₁	S2	S3	S4	S5	R1	G₁	B1	R2	G2	B2
T₁	EN	DIS	DIS	DIS	DIS	VR1					VR1
T2	DIS	EN	DIS	DIS	DIS	V_R1	V_G1				V_G1
T₃	DIS	DIS	EN	DIS	DIS	V_R1	V_G1	V_B1			V_B1
T4	DIS	DIS	DIS	EN	DIS	V_R1	V_G1	V_B1	V_R2		V_R2
T₅	DIS	DIS	DIS	DIS	EN	V_R1	V_G1	V_B1	V_R2	V_G2	V_G2
T₆	DIS	DIS	DIS	DIS	DIS	V_R1	V_G1	V_B1	V_R2	V_G2	V_B2

In Tabelle A stellt die erste Zeile die Schalter S₁ bis S₅ dar. Die erste Spalte stellt die Zeitintervalle T₁ bis T₆ dar. Die Bezeichnung „EN“ bezeichnet einen eingeschalteten Schalter. Die Bezeichnung _„DIS“ bezeichnet einen ausgeschalteten Schalter. Offensichtlich können sechs Subpixel des Pixelblocks PB₁ jeweils geladen werden, um die zugehörigen Ziel-Spannungspegel in einem stabilen Zustand zu erreichen. Insbesondere ist die Anzahl von Fehlladungen des Subpixels B₂ des Pixelblocks PB₁ gleich 5. Obwohl während eines Übergangszustands der Fehlladungsstatus des Subpixels B₂ auftritt, kann er ignoriert werden, da die Zeitdauer des Übergangszustands deutlich kleiner ist als die Zeitdauer des stabilen Zustands. Mit anderen Worten sieht das Ansteuerungsverfahren des Pixelblocks PB₁ vor, dass die Schalter (d.h. Schalter S₁, Schalter S₂, Schalter S₃, Schalter S₄ und Schalter Ss) sequentiell eingeschaltet und dann ausgeschaltet werden, wenn mehrere Spannungspegel (d.h. Spannungspegel V_R1, Spannungspegel V_G1, Spannungspegel V_B1, Spannungspegel V_R2, Spannungspegel V_G2 und Spannungspegel V_B2) sequentiell von der Datenquelle DS an die Datenleitung D₆ und die Datenleitungen D₁ bis D₅ übertragen werden. Daher wird, wenn ein entsprechender Spannungspegel in das Subpixel B₂ geschrieben wird, der entsprechende Spannungspegel in mindestens ein Subpixel der Subpixel R₁ , G₁ , B₁ , R₂ und G₂ geschrieben. Zusätzlich wird nur die Spannung (V_B2-V_G2) zum Laden des Subpixels B₂ benötigt, um den Spannungspegel V_B2 während des sechsten Zeitintervalls T₆ zu erreichen, da das Subpixel B₂ während des fünften Zeitintervalls T₅ über die Datenleitung D₆ auf den Spannungspegel V_G2 vorgeladen wird.

Das Verfahren zur Ansteuerung der Zeile von Subpixeln des Pixelblocks PB₁ ist jedoch nicht beschränkt auf das in Tabelle A dargestellte Verfahren. Das Verfahren kann modifiziert oder verändert werden, um zu erreichen, dass sechs Subpixel des Pixelblocks PB₁ jeweils geladen werden können, um in einem stabilen Zustand die zugehörigen Ziel-Spannungspegel zu erreichen (d.h. Spannungspegel V_R1, Spannungspegel V_G1, Spannungspegel V_B1, Spannungspegel V_R2, Spannungspegel V_G2, Spannungspegel V_B2). Die Betriebsarten der Schalter S₁ bis S₅ können ebenfalls geändert werden. Beispielsweise können in einer anderen Ausführungsform die Schalter S₁ bis S₅ zu Beginn eingeschaltet werden. Das Verfahren zum Ansteuern der Zeile von Subpixeln des Pixelblocks PB₁ kann entsprechend der folgenden Tabelle ausgeführt werden. TABELLE B

	S₁	S2	S3	S4	S₅	Ladezustand
	S₁	S2	S3	S4	S₅	R₁	G₁	B₁	R₂	G₂	B₂
T₁	EN	EN	EN	EN	EN	V_R1	V_R1	V_R1	V_R1	V_R1	V_R1
T2	DIS	EN	EN	EN	EN	V_R1	V_G1	V_G1	V_G1	V_G1	V_G1
T₃	DIS	DIS	EN	EN	EN	V_R1	V_G1	V_B1	V_B1	V_B1	V_B1
T4	DIS	DIS	DIS	EN	EN	V_R1	V_G1	V_B1	V_R2	V_R2	V_R2
T₅	DIS	DIS	DIS	DIS	EN	V_R1	V_G1	V_B1	V_R2	V_G2	V_G2
T₆	DIS	DIS	DIS	DIS	DIS	V_R1	V_G1	V_B1	V_R2	V_G2	V_B2

In Tabelle B werden die Schalter (d.h. Schalter S₁, Schalter S₂, Schalter S₃, Schalter S₄ und Schalter Ss) sequentiell ausgeschaltet. Obwohl sechs Subpixel des Pixelblocks PB₁ jeweils geladen werden können, um die zugehörigen Ziel-Spannungspegel (d.h. Spannungspegel V_R1, Spannungspegel V_G1, Spannungspegel V_B1, Spannungspegel V_R2, Spannungspegel V_G2, Spannungspegel V_B2) in einem stabilen Zustand zu erreichen, treten im Übergangszustand jedoch Fehlladungs-Zustände der Subpixel G₁ bis B₂ auf. Insbesondere ist die Anzahl von Fehlladungen des Subpixels G₁ gleich 1. Die Anzahl von Fehlladungen des Subpixels B₁ ist gleich 2. Die Anzahl von Fehlladungen des Subpixels R₂ ist gleich 3. Die Anzahl von Fehlladungen des Subpixel G₂ ist gleich 4. Die Anzahl von Fehlladungen des Subpixels B₂ ist gleich 5. Entsprechend ist die Anzahl von Fehlladungen aller Subpixel gleich 15. Die Anzahl von Fehlladungen aller Subpixel in Tabelle B ist größer als die Anzahl von Fehlladungen aller Subpixel in Tabelle A. Das Verfahren zum Ansteuern der Zeile von Subpixeln des Pixelblocks PB₁ unter Verwendung der Schalter, die sequentiell eingeschaltet und dann ausgeschaltet werden, übertrifft daher das Verfahren zum Ansteuern der Zeile von Subpixeln des Pixelblocks PB₁ unter Verwendung der Schalter, die sequentiell ausgeschaltet werden.
Das Ansteuerungsverfahren des Pixelblocks PB₂ des Displaypanels 100 ist ähnlich zum Ansteuerungsverfahren des Pixelblocks PB₁ des Displaypanels 100. Für den Pixelblock PB₁ werden die Ansteuerströme über die Datenleitungen D₁ bis D₆ von der Datenquellenleitung DSIL₁ an die zugehörigen Subpixel übertragen, so dass die zugehörigen Subpixel jeweils geladen werden können, um die Ziel-Spannungspegel zu erreichen. Für den Pixelblock PB₂ in 3 werden die von der Datenquelle DS erzeugten Ansteuerströme über die Datenquellenleitung DSIL₂ an die Datenleitung D₁₂ übertragen, um das Subpixel B₄ zum Erreichen eines Ziel-Spannungspegels zu laden. In ähnlicher Weise können die Schalter S₆ bis S₁₀ sequentiell eingeschaltet und ausgeschaltet werden oder sie können sequentiell selektiv ausgeschaltet werden. Dadurch kann ein Ziel-Spannungspegel über einen zugehörigen Schalter einem zugehörigen Subpixel (d.h. einem zugehörigen Subpixel der Subpixel R₃ bis G₄ ) zugeführt werden. Da das Ansteuerungsverfahren des Pixelblocks PB₂ ähnlich zum Ansteuerungsverfahren des Pixelblocks PB₁ ist, wird die Darstellung hier ausgelassen. Insbesondere kann in dem Pixelblock PB₂, da die Datenleitung D₁₂ als eingebettete Verbindungsleitung zum Übertragen eines Datensignals von der Datenquelle DS an den Pixelblock PB₂ betrachtet werden kann, die Anzahl von Verbindungsleitungen in der Fanout-Schaltung reduziert werden, was zu einer Optimierung der Anordnung der Datenschaltung DC und der Fanout-Schaltung führt. Des Weiteren kann, da die Struktur jedes Pixelblocks der übrigen Pixelblöcke in den Displaypanel 100 ähnlich zu der Struktur der in 3 gezeigten Pixelblöcke PB₁ oder PB₂ ist, der Layout-Flächenbedarf des Displaypanels 100 weiter verringert werden, was zu einer Optimierung der Rahmenbreite des Displaypanels 100 führt.
4 zeigt eine Struktur eines Displaypanels 200 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Wie in 4 gezeigt ist, sind eine Gateschaltung GC und eine Datenschaltung DC als Paar auf einer Seite von zwei Pixelblöcken des Displaypanels 200 angeordnet. Ein weiteres Paar einer Gateschaltung GC und einer Datenschaltung DC ist an einer anderen Seite von zwei Pixelblöcken des Displaypanels 200 angeordnet. Insbesondere kann eine Fanout-Schaltung zwischen der Gateschaltung GC und der Datenschaltung DC angeordnet werden. In dem Displaypanel 200 kann die Datenschaltung DC, die an der Unterseite des Pixelblocks PB₁ und des Pixelblocks PB₂ angeordnet ist, zum Ansteuern des Pixelblocks PB₁ verwendet werden. Die Datenschaltung DC, die an der Oberseite des Pixelblocks PB₁ und des Pixelblocks PB₂ angeordnet ist, kann zum Ansteuern des Pixelblocks PB₂ verwendet werden. Dadurch kann eine Höhe (oder Länge) der Datenschaltung DC weiter verringert werden. Beispielsweise ist in dem Displaypanel 100 eine Breite der Datenschaltung DC kleiner oder gleich einer Breite eines Pixelblocks. In dem Displaypanel 200 entspricht die Breite der Datenschaltung dem Ein- bis Zweifachen der Breite des Pixelblocks. Die Höhe (oder Länge) der Datenschaltung DC des Displaypanels 200 ist deutlich kleiner (d.h. ca. 1/5) als eine Höhe (oder Länge) der Datenschaltung DC des Displaypanels 100. Der Layout-Flächenbedarf der Datenschaltung DC des Displaypanels 200 ist daher kleiner als der Layout-Flächenbedarf der Datenschaltung DC des Displaypanels 100. Die Breite des Rahmens des Displaypanels 200 kann daher weiter verringert werden.
Obwohl das Displaypanel 100 und das Displaypanel 200 kreisförmige Displaypanels sind, ist die vorliegende Erfindung nicht auf kreisförmige Displaypanels beschränkt. In anderen Ausführungsformen kann das Displaypanel beispielsweise ein rechteckförmiges Displaypanel, ein dreieckförmiges Displaypanel oder irgendein bogenförmiges Displaypanel sein. Die Displaypanel 100 und 200 verwenden einen Demultiplexer mit einer Dimension von 6. Die vorliegende Erfindung ist allerdings nicht darauf beschränkt, einen Demultiplexer mit einer Dimension von 6 zu verwenden. In anderen Ausführungsformen kann irgendein Demultiplexer mit einer Dimension von mindestens 2 für das Displaypanel verwendet werden. Des Weiteren sind die Zeilen von Subpixeln der Displaypanel 100 und 200 sequentiell entsprechend einer durch ein rotes Subpixel, ein grünes Subpixel und ein blaues Subpixel gebildeten Pixelsequenz angeordnet. Die Zeile von Subpixeln der vorliegenden Erfindung ist allerdings nicht darauf beschränkt, die festgelegte Pixelsequenz zu verwenden. In anderen Ausführungsformen kann jeder Pixelblock eine Teilmenge von 3 Primärfarben-Subpixeln umfassen. Beispielsweise kann ein erster Pixelblock ein rotes Subpixel R und ein grünes Subpixel G umfassen. Ein zweiter Pixelblock kann ein blaues Subpixel B und ein rotes Subpixel R umfassen. Ein dritter Pixelblock kann ein grünes Subpixel G und ein blaues Subpixel B umfassen.
Zusammenfassend offenbart die vorliegende Erfindung ein Displaypanel mit einem schmalen Rahmen. Einige Datenleitungen von Pixelblöcken können als eingebettete Verbindungsleitungen zum Übertragen eines Datensignals betrachtet werden. Ein Verfahren zum Ansteuern eines Displaypanels wird ebenfalls offenbart. Die Idee dahinter ist, mindestens zwei Subpixel gleichzeitig zu laden, um einen von einer Datenquelle erzeugten Spannungspegel zu erreichen. Da die Anzahl von Verbindungsleitungen in der Fanout-Schaltung verringert werden kann, können Anordnungen der Datenschaltung DC und der Fanout-Schaltung optimiert werden. Daher können eine Breite oder ein Layout-Flächenbedarf des Displaypanel-Rahmens weiter verringert werden.
Der Fachmann wird feststellen, dass zahlreiche Modifikationen und Veränderungen der Vorrichtung und des Verfahrens unter Beibehaltung der Lehre der Erfindung vorgenommen werden können. Entsprechend sollte die vorstehende Offenbarung allein als durch den Umfang der beigefügten Ansprüche ausgelegt werden.
Gewerbliche Anwendbarkeit
Die Offenbarung stellt ein Displaypanel mit schmalem Rahmen bereit. Das Designkonzept der Erfindung ist es, die Datenleitungen einiger Pixel zu Pfaden zu machen, die ein Datensignal von einer Datenquelle zu einem Pixelbereich übertragen. Die Datenschaltung des Displaypanels kann bestimmte Spannungen mindestens zwei Subpixeln zur gleichen Zeit bereitstellen. Das Displaypanel kann die Layoutfläche der Fanout-Schaltung verringern. Das Displaypanel kann auch die Position der Schaltungen im Fanout-Bereich optimieren und die Position der Datenschaltung optimieren. Das Displaypanel kann daher die Breite des Rahmens weiter verringern.

Claims

Displaypanel, umfassend: einen Pixelblock, umfassend: ein erstes Subpixel, das mit einer ersten Datenleitung gekoppelt ist; und N zweite Subpixel, wobei jedes zweite Subpixel der N zweiten Subpixel mit einer zugehörigen zweiten Datenleitung von N zweiten Datenleitungen gekoppelt ist; eine Datenschaltung, umfassend: N Schalter, wobei jeder Schalter der N Schalter mit einem zugehörigen zweiten Subpixel gekoppelt ist; und eine Datenquelle, die mit der ersten Datenleitung und den N zweiten Datenleitungen gekoppelt ist; wobei die N Schalter sequentiell ausgeschaltet werden, wenn N Spannungspegel sequentiell von der Datenquelle an die erste Datenleitung und die N zweiten Datenleitungen ausgegeben werden, sodass, wenn ein entsprechender Spannungspegel in das erste Subpixel geschrieben wird, der entsprechende Spannungspegel in mindestens ein zweites Subpixel der N zweiten Subpixel geschrieben wird, und N eine positive ganze Zahl ist.
Displaypanel nach Anspruch 1, wobei die N Schalter sequentiell eingeschaltet und dann ausgeschaltet werden, wenn die N Spannungspegel sequentiell von der Datenquelle an die erste Datenleitung und die N zweiten Datenleitungen ausgegeben werden.
Displaypanel nach Anspruch 1, wobei zwei Datenschaltungen, die mit zwei benachbarten Pixelblöcken gekoppelt sind, an verschiedenen Seiten der zwei benachbarten Pixelblöcke angeordnet sind.
Displaypanel nach Anspruch 1, wobei die N zweiten Subpixel und das erste Subpixel entsprechend einer durch ein rotes Subpixel, ein grünes Subpixel und ein blaues Subpixel gebildeten Pixelsequenz angeordnet sind.
Displaypanel nach Anspruch 1, des Weiteren umfassend: eine Gateschaltung, die dazu eingerichtet ist, eine Mehrzahl von Subpixeln mindestens eines Pixelblocks anzusteuern, wobei die Gateschaltung und die Datenschaltung an gegenüberliegenden Seiten des Pixelblocks angeordnet sind.
Displaypanel nach Anspruch 1, wobei die Breiten einer Mehrzahl von Pixelblöcken des Displaypanels identisch sind.
Displaypanel nach Anspruch 1, wobei eine Breite der Datenschaltung kleiner oder gleich einer Breite des Pixelblocks ist.
Displaypanel nach Anspruch 1, wobei eine Breite der Datenschaltung zwischen dem Einfachen und Zweifachen einer Breite des Pixelblocks beträgt.
Displaypanel nach Anspruch 1, wobei die Breiten einer Mehrzahl von Pixelblöcken des Displaypanels nicht alle gleich sind.
Displaypanel nach Anspruch 1, wobei die Datenschaltung ein Demultiplexer ist.