DE112011103400T5 - Integrierte Schaltung und Verbindung und Verfahren zur Herstellung derselben - Google Patents
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Abstract
Description
- TECHNISCHES GEBIET
- Die Offenbarung betrifft allgemein integrierte Schaltungen und Verfahren zur Herstellung derselben und insbesondere integrierte Schaltungen, welche Verbindungen aufweisen, z. B. Hochleistungsinduktoren.
- HINTERGRUND
- Verbindungen in integrierten Schaltungen und insbesondere Hochleistungsinduktoren werden für die meisten Typen von Funkfrequenzschaltungen verwendet und werden typischerweise mit dicken Metallleitungen wie z. B. Kupfer oder Aluminium hergestellt. Herkömmlicherweise werden die Metallleitungen unter Anwendung elektrolytischer Plattierungsverfahren in Verbindung mit Photoresist-Maskierung und -Ablösen und späterem Entfernen einer Keimschicht gebildet.
- KURZDARSTELLUNG
- Eine Erscheinungsform der vorliegenden Erfindung betrifft eine integrierte Schaltung, aufweisend: mindestens einen Graben innerhalb einer Dielektrikumsschicht, welche auf einem Substrat angeordnet ist, wobei der Graben formangepasst mit einer Auskleidungs- und Keimschicht beschichtet ist; und eine Verbindung innerhalb des Grabens, wobei die Verbindung eine Hartmaske auf Seitenwänden der Verbindung aufweist.
- Eine zweite Erscheinungsform der vorliegenden Erfindung betrifft ein Verfahren zur Herstellung einer Verbindung in einer integrierten Schaltung, das Verfahren aufweisend: formangepasstes Beschichten eines Grabens mit einer Auskleidungs- und Keimschicht, wobei sich der Graben innerhalb einer Dielektrikumsschicht befindet, die auf einem Substrat angeordnet ist; Abscheiden einer Hartmaske auf der Auskleidungs- und Keimschicht; Maskieren und Strukturieren des Grabens, um die Hartmaske frei zu legen; Entfernen frei gelegter Bereiche der Hartmaske, um Bereiche der Auskleidungs- und Keimschicht frei zu legen; elektrolytisches Metallplattieren der frei gelegten Bereiche der Auskleidungs- und Keimschicht, um eine Verbindung zu bilden; und Planarisieren der Verbindung mit einer oberen Fläche des Grabens.
- Eine dritte Erscheinungsform der vorliegenden Erfindung betrifft einen Induktor, aufweisend: einen Kernleiter, welcher eine obere Fläche, eine untere Fläche und Seitenwände aufweist, innerhalb eines Grabens, wobei sich der Graben innerhalb einer Dielektrikumsschicht auf einem Substrat befindet und eine Auskleidungs- und Keimschicht auf einem Boden und Seitenwänden des Grabens aufweist; und eine Hartmaske auf den Seitenwänden des Kernleiters.
- Eine vierte Erscheinungsform der vorliegenden Erfindung betrifft ein Verfahren zur Herstellung eines Induktors, das Verfahren aufweisend: formangepasstes Beschichten eines Grabens mit einer Auskleidungs- und Keimschicht, wobei sich der Graben innerhalb einer Dielektrikumsschicht auf einem Substrat befindet; Abscheiden einer Hartmaske auf der Auskleidungs- und Keimschicht; Maskieren und Strukturieren des Grabens, um die Hartmaske frei zu legen; Entfernen frei gelegter Bereiche der Hartmaske, um Bereiche der Auskleidungs- und Keimschicht frei zu legen; elektrolytisches Metallplattieren der frei gelegten Bereiche der Auskleidungs- und Keimschicht, um einen Kernleiter zu bilden; und Planarisieren des Kernleiters, der Hartmaske, der Auskleidungs- und Keimschicht mit einer oberen Fläche des Grabens.
- Die veranschaulichenden Erscheinungsformen der vorliegenden Erfindung sind so gestaltet, dass sie die hierin beschriebenen Probleme und/oder andere nicht erörterte Probleme lösen.
- KURZBESCHREIBUNG DER ZEICHNUNGEN
- Diese und andere Merkmale der vorliegenden Erfindung sind einfacher aus der folgenden detaillierten Beschreibung der verschiedenen Erscheinungsformen der Erfindung in Verbindung mit den begleitenden Zeichnungen zu verstehen, welche verschiedene Ausführungsformen der Erfindung zeigen, in welchen:
-
1 eine Ausführungsform einer integrierten Schaltung gemäß der vorliegenden Erfindung zeigt, welche mindestens eine Verbindung aufweist; -
2A bis2H Schritte einer Ausführungsform eines Verfahrens zur Herstellung einer Verbindung in einer integrierten Schaltung gemäß der vorliegenden Erfindung zeigen; -
3 eine Ausführungsform eines Induktors gemäß der vorliegenden Erfindung zeigt und -
4A bis4H Schritte einer Ausführungsform eines Verfahrens zur Herstellung eines Induktors gemäß der vorliegenden Erfindung zeigen. - Es sei angemerkt, dass die Zeichnungen der Erfindung nicht maßstabsgetreu sind. Die Zeichnungen sollen nur typische Erscheinungsformen der Erfindung zeigen und sollten deswegen nicht als den Umfang der Erfindung beschränkend angesehen werden. In den Zeichnungen bedeutet eine gleiche Nummerierung gleiche Elemente zwischen den Zeichnungen.
- DETAILLIERTE BESCHREIBUNG
- Um integrierte Schaltungen (Integrated Circuits, IC) hoher Leistungsfähigkeit (hohen Qualitätsfaktors) und IC-Verbindungen zu erhalten, bei denen dicke Kupferleitungen und insbesondere Kupferinduktoren verwendet werden, werden üblicherweise Herstellungstechniken wie z. B. die Durchplattierung angewendet. Es ist entdeckt worden, dass die Bildgrößentoleranz und die Überlagerung, die mit Durchplattierungstechniken verbunden sind, für die Herstellung von Hochleistungsverbindungen wie z. B. Induktoren nicht geeignet sind. Alternativ sind Herstellungstechniken mit selektiver Plattierung angewendet worden, um Verbindungen zu bilden. Es kann jedoch eine Korrosion der Kupferkeimschicht während des chemisch-mechanischen Polierens der Schicht auftreten, und die Einheitlichkeit der Plattierung über den Wafer bleibt ein Problem in Verbindung mit der Herstellung durch selektive Plattierung, wenn Herstellungstechniken mit selektiver Plattierung angewendet werden.
- Eine Ausführungsform einer integrierten Schaltung (IC) gemäß der vorliegenden Erfindung, welche mindestens eine Verbindung aufweist, ist in
1 dargestellt. Bezug nehmend auf1 , ist eine IC10 dargestellt. Die IC10 steht für eine miniaturisierte elektronische Schaltung, welche aus einzelnen Halbleitereinheiten sowie passiven Komponenten usw. hergestellt ist, die mit einem Substrat oder einer Leiterplatte verbunden sind. Die IC10 kann für eine beliebige herkömmliche IC stehen, die auf dem Fachgebiet bekannt ist, und kann beliebige herkömmliche IC-Komponenten aufweisen, die auf dem Fachgebiet bekannt sind. Eine Vergrößerung15 stellt eine vergrößerte Querschnittsansicht eines ausgewählten Bereichs17 der IC10 dar, so dass der ausgewählte Bereich17 klarer zu sehen ist und beschrieben werden kann. Die Vergrößerung15 zeigt einen Graben20 , eine Dielektrikumsschicht25 , ein Substrat30 , eine Auskleidungs- und Keimschicht35 , eine Verbindung40 und eine Hartmaske45 der IC10 . Der Graben20 befindet sich innerhalb der Dielektrikumsschicht25 , wobei die Dielektrikumsschicht25 auf dem Substrat30 angeordnet ist. Der Graben20 kann ungefähr 5 Mikrometer (μm) bis ungefähr 150 μm breit und ungefähr 5 μm bis ungefähr 20 μm tief sein. - Das Substrat
30 ist ein Halbleitersubstrat, welches, ohne darauf beschränkt zu sein, Silicium, Germanium, Siliciumgermanium, Siliciumcarbid und solches aufweisen kann, welches im Wesentlichen aus einem oder mehreren Gruppe-III–V-Verbindungs-Halbleitern besteht, welche eine Zusammensetzung aufweisen, die durch die Formel AlX1GaX2InX3AsY1PY2NY3SbY4 definiert ist, wobei X1, X2, X3, Y1, Y2, Y3 und Y4 für relative Anteile stehen, die jeweils größer oder gleich Null sind, und X1 + X2 + X3 + Y1 + Y2 + Y3 + Y4 = 1 (wobei 1 die relative Gesamtmolzahl ist). Das Halbleitersubstrat30 kann auch Gruppe-II–VI-Verbindungs-Halbleiter aufweisen, welche eine Zusammensetzung ZnAlCdA2SeB1TeB2 aufweisen, wobei A1, A2, B1 und B2 für relative Anteile stehen, die jeweils größer oder gleich Null sind, und A1 + A2 + B1 + B2 = 1 (wobei 1 eine Gesamtmolzahl ist). - Die Dielektrikumsschicht
25 kann ungefähr 5 μm bis ungefähr 20 μm dick sein. Bei der Dielektrikumsschicht25 kann es sich, ohne darauf beschränkt zu sein, um ein Material wie z. B. Siliciumoxid (SiO2), Siliciumnitrid (Si3N4), Hafniumoxid (HfO2), Hafniumsiliciumoxid (HfSiO), Hafniumsiliciumoxynitrid (HfSiON), Zirconiumoxid (ZrO2), Zirconiumsiliciumoxid (ZrSiO), Zirconiumsiliciumoxynitrid (ZrSiON), Aluminumoxid (Al2O3), Titanoxid (Ti2O5), Tantaloxid (Ta2O5), Wasserstoffsilsesquioxan-Polymer (HSQ), Methylsilsesquioxan-Polymer (MSQ), SiLKTM (Polyphenylen-Oligomer), hergestellt von Dow Chemical, Midland, MI; Black DiamondTM [SiO(CH3)y] hergestellt von Applied Materials, Santa Clara, CA; fluoriertes Tetraethylorthosilicat (FTEOS) und fluoriertes Siliciumglas (FSG) handeln. In einer Ausführungsform kann die Dielektrikumsschicht25 FSG oder ein organisches Material aufweisen, zum Beispiel ein Polyimid. - Die Dielektrikumsschicht
25 kann auch mehrere Dielektrikumsschichten aufweisen, zum Beispiel eine erste Low-k-Schicht (niedrige Dielektrizitätskonstante) und eine zweite Dielektrikumsschicht wie z. B. Si3N4 oder SiO2. Die zweite Dielektrikumsschicht kann einen höheren Wert der Dielektrizitätskonstante k aufweisen als die erste Low-k-Dielektrikumsschicht. Low-k-Dielektrikumsschichten weisen Materialien auf, welche einen Wert der Dielektrizitätskonstante von 4 oder weniger aufweisen, wofür HSQ, MSQ, SiLKTM, Black DiamondTM, FTEOS und FSG Beispiele sind, ohne auf diese beschränkt zu sein. - Der Graben
20 kann eine formangepasste Beschichtung einer Auskleidungs- und Keimschicht35 aufweisen. Die Auskleidungs- und Keimschicht35 kann ungefähr 500 Å bis ungefähr 3.000 Å dick sein. Die Auskleidungskomponente der Schicht35 kann Tantal (Ta), Tantalnitrid (TaN), Tantalaluminumnitrid (TaAlN), Tantalsilicid (TaSi2), Titan (Ti), Titannitrid (TiN), Titansiliciumnitrid (TiSiN) oder Wolfram (W) aufweisen. Die Auskleidungskomponente kann eine Schicht sein, die ungefähr 100 Å bis ungefähr 500 Å dick ist. Die Keimkomponente der Schicht35 kann zum Beispiel eine Kupferkeimschicht sein, die auf der Auskleidungsschicht angeordnet ist, und kann ungefähr 400 Å bis ungefähr 2.000 Å dick sein. In einer Ausführungsform steht die Auskleidungskomponente der Schicht35 mit dem Graben20 und Substrat30 in Kontakt, und die Keimkomponente überlagert die Auskleidungskomponente. - Die Verbindung
40 ist innerhalb des Grabens20 angeordnet und kann eine Hartmaske45 auf Seitenwänden42 der Verbindung40 aufweisen. Die Verbindung40 kann Kupfer, Silber und/oder Gold aufweisen und kann zum Beispiel als Induktor oder Übertragungsleitung verwendet werden. Die Verbindung40 kann ungefähr 5 μm bis ungefähr 150 μm breit sein. Bei der Hartmaske45 kann es sich um ein leitfähiges Anti-Keimmaterial oder ein Dielektrikumsmaterial handeln. Das leitfähige Anti-Keimmaterial kann aus der Gruppe ausgewählt sein, die aus TiN, Ta und TaN besteht. Das Dielektrikumsmaterial kann aus der Gruppe ausgewählt sein, die aus Siliciumnitrid (Si3N4), Siliciumcarbid (SiC) und Aluminumoxid (Al2O3) besteht. - Eine Ausführungsform von Schritten eines Verfahrens zur Herstellung einer Verbindung in einer integrierten Schaltung ist in
2A bis2H dargestellt. Bezug nehmend auf2A , wird ein Substrat30 bereitgestellt, welches Silicium, Silicium-auf-Isolator, Siliciumgermanium oder Galliumarsenid aufweist. Das Substrat30 kann einen beliebigen Aufbau aufweisen, welcher ein Halbleitermaterial aufweist, einschließlich, ohne darauf beschränkt zu sein, massiver halbleitender Materialien, z. B. eines Halbleiter-Wafers (entweder allein oder in Baugruppen, andere Materialien darauf aufweisend, zum Beispiel in einer integrierten Schaltung). - Das Substrat
30 kann bereits eine darauf angeordnete Dielektrikumsschicht25 aufweisen. Die Dielektrikumsschicht25 kann Siliciumoxid, FSG oder ein organisches Material, zum Beispiel Polyimid, umfassen. Alternativ kann die Dielektrikumsschicht25 unter Anwendung einer beliebigen heute bekannten oder später entwickelten Technik, die für das abzuscheidende Material geeignet ist, einschließlich, ohne darauf beschränkt zu sein, zum Beispiel: chemischer Abscheidung aus der Gasphase (CVD), Niederdruck-CVD (Low-Pressure CVD, LPCVD), plasmaunterstützter CVD (Plasma-Enhanced CVD, PECVD), Semiatmosphären-CVD (SACVD) und CVD mit hochdichtem Plasma (HDPCVD), auf dem Substrat30 abgeschieden werden. - In die Dielektrikumsschicht
25 wird ein Graben20 geätzt. Dies kann durch Aufbringen einer Photoresistschicht auf die Dielektrikumsschicht25 , Durchführen eines photolithographischen Verfahrens und Durchführen eines Verfahrens des reaktiven Ionenätzens (RIE) erfolgen, um selektiv zum Beispiel Siliciumoxid zu ätzen, um den Graben20 in der Dielektrikumsschicht25 zu definieren. - Bezug nehmend auf
2B , wird der Graben20 formangepasst mit einer Auskleidungs- und Keimschicht35 beschichtet. Bei der Auskleidungskomponente der abgeschiedenen Schicht35 kann es sich um Ta handeln, und sie kann ungefähr 100 Å bis ungefähr 1.000 Å dick sein. Bei der Keimkomponente der Schicht35 kann es sich um Kupfer handeln, und sie kann ungefähr 400 Å bis ungefähr 2.000 Å dick sein. Das Vorstehende kann zum Beispiel durch PVD gebildet werden. Der Boden und die Seitenwände des Grabens20 und eine obere Fläche der Dielektrikumsschicht25 können formangepasst mit der Auskleidungs- und Keimschicht35 beschichtet sein. - Bezug nehmend auf
2C , kann auf der Auskleidungs- und Keimschicht35 über herkömmliche PVD- oder CVD-Verfahren, die auf dem Fachgebiet bekannt sind, eine Hartmaske45 abgeschieden werden. Alternativ kann die Hartmaske45 unter Anwendung beliebiger heute bekannter oder später entwickelter Techniken abgeschieden werden, die für das abzuscheidende Material geeignet sind, einschließlich, ohne darauf beschränkt zu sein, zum Beispiel: Niederdruck-CVD (LPCVD), plasmaunterstützter CVD (PECVD), Ultrahochvakuum-CVD (UHVCVD), CVD mit Verarbeitung mit begrenzter Reaktion (Limited Reaktion Processing CVD, LRPCVD), metallorganischer CVD (MOCVD), Sputter-Abscheidung, Ionenstrahlabscheidung, Elektronenstrahlabscheidung, laserunterstützter Abscheidung und Atomschichtabscheidung (Atomic Layer Deposition, ALD). Die Hartmaske45 kann TiN aufweisen und kann überall in der gesamten Schicht ungefähr 300 Å bis ungefähr 1.000 Å dick sein. In einer Ausführungsform kann die Hartmaske45 ungefähr 400 Å dick sein. - Bezug nehmend auf
2D , kann der Graben20 mit einer Photoresistschicht50 maskiert werden und kann so strukturiert werden, dass der Bereich der Hartmaske45 frei gelegt wird, mit welchem der Boden des Grabens20 beschichtet ist. Die Photoresistschicht50 kann ungefähr 8 μm bis ungefähr 50 μm dick sein. In einer Ausführungsform kann die Photoresistschicht50 ungefähr 10 μm betragen. Photoresistmaterialien, welche zum Maskieren und Strukturieren verwendet werden, und Verfahren zur Herstellung derselben sind auf dem Fachgebiet bekannt. - Bezug nehmend auf
2E , kann anschließend ein Verfahren des reaktiven Ionenätzens (RIE) durchgeführt werden, um den Bereich der Hartmaske45 , mit welchem der Boden des Grabens20 beschichtet ist, teilweise zu ätzen. Die Dicke des teilweise geätzten Bereichs kann von ungefähr 400 Å auf ungefähr 100 Å verringert werden. Die Photoresistschicht50 kann dann anschließend abgelöst werden. - Bezug nehmend auf
2F , kann ein überdeckendes RIE-Verfahren durchgeführt werden, wobei der verbleibende Bereich der Hartmaske45 , mit welchem der Boden des Grabens20 beschichtet ist, und die Bereiche der Hartmaske45 geätzt werden, mit welchen die Auskleidungs- und Keimschicht35 auf der Dielektrikumsschicht25 beschichtet sind. Der verbleibende Bereich der Hartmaske45 kann weggeätzt werden, wobei die Kupferkeimkomponente der Schicht35 frei gelegt wird, und die Bereiche, mit welchen die Auskleidungs- und Keimschicht35 beschichtet ist, können auf ungefähr 300 Å geätzt werden. - Bezug nehmend auf
2G , kann eine Verbindung40 von der Auskleidungs- und Keimschicht35 gebildet werden, indem ein elektrolytisches Metallplattierungsverfahren durchgeführt wird, um den Graben20 zu füllen. Das Verfahren kann mit einer Stromdichte von ungefähr 1 A/cm2 bis ungefähr 20 A/cm2 durchgeführt werden, wobei eine Plattierungslösung verwendet wird, welche eine Kupfersulfatlösung, eine Schwefelsäurelösung und eine Lösung aufweist, die Chlorionen aufweist. Die Verbindung40 lässt man vertikal von den frei liegenden Bereichen der Kupferkeimkomponente der Schicht35 in Richtung des oberen Endes des Grabens20 und darüber hinaus anwachsen. - Bezug nehmend auf
2H , können die Verbindung40 , die Hartmaske45 und die Auskleidungs- und Keimschicht35 derart planarisiert werden, dass sie mit einer oberen Fläche der Dielektrikumsschicht25 coplanar sind. In einer Ausführungsform kann der Planarisierungsschritt durch chemisch-mechanisches Polieren durchgeführt werden, was dazu führt, dass die Verbindung40 eine Dicke von ungefähr 5 μm bis ungefähr 20 μm und eine Breite von ungefähr 5 μm bis ungefähr 150 μm aufweist. Ein Beispiel für eine Verbindung40 ist ein Kupferinduktor oder eine Übertragungsleitung. - Es wird nun eine Ausführungsform eines Induktors gemäß der vorliegenden Erfindung dargestellt. Bezug nehmend auf
3 , wird ein Induktor100 bereitgestellt, welcher einen Kernleiter110 , einen Graben115 , eine Dielektrikumsschicht120 , ein Substrat125 , eine Auskleidungs- und Keimschicht130 und eine Hartmaske135 aufweist. - Der Kernleiter
110 weist eine obere Fläche140 , eine untere Fläche145 und Seitenwände150 innerhalb des Grabens115 auf. Der Kernleiter110 kann Kupfer, Silber und Gold aufweisen und kann ungefähr 5 Mikrometer (μm) bis ungefähr 150 μm breit und ungefähr 5 μm bis ungefähr 20 μm tief sein. Der Graben115 befindet sich innerhalb der Dielektrikumsschicht120 , welche sich auf dem Substrat125 befindet. Das Substrat125 kann ein Halbleitersubstrat sein, welches Materialien aufweist und Ausführungsformen umfasst, die hierin bereits für das Substrat30 beschrieben worden sind. - Bei der Dielektrikumsschicht
120 kann es sich um Siliciumdioxid (SiO2) handeln, welches ungefähr 5 μm bis ungefähr 20 μm dick ist. In einem anderen Beispiel kann es sich bei der Dielektrikumsschicht120 um fluoriertes Siliciumdioxid (FSG) oder ein organisches Material, zum Beispiel Polyimid, handeln. Beispiele für Materialien zur Verwendung als Dielektrikumsschicht120 sind auf dem Fachgebiet bekannt. - Außerdem kann die Dielektrikumsschicht
120 eine Doppelschicht oder ein Stapel aus drei Dielektrikumsschichten sein, wobei benachbarte Schichten unterschiedliche Dielektrikumsmaterialien aufweisen. - Der Graben
115 kann ungefähr 5 μm bis ungefähr 150 μm breit und ungefähr 5 μm bis ungefähr 20 μm tief sein. Der Graben115 kann formangepasst mit der Auskleidungs- und Keimschicht130 beschichtet sein. Ausführungsformen der Auskleidungs- und Keimschicht130 sind dieselben wie für die Auskleidungs- und Keimschicht35 , die hierin für die2B beschrieben worden ist. - Der Kernleiter
110 weist eine Hartmaske135 auf Seitenwänden150 auf. Bei der Hartmaske135 kann es sich um ein Anti-Keimmaterial oder ein Dielektrikumsmaterial handeln. Das leitfähige Anti-Keimmaterial kann aus der Gruppe ausgewählt sein, die aus TiN, W, Ta und TaN besteht. Das Dielektrikumsmaterial kann aus der Gruppe ausgewählt sein, die aus Siliciumnitrid (Si3N4) und Siliciumcarbid (SiC) besteht. - Eine Ausführungsform der Schritte eines Verfahrens zur Herstellung eines Induktors ist in
4A bis4H dargestellt. Bezug nehmend auf4A , wird ein Substrat125 bereitgestellt, welches Silicium, Silicium-auf-Isolator, Siliciumgermanium oder Galliumarsenid aufweist. Das Substrat125 kann einen beliebigen Aufbau aufweisen, welcher ein Halbleitermaterial aufweist, einschließlich, ohne darauf beschränkt zu sein, massiver halbleitender Materialien, z. B. eines Halbleiter-Wafers (entweder allein oder in Baugruppen, andere Materialien darauf aufweisend). Das Substrat125 kann auch ein Halbleitersubstrat sein, welches Materialien aufweist und Ausführungen umfasst, die hierin bereits für das Substrat30 beschrieben worden sind. - Das Substrat
125 kann bereits die darauf angeordnete Dielektrikumsschicht120 aufweisen. In einer Ausführungsform kann es sich bei der Dielektrikumsschicht um Siliciumdioxid handeln. Alternativ kann die Dielektrikumsschicht120 unter Anwendung einer beliebigen heute bekannten oder später entwickelten Technik, die für das abzuscheidende Material geeignet ist, auf dem Substrat125 abgeschieden werden. Beispiele für solche Techniken sind hierin in der Beschreibung für die2A beschrieben worden. - Der Graben
115 wird in die Dielektrikumsschicht120 geätzt. Dies kann durch Aufbringen einer Photoresistschicht auf die Dielektrikumsschicht120 , Durchführen eines photolithographischen Verfahrens und Durchführen eines Verfahrens des reaktiven Ionenätzens (RIE) erreicht werden, um selektiv zum Beispiel Siliciumoxid zu ätzen, um den Graben115 in der Dielektrikumsschicht120 zu definieren. - Bezug nehmend auf
4B , kann der Graben115 formangepasst mit einer Auskleidungs- und Keimschicht130 beschichtet werden. Bei der Auskleidungskomponente der Schicht130 kann es sich um ungefähr 100 Å bis ungefähr 1.000 Å dickes Ta handeln. Bei der Keimkomponente der Schicht130 kann es sich um ungefähr 400 Å bis ungefähr 2.000 Å dickes Kupfermetall handeln. In einer Ausführungsform kann die Auskleidungskomponente mit der Dielektrikumsschicht120 und dem Substrat125 in Kontakt stehen, wobei die Keimkomponente die Auskleidungskomponente überlagert. Das Vorstehende kann durch PVD gebildet werden. Der Boden und die Seitenwände des Grabens115 und eine obere Fläche der Dielektrikumsschicht120 können formangepasst mit der Auskleidungs- und Keimschicht130 beschichtet sein. - Bezug nehmend auf
4C , kann die Hartmaske135 über herkömmliche CVD- oder PVD-Verfahren, die auf dem Fachgebiet bekannt sind, auf der Auskleidungs- und Keimschicht130 abgeschieden werden. Alternativ kann die Hartmaske135 unter Anwendung der Techniken abgeschieden werden, die hierin für die3C beschrieben worden sind. Die Hartmaske135 kann TiN aufweisen und kann überall in der gesamten Schicht ungefähr 300 Å bis ungefähr 1.000 Å dick sein. In einer Ausführungsform kann die Hartmaske135 ungefähr 400 Å dick sein. - Bezug nehmend auf
4D , kann der Graben115 mit einer Photoresistschicht155 maskiert werden und strukturiert werden, um den Bereich der Hartmaske135 frei zu legen, mit welchem der Boden des Grabens115 beschichtet ist. Die Photoresistschicht155 kann ungefähr 5 μm bis ungefähr 50 μm dick sein. In einer Ausführungsform kann die Photoresistschicht155 ungefähr 10 μm dick sein. Photoresistmaterialien, die zum Maskieren und Strukturieren verwendet werden, und die Verfahren zur Herstellung derselben sind auf dem Fachgebiet bekannt. - Bezug nehmend auf
4E , kann anschließend ein Verfahren des reaktiven Ionenätzens (RIE) durchgeführt werden, wobei der Bereich der Hartmaske135 , mit welchem der Boden des Grabens115 beschichtet ist, teilweise geätzt wird. Die Dicke des teilweise geätzten Bereichs kann ferner auf ungefähr 100 Å geätzt werden. Die Photoresistschicht155 kann anschließend abgelöst werden. - Bezug nehmend auf
4F , kann ein überdeckendes RIE-Verfahren durchgeführt werden, wobei der verbleibende Bereich der Hartmaske135 , mit welchem der Boden des Grabens115 beschichtet ist, und die Bereiche der Hartmaske135 geätzt werden, mit welchen die Auskleidungs- und Keimschicht130 auf der Dielektrikumsschicht120 beschichtet sind. Der verbleibende Bereich der Hartmaske135 kann weggeätzt werden, wobei die Kupferkeimkomponente der Schicht130 frei gelegt wird, und die Bereiche, mit welchen die Auskleidungs- und Keimschicht130 beschichtet ist, können auf ungefähr 300 Å geätzt werden. - Bezug nehmend auf
4G , kann ein Kernleiter110 von der Auskleidungs- und Keimschicht130 gebildet werden, indem ein elektrolytisches Metallplattierungsverfahren durchgeführt wird, um den Graben115 zu füllen. Das Verfahren kann mit einer Stromdichte von ungefähr 1 A/cm2 bis ungefähr 15 A/cm2 durchgeführt werden, wobei eine Plattierungslösung verwendet wird, welche eine Kupfersulfatlösung, eine Schwefelsäurelösung und eine Lösung aufweist, die Chlorionen aufweist. Den Kernleiter110 lässt man vertikal von den frei liegenden Bereichen der Kupferkeimkomponente der Schicht130 in Richtung des oberen Endes des Grabens115 und darüber hinaus anwachsen. - Bezug nehmend auf
4H , können der Kernleiter110 , die Hartmaske135 und die Auskleidungs- und Keimschicht130 derart planarisiert werden, dass sie mit einer oberen Fläche der Dielektrikumsschicht120 coplanar sind, um den Induktor100 zu bilden. In einer Ausführungsform kann der Planarisierungsschritt durch chemisch-mechanisches Polieren durchgeführt werden, was dazu führt, dass der Kernleiter110 eine Dicke von ungefähr 5 μm bis ungefähr 20 μm und eine Breite von ungefähr 5 μm bis ungefähr 150 μm aufweist. - Mit den Begriffen „erste”, „zweite” und ähnlichen ist hierin keine Reihenfolge, Menge oder Wichtigkeit bezeichnet, sondern sie werden verwendet, um ein Element von einem anderen zu unterscheiden, und mit den Begriffen „ein” und „eine” ist hierin keine Mengenbegrenzung bezeichnet, sondern das Vorliegen mindestens eines der Elemente, auf die Bezug genommen wird. Der modifizierende Zusatz „ungefähr”, der in Verbindung mit einer Größe verwendet wird, schließt den angegebenen Wert ein und hat die durch den Kontext bestimmte Bedeutung (umfasst z. B. den zu der Messung der speziellen Größe gehörigen Fehlerbereich). Der nachgestellte Zusatz „(s)” oder „(e)”, wie er hierin verwendet wird, soll sowohl den Singular als auch den Plural des Begriffs umfassen, den er modifiziert, und umfasst dadurch eines oder mehreres dieses Begriffs („Metall(e)” umfasst z. B. ein Metall oder mehrere Metalle). Die hierin offenbarten Bereiche sind einschließlich und unabhängig kombinierbar (z. B. schließen Bereiche von „bis zu ungefähr 25 Gew.-%” oder, spezieller, „ungefähr 5 Gew.-% bis ungefähr 20 Gew.-%” die Endpunkte und alle Zwischenwerte der Bereiche von „ungefähr 5 Gew.-% bis ungefähr 25 Gew.-%” usw. ein).
- Die vorstehende Beschreibung verschiedener Erscheinungsformen der Offenbarung dient den Zwecken der Veranschaulichung und Beschreibung. Sie soll nicht erschöpfend sein oder die Offenbarung auf die genaue offenbarte Form beschränken, und natürlich sind viele Modifikationen und Variationen möglich. Solche Modifikationen und Variationen, die dem Fachmann ersichtlich sein können, sollen im Umfang der Offenbarung enthalten sein, wie er durch die folgenden Patentansprüche definiert ist.
Claims (25)
- Integrierte Schaltung, aufweisend: mindestens einen Graben innerhalb einer Dielektrikumsschicht, die auf einem Substrat angeordnet ist, wobei der Graben formangepasst mit einer Auskleidungs- und Keimschicht beschichtet ist; und eine Verbindung innerhalb des Grabens, wobei die Verbindung eine Hartmaske auf Seitenwänden der Verbindung aufweist.
- Integrierte Schaltung nach Anspruch 1, wobei die Hartmaske ein leitfähiges Anti-Keimmaterial aufweist, welches aus Titannitrid (TiN), Wolfram (W), Tantal (Ta) und Tantalnitrid (TaN) ausgewählt ist.
- Integrierte Schaltung nach Anspruch 1, wobei die Hartmaske ein Dielektrikumsmaterial aufweist, welches aus Siliciumnitrid (Si3N4), Siliciumcarbid (SiC) und Aluminiumoxid (Al2O3) ausgewählt ist.
- Integrierte Schaltung nach Anspruch 1, wobei die Verbindung ein Material aufweist, welches aus Kupfer, Silber und Gold ausgewählt ist.
- Integrierte Schaltung nach Anspruch 1, wobei die Verbindung ungefähr 5 Mikrometer (μm) bis ungefähr 150 μm breit ist.
- Integrierte Schaltung nach Anspruch 1, wobei die Verbindung ein Induktor oder eine Übertragungsleitung ist.
- Verfahren zur Herstellung einer Verbindung in einer integrierten Schaltung, das Verfahren aufweisend: formangepasstes Beschichten eines Grabens mit einer Auskleidungs- und Keimschicht, wobei sich der Graben innerhalb einer Dielektrikumsschicht befindet, die auf einem Substrat angeordnet ist; Abscheiden einer Hartmaske auf der Auskleidungs- und Keimschicht; Maskieren und Strukturieren des Grabens, um die Hartmaske frei zu legen; Entfernen frei gelegter Bereiche der Hartmaske, um Bereiche der Auskleidungs- und Keimschicht frei zu legen; elektrolytisches Metallplattieren der frei gelegten Bereiche der Auskleidungs- und Keimschicht, um eine Verbindung zu bilden; und Planarisieren der Verbindung mit einer oberen Fläche des Grabens.
- Verfahren zur Herstellung einer Verbindung nach Anspruch 7, wobei die Hartmaske ein Material aufweist, das aus Titannitrid (TiN), Wolfram (W), Tantal (Ta), Tantalnitrid (TaN), Siliciumnitrid (Si3N4), Siliciumcarbid (SiC) und Aluminiumoxid (Al2O3) ausgewählt ist.
- Verfahren zur Herstellung einer Verbindung nach Anspruch 7, wobei die Verbindung ein Material aufweist, das aus Kupfer, Silber und Gold ausgewählt ist.
- Verfahren zur Herstellung einer Verbindung nach Anspruch 7, wobei die Verbindung ungefähr 5 Mikrometer (μm) bis ungefähr 150 μm breit ist.
- Verfahren zur Herstellung einer Verbindung nach Anspruch 7, wobei der Planarisierungsschritt das chemisch-mechanische Polieren der Verbindung umfasst.
- Verfahren zur Herstellung einer Verbindung nach Anspruch 7, wobei der Entfernungsschritt das ein- oder mehrmalige Plasmaätzen der frei liegenden Bereiche der Auskleidungs- und Keimschicht umfasst.
- Verfahren zur Herstellung einer Verbindung nach Anspruch 7, wobei der Schritt des elektrolytischen Metallplattierens das Plattieren der frei liegenden Bereiche der Auskleidungs- und Keimschicht mit einer Stromdichte von ungefähr 1 A/cm2 bis ungefähr 15 A/cm2 umfasst, wobei eine Plattierungslösung verwendet wird, welche eine Kupfersulfatlösung, eine Schwefelsäurelösung und eine Lösung aufweist, die Chlorionen aufweist.
- Induktor, aufweisend: einen Kernleiter, welcher eine obere Fläche, eine untere Fläche und Seitenwände innerhalb eines Grabens aufweist, wobei sich der Graben innerhalb einer Dielektrikumsschicht auf einem Substrat befindet und der Graben eine Auskleidungs- und Keimschicht auf einem Boden und Seitenwänden des Grabens aufweist; und eine Hartmaske auf den Seitenwänden des Kernleiters.
- Induktor nach Anspruch 14, wobei der Kernleiter ein Material aufweist, das aus Kupfer, Silber und Gold ausgewählt ist.
- Induktor nach Anspruch 14, wobei der Kernleiter ungefähr 15 Mikrometer (μm) bis ungefähr 150 μm breit ist.
- Induktor nach Anspruch 14, wobei die Hartmaske ein leitfähiges Anti-Keimmaterial aufweist, welches aus Titannitrid (TiN), Wolfram (W), Tantal (Ta) und Tantalnitrid (TaN) ausgewählt ist.
- Induktor nach Anspruch 14, wobei die Hartmaske ein Dielektrikumsmaterial aufweist, welches aus Siliciumnitrid (Si3N4), Siliciumcarbid (SiC) und Aluminiumoxid (Al2O3) ausgewählt ist.
- Verfahren zur Herstellung eines Induktors, das Verfahren aufweisend: formangepasstes Beschichten eines Grabens mit einer Auskleidungs- und Keimschicht, wobei sich der Graben innerhalb einer Dielektrikumsschicht auf einem Substrat befindet; Abscheiden einer Hartmaske auf der Auskleidungs- und Keimschicht; Maskieren und Strukturieren des Grabens, um die Hartmaske frei zu legen; Entfernen frei gelegter Bereiche der Hartmaske, um Bereiche der Auskleidungs- und Keimschicht frei zu legen; elektrolytisches Metallplattieren der frei gelegten Bereiche der Auskleidungs- und Keimschicht, um einen Kernleiter zu bilden; und Planarisieren des Kernleiters, der Hartmaske und der Auskleidungs- und Keimschicht mit einer oberen Fläche des Grabens.
- Verfahren zur Herstellung eines Induktors nach Anspruch 19, wobei die Hartmaske ein Material aufweist, das aus Titannitrid (TiN), Wolfram (W), Tantal (Ta), Tantalnitrid (TaN), Siliciumnitrid (Si3N4), Siliciumcarbid (SiC) und Aluminiumoxid (Al2O3) ausgewählt ist.
- Verfahren zur Herstellung eines Induktors nach Anspruch 19, wobei der Kernleiter ein Material aufweist, das aus Kupfer, Silber und Gold ausgewählt ist.
- Verfahren zur Herstellung eines Induktors nach Anspruch 19, wobei die Verbindung ungefähr 5 Mikrometer (μm) bis ungefähr 150 μm breit ist.
- Verfahren zur Herstellung eines Induktors nach Anspruch 19, wobei der Planarisierungsschritt das chemisch-mechanische Polieren des Kernleiters, der Hartmaske und der Auskleidungs- und Keimschicht mit einer oberen Fläche des Grabens umfasst.
- Verfahren zur Herstellung eines Induktors nach Anspruch 19, wobei der Entfernungsschritt das ein- oder mehrmalige Plasmaätzen der frei liegenden Bereiche der Hartmaske umfasst.
- Verfahren zur Herstellung eines Induktors nach Anspruch 19, wobei der Schritt des elektrolytischen Metallplattierens das Plattieren der frei liegenden Bereiche der Auskleidungs- und Keimschicht mit einer Stromdichte von ungefähr 1 A/cm2 bis ungefähr 15 A/cm2 umfasst, wobei eine Plattierungslösung verwendet wird, welche eine Kupfersulfatlösung, eine Schwefelsäurelösung und eine Lösung aufweist, die Chlorionen aufweist.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/898,885 US20120086101A1 (en) | 2010-10-06 | 2010-10-06 | Integrated circuit and interconnect, and method of fabricating same |
USUS-12/898,885 | 2010-10-06 | ||
PCT/US2011/051348 WO2012047458A2 (en) | 2010-10-06 | 2011-09-13 | Integrated circuit and interconnect, and method of fabricating same |
Publications (1)
Publication Number | Publication Date |
---|---|
DE112011103400T5 true DE112011103400T5 (de) | 2013-08-22 |
Family
ID=45924484
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112011103400T Pending DE112011103400T5 (de) | 2010-10-06 | 2011-09-13 | Integrierte Schaltung und Verbindung und Verfahren zur Herstellung derselben |
Country Status (5)
Country | Link |
---|---|
US (2) | US20120086101A1 (de) |
CN (1) | CN103155107A (de) |
DE (1) | DE112011103400T5 (de) |
GB (1) | GB2498154B (de) |
WO (1) | WO2012047458A2 (de) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20120273261A1 (en) * | 2010-10-20 | 2012-11-01 | Taiwan Green Point Enterprises Co., Ltd. | Circuit substrate having a circuit pattern and method for making the same |
CN105575888A (zh) * | 2014-10-17 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 金属互连结构的形成方法 |
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2010
- 2010-10-06 US US12/898,885 patent/US20120086101A1/en not_active Abandoned
-
2011
- 2011-09-13 WO PCT/US2011/051348 patent/WO2012047458A2/en active Application Filing
- 2011-09-13 GB GB1307079.2A patent/GB2498154B/en not_active Expired - Fee Related
- 2011-09-13 CN CN2011800480874A patent/CN103155107A/zh active Pending
- 2011-09-13 DE DE112011103400T patent/DE112011103400T5/de active Pending
-
2015
- 2015-01-20 US US14/600,273 patent/US9390969B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB201307079D0 (en) | 2013-05-29 |
WO2012047458A2 (en) | 2012-04-12 |
US9390969B2 (en) | 2016-07-12 |
CN103155107A (zh) | 2013-06-12 |
US20150140809A1 (en) | 2015-05-21 |
US20120086101A1 (en) | 2012-04-12 |
WO2012047458A3 (en) | 2012-05-31 |
GB2498154B (en) | 2014-05-07 |
GB2498154A (en) | 2013-07-03 |
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R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R081 | Change of applicant/patentee |
Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, NY, US Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US Owner name: GLOBALFOUNDRIES INC., KY Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US |
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R082 | Change of representative |
Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE |
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R081 | Change of applicant/patentee |
Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US Free format text: FORMER OWNER: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US Owner name: GLOBALFOUNDRIES INC., KY Free format text: FORMER OWNER: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US |
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R082 | Change of representative |
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R081 | Change of applicant/patentee |
Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US Free format text: FORMER OWNER: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY |
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R082 | Change of representative |
Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE |
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R082 | Change of representative |
Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE |