DE112008001559B4 - Floating-Body-Speichermatrix - Google Patents

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Abstract

Chip, der Folgendes umfasst: eine Matrix aus Floating-Body-Zellen, wobei jede Zelle einen Transistor umfasst und dazu ausgebildet ist jeweils einen Kanal des Transistors und ein Gatter zum Steuern des Leitens in dem Kanal steuern, wobei die Matrix leitfähige Signalleitungen umfasst, um steuerbar eine Stoßionisationsspannung an den Kanal einer ausgewählten Zelle anzulegen, ohne die Stoßionisationsspannung an nicht-ausgewählte Zellen anzulegen.

Description

  • Allgemeiner Stand der Technik
  • Die vorliegende Erfindung betrifft allgemein Speicher und insbesondere Floating-Body-Speicherstrukturen.
  • Sogenannte Floating-Body-Speicher, zum Beispiel „Floating Body Dynamic Random Access Memory” (FB-DRAM), umfassen allgemein eine Matrix aus Floating-Body-Speicherzellen. Eine Floating-Body-Zelle besteht in der Regel aus einem MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor), der auf einem Isolator mittels Prozessen wie zum Beispiel Silizium-auf-Isolator (SOI) oder auf volumenverarbeiteten Chips mit separat hinzugefügten Isolatorbereichen aufgebracht wird. Eine FB-Zelle nutzt den sogenannten ”History”-Effekt, wobei ein Teil der Ladung, die durch einen Transistor mit einem Floating-Body fließt, in dem Körper wie bei einem Kondensator zurückbehalten wird. Der Betrag der zurückbehaltenen Ladung wird durch verschiedene Parameter beeinflusst, wie zum Beispiel die Qualität des Isolators, der den Körper isoliert, der Betrag der Feldstärkevorspannung des Körpers und natürlich der Betrag der ihn durchfließenden Ladung, der eine Funktion der Schwellenspannung des Transistors, zusammen mit den angelegten Gatter- und Abzugs-/Quellenspannungen, ist. Aus US 7,031,203 B2 ist eine DRAM Speicherzelle bekannt, die einen einzelnen Transistor benutzt um die Datenspeicherfunktion und die Switching-Funktion einer konventionellen Zelle auszuführen. Aus US 7,177,175 B2 sind eine Speicherzelle, eine Speicherarchitektur und ein Verfahren zum Schreiben von Daten in die Speicherzellen bekannt. Aus US 7,085,153 B2 ist eine Speichervorrichtung mit einer Speicherzelle bekannt, die zwei Transistoren umfasst, die komplementäre Daten speichern. Dabei umfasst die Speicherzelle einen ersten Transistor, der in Bezug auf einen zweiten Transistor einen komplementären Zustand annimmt.
  • 1a zeigt einen Abschnitt eines herkömmlichen Layouts einer Matrix eines dynamischen Direktzugriffsspeichers (DRAM), wie zum Beispiel eines Floating-Body-Zellen-DRAM. Veranschaulicht sind aktive Streifen 102 (102A bis 102C), Bitleitungsleiterstreifen 104 (104A bis 104c), Wortleitungsleiterstreifen 106 (106 bis 106F), leitfähige Quellenleitungen 108 (108A bis 108C), Leiterbahnen 110 und Durchkontakte 111, um Transistorzellen aufzunehmen. Die aktiven Bereiche 102 umfassen die Kanalleitungsanschlüsse (Quellen, Abzüge), zusammen mit den Körpern, die mindestens einen Abschnitt zwischen den Leitungsanschlüssen aufweisen, um die Kanäle zu bilden, wenn sie zweckmäßig vorgespannt sind. (Ein Abschnitt des Körpers zwischen der Quelle und dem Abzug bildet einen Kanal zum Leiten von Ladungsträgern zwischen der Quelle und dem Abzug, wenn das Gatter genügend vorgespannt ist. Wenn das Gatter auf diese Weise vorgespannt ist und ein ausreichender Spannungsabfall entlang des Kanals vorhanden ist, so wird je nach der Richtung der Spannung eine '1 oder eine '0 dort hinein geschrieben. Es versteht sich, dass aufgrund der Tatsache, dass FETs in der Regel symmetrische Bauelemente sind, jeder der Kanalleitungsanschlüsse die Quelle oder der Abzug sein kann, je nachdem, wie sie vorgespannt sind.) Für jeden Transistor ist ein erster Kanalleitungsanschluss (zum Beispiel ein Abzug) an eine Bitleitung 104 mittels eines Durchkontakts 111 und eines Leiters 110 gekoppelt; ein zweiter Kanalleitungsanschluss (zum Beispiel eine Quelle) ist an eine Quellenleitung 108 gekoppelt; und das Gatter ist an einen Wortleitungsleiterstreifen 106 gekoppelt. Bei diesem Layout teilen sich vertikal benachbarte Transistoren gemeinsame Quellenleitungen, und vertikal ausgerichtete Zellen teilen sich eine gemeinsame Bitleitung 104. Des Weiteren sind in dieser Darstellung die Quellenleitungen an eine feste Versorgungsreferenz (zum Beispiel Masse) gekoppelt, während die Bitleitungen und Wortleitungen adressierbar sind.
  • Wenden wir uns 1B in dieser Darstellung zu. Die FB-Zellen arbeiten mit einer relativ hohen Bitleitungs(BL)-Vorspannung, um eine Zelle mittels Stoßionisation zu aktivieren (zum Beispiel ein Datenelement '1 hineinzuschreiben) oder zu löschen (ein Datenelement '0 hineinzuschreiben). (Es ist zu beachten, dass die Begriffe „löschen” und „aktivieren” hier willkürlich mit '0 bzw. '1 verknüpft sind und genauso gut auch umgekehrt zugewiesen sein können.) Genauer gesagt, legt man, wenn eine ausgewählte Zelle gelöscht wird, einen Spannungsabfall von –2,0 V zwischen der Bit- und der Quellenleitung an. Wenn umgekehrt eine Zelle aktiviert werden soll, so legt man einen Spannungsabfall von 2,0 V an die Bit- und die Quellenleitung an.
  • 1B zeigt angewendete Spannungspegel für die Kanalleitungs- und Gatteranschlüsse, zusammen mit dem Körper, von vier benachbarten Transistoren (T1 bis T4) von 1A. (Es ist zu beachten, dass der Körper nicht direkt an eine Vorspannung gekoppelt ist, sondern statt dessen einem entsprechenden Feld von dem Isolator, zum Beispiel unter sich, ausgesetzt ist, der vorgespannt ist und wie ein Kondensator wirkt.) Während der Programmierung werden ausgewählte zu programmierende Zellen (durch die Wortleitung ausgewählt, T2 und T4 in dieser Figur) durch die Bitleitung programmiert, die entweder einen positiven oder einen negativen Spannungsabfall von 2,0 V an der Bit- und der Quellenleitung veranlasst, je nachdem, ob eine '1 oder eine '0 in die Zelle hinein zu programmieren ist.
  • Ein Problem bei dieser Konfiguration ist, dass die Kanäle von Zellen wie zum Beispiel T1 und T3, die vertikal auf eine ausgewählte Zelle ausgerichtet sind und sich neben einer ausgewählten Zelle befinden, ebenfalls Schreibspannungen von –2,0 oder 2,0 V ausgesetzt sind. Aufgrund der Effekte eines gatterinduzierten Abzugsverlusts (Gate Induced Drain Leakage – GIDL) kann dies dazu führen, dass ihre Datenwerte kippen oder auf sonstige Weise verloren gehen, auch wenn ihre Gatter nicht ausgewählt sind.
  • Kurze Beschreibung der Zeichnungen
  • Ausführungsformen der Erfindung sind beispielhaft, und nicht einschränkend, in den Figuren der begleitenden Zeichnungen veranschaulicht, in denen gleiche Bezugszahlen ähnliche Elemente bezeichnen.
  • 1A ist ein Schaubild eines Abschnitts einer herkömmlichen Floating-Body-Speichermatrix.
  • 1B zeigt Spannungspegel für benachbarte Transistoren während einer Programmierungsphase für die Speichermatrix von 1A.
  • 2A ist ein Abschnitt einer Floating-Body-Speichermatrix gemäß einigen Ausführungsformen.
  • 2B zeigt Spannungspegel für benachbarte Transistoren während einer Löschphase für die Speichermatrix von 2A.
  • 2C zeigt Spannungspegel für benachbarte Transistoren während einer Programmierungsphase für die Speichermatrix von 2A und 2B.
  • 3 ist ein Abschnitt einer Floating-Body-Speichermatrix gemäß einigen anderen Ausführungsformen.
  • 4 ist ein Blockschaubild eines Computersystems mit Floating-Body-Speicher gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Gemäß einigen Ausführungsformen werden hier Layouts (zum Beispiel Layouts für DRAM-Zellen-Matrizes) vorgestellt, die das Programmieren einer ausgewählten Zelle mittels eines ausreichenden Kanalspannungsabfalls ermöglichen (zum Beispiel von über 1,5 V mit typischen Transistorparametern, wie sie heute verwendet werden). Gleichzeitig werden benachbarte Transistorzellen keinen übermäßig nachteiligen Kanalspannungsabfällen ausgesetzt, die zum Beispiel groß genug sind, um Daten zu schädigen, oder die unvertretbar hohe Auffrischungsraten erfordern.
  • 2A zeigt einen Abschnitt eines Layouts für eine FB-Zellen-Matrix gemäß einigen Ausführungsformen. Dieses Layout ähnelt dem von 1A, mit Ausnahme einiger Unterschiede. Erstens kommt hier ein zusätzlicher Bitleitungsleiter 204 für jeden aktiven Streifen 102 zum Einsatz, wodurch es möglich wird, dass Transistoren mit einer gemeinsamen Quellenleitung und benachbarten Wortleitungen (zum Beispiel Transistoren T1, T2 mit einer gemeinsamen Quellenleitung 208A und benachbarten Wortleitungen 206A, 206B) verschiedene Bitleitungen 204 haben (zum Beispiel 204A, 204B für Transistoren T1 und T2). Dadurch ist es möglich, dass benachbarte Transistoren mit einer gemeinsamen Quellenleitung mit unterschiedlichen Kanalspannungsabfällen vorgespannt werden können.
  • (Es ist zu beachten, dass in anderen Ausführungsformen zum Beispiel das gleiche Ergebnis durch Verwenden separater Quellenleitungen mit einer gemeinsamen Bitleitung für benachbarte Transistorpaare erhalten werden könnte, wie in 3 veranschaulicht ist. Das heißt, um eine zweckmäßige Stoßionisation zu erreichen, können zusätzliche Quellen- und/oder Bitleitungen verwendet werden, um mittels eines ausreichenden Kanalspannungsabfalls in eine oder mehrere ausgewählte Zellen zu schreiben, ohne den gleichen Abfall an nicht-ausgewählte Zellen anlegen zu müssen. Des Weiteren ist auch die Spannungsrichtung in der Regel nicht-einschränkend. Zwar wird ein ausreichender Kanalspannungsabfall zur Stoßionisation benötigt, aber es spielt im Allgemeinen keine Rolle, welcher Kanalanschluss höher ist. Natürlich kann dies zum Beispiel danach entschieden werden, ob der FET ein P- oder ein N-Kanal-FET ist, oder nach der Schwellenspannung des FET.) Bei der gezeigten Ausführungsform können Wortleitungspaare (zum Beispiel 206A, 206B), die sich eine gemeinsame Quellenleitung teilen, unter Verwendung eines Leiters 213 miteinander gekoppelt werden. Zum Beispiel sind in der gezeigten Ausführungsform Wortleitungsleiter 206A, 206B über einen Leiter 213A miteinander gekoppelt. Damit könnte zum Beispiel eine Schreib/Lösch-Operation effizienter implementiert werden, wo zum Beispiel '0-en in jede Zelle in der Matrix geschrieben werden (was unten mit Bezug auf 2B besprochen wird). Des Weiteren sind bei dieser Ausführungsform die Quellenleitungen nicht an eine feste Referenz gekoppelt, sondern sind vielmehr separat adressierbar. Auf diese Weise lassen sich ausreichende Stoßionisationsspannungen für eine ausgewählte Zelle erreichen, ohne den gleichen Kanalspannungsabfall an andere Zellen an derselben Bitleitung anlegen zu müssen.
  • Gemäß einigen Ausführungsformen werden Daten entsprechend einem 2-Zyklus-Schreibprozess programmiert. Während des ersten Zyklus' werden alle Zellen in einer Wortleitung gelöscht (d. h. mit einer '0 programmiert). Als nächstes werden während des zweiten Zyklus' Zellen, die eine '1 speichern sollen, aktiviert, d. h. mit einer '1 programmiert. Dadurch könnte ein stabileres Schreiben und Speichern von Daten erreicht werden. Die miteinander gekoppelten benachbarten Wortleitungen von 2A können gemäß diesem Prozess effizientere Löschoperationen ermöglichen, so dass zweimal so viele Zeilen je Löschzyklus gelöscht werden können.
  • 2B zeigt Spannungspegel für eine störungsarme Programmlöschoperation. T3 und T4, deren Wortleitungen ausgewählt sind, sollen gelöscht werden. Eine Spannung von 1 V wird an alle Bitleitungen angelegt, während eine Spannung von 1 V an ausgewählte Wortleitungen angelegt wird und eine Spannung von –1,0 V an ausgewählte Quellenleitungen angelegt wird. Für die nicht-ausgewählten Zellen (T1, T2) wird eine Spannung von –1 V an die Wortleitungen angelegt, und eine Spannung von 0,7 V wird an die Quellenleitungen angelegt. Auf diese Weise entsteht ein Spannungsabfall von –2,0 V zwischen den Quellen- und Bitleitungen für ausgewählte Zellen, um sie zu löschen, aber es entsteht ein Spannungsabfall von nur –0,3 V zwischen den Quellen- und Abzugsleitungen nicht-ausgewählter Zellen, was die Bezeichnung „störungsarm” verdient. Bei dieser Verfahrensweise erhält eine zu löschende Zelle immer noch einen hohen Kanalspannungsabfall (–2 V, wie im Beispiel von 1A), um eine Stoßionisation zu implementieren. Jedoch werden die übrigen Spannungen so verteilt, dass die Schlimmstfall-Störbedingungen vermindert werden können. (Es ist zu beachten, dass bei diesem Beispiel die negative Löschspannung von den Quellen- zu den Bitleitungen und nicht von den Bit- zu den Quellenleitungen abfällt, wie im Fall von 1B.)
  • 2C zeigt Spannungspegel für einen Schreibaktivierungszyklus (Schreiben von '1) einer 2-Zyklus-Lösch-Aktivierungs-Programmoperation. In diesem Beispiel werden T4 und T3 zum Schreiben ausgewählt, wobei an ihren Wortleitungen 1 V und an ihren Quellenleitungen 2 V anliegen. T1 und T2, an deren Wortleitungen –1 V und an deren Quellenleitungen 0,7 V anliegen, werden nicht ausgewählt. In diesem Beispiel nehmen wir an, dass eine '1 in T4 programmiert werden sollte und eine '0 in T3 programmiert werden sollte. Dementsprechend beträgt die Spannung an der Bitleitung für T1, T4 0 V, während die Spannung an der Bitleitung für T2 und T3 1 V beträgt. Dadurch wird ein positiver Spannungsabfall von 2 V von der Quellen- zur Bitleitung von T4 angelegt, wodurch eine '1 in sie geschrieben wird. Andererseits findet bei einem Spannungsabfall von nur 1 V, der von der Quellen- zur Bitleitung von T3 anliegt, keine Veränderung statt; d. h. der Spannungsabfall von 1 V von QL zu BL reicht nicht aus, um die '0 aus dem Spannungsabfall von –2 V, der während des Löschzyklus' angelegt wurde, zu überschreiben.
  • In 4 ist ein Beispiel eines Computersystems gezeigt. Das gezeigte System umfasst allgemein einen Prozessor 402, der an eine Stromversorgung 404 gekoppelt ist, eine Drahtlosschnittstelle 408 und einen Speicher 406. Es ist an die Stromversorgung 404 gekoppelt, um während des Betriebes von ihr Strom zu beziehen. Die Drahtlosschnittstelle 408 ist an eine Antenne 409 gekoppelt, um den Prozessor kommunikativ über den Drahtlosschnittstellenchip 408 mit einem (nicht gezeigten) Funknetz zu verbinden. Der Mikroprozessor 402 umfasst eine oder mehrere eingebettete FB-Zellen-Matrizes, um zum Beispiel einen Cache-Speicher in dem Prozessor zu implementieren.
  • Es ist zu beachten, dass das gezeigte System in unterschiedlichen Formen implementiert werden könnte. Das heißt, es könnte in einem Einzelchipmodul, einer Platine oder einem Chassis mit mehreren Platinen implementiert werden. Gleichermaßen könnte es einen oder mehrere vollständige Computers bilden, oder alternativ könnte es eine Komponente bilden, die innerhalb eines Computersystems von Nutzen ist.
  • Die Erfindung ist nicht auf die beschriebenen Ausführungsformen beschränkt, sondern kann mit Modifikationen und Änderungen innerhalb des Geistes und des Geltungsbereichs der angehängten Ansprüche praktiziert werden. Zum Beispiel erstrecken sich Ausführungsformen der Erfindung auf Mehrgatterzellen sowie auf Einzelgatterzellen. Zum Beispiel könnten die Layouts der 2 und 3 mit Zweigatterzellen, beispielsweise mit Front- und Rückseitengattern zum Steuern von Ladungsspeicherparametern eines Körpers, verwendet werden, wobei das Frontgatter an eine Wortleitung gekoppelt ist. Oder obgleich die Stoßionisation zum Veranschaulichen einer Programmierungstechnik verwendet wurde, könnten in einem anderen Beispiel auch andere Programmierungstechniken, wie zum Beispiel GIDL-Programmierung, verwendet werden und liegen innerhalb des Geltungsbereichs der Erfindung. Des Weiteren versteht es sich, dass die vorliegende Erfindung für alle Arten von integrierten Halbleiterchips (”IC”) verwendet werden kann. Zu nicht-einschränkenden Beispielen solcher ICs gehören Prozessoren, Steuerungseinheiten, Chipsatzkomponenten, programmierbare Logik-Arrays (PLA), Speicherchips, Netzwerkchips und dergleichen.

Claims (22)

  1. Chip, der Folgendes umfasst: eine Matrix aus Floating-Body-Zellen, wobei jede Zelle einen Transistor umfasst und dazu ausgebildet ist jeweils einen Kanal des Transistors und ein Gatter zum Steuern des Leitens in dem Kanal steuern, wobei die Matrix leitfähige Signalleitungen umfasst, um steuerbar eine Stoßionisationsspannung an den Kanal einer ausgewählten Zelle anzulegen, ohne die Stoßionisationsspannung an nicht-ausgewählte Zellen anzulegen.
  2. Chip nach Anspruch 1, wobei die leitfähigen Signalleitungen Bitleitungen umfassen, die an Quellen der Zellen gekoppelt sind, und Quellenleitungen umfassen, die an Abzüge in den Zellen gekoppelt sind, wobei die Bit- und Quellenleitungen separat wählbar an zwei oder mehr unterschiedliche Spannungspegel angekoppelt werden können.
  3. Chip nach Anspruch 2, wobei benachbarte Zellenpaare sich eine gemeinsame Quellenleitung teilen, aber unterschiedliche Bitleitungen haben.
  4. Chip nach Anspruch 3, wobei die benachbarten Zellenpaare sich eine gemeinsame Wortleitung teilen, die an ihre Gatter gekoppelt ist.
  5. Chip nach Anspruch 2, wobei benachbarte Zellenpaare sich eine gemeinsame Bitleitung teilen, aber unterschiedliche Quellenleitungen haben.
  6. Chip nach Anspruch 5, wobei die benachbarten Zellenpaare sich eine gemeinsame Wortleitung teilen, die an ihre Gatter gekoppelt ist.
  7. Chip nach Anspruch 1, wobei die Stoßionisationsspannung größer als 1,5 V ist.
  8. Chip nach Anspruch 1, wobei jede Zelle zwei oder mehr Gatter hat.
  9. Chip nach Anspruch 1, wobei die Zellen in Zeilen und Spalten angeordnet sind, wobei sich Zellen in einer gemeinsamen Spalte eine gemeinsame Quellen- und Wortleitung teilen, aber benachbarte Zellen in der gemeinsamen Spalte verschiedene Bitleitungen haben.
  10. Speicher, der Folgendes umfasst: mehrere Floating-Body-Zellen wobei jede Zelle einen Transitor umfasst, wobei die Floating-Body-Zellen in Zeilen und Spalten angeordnet sind und der Transistor jeweils ein Gatter und einen Kanal aufweist; einen Satz erster Leiter, die an Kanäle von Zellen in Paaren benachbarter Zeilen gekoppelt sind; und einen Satz zweiter Leiter, die jeweils an Kanäle von abwechselnden Zellen in einer gemeinsamen Spalte gekoppelt sind, wobei eine Spannung, die ausreicht, um einen Wert zu schreiben, an einen ausgewählten Kanal angelegt werden kann, ohne diese Spannung an nicht-ausgewählte Kanäle anzulegen.
  11. Speicher nach Anspruch 10, wobei der Satz erster Leiter an Zellenquellen gekoppelt ist und der Satz zweiter Leiter an Zellenabzüge gekoppelt ist.
  12. Speicher nach Anspruch 10, wobei der Satz erster Leiter an Zellenabzüge gekoppelt ist und der Satz zweiter Leiter an Zellenquellen gekoppelt ist.
  13. Speicher nach Anspruch 10, wobei jede Zelle zwei oder mehr Gatter hat.
  14. Speicher nach Anspruch 10, der einen Satz dritter Leiter umfasst, die jeweils an Gatter von Zellen in einer gemeinsamen Zeile gekoppelt.
  15. Speicher nach Anspruch 10, wobei die Spannung, die ausreicht, um einen Wert zu schreiben, höher als 1,5 V ist.
  16. System, das Folgendes umfasst: (a) einen Mikroprozessor, der eine Matrix aus Floating-Body-Zellen umfasst, wobei jede Floating-Body-Zelle einen Transitor umfasst und die Floating-Body-Zellen jeweils einen Kanal und ein Gatter zum Steuern des Leitens in dem Kanal des Transistors aufweisen, wobei die Matrix leitfähige Signalleitungen umfasst, um steuerbar eine Stoßionisationsspannung an den Kanal einer ausgewählten Zelle anzulegen, ohne die Stoßionisationsspannung an nicht-ausgewählte Zellen anzulegen; (b) eine Antenne; und (c) eine Drahtlosschnittstelle, die an den Mikroprozessor und die Antenne gekoppelt ist, um den Mikroprozessor kommunikativ mit einem Funknetz zu verbinden.
  17. System nach Anspruch 16, wobei die leitfähigen Signalleitungen Bitleitungen umfassen, die an Abzüge der Zellen gekoppelt sind, und Quellenleitungen umfassen, die an Quellen in den Zellen gekoppelt sind, wobei die Bit- und Quellenleitungen separat wählbar mit zwei oder mehr unterschiedlichen Spannungspegeln verbunden werden können.
  18. System nach Anspruch 17, wobei benachbarte Zellenpaare sich eine gemeinsame Quellenleitung teilen, aber verschiedene Bitleitungen haben.
  19. System nach Anspruch 18, wobei die benachbarten Zellenpaare sich eine gemeinsame Wortleitung teilen, die an ihre Gatter gekoppelt ist.
  20. System nach Anspruch 17, wobei benachbarte Zellenpaare sich eine gemeinsame Bitleitung teilen, aber verschiedene Quellenleitungen haben.
  21. Verfahren, das Folgendes umfasst: Schreiben von Daten in eine Reihe aus Floating-Body-Zellen wobei jede Floating-Body-Zelle einen Transistor umfasst, wobei der Vorgang des Schreibens umfasst, zuerst eine '0 in alle Zellen in der Reihe zu schreiben und dann eine '1 in ausgewählte Zellen innerhalb der Reihe zu schreiben.
  22. Verfahren nach Anspruch 21, wobei eine negative Stoßionisationsspannung von Quellen- zu Bitleitungen der Reihe aus Zellen angelegt wird, wenn die '0 in die Zellen geschrieben wird, und eine positive Stoßionisationsspannung von Quellen- zu Bitleitungen der Reihe aus Zellen angelegt wird, wenn eine '1 in die Zellen geschrieben wird.
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