DE112006003664T5 - Herstellung eines QFN-Gehäuses für eine integrierte Schaltung - Google Patents

Herstellung eines QFN-Gehäuses für eine integrierte Schaltung Download PDF

Info

Publication number
DE112006003664T5
DE112006003664T5 DE112006003664T DE112006003664T DE112006003664T5 DE 112006003664 T5 DE112006003664 T5 DE 112006003664T5 DE 112006003664 T DE112006003664 T DE 112006003664T DE 112006003664 T DE112006003664 T DE 112006003664T DE 112006003664 T5 DE112006003664 T5 DE 112006003664T5
Authority
DE
Germany
Prior art keywords
integrated circuit
conductor pads
lead frame
qfn
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112006003664T
Other languages
English (en)
Other versions
DE112006003664B4 (de
Inventor
Chee Chian Lim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE112006003664T5 publication Critical patent/DE112006003664T5/de
Application granted granted Critical
Publication of DE112006003664B4 publication Critical patent/DE112006003664B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

Verfahren zur Unterbringung einer QFN-integrierten Schaltung, wobei das Verfahren aufweist:
(i) Anordnen der QFN-integrierten Schaltung auf einem Chip-Pad eines geprägten Leiterrahmens, der ein oder mehrere Leiteranschlussflächen aufweist;
(ii) Formen von Drahtbonden zwischen elektrischen Kontakten der integrierten Schaltung und den Leiteranschlussflächen des Leiterrahmens;
(iii) Einkapseln der integrierten Schaltung in einer Harzmasse, wobei ein Abschnitt der Leiteranschlussflächen freiliegend bleibt; und
(iv) Formen einer oder mehrerer der Leiteranschlussflächen, um sie in viele jeweilige Leiter aufzuteilen.

Description

  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines QFN-Gehäuses (quad-flat non-leaded) für eine integrierte Schaltung und auf durch das Verfahren hergestellte Gehäuse.
  • Hintergrund der Erfindung
  • Eine QFN-integrierte Schaltung ist eine Halbleitervorrichtung, die eine allgemein rechteckige (üblicherweise quadratische) Oberfläche mit elektrischen Kontakten entlang ihrer Ränder aufweist. Existierende Techniken zur Unterbringung einer QFN-integrierten Schaltung in einem festen Bauteil, um ein Gehäuse zu erzeugen, verwenden einen Leiterrahmen, der durch Ätzen hergestellt wird. Die Unterbringungstechnik wird nachfolgend unter Bezug auf 1 veranschaulicht, die eine Anzahl von Ansichten parallel zur Hauptebene des QFN-Chips zeigt, der montiert wird.
  • Wie in 1(a) gezeigt, wird in einem ersten Schritt ein Leiterrahmen mit einem Chip-Pad 1 und Anschlüssen 3, 5 auf einem Band 7 positioniert. Es ist klar, dass 1(a) nur einen Abschnitt des Leiterrahmens und des Bands 7 zeigt: Sowohl das Band 7 als auch der Leiterrahmen erstrecken sich tatsächlich seitlich in unbegrenzter Länge zu beiden Seiten der schematischen Zeichnung. Dann wird ein Chip-Ronden durchgeführt, um einen QFN-Chip 9 auf dem Chip-Pad 1 anzuordnen, wie in 1(b) gezeigt.
  • Dann, wie in 1(c) gezeigt, wird ein Vorgang des Drahtbondens durchgeführt, um Drahtbondverbindungen 11 zwischen Kontakten auf der Oberfläche des Chips 9 und den Anschlüssen 3, 5 zu bilden. Dann, wie in 1(d) gezeigt, wird ein Formgebungs- bzw. Gießverfahren durchgeführt, in dem Harzmas se 8 geformt wird, die den Chip 9 und die Anschlüsse 3, 5 einkapselt. Wieder erstreckt sich die Harzmasse 8 seitlich zu beiden Seiten der Figur. Die Harzmasse 8 wird dann ausgehärtet. Dann, wie in 1(e) gezeigt, wird das Band 7 entfernt, was zur Struktur der 1(f) führt. In diesem Stadium werden Leiterbandreste durch Reinigen entfernt, und es wird eine Ag-Beschichtung durchgeführt.
  • Dann wird, wie in 1(g) gezeigt, eine Bandlaminierung durchgeführt, die zu einer Folie 6 auf der Seite der Harzmasse 8 gegenüber dem Leiterrahmen führt. Dann, wie in 1(h) gezeigt, wird eine Element-Vereinzelung durchgeführt (dies ist schematisch gezeigt, indem Schlitze 10 in der Harzmasse 8 gebildet werden), um einzelne Gehäuse-Elemente 14 zu bilden.
  • Wie in 1(i) gezeigt, wird jedes vereinzelte Element 14 unter Verwendung von Kontaktstiften 13 getestet (die Folie 6 ist aus Gründen der Vereinfachung in der Figur weggelassen). Dann wird es, wie in 1(j) gezeigt, unter Verwendung eines Hebers 15 und einer Nadel 16 von der Folie 6 abgenommen und an einer gewünschten Stelle zur späteren Verwendung angeordnet, wie in 1(k) gezeigt ist. Typischerweise ist dies auf einem aufgerollten Band, das elastische Schichten 18 aufweist.
  • Es ist anzumerken, dass das obige Verfahren einen geätzten Leiterrahmen verwendet. Der Grund dafür ist, dass geprägte Leiterrahmen nicht zur Herstellung von Leiterrahmen mit einem sehr kleinen Leiterachsabstand (z. B. unter 0,8 mm) verwendet werden können, da das Stanzwerkzeug des Leiterrahmens leicht zerbrochen würde. Die Verwendung der geätzten Leiterrahmen führt aber zu mehreren Nachteilen.
  • Zunächst steigen die Herstellungskosten der geätzten Leiterrahmen, je kleiner der Leiterachsabstand wird. Praktisch gesehen ist es sehr schwierig, einen geätzten Leiterrahmen mit einem Abstand von weniger als 0,5 mm herzustellen, und zweifellos sehr teuer.
  • Da geätzte Leiterrahmen üblicherweise in einer spezialisierten Fertigungsstätte vorkonstruiert und geätzt werden, ist zweitens jede Veränderung der Konstruktion logistisch schwierig und führt zu einer Starrheit des Verfahrens.
  • Drittens führt das Vorhandensein des Bands 7 zu einem "Leiter-Prellen", das Schwierigkeiten beim Drahtbonden verursacht, wie Spannungen am Drahtansatz (stress necks) und Anriss-Stiche (crack stitches) eines Drahtbonds, und daher Zuverlässigkeitsbedenken beim Randbunden verursacht.
  • Viertens führt das Umwickeln der einzelnen winzigen Leiter 3, 5 zu einem Ausbluten des Formharzes und dem Entstehen von Formgraten. Dies kann zu einem Versagen der PCT-Lötbarkeit führen.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung hat zum Ziel, neue und nützliche Techniken für das Unterbringen einer QFN-integrierten Schaltung in einem Gehäuse anzugeben und neue und nützliche Gehäuse zu liefern.
  • Allgemein gesagt, schlägt die vorliegende Erfindung vor, dass ein QFN-Gehäuse auf einen geprägten Leiterrahmen montiert wird, der viele Leiteranschlussflächen hat, dass Drahtbonden durchgeführt wird, gefolgt von einer Harzeinkapselung, wobei zumindest ein Teil der Leiteranschlussflächen freiliegend bleibt, und dass danach ein Sägevorgang am Leiterrahmen durchgeführt wird, um mindestens eine der Leiteranschlussflächen in viele Leiter aufzuteilen.
  • Es ist anzumerken, dass der Abstand der endgültigen Leiter nicht durch den Abstand der Leiteranschlussflächen des Lei terrahmens begrenzt wird. Das heißt, dass der Leiterrahmen ein relativ billiger geprägter Leiterrahmen sein kann, bei dem der Abstand der Leiteranschlussflächen größer ist als der gewünschte Abstand der Leiter des fertig gestellten Gehäuse.
  • Außerdem kann ein einziger Typ von geprägtem Leiterrahmen verwendet werden, um Gehäuse herzustellen, die eine Reihe von Leiterabständen haben, indem die Durchführung des Aufteilungsverfahrens variiert wird. Der Konstrukteur des Gehäuses der integrierten Schaltung kann den Abstand wählen, der für die Anwendung am besten geeignet ist, ohne durch die ursprüngliche Konfiguration der Leiterlinien eingeschränkt zu sein.
  • Von einem anderen Gesichtspunkt gesehen, muss die Endkonfiguration der Leiter, da sie durch den Formgebungsvorgang bestimmt wird, nicht in dem Moment bestimmt werden, in dem der Leiterrahmen hergestellt wird. Dieses Mittel gibt dem Konstrukteur des Gehäuses der integrierten Schaltung eine viel größere Flexibilität.
  • Da der Vorgang des Drahtbondens vor der Formgebung der Leiteranschlussflächen durchgeführt wird und in diesem Stadium die Leiteranschlussflächen relativ breit sein können (d. h. bevor sie aufgeteilt wurden), kann das Drahtbonden ziemlich unkompliziert durchgeführt werden, wobei typischerweise ein niedriger Pegel an Leiter-Prellen erzeugt wird.
  • Außerdem enthält das Verfahren typischerweise einen Bandaufbringungsschritt, der vor der Formung der Leiteranschlussflächen durchgeführt wird, zu einem Zeitpunkt, wenn die Leiteranschlussflächen breiter sind als die Leiter des fertig gestellten Gehäuse. Die größere Größe der Leiteranschlussflächen führt zu reduziertem Auslaufen von geschmolzener Harzmasse und zu weniger Graten. Dadurch wird der Schmelzprozess robuster gemacht.
  • Der Sägevorgang kann optional die Umgestaltung des Leiterrahmens enthalten, um Wärmesenkerippen für eine bessere Wärmeableitung zu erzeugen.
  • Das vorgeschlagene Verfahren ist sowohl zur Erzeugung von Gehäusen, die nur eine einzige integrierte Schaltung enthalten (d. h. die QFN-integrierte Schaltung), als auch für eine Unterbringung geeignet, die viele Chips enthält, MCM genannt (Multi-Chip-Module).
  • In weiteren Aspekten liefert die Erfindung ein durch das Verfahren erzeugtes Gehäuse und den beim Verfahren verwendeten Leiterrahmen. Der Leiterrahmen enthält typischerweise einen Chip-Pad-Bereich und mindestens eine Leiteranschlussfläche, die sich auf einer jeweiligen Seite des Chip-Pad-Bereichs befindet. Die Leiteranschlussfläche ist vorzugsweise im Wesentlichen in der Richtung parallel zur Seite des Chip-Pad-Bereichs so lang wie die Seite einer typischen QFN-integrierten Schaltung. Zum Beispiel kann die Leiteranschlussfläche mindestens 2 mm lang in dieser Richtung oder mindestens 4 mm lang in dieser Richtung sein. Sie ist typischerweise mindestens so lang und noch typischerweise mindestens doppelt so lang wie ihre Verlängerung in der Richtung, in der sie einen Abstand zum Chip-Pad hat.
  • Kurze Beschreibung der Zeichnungen
  • Nicht einschränkende Ausführungsformen der Erfindung werden nun nur als Beispiel unter Bezugnahme auf die folgenden Figuren beschrieben. Es zeigen:
  • 1, die aus den 1(a) bis 1(k) besteht, ein übliches Unterbringungsverfahren;
  • 2, die aus den 2(a) bis 2(k) besteht, die Schritte einer ersten Ausführungsform der Erfindung;
  • 3, die aus den 3(a) bis 3(d) besteht, einen Verfahrensschritt der 2;
  • 4, die aus den 4(a) bis 4(k) besteht, die Schritte einer zweiten Ausführungsform der Erfindung;
  • 5, die aus den 5(a) bis 5(c) besteht, einen Verfahrensschritt der 4; und
  • 6, die aus den 6(a) bis 6(c) besteht, einen Schritt einer dritten Ausführungsform der Erfindung, die eine Variante der Ausführungsform der 4 ist.
  • Ausführliche Beschreibung der Ausführungsformen
  • In einer ersten Ausführungsform der Erfindung ähnelt das allgemeine Verfahren der Unterbringung dem üblichen Verfahren, das oben unter Bezug auf 1 beschrieben wurde.
  • Das heißt, es gibt einen Anfangsschritt, in dem ein Leiterrahmen mit einem Chip-Pad 21 und Leiteranschlussflächen 23, 25 auf einem Band 27 positioniert wird, wie in 2(a) gezeigt. Im Gegensatz zum Verfahren der 1 ist aber der Leiterrahmen in der ersten Ausführungsform ein geprägter Leiterrahmen, der durch ein Verfahren erzeugt wird, bei dem ein Blech eines leitenden Materials gepresst wird, um Abschnitte des Blechs zu entfernen. Dies verringert die Kosten des Verfahrens beträchtlich, da geprägte Leiterrahmen relativ billig sind. Die Konstruktion der Leiteranschlussflächen 23, 25 wird nachfolgend erörtert, aber sie erstrecken sich typischerweise allgemein durchgehend in 2(a) in Richtung in die Seite hinein über einen größeren Abstand als die Breite eines typischen QFN-Chips der nachfolgend verwendeten Art.
  • Dann wird ein Chip-Ronden durchgeführt, um einen QFN-Chip 29 auf dem Chip-Pad 21 anzuordnen, wie in 2(b) gezeigt ist. Danach, wie in 2(c) gezeigt, wird ein Drahtbonden durch geführt, um Drahtbonds 31 zwischen Kontakten auf der oberen Oberfläche des Chips 29 und den Leiteranschlussflächen 23, 25 zu formen. Dann, wie in 2(d) gezeigt, wird ein Formgebungsverfahren durchgeführt, bei dem eine Harzmasse 28 geformt wird, die den Chip 29 und die Drahtbonds 31 einkapselt. Die Harzmasse 28 wird dann gehärtet. Dann, wie in 2(e) gezeigt, wird das Band 27 entfernt, was zur Struktur der 2(f) führt. In diesem Stadium werden Leiterbandreste durch Reinigung entfernt, und es wird eine Ag-Beschichtung durchgeführt. Es ist anzumerken, dass die Leiteranschlussflächen 23, 25 auf der Unterseite der Harzmasse 28 freiliegend sind. Dann, wie in 2(g) gezeigt, wird eine Band-Laminierung durchgeführt, um eine Folie 26 zu bilden.
  • In diesem Stadium wird ein Schritt durchgeführt, der nicht Teil des üblichen Arbeitsvorgangs der 1 ist: Eine oder mehrere Stellen an der freiliegenden Fläche des Leiterrahmens werden durch einen Sägevorgang unter Verwendung eines drehbaren Blatts 22 geformt, das sich in Richtung des Pfeils vorwärts bewegt, wie in 2(h) gezeigt. Dann wird durch Schneiden des Harzkörpers 28 (in der gleichen Weise wie in 1(h)) die Vereinzelung von Elementen durchgeführt, um Gehäuseelemente 34 zu bilden.
  • Danach wird, wie in 2(i) gezeigt, das vereinzelte Element unter Verwendung von Kontaktstiften 33 getestet. Dann wird es, wie in 2(j) gezeigt, unter Verwendung eines Hebers 35 und einer Nadel 36 abgenommen und an einer gewünschten Stelle (zum Beispiel Teil einer Rolle) zur späteren Verwendung angeordnet, wie in 2(k) gezeigt.
  • 3 erläutert ausführlicher den Sägeschritt der 2(h). 3(a) ist eine Querschnittsansicht des Gehäuses vor dem Sägen, während 3(b) schematisch den Querschnitt nachher zeigt. 3(c) ist eine Unteransicht des Gehäuses im Stadium der 3(a) (d. h. mit Blick auf die freiliegende Fläche des Leiterrahmens), während 3(d) die gleiche Ansicht nach dem Sägevorgang ist. Während des Sägevorgangs werden eine Reihe von parallelen Linien in das Chip-Pad 21 und in die Anschlussflächen 23, 25 geschnitten. Die Schnitte im Chip-Pad 21 formen es in Rippen. Die Schnitte in den Leiteranschlussflächen 23, 25 teilen jede der Leiteranschlussflächen 23, 25 in fünf Leiter 41, 43, die elektrisch nicht miteinander verbunden sind. Es ist anzumerken, dass der Abstand (d. h. die Entfernung zwischen) der fünf aus jeder Leiteranschlussfläche erzeugten Leiter geringer ist als der ursprüngliche Abstand der Leiteranschlussflächen 23, 25, so dass der letztere Abstand nicht besonders gering sein muss: Ein Abstand von etwa bis zu 0,5 mm wäre geeignet. Solch ein Leiterrahmen kann zu geringen Kosten hergestellt werden. Aufgrund des Sägevorgangs kann der Abstand der resultierenden Leiter 41, 43 mit jedem gewünschten Wert gewählt werden. Die Leiter 41, 43 sind in 3(d) mit unterschiedlichen Größen gezeigt und enthalten flexible Stifte 41, auf die typischerweise nur ein Drahtbond geformt wird, und eines von größeren Pads 43, auf das mehrere Drähte gebonded werden können. Außerdem formen die durch Sägen der Unterseite des Chip-Pads 21 geformten Schnitte eine Anzahl von Rillen (oder sogar Zwischenräume) und formen so die Unterseite der Chip-Pad 21 in Wärmesenkerippen 44. Es ist anzumerken, dass diese Rillen in der schematischen 3(b) enthalten sind, damit ihre Lokalisierung verstanden wird, aber tatsächlich wären sie genau genommen in einer Ansicht in der Richtung der 3(b) nicht sichtbar, da sie parallel zur Ebene der schematischen Zeichnung – d. h. parallel zu der Richtung sind, in der die Leiteranschlussflächen 23, 25 beabstandet sind.
  • Während es in der ersten Ausführungsform nur eine einzige QFN-integrierte Schaltung im fertig gestellten Gehäuse 34 gibt, gibt es in einer zweiten Ausführungsform, die durch ein in 4 gezeigtes Verfahren erzeugt wird, mehrere integrierte Schaltungen:
    Wie in der ersten Ausführungsform gibt es einen Anfangsschritt, in dem ein Leiterrahmen (der wie in der ersten Ausführungsform durch Prägen erhalten wird) mit einem Chip-Pad 41 und mit Leiteranschlussflächen 43, 45 auf einem Band 47 positioniert wird, wie in 4(a) gezeigt. Dann wird ein Chip-Ronden durchgeführt, um einen QFN-Chip 49 auf dem Chipfad 41 anzuordnen, wie in 4(b) gezeigt. In diesem Stadium werden aber zusätzliche Chips 44 auf Abschnitte der Leiteranschlussflächen 43, 45 aufgebracht. Die Chips 44 bedecken nicht die ganzen Leiteranschlussflächen 43, 45, sondern nur einen Teil von ihnen. Typischerweise sind sie in der Richtung in die Seite hinein kürzer als die Leiteranschlussflächen 43, 45.
  • Danach, wie in 4(c) gezeigt, wird ein Vorgang des Drahtbondens durchgeführt, um Drahtbonde 51 zwischen Kontakten auf der Oberfläche des Chips 49 und entsprechenden Kontakten auf den Chips 44 und/oder Leiteranschlussflächen 43, 45 zu formen. Dann, wie in 4(d) gezeigt, wird ein Formgebungsverfahren durchgeführt, in dem eine Harzmasse 48 geformt wird, die die Chips 44, 49 und die Drahtbonde 51 einkapselt. Die Harzmasse 48 wird dann ausgehärtet. Dann wird, wie in 4(e) gezeigt, das Band 47 entfernt, was zu der Struktur der 4(f) führt. In diesem Stadium werden Leiterbandreste durch Reinigung entfernt, und es wird eine Ag-Beschichtung durchgeführt. Dann wird, wie in 4(g) gezeigt, wird eine Band-Laminierung durchgeführt, um eine Folie 46 zu formen.
  • Dann wird ein Sägeverfahren durchgeführt, wie in 4(h) gezeigt, unter Verwendung der Säge 22 zum Formen der freiliegenden Abschnitte der Leiteranschlussflächen 43, 45 und des Chip-Pads 41. Es wird eine Vereinzelung durchgeführt, indem die Harzmasse 48 in Harzkörper geschnitten wird. Dadurch werden Gehäuse 54 erzeugt. Danach, wie in 4(i) gezeigt, wird jede vereinzelte Einheit 54 unter Verwendung von Kontaktstiften 53 getestet. Dann wird sie, wie in 4(j) gezeigt, unter Verwendung eines Hebers 55 und einer Nadel 56 abgenommen und an einer gewünschten Stelle zur späteren Verwendung angeordnet, wie in 4(k) gezeigt.
  • 5 zeigt ausführlicher den Sägeschritt der 4(h). 5(a) ist eine Querschnittsansicht des Gehäuses nach dem Sägen. 5(b) ist eine Ansicht des Gehäuses von unten nach dem Sägevorgang (vor dem Sägen ist die Unteransicht des Gehäuses wie in 3(c)). 5(c) ist eine Querschnittsansicht des Gehäuses von oben nach dem Sägevorgang. Dieses Gehäuse enthält den QFN-Chip 49 und drei weitere, kleinere Chips 44, aber jede andere Anzahl von Chips ist auch möglich. Wie man in 5(c) sieht, befinden sich drei der Chips 44 jeweils auf großen Pads 60, die durch das Sägen der Leiteranschlussflächen 43, 45 geformt werden, während das vierte große Pad 60 verwendet wird, um mehrere Drahtbonde zum Chip 49 zu bilden.
  • Es wird angemerkt, dass wie in der ersten Ausführungsform der Leiterabstand des Leiterrahmens vor dem Sägen nicht besonders klein sein muss: Ein Abstand von etwa bis zu 0,5 mm wäre geeignet. Ein solcher Leiterrahmen kann zu geringen Kosten hergestellt werden. Aufgrund des Sägevorgangs werden die Leiter geteilt, um neu geformte Leiter mit einem kleinen Abstand von einem beliebigen in dieser Anwendung gewünschten Wert zu erzeugen. Die Unterseite des Chip-Pads 49 wird geformt, um eine Anzahl von Rillen (oder sogar Zwischenräumen) zu enthalten, die Rippen bilden, um als eine Wärmesenke zu wirken, um von der QFN-integrierten Schaltung 49 erzeugte Wärme abzuleiten.
  • Obwohl die Rippen der Ausführungsformen der 2 und 4 vorteilhaft sind, ist die Reichweite der Erfindung nicht auf die Erzeugung von sie enthaltenden Gehäusen beschränkt. Stattdessen kann der Leiterrahmen von der in 6 veranschaulichten Art sein, bei der die Fläche des Chip-Pads 61 entfernt vom QFN-Chip 69 nicht koplanar mit den Flächen der Leiteranschlussflächen 63, 65 ist. In allen anderen Hinsichten ist diese Ausführungsform genau wie die zweite Ausfüh rungsform der Erfindung. 6(a) ist eine Querschnittsansicht des Gehäuses in einem Verfahrensschritt nach dem Sägen. 6(b) ist eine Ansicht des Gehäuses von unten gesehen nach dem Sägevorgang. 6(c) ist eine Querschnittsansicht des Gehäuses von oben nach dem Sägevorgang. In dieser Ausführungsform ist, obwohl die Unterseiten der Leiteranschlussflächen 63, 65 freiliegend sind und daher durch Sägen geformt werden können, die Unterseite des Chip-Pads 61 (d. h. die Fläche entfernt vom Chip 69) mit Harzmasse bedeckt und wird daher nicht geformt, und bildet daher keine Wärmesenke.
  • Obwohl nur drei Ausführungsformen der Erfindung im Einzelnen beschrieben wurden, sind viele Abänderungen im Rahmen der Ansprüche möglich, wie es dem Fachmann klar ist.
  • Zusammenfassung
  • Ein QFN integrierter Schaltkreis ist auf einem Leiterrahmen montiert, der freiliegende Leiteranschlussflächen aufweist, wobei eine Harzmasse den integrierten Schaltkreis verkapselt und die Leiteranschlussflächen freiliegend bleiben. Anschließend teilt eine Sägevorgang die Leiteranschlussflächen in mehrere Anschlussflächen, und der Leiterrahmen und die Harzmasse werden aufgeteilt, um Gehäuse zu bilden. Der Abstand der sich ergebenden Leiter ist nicht durch den Abstand der Leiteranschlussflächen des Leiterrahmens begrenzt, so dass der Leiterrahmen einer der relativ günstigen Leiterrahmen sein kann, in welchen der Abstand der Leiteranschlussflächen größer als der gewünschte Abstand der Leiter des Gesamtgehäuses ist. Der Sägevorgang kann ferner die Neuformgebung der Chip-Pad-Fläche des Leiterrahmens umfassen, um Wärmesenkerippen für eine verbesserten Wärmeabfuhr zu schaffen. Das vorgeschlagene Verfahren ist sowohl für die Herstellung von Gehäusen, die nur einen einzigen integrierten Schaltkreis enthalten, als auch für die Herstellung von Multichip-Modulen geeignet.

Claims (7)

  1. Verfahren zur Unterbringung einer QFN-integrierten Schaltung, wobei das Verfahren aufweist: (i) Anordnen der QFN-integrierten Schaltung auf einem Chip-Pad eines geprägten Leiterrahmens, der ein oder mehrere Leiteranschlussflächen aufweist; (ii) Formen von Drahtbonden zwischen elektrischen Kontakten der integrierten Schaltung und den Leiteranschlussflächen des Leiterrahmens; (iii) Einkapseln der integrierten Schaltung in einer Harzmasse, wobei ein Abschnitt der Leiteranschlussflächen freiliegend bleibt; und (iv) Formen einer oder mehrerer der Leiteranschlussflächen, um sie in viele jeweilige Leiter aufzuteilen.
  2. Verfahren nach Anspruch 1, bei dem der Formungsschritt durch Sägen erfolgt.
  3. Verfahren nach Anspruch 1 oder Anspruch 2, bei dem der Formungsschritt weiter das Formen von mindestens einem Teil einer freiliegenden Fläche des Chip-Pads aufweist, um Wärmeableitungsrippen zu bilden.
  4. Verfahren nach einem der vorhergehenden Ansprüche, bei dem nach dem Formungsschritt ein Vereinzelungsschritt durchgeführt wird, in dem die Harzmasse und Leiterrahmen geteilt werden, um einzelne Gehäuse für integrierte Schaltungen zu formen.
  5. Verfahren nach Anspruch 4, bei dem vor dem Einkapseln für jedes der Gehäuse jeweils mehrere Chips auf dem Leiterrahmen angeordnet werden, wobei die mehreren integrierten Schaltungen in den entsprechenden Gehäusen nach dem Vereinzelungsschritt angeordnet sind.
  6. QFN-Gehäuse für eine integrierte Schaltung, das durch ein Verfahren nach einem der vorhergehenden Ansprüche hergestellt wird.
  7. Leiterrahmen zur Verwendung in einem Verfahren nach einem der Ansprüche 1 bis 5, wobei der Leiterrahmen einen Chipfad-Bereich und eine oder mehrere Leiteranschlussflächen aufweist, die sich entlang einer jeweiligen Seite des Chip-Pad-Bereichs erstrecken.
DE112006003664T 2006-02-01 2006-02-01 Herstellung eines QFN-Gehäuses für eine integrierte Schaltung und damit hergestelltes QFN-Gehäuse und Verwendung eines Leiterrahmens dabei Expired - Fee Related DE112006003664B4 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/SG2006/000017 WO2007089209A1 (en) 2006-02-01 2006-02-01 Fabrication of a qfn integrated circuit package

Publications (2)

Publication Number Publication Date
DE112006003664T5 true DE112006003664T5 (de) 2008-12-18
DE112006003664B4 DE112006003664B4 (de) 2011-09-08

Family

ID=36593689

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112006003664T Expired - Fee Related DE112006003664B4 (de) 2006-02-01 2006-02-01 Herstellung eines QFN-Gehäuses für eine integrierte Schaltung und damit hergestelltes QFN-Gehäuse und Verwendung eines Leiterrahmens dabei

Country Status (3)

Country Link
US (2) US7618845B2 (de)
DE (1) DE112006003664B4 (de)
WO (1) WO2007089209A1 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7410830B1 (en) * 2005-09-26 2008-08-12 Asat Ltd Leadless plastic chip carrier and method of fabricating same
US7572675B2 (en) * 2006-01-24 2009-08-11 Asm Technology Singapore Pte Ltd. Mold flash removal process for electronic devices
CN101118895A (zh) * 2006-08-03 2008-02-06 飞思卡尔半导体公司 具有内置热沉的半导体器件
US8507319B2 (en) * 2007-12-07 2013-08-13 Stats Chippac Ltd. Integrated circuit package system with shield
US8193620B2 (en) * 2010-02-17 2012-06-05 Analog Devices, Inc. Integrated circuit package with enlarged die paddle
US9029999B2 (en) * 2011-11-23 2015-05-12 Freescale Semiconductor, Inc. Semiconductor sensor device with footed lid

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11289023A (ja) * 1998-04-02 1999-10-19 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP3862411B2 (ja) * 1998-05-12 2006-12-27 三菱電機株式会社 半導体装置の製造方法及びその構造
US6448633B1 (en) * 1998-11-20 2002-09-10 Amkor Technology, Inc. Semiconductor package and method of making using leadframe having lead locks to secure leads to encapsulant
TW409327B (en) * 1999-03-31 2000-10-21 Huang Jr Gung Array metal plug package
US6399415B1 (en) * 2000-03-20 2002-06-04 National Semiconductor Corporation Electrical isolation in panels of leadless IC packages
US6348726B1 (en) * 2001-01-18 2002-02-19 National Semiconductor Corporation Multi row leadless leadframe package
TW502408B (en) * 2001-03-09 2002-09-11 Advanced Semiconductor Eng Chip with chamfer
JP4034073B2 (ja) * 2001-05-11 2008-01-16 株式会社ルネサステクノロジ 半導体装置の製造方法
SG120858A1 (en) * 2001-08-06 2006-04-26 Micron Technology Inc Quad flat no-lead (qfn) grid array package, methodof making and memory module and computer system including same
SG111919A1 (en) * 2001-08-29 2005-06-29 Micron Technology Inc Packaged microelectronic devices and methods of forming same
US6940154B2 (en) * 2002-06-24 2005-09-06 Asat Limited Integrated circuit package and method of manufacturing the integrated circuit package
JP3952963B2 (ja) * 2003-02-21 2007-08-01 ヤマハ株式会社 半導体装置及びその製造方法
US7195953B2 (en) * 2003-04-02 2007-03-27 Yamaha Corporation Method of manufacturing a semiconductor package using a lead frame having through holes or hollows therein
JP2005159103A (ja) * 2003-11-27 2005-06-16 Renesas Technology Corp 半導体装置およびその製造方法
US20060170081A1 (en) * 2005-02-03 2006-08-03 Gerber Mark A Method and apparatus for packaging an electronic chip
US7301225B2 (en) * 2006-02-28 2007-11-27 Freescale Semiconductor, Inc. Multi-row lead frame

Also Published As

Publication number Publication date
US20070178628A1 (en) 2007-08-02
WO2007089209A1 (en) 2007-08-09
USRE43818E1 (en) 2012-11-20
DE112006003664B4 (de) 2011-09-08
US7618845B2 (en) 2009-11-17

Similar Documents

Publication Publication Date Title
DE102005006730B4 (de) Halbleiterchippackung und zugehöriges Herstellungsverfahren
DE102020101098B4 (de) Leadframe, gekapseltes Package mit gestanzter Leitung und gesägten Seitenflanken, und entsprechendes Herstellungsverfahren
DE102011053871A1 (de) Multichip-Halbleitergehäuse und deren Zusammenbau
DE102015114292A1 (de) Laserbauelement und Verfahren zu seiner Herstellung
DE112006003372T5 (de) Vorrichtung und Verfahren zur Montage eines oben und unten freiliegenden eingehausten Halbleiters
DE69534483T2 (de) Leiterrahmen und Halbleiterbauelement
DE19708002A1 (de) Halbleiterbauelement und Anschlußrahmen dafür
DE10228634A1 (de) Oberflächenmontierbare Miniatur-Lumineszenz-und/oder Photo-Diode und Verfahren zu deren Herstellung
DE112005003614T5 (de) Halbleiterbaugruppe für ein Schaltnetzteil und Verfahren zu dessen Montage
DE102006000724A1 (de) Halbleiterbauteil mit Durchgangskontakten und mit Kühlkörper sowie Verfahren zur Herstellung des Halbleiterbauteils
DE112006003664B4 (de) Herstellung eines QFN-Gehäuses für eine integrierte Schaltung und damit hergestelltes QFN-Gehäuse und Verwendung eines Leiterrahmens dabei
DE102014116379B4 (de) Leiterrahmenstreifen und verfahren zum elektrischen isolieren gemeinsam benutzter zuleitungen eines leiterrahmenstreifens
DE102017129924B4 (de) Verkapseltes, anschlussleiterloses package mit zumindest teilweise freiliegender innenseitenwand eines chipträgers, elektronische vorrichtung, verfahren zum herstellen eines anschlussleiterlosen packages und verfahren zum herstellen einer elektronischen vorrichtung
DE102015109953A1 (de) Herstellung elektronischer Bauelemente
DE102013020973A1 (de) Ein QFN mit benetzbarer Flanke
DE102016107792B4 (de) Packung und halbfertiges Produkt mit vertikaler Verbindung zwischen Träger und Klammer sowie Verfahren zum Herstellen einer Packung und einer Charge von Packungen
DE102018130965A1 (de) Gehäuse-in-gehäuse struktur für halbleitervorrichtungen und verfahren zur herstellung
DE102015118631B4 (de) Verfahren zur Ausbildung und zur Verarbeitung von Leiterrahmenstreifen mit Formmassekanälen und Gehäuseanordnungen diese umfassend
DE102017209904B4 (de) Elektronisches Bauelement, Leadframe für ein elektronisches Bauelement und Verfahren zur Herstellung eines elektronischen Bauelements und eines Leadframes
DE102015107232A1 (de) Verfahren zur Vereinzelung von Packages und Leadframe
DE102015100262A1 (de) Leiterrahmen und Verfahren zum Herstellen eines Chipgehäuses sowie Verfahren zum Herstellen eines optoelektronischen Bauelements
DE112021007581T5 (de) Verfahren zum ausbilden eines oberflächenmontierten integrierten schaltungsgehäuses mit lötoptimierten leadframe-anschlüssen
DE102022108736A1 (de) Vorgeformte leiterrahmen für halbleitergehäuse
DE102020117341A1 (de) Gehäuse-leiter-design mit rillen für verbesserte dammbalkentrennung
DE102019112778B4 (de) Batchherstellung von Packages durch eine in Träger getrennte Schicht nach Anbringung von elektronischen Komponenten

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R018 Grant decision by examination section/examining division
R082 Change of representative
R020 Patent grant now final

Effective date: 20111209

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee