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Querverweis auf verwandte
Anmeldungen
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Diese
Anmeldung beansprucht die Vergünstigungen und die Priorität
der provisorischen US-Anmeldung 60/733,281 vom 3. November 2005
mit dem Titel SIGNAL-TO-NOISE IMPROVEMENT FOR POWER LOSS MINIMIZING
DEAD TIME, deren gesamte Offenbarung durch diese Bezugnahme hier
mit eingefügt wird.
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Hintergrund der Erfindung
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Die
vorliegende Erfindung bezieht sich auf die Verringerung des mit
der Totzeit von Schaltleistungs-Versorgungen verbundenen Leistungsverlustes
auf ein Minimum.
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In
der US-Patentanmeldung Nr. 11/058,969 vom 16. Februar 2005, deren
gesamte Offenbarung durch diese Bezugnahme hier mit aufgenommen wird,
sie sind Verfahren und Vorrichtungen zur weitestgehenden Verringerung
des Leistungsverlustes beschrieben, der mit der Totzeit von Schaltleistungsversorgungen
verbunden ist. In einer Schaltleistungsversorgung, beispielsweise
einem Schaltwandler werden typischerweise zwei Steuerschalter verwendet,
von denen einer als ein synchroner Gleichrichter arbeitet. Die zwei
Schalter werden allgemein so gesteuert, dass die beiden Schalter
niemals gleichzeitig eingeschaltet sind. Eine „Totzeit"
ist zwischen den Einschaltzeiten der zwei Schalter vorgesehen, um
eine Durchgangsverbindung längs der Gleichspannungsversorgung
zu verhindern, zwischen denen die zwei Schalter in Serie geschaltet sind.
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Bei
der früheren Patentanmeldung wird ein Verfahren beschrieben,
bei dem ein ausgewählter Parameter, der mit dem Leistungsverlust
während der Totzeit verbunden ist, überwacht wird.
Der ausgewählte Parameter kann der Tastgrad eines pulsbreitenmodulierten
(PWM-)Steuersignals, das zur Ansteuerung eines Steueranschlusses
von zumindest einem der Schalter ausgebildet ist, oder das Fehlersignal
von einem Fehlerverstärker sein, der den PWM-Modulator
ansteuert, wie dies in
1A des verwandten
US-Patentes 7,098,640 gezeigt ist.
Die gesamte Offenbarung dieses Patentes wird durch diese Bezugnahme
hier ebenfalls eingefügt. Bei dem beschriebenen System ändert
die Steueranordnung für die Schalter kontinuierlich die
Totzeit von einer ersten Totzeit auf eine zweite Totzeit und vergleicht die
ausgewählten Parameter und somit die Leistungsverluste
für die ersten und zweiten Totzeiten und bestimmt, welcher
der Leistungsverluste, der mit den zwei Totzeiten verbunden ist,
kleiner ist. Eine Totzeit-Implementierungs-Stufe implementiert die
zwei Totzeiten, und die Steueranordnung wählt die Totzeit aus,
die mit dem kleineren Leistungsverlust verbunden ist, und liefert
ein Signal an die Totzeit-Implementierungs-Stufe, um die ausgewählte
Totzeit einzustellen.
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Ein
grundlegendes Element eines dem Leistungsverlust zu einem Minimum
machenden Totzeit-Schemas (PLMDT) besteht darin, die Totzeit zu finden,
die dem minimalen Leistungsverlust entspricht. Die vorstehend beschriebene
Lösung beruht auf einer Modulation der Effizienz des synchronen Leistungswandlers
mit der Änderung der Totzeit und der nachfolgenden synchronen
Demodulation des Ergebnisses für eine Verarbeitung, um
Entscheidungen darüber zu treffen, welche Totzeit am besten
ist. Verschiedene in der Praxis auftretende Beschränkungen
behindern diesen Prozess dadurch, dass effektiv ein „Rauschen"
oder eine „Störung" erzeugt wird, dass bzw. die überwunden
werden muss, damit der den Leistungsverlust zu einem Minimum machende
Totzeit-(PLMDT-)Algorithmus erfolgreich arbeitet. Diese praktischen
Beschränkungen schließen Folgendes ein:
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Instrumentierungs-Fehler
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Für
ein Analogsignal-Verarbeitungsschema müssen die Offset-Fehler
für irgendwelche Verstärker und Vergleicher durch
irgendwelche Unterschiede in dem erfassten Signal überwunden
werden, die durch den Leistungsverlust hervorgerufen werden. Weil
die Signalgröße im mV-Bereich liegen kann, ist es
zu erkennen, dass Offset-Werte von 1 mV oder weniger wünschenswert
sind. In dem PLMDT-Schema kann eine Abtast- und Halte-(S&H-)Schaltung zusammen
mit einem Vergleicher verwendet werden, um die vorhergehende Leistungsverlust-Abtastprobe und
die derzeitige Leistungsverlust-Abtastprobe zu speichern und die
zwei zu vergleichen, um festzustellen, welche „besser"
ist oder welche einen niedrigeren Leistungsverlust darstellt. Aus
wirtschaftlichen Gründen ist es wünschenswert,
dass der Abtast- und Halte-(S&H)Kondensator
des S&H-Modul
mit dem Leistungsverlust-Entscheidungs-Vergleicher-Eingang verbunden
ist. Im Fall einer S&H-Schaltung sind
eine geringe Eingangs-Vorspannung und ein geringer Offset-Strom
wünschenswert. Niedrige Eingangs-Vorspannungs/Offset-Ströme
und eine niedrige Eingangs-Offset-Spannung sind miteinander im Konflikt
stehende Anforderungen, die es schwierig zu machen, diese Schaltung
in einer wirtschaftlichen Weise zu implementieren.
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Leistungsverlust-Minima
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Das
Ansprechverhalten des Leistungsverlustes als eine Funktion der Totzeit
ist nicht notwendigerweise über den gesamten Bereich des
Totzeit-Modulators monoton. Dies kann dazu führen, dass
manche Implementierungen bei weniger als optimalen Totzeiten einrasten,
in manchen Fällen weit entfernt von der optimalen Totzeit.
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Lastschwankungen
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Während
stetiger Lastbedingungen sind alle die Änderungen des Leistungsverlustes
eine Funktion des PLMDT-Betriebs bei dessen Änderungs-Abtastfrequenz.
Wenn sich die Last ändert, so wird diese Änderung
der Modulation überlagert, die durch die beabsichtigte Änderung
der Totzeit hervorgerufen wird. Wenn sich die Last in einer sehr
zufälligen Weise ändert, kann eine einfache Mittelwertbildung
dieses unerwünschte Signal beseitigen, selbst wenn es groß ist
(was oft der Fall ist). Wenn sich die Last in einer kohärenten
Weise ändert, kann dieses „falsche" Signal jedoch
das gewünschte Signal übersteigen, wenn seine
Frequenz in der Nähe der PLMDT-Abtastfrequenz oder deren
Harmonischen/Subharmonischen liegt. Dies kann einen zufälligen
oder sogar destruktiven Betrieb hervorrufen.
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Zusammenfassung der Erfindung
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Die
vorliegende Erfindung bezieht sich auf Verbesserungen des Leistungsverlust-Verringerungs-Totzeit-Schemas,
das in der vorstehend genannten Patentanmeldung und dem Patent beschrieben
ist. Insbesondere ergibt sie Bereiche der Verbesserung an dem PLMDT-Verfahren
und der Vorrichtung. Diese sind wie folgt:
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Verringerung von Instrumentierungs-Fehlern
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Das
PLMDT-Schema kann mit Implementierung entweder mit einer Analogsignalen
oder mit gemischten Signalen der Leistungsverlust-Erfassung implementiert
werden. Typischerweise wird der Leistungsverlust von dem Tastgrad-Faktor
abgeleitet, der seinerseits von dem Fehlerverstärker-Ausgang
abgeleitet werden kann. Siehe
1A des
US Patentes 7,098,640 . Unabhängig
davon, ob es sich um eine Implementierung mit gemischten Signalen
oder einem Analogsignal handelt, ist nicht die Genauigkeit der Messung
wichtig, sondern die Auflösung und die Kurzzeit-Wiederholbarkeit
der Messung ist wichtig.
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Die
Kombination der typischen Auflösung und der Kurzzeit-Wiederholbarkeit
sollte in der Größenordnung von 1 mV oder weniger
sein. Die Wiederholbarkeit sollte über die Periode von
zumindest zwei Einschwing-Verzögerungen liegen, die in
der Größenordnung von einigen Millisekunden liegen können.
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Im
mit gemischten Signalen arbeitenden Implementierungen kann ein mit
Vorzeichen arbeitender Akkumulator verwendet werden, um die Differenz zwischen dem
Test-Leistungsverlust und den vorhergehenden besten Leistungsverlusten
zu speichern. Dies ist bei einer rein analogen Implementierung nicht
möglich, führt jedoch zu einer sehr beträchtlichen
Verbesserung des Betriebs. Die Implikation hiervon besteht jedoch
darin, dass die Kurzzeit-Wiederholbarkeit über „N"
Tests aufrechterhalten werden muss. In einer praktischen Implementierung
wurden 256 Tests verwendet. In der Praxis sollte die Aufrechterhaltung
einer Wiederholbarkeit über eine Sekunde oder weniger keine
Herausforderung in einer Implementierung mit gemischten Signalen
darstellen, was eine wesentlich längere Zeit ist, als die
wenigen Millisekunden, die in einer Analog-Implementierung verwendet
wurden.
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Für
eine Lösung mit gemischten Signalen ist eine ausreichende
Anzahl von Bits erforderlich, um eine ausreichende Auflösung
zu erzielen, damit die Analog-Elemente des Wandlers die erforderliche Kurzzeit-Wiederholbarkeit
haben. Eine Analog-Wiederholbarkeit über eine derartige
Zeitperiode, die sich typischerweise ergibt, stellt kein Problem
dar.
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Für
eine Analog-Lösung würde ähnlich wie bei
der Lösung mit gemischten Signalen die Wiederholbarkeit
ein praktisches Problem darstellen. Das Auflösungs-Problem
reduziert sich auf die Offset-Werte des Vergleichers, der die „besser/schlechter"-Entscheidung
hinsichtlich des Leistungsverlustes macht. Diese Offset-Wert ist
effektiv die Auflösung der Messung, weil irgendeine auf
die Totzeit bezogene Änderung der Fehlerspannung den Offset-Wert übersteigen
muss, um das Ergebnis der Entscheidung zu ändern.
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Diese
Erfindung erzielt effektiv eine Auflösung von besser als
1 mV unter Verwendung von FET-Differenz-Paaren mit Offset-Werten
von 15 mV oder mehr, während extrem niedrige Eingangs-Leckströme
aufrechterhalten werden, so dass diese auch als der S&H-Eingang wirken
können.
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Überwinden örtlicher
Leistungsverlust-Minima
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Die
Leistungsverlust-Vorteile in der Nähe der optimalen Totzeit-Einstellung
sind erheblich, doch kann die Änderung von irgendeiner
Totzeit-Einstellung zu der nächstgelegenen so klein sein,
dass sie nicht erfassbar ist oder selbst von dem allgemeinen Trend
durch einen sehr kleinen Betrag umgekehrt werden kann. Ein Artifakt
hiervon besteht darin, dass ein PLMDT-Algorithmus, der lediglich
die Totzeit-Werte auf jeder Seite seines derzeitigen „besten" Werte
prüft, bei einer Einstellung einrasten werden kann, die
weit von dem optimalen Wert entfernt ist.
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Um
dieses Problem zu lösen, prüft die Erfindung alle
möglichen Totzeiten. Zu jeder Zeit, zu der eine bessere
Totzeit (niedrigerer Leistungsverlust) gefunden wird, bewegt sich
der PLMDT-Algorithmus auf diese neue Totzeit-Einstellung und setzt
die Prüfung aller anderen Werte fort. Dies beinhaltet weiterhin
ein Verfahren zur Verringerung der Zeit, die beim Testen von sub-optimalen
Totzeiten verbraucht wird, so dass sich ein Ausweich-Algorithmus
ergibt, damit die Gesamt-Leistungsverlust-Einsparungen zu einem
Maximum gemacht werden können.
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Verringerung der Effekte von
kohärenten Lastschwankungen
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Nach
jeder Änderung der Totzeit ist es vorteilhaft, es der Leistungsversorgungs-Rückführungsschleife
zu ermöglichen, einzuschwingen, bevor versucht wird, den
Leistungsverlust festzustellen, der mit der neuen Totzeit verbunden
ist. Diese Verzögerung muss vergrößert
werden, um ein Einschwingen irgendeiner Messschaltung zu ermöglichen,
die zur Bestimmung des Leistungsverlustes verwendet wird.
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Diese
Verzögerung legt in Kombination mit der sich wiederholenden
Eigenart des PLMDT-Betriebs die Abtastrate des Gesamt-PLMDT-Betriebs fest.
Eine große Anzahl von Abtastproben wird gewonnen, bevor
eine einzige PLMDT-Entscheidung gemacht wird. Dies ermöglicht
es effektiv, dass zufällige Lastschwankungen aus der Entscheidung
beseitigt werden. Im Fall einer kohärenten Lastschwankung
ist es in Abhängigkeit von der Abtast-Frequenz und der
Lastschwankungs-Frequenz mög lich, dass die Lastschwankung
dazu führt, dass jede einzelne Messung als „besser"
angesehen wird, oder das jede einzelne Messung als „schlechter"
angesehen wird.
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Eine
Lösung dieses Problems besteht in der Einfügung
eines pseudo-zufälligen Zeitsteuerelementes in die Einschwingverzögerung
des grundlegenden PLMDT-Algorithmus unter Verwendung eines linearen
Rückführungs-Schieberregisters (LFSR). Andere
ausführliche Lösungen sind möglich, wie
die Entwicklung einer digitalen Zufalls-Quelle aus einer analogen
Quelle für weißes Rauschen, wie zum Beispiel eine
Zener-Grenzschicht.
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In
jedem Fall besteht das grundlegende Prinzip der Erfindung in einer
Aufspreizung der synchronen Modulation und der Detektion der PLMDT-Schaltung über
ein sehr weites Spektrum, sodass eine Störung irgendeinen
schmalen Teil dieses Spektrums lediglich einen sehr kleinen Bruchteil-Effekt
auf das Gesamtergebnis hat.
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Obwohl
es vom Konzept her möglich ist, dass eine Lastschwankung
exakt die gleiche pseudo-zufällige Folge eines LFSR hat,
ist dies statistisch unwahrscheinlich, solange wie die LFSR-Sequenz ausreichend
lang ist.
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Weiterhin
können, obwohl diese Anmeldung Ausführungsformen
zeigt, bei denen die Wandlerschaltungen pulsbreitenmoduliert sind,
die Prinzipien der Erfindung auf andere Modulationsschemas, unter Einschluss
der Pulsfrequenz-Modulation (PFM) sowie anderer Modulationsschemas
angewandt werden. Es ist festzustellen, dass das tatsächliche
Modulationsschema nicht von Bedeutung ist, so weit es die Schemas
zur Implementierung der PLMDT betrifft. Irgendein Modulationsschema
könnte verwendet werden.
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Weitere
Ziele, Merkmale und Vorteile der Erfindung werden aus der folgenden
ausführlichen Beschreibung ersichtlich.
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Kurze Beschreibung der Zeichnungen
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Die
Erfindung wird nunmehr mit weiteren Einzelheiten in der folgenden
ausführlichen Beschreibung unter Bezugnahme auf die Zeichnungen beschrieben,
in denen:
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1 einen
bekannten Schaltwandler zeigt, der eine Leistungsverlust-Verringerungs-Totzeit-Stufe
implementiert, wie sie auch in der
1A des
US Patentes 7,098,640 gezeigt
ist;
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1A die
Signal-Schwingungsformen der Schaltung nach 1 zeigt;
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2 ein
Beispiel eines Algorithmus zum Implementieren der den Leistungsverlust
zu einem Minimum machenden Totzeit zeigt, wie er auch in der
5 des
US Patentes 7,098,640 beschrieben
ist.
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3 eine
Modifikation der Schaltung nach 2 gemäß der
Erfindung zeigt, die Fehler ausgleicht, die durch die Abtast- und
Halteschaltung und den Vergleicher erzeugt werden;
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4 ein
Beispiel dafür zeigt, wie der Totzeit-Algorithmus zum Verringern
des Leistungsverlustes auf ein Minimum bei einer Totzeit-Einstellung einrasten
kann, um zu erläutern, wie die Erfindung dieses Einrasten überwindet;
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5 eine
Modifikation des Leistungsverlust-Verringerungs-Totzeit-Algorithmus
zeigt, um ein frühzeitiges Entweichen aus einem Einrasten
bei einer weniger als optimalen Totzeit zu ermöglichen;
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6 eine
vereinfachte Darstellung einer Zustandsmaschine zeigt, die zur Implementierung der
den Leistungsverlust verringernden Totzeit verwendet wird;
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6a ein
Zeitsteuerdiagramm ist, das der 6 zugeordnet
ist;
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7 zeigt,
wie kohärente Lastschwankungen fehlerhafte „besser"
oder „schlechter" Leistungsverlust-Anzeigen bei dem bekannten
Leistungsverlust-Verringerungs-Totzeit-Schema hervorrufen können;
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8 eine
Schaltungsimplementierung zur Kompensation von kohärenten
Lastschwankungen zeigt; und
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9 eine
vereinfachte Darstellung der Wirkung der Verwendung eines zufälligen
Abtastintervall bei einem PLMDT-Betrieb zeigt, um den Effekt von kohärenten
Lastschwankungen zu kompensieren.
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Ausführliche Beschreibung
der bevorzugten Ausführungsformen der Erfindung
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Es
wird nunmehr auf die Zeichnungen Bezug genommen, in denen
1 eine
vereinfachte Implementierung des PLMDT-Algorithmus zeigt. Bei dieser Analog-Implementierung
wird das Fehlersignal von dem Fehlerverstärker
113,
der den PWM-Modulator
114 ansteuert, als Anzeige des Leistungsverlustes verwendet.
Dies wird anhand der
1A des
US Patentes 7,098,640 beschrieben.
Ein PWM-Oszillator, der in dem PWM-Modulator
114 enthalten
ist, soll bei 1 MHz arbeiten, d. h., er hat eine Periode von einer Mikrosekunde
für die angegebenen Beispiele der Schaltungen. Irgendeine
andere Frequenz kann verwendet werden. Der Leser wird auf die
4 und
5 und
die zugehörige Beschreibung des
US Patentes 7 098 640 hinsichtlich
einer allgemeinen Erläuterung des den Leistungsverlust
zu einem Minimum machenden Totzeit-Algorithmus sowie auf
1A dieses
Patentes verwiesen, die den Leistungsverlust zu einem Minimum machenden
Totzeit-Algorithmus und die Schaltung beschreibt, bei der der Ausgang des
Fehlerverstärkers als eine Anzeige des Leistungsverlustes
während der Totzeit überwacht wird.
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1 zeigt
eine Gleichspannungswandler-Schaltung, die die PLMDT-Technik beinhaltet.
Die Schaltung verwendet den PLMDT-Algorithmus auf einer periodischen
Grundlage, um die Totzeiten zu optimieren und zu aktualisieren.
Der Wandler schließt zwei Schalter 108 und 119,
typischerweise MOSFETS, ein, die in Serie zwischen dem Leistungsversorgungs-Knoten,
VIN und Masse eingeschaltet sind. Der Wandler
ist als Abwärts-Wandler gezeigt, doch kann das PLMDT-Schema
auf irgendeine Form einer Schaltleistungsversorgung mit einer synchronen Gleichrichtung
angewandt werden.
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Wie
dies gut bekannt ist, ist der geschaltete Knoten eines Abwärts-Wandlers
mit der Last über eine Ausgangs-Induktivität 110 gekoppelt.
Ein Ausgangs-Kondensator 111 ist längs der Last
angeschaltet. Der Gate-Anschluss jedes Schalters 108 und 119 ist
mit pulsbreitenmodulierten (PWM-)Signalen (CONTROL beziehungsweise
SYNC) von einer PWM-Steuerung 114 über eine Gate-Steuerschaltung 107 und 118 gekoppelt,
die schematisch dargestellt sind. Zusätzliche Schaltungen
zwischen den PWM-Modulator und der Gate-Ansteuerschaltung führen
den PLMDT-Algorithmus aus. Weil die Gate-Ansteuersignale komplementär
sind, ist ein Inverter 115 in einem der Gate-Ansteuerkanäle
gezeigt. In einem Abwärts-Wandler wirkt der Schalter 108 als
der Steuerschalter, und der Schalter 119 wirkt als ein
Synchron-Gleichrichter. Das PWM-Signal von dem PWM-Modulator 114 wird
in einer bekannten Weise erzeugt. Das PWM-Signal wird durch den
ersten eine feste Verzögerung aufweisenden Block 106 verzögert.
Dies ermöglicht es, dass der programmierbare Totzeitbereich
sowohl positive als auch negative Werte der Totzeit einschließt.
Die Ausschaltzeit und die Einschaltzeit des synchronen Schalters 119 wird in
der in 1 gezeigten Weise geändert, so dass die
Größe der Totzeit geändert wird. Die
Synchronisations-Einschalt-Verzögerung (SYNC-ON-Delay) wird
beispielsweise über einen vier-Bit-Totzeit-Modulator 116 implementiert,
der einen Zähler, eine angezapfte Analog- oder Digital-Verzögerungsleitung
oder eine monostabile Schaltung umfassen kann. In gleicher Weise
wird die Synchronisations-Abschalt-Verzögerung (SYNC-OFF
DELAY) durch einen ähnlichen Modulator 120 implementiert.
Sie werden unabhängig durch den Totzeit-Prozessor 101 programmiert
und ermöglichen eine unabhängige Einstellung der
Synchronisations-Ein- und Synchronisations-Aus-Verzögerungszeiten.
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In
der Schaltung nach 1 wurden Änderungen
des Tastgrades eines PWM-Signals, wie es in dem Ausgang des Fehlerverstärkers 113 wiedergegeben
wird, zur Abschätzung von Leistungsverlust-Änderungen
verwendet. Das Ausgangssignal des Fehlerverstärkers 113 kann
als eine Anzeige des Tastgrades und damit des Leistungsverlustes
verwendet werden. Dies ist möglich, weil das Fehlersignal
das Modulations-Eingangssignal an die PWM-Stufe 114 ist.
Entsprechend ist der PWM-Tastgrad proportional zu der Fehlerspannung.
Das Ausgangssignal des Fehlerverstärkers 113 wird
dem PWM-Modulator zugeführt, um das PWM-Signal zu erzeugen,
das die Schalter 108 und 119 ansteuert. Es wird
weiterhin einem Tiefpassfilter 102 zugeführt, um
ein Signal D × VIN zu erzeugen,
das proportional zu dem Tastgrad ist. Das Tiefpassfilter ergibt
ein sich langsam bewegendes Signal, das gleich dem ist, wie es die
Ausgangsspannung sein würde, wenn es keine Wandler-Verluste
geben würde. Das Signal wird von einem Verstärker 103 verstärkt
und dessen Ausgangssignal wird auf zwei Pfaden geliefert. Ein Pfad führt
direkt zu dem Entscheidungs-Vergleicher 105 und der andere
Pfad verläuft beispielsweise über ein Abtast-
und Halte-(S&H-)Modul 104,
bevor es dem Entscheidungs-Vergleicher 105 zugeführt
wird. Das Abtast- und Halte-Modul 104 speichert das vorhergehende
verstärkte D × VIN-Signal,
so dass es mit demjenigen verglichen werden kann, das nach einer Änderung
der Totzeit erzeugt wird, worin D der Tastgrad ist.
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Ein
Abtast- und Halte-Modul 104 ist in 1 gezeigt,
doch kann die Abtast- und Haltefunktion auf verschiedene Weise implementiert
werden, beispielsweise unter Einschluss der Verwendung eines Analog-/Digital-Wandlers
(ADC) und eines N-bit-Speichers oder einer anderen äquivalenten Technik.
In gleicher Weise kann die Vergleicherfunktion zum Beispiel durch
einen logischen Größen-Vergleicher oder durch
andere äquivalente Techniken ausgeführt werden.
Der Totzeit-Prozessor 101 (DTP) nach 1 kann
mit logischen Schaltungen, einem Mikrocontroller oder einem Mikroprozessor
implementiert werden. Der DTP 101 steuert die Abtast- und
Halteschaltung 104, stellt die Totzeit über die
Totzeit-Modulatoren 116 und 120 ein und verarbeitet
das Besser-Signal von dem Ausgang des Entscheidungs-Vergleichers.
Wenn das neue sich auf den Leistungsverlust beziehende Signal kleiner
als das vorhergehende Signal (letztes D × VIN)
ist, ist die neue Totzeit „besser" (der Vergleicher-Ausgang
ist hoch), und der DTP 101 speichert den neuen Totzeit-Wert.
Anderenfalls wird der neue Wert verworfen und die alte Totzeit wird
wieder eingestellt. Eine Verzögerung ist nach dem Ändern
der Totzeit erforderlich, um es der Leistungsversorgungs-Rückführungsschaltung
zu ermöglichen, bei dem neuen Tastgrad einzuschwingen.
Viele Faktoren können diese Zeit beeinflussen, doch scheint
in der Praxis eine Zeit von ungefähr dem 100-fachen der
Schaltperiode der Leistungsversorgung gut zu arbeiten.
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Obwohl
dies nicht zum Erläutern des Prinzips erforderlich ist,
wird führt der DTP in der Praxis vorzugsweise eine Mittelwertbildung über
mehrere Entscheidungen über eine relativ lange Zeitperiode aus,
bevor eine endgültige Entscheidung über eine bestimmte
Totzeit getroffen wird, um eine Zuverlässigkeit zu erzielen
und um eine fehlerhafte Totzeit-Einstellung aufgrund von Störungen
oder Schwankungen zu verhindern. Hunderte von Abtastproben sind
wünschenswert. Hierdurch werden effektiv die Wirkungen
von schnellen Lastschwankungen auf den Leistungsversorgungs-Tastgrad
ausgemittelt. Die gleiche Mittelwertbildungs-Technik ist anwendbar,
wenn irgendwelche anderen Maßnahmen neben dem Tastgrad
zur Feststellung des Leistungsverlustes verwendet werden.
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Das
PLMDT-Schema kann unter Verwendung von digitalen PWM- oder digitalen
Signalverarbeitungs-(DSP-)Implementierungen implementiert werden,
doch bleibt der grundlegende Algorithmus immer im Wesentlichen der
gleiche.
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Die 1A zeigt
Schwingungsformen der Schaltung nach 1. Das PWM-Signal,
das als das Signal CONTROL gezeigt ist, wird durch die feste Verzögerung
des Verzögerungsmoduls 116 verzögert.
Das Signal SYNC, das dem Gate-Anschluss des synchronen Schalters 119 zugeführt
wird, hat eine veränderliche Synchronisations-Ausschalt-Verzögerung
und eine veränderliche Synchronisations-Einschalt-Verzögerung,
wie dies weiter oben beschrieben wurde, wodurch die Totzeit zwischen
den Signalen CONTROL und SYNC bestimmt wird. Die Synchronisations-Aus-Verzögerung
wird durch den DTP 101 bestimmt und dem Modulator 120 als
ein Vier-Bit-Digitalsignal zugeführt. Das Ausgangssignal des
Modulators 120 wird der D-Flip-Flop-Schaltung 121 zugeführt,
die den Schalter 119 mit der veränderlichen Verzögerung
abschaltet. In ähnlicher Weise schaltet der Modulator 116 den
Schalter 119 durch Setzen der D-Flip-Flop-Schaltung 117 bei
der ausgewählten veränderlichen Einschalt-Verzögerung
ein. Wenn der Ausgang der Flip-Flop-Schaltung 117 hoch ist,
wird der Schalter 119 über den Treiber 118 eingeschaltet.
Wenn die Flip-Flop-Schaltung 117 einen niedrigen Pegel
annimmt, setzt sie die Flip-Flop-Schaltung 121 zurück,
so dass die Flip-Flop-Schaltung 121 bereit ist, bei der
nächsten Synchronisations-Aus-Verzögerung gesetzt
zu werden, wie sie durch den Modulator 120 bestimmt wird. Die
feste Verzögerung in dem Steuerkanal verzögert das
PWM-Steuersignal um einen ausreichenden Betrag der Zeit, damit die
Modulatoren 116 und 120 effektiv sowohl positive
als auch negative Totzeiten in dem synchronen Kanal implementieren
können, was es ermöglicht, dass das synchrone
Einschalten und Ausschalten entweder verzögert oder vorverlegt wird,
wie dies erforderlich ist, um die ausgewählte Totzeit zu
erzielen.
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2 ist
ein Ablaufdiagramm des bekannten PLMDT-Schemas, das durch die Schaltung
nach 1 implementiert wird. Der grundlegende Algorithmus
kann mit einem digitalen Signalprozessor, Mikroprozessor, Mikrocontroller
oder einer logischen Zustandsmaschine implementiert werden.
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In 2 ist
lediglich der Ablauf für den Synchronisations-Aus-Kanal
gezeigt. Wie dies nachfolgend beschrieben wurde, ist der Ablauf
für den Synchronisations-Ein-Kanal im Wesentlichen der
Gleiche. Beginnend bei A und unter der Annahme, dass die Synchronisations-Aus-Verzögerung
eingestellt wurde und das Ergebnis der vorhergehenden Totzeit darin
bestand, dass der Leistungsverlust, der sich aus der letzten Totzeit
ergab, gezeigt hat, dass die letzte Abtastprobe besser als die vorhergehende
Abtastprobe war, d. h., zu einem niedrigen Tastgrad und somit zu
einem niedrigeren Leistungsverlust führte, erfolgt der
Einsprung in den Ablauf über JA an Punkt A. Ein Testzähler,
der bis N zählt, wird bei 200 in Aufwärtsrichtung
geschaltet. Der derzeitige Leistungsverlust wird abgetastet und
bei 201 gespeichert. Die Totzeit wird um einen Schritt
verkürzt oder verkleinert, wie dies bei 202 gezeigt
ist. Dies bedeutet, dass die Ausschalt-Verzögerungen zunehmen,
weil die Totzeit verkleinert wird. Siehe 1A, die
die PWM-CONTROL- und SYNC-Signale und die Synchronisations-Aus-Verzögerung
und die Synchronisations-Ein-Verzögerung sowie die Totzeiten
zeigt. Wie dies aus 1A zu erkennen ist, wird, wenn
die Ausschalt-Verzögerung vergrößert
wird, die Totzeit zwischen der Ausschaltzeit des Synchronisationsimpulses
und der Einschaltzeit des Steuerimpulses verringert. Ob die Totzeit
zu Anfang verkleinert oder vergrößert wird, ist
willkürlich. Weil jedoch das Ziel in einer Verringerung
der Leistungsverluste besteht und dies allgemein durch Verkleinern
der Totzeit erreicht wird, wird die Totzeit vorzugsweise zu Anfang
verringert. In dem zweiten Teil II der 2 wird die
Totzeit vergrößert, und die Totzeit, die zu dem
Leistungsverlust führt, wird implementiert.
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Eine
Verzögerung wird implementiert, um es der Leistungsversorgungs-Spannung
zu ermöglichen, einzuschwingen, wie dies bei 204 gezeigt
ist. Der neue Leistungsverlust (nach dem Ändern der Totzeit)
wird nunmehr mit dem alten Leistungsverlust bei 205 verglichen.
Der alte Leistungsverlust wurde in dem Schritt 201 gespeichert,
wie dies bei 206 gezeigt ist. Wenn der neue Leistungsverlust
niedriger ist (wie er beispielsweise durch den Tastgrad bestimmt
ist), wie dies durch den Entscheidungsblock 208 angezeigt
ist, geht der Ablauf zum Block 209 über, in dem der „Besser"-Zähler
inkrementiert wird. Die „Besser"-Zählung verfolgt
die Anzahl der Zeiten, zu denen der neue Leistungsverlust besser
als der alte ist.
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Wenn
der neue Leistungsverlust bei 208 nicht besser als der
alte Leistungsverlust war, so wird der Zähler nicht weiter
geschaltet. Der Ablauf verläuft dann zu einem Entscheidungsblock 210,
um festzustellen, ob N Tests abgeschlossen sind. Eine Vielzahl von
Tests wird vorzugsweise durchgeführt, um zuverlässige
Ergebnisse zu erzielen. Wenn N Tests noch nicht abgeschlossen sind,
geht der Ablauf zu 213 über. Bei 213 wird
die vorhergehende Totzeit wieder eingesetzt, und eine Verzögerung
wird bei 212 implementiert, um es der Leistungsversorgung
einzuschwingen, und die Testzähler werden bei 200 weitergeschaltet
und der Vergleich erfolgt wiederum mit dem alten Leistungsverlust.
Sobald N Tests abgeschlossen wurden, endet der Ablauf bei 211.
Die Totzeit wurde zuletzt im Schritt 202 implementiert,
und es werden Tests durchgeführt, um sicherzustellen, dass
die Vergleichsvorgänge zuverlässig sind, beispielsweise
um Störungen oder Lastschwankungen zu berücksichtigen,
die einen Fehler hervorrufen könnten, wenn lediglich ein
einzelner Test gemacht würde. Durch das Durchführen
mehrfacher Tests wird eine größere Genauigkeit
und Zuverlässigkeit erzielt. Im Schritt 211 wird
festgestellt, ob N/2 + 1 der Tests besser waren, d. h., ob der „Besser"-Zähler zeigt,
dass mehr als die Hälfte der durchgeführten Tests
einen besseren Leistungsverlust gezeigt hat. Wenn dies der Fall
ist, erfolgt ein Eintritt in den Teil II des Ablaufs. Wenn N/2·1
nicht besser waren, so wird die alte Totzeit bei 214 wieder
eingesetzt, und eine Verzögerung wird bei 215 implementiert,
bevor zum Schritt 216 übergegangen wird.
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Im
Schritt 216 wird der Testzähler N erneut weiter
geschaltet. Der derzeitige Leistungsverlust wird bei 217 gespeichert,
die Totzeit wird um einen Schritt bei 218 vergrößert,
wodurch die Synchronisations-Aus-Verzögerung verringert
wird. Bei 219 wird eine Verzögerung implementiert,
um ein Einschwingen der Leistungsversorgung zu ermöglichen.
Bei 220 wird der alte Leistungsverlust, der im Schritt 217 gespeichert
wurde, mit dem neuen Leistungsverlust verglichen. Der alte Leistungsverlust
ist bei 221 gezeigt. Im Schritt 222 wird eine
Feststellung getroffen, ob der neue Leistungsverlust bei der vergrößerten Totzeit
niedriger ist. Wenn der neue Leistungsverlust niedriger ist, so
wird der „Besser"-Zähler bei 223 weitergeschaltet.
Wenn der neue Leistungsverlust nicht niedriger ist, oder nach dem
Weiterschalten des „Besser"-Zählers bei 223 wird
eine Prüfung durchgeführt, um festzustellen, ob
N Tests abgeschlossen wurden. Wenn dies nicht der Fall ist erfolgt
ein Rücksprung zum Schritt 214, und der Test-Zähler
wird erneut bei 216 weiter geschaltet, und der Vergleich
bei 220 wird erneut durchgeführt. Sobald N Tests
im Schritt 224 abgeschlossen wurden, wird eine Prüfung bei 225 durchgeführt,
um festzustellen, ob mehr als die Hälfte der N Tests besser
waren. Wenn dies der Fall ist, so geht der Ablauf zu dem Synchron-Ein-Kanal-Ablauf über,
der im Wesentlichen identisch zu dem Synchron-Aus-Kanal-Beispiel
ist, wie dies in 2 gezeigt ist. Wird die Totzeit-Verzögerung
des Synchron-Ein-Kanals wird in der gleichen Weise wie das Beispiel
für den Synchron-Aus-Kanal nach 2 verarbeitet.
Entsprechend erfolgt in dem Synchron-Ein-Kanal ein ähnlicher
Ablauf dahingehend, dass der alte Leistungsverlust mit dem neuen
Leistungsverlust sowohl für eine Verringerung als auch eine
Vergrößerung der Totzeit verglichen wird, und wenn
der Leistungsverlust besser ist, die neue Totzeit beibehalten wird,
während, wenn dies nicht der Fall ist, die alte Totzeit
wiederhergestellt wird, im Wesentlichen in der gleichen Weise, wie
dies in dem Synchron-Aus-Kanal nach 2 gezeigt
ist.
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Wie
dies vorstehend beschrieben wurde, leidet der PLMDT-Algorithmus
an drei Quellen für Fehler, unter Einschluss von Instrumentierungs-Fehlern, dem
Einrasten bei örtlichen Leistungsverlust-Minima und einem
zufälligen oder möglicherweise zerstörenden
Betrieb aufgrund von kohärenten Lastschwankungen.
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Um
diese Fehler zu verringern, modifiziert die vorliegende Erfindung
den PLMDT-Algorithmus und die Schaltung in der folgenden Weise.
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Verringerung der Instrumentierungs-Fehler
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Offset-Fehler,
die durch die S&H-Schaltung 104 und
dem Vergleicher 105 eingeführt werden, setzen
sich direkt in Fehler bei der Feststellung des minimalen Leistungsverlustes
um, weil die Leistungsverlust-Anzeige von der vorhergehenden „besten DT"
einem unterschiedlichen Signalpfad folgt, als dem, der mit dem „Test-DT-"Wert
verbunden ist, worin DT die Totzeit ist. Wenn beispielsweise die
kombinierten Offset-Werte der S&H-Schaltung
und des Vergleiches 10 mV sind, so müsste die Änderung
in dem Leistungsverlust-Signal größer als 10 mV
sein, um diesen Fehler zu überwinden.
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Damit
der PLMDT-Algorithmus richtig arbeitet, ist die absolute Größe
der Leistungsverlust-Messung nicht wichtig. Was wichtig ist, ist
die relative Messung zwischen dem vorhergehenden besten Wert und
dem neuen Test-Wert. Der vorhergehende beste Wert ist die Grundlinie,
und der wichtige Faktor besteht darin, die relative Verschiebung
von dieser Grundlinie aus, entweder besser oder schlechter, oder
gleich, festzustellen. Es ist eine ausreichende Anzahl von „besser"-Ergebnissen
erforderlich, um eine neue „beste" Totzeit-Einstellung
gültig zu machen.
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Die
Schaltung nach 3 erfüllt diese Forderung
durch Aufheben von Fehlern, die von der S&H-Schaltung und dem „Vergleicher"
erzeugt werden, die hier als S&H 301 und
Verstärker 302 und Vergleicher 303 dargestellt
sind. Der Grund dafür, warum der Vergleicher 302, 303 schematisch
als ein Verstärker (Operationsverstärker) gezeigt
ist, werden bald erkennbar. Das abschließende Ziel ist
ein gültiges „Test-Besser"-Signal, entweder wahr
oder falsch. Wie dies verständlich sein sollte, ist der
Vergleicher 105 nach 1 in der
Schaltung durch ein Vergleicher-Modul 302A ersetzt, das
den Verstärker 302 und den Vergleicher 303 umfasst.
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In
der gezeigten Ausführungsform, die lediglich zu Erläuterungszwecken
dient, erfordert der Vergleicher 303 ein Signal von mehr
als 1,5 V für ein „Test-Besser"-Ergebnis. Die
gezeigte Schaltung wendet eine Korrektur auf den Verstärker 302 über
einen Widerstand 307 derart an, dass die Ausgangsspannung
des Verstärkers 302 zwischen 0,5 V und 1,0 V fällt,
wenn das „zuletzt gespeicherte Signal wahr ist, d. h. wenn
eine Abtastprobe gewonnen wird. Auf diese Weise werden irgendwelche
Offset-Fehler, die durch die Komponenten 301 oder 302 eingeführt
werden, im Verhältnis zu der Verstärkung des Verstärkers 302 aufgehoben.
Unter der Annahme einer Verstärkung von 10,000 und in Kenntnis
der Tatsache, dass das Ausgangssignal mit kompensierten Fehlern zwischen
0,5 V und 1,0 V liegt, liegt der Offset-Wert zwischen 50 μV
und 100 μV.
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Die
den Fehler kompensierende Vorspannung kann von einem D/A-Wandler 306 geliefert
werden, der seinerseits durch das Ausgangssignal des Auf/Ab-Zählers 305 gesteuert
wird. Die Zählrichtung (plus oder minus) verläuft
entgegengesetzt zu der erforderlichen Richtung, weil das Signal
an dem negativen Eingang des Verstärkers 302 summiert
wird.
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Wenn
das Ausganggsignal des Verstärkers 302 zu niedrig
ist (< 0,5 V) so
liefert der Vergleicher 308 einen Befehl für ein
Abwärts-Zählen. Wenn er zu hoch ist (< 1,0 V) so gibt
der Vergleicher 308 einen Befehl für ein Aufwärts-Zählen.
Wenn er zwischen 0,5 V und 1,0 V liegt, liefert das Gatter 309 einen
Befehl für ein Abschalten des Zählens. Eine (nicht
gezeigte) externe Logik verhindert, dass der Zähler 305 Zustände
unterhalb oder oberhalb seines Bereiches annimmt.
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Andere
Implementierungen neben denen nach 3 sind möglich.
Das wesentliche Element der vorliegenden Erfindung besteht darin,
dass Offset-Fehler kompensiert werden, was wenig aufwendige integrierte
Schaltungen oder diskrete Implementierungen ermöglicht,
ohne dass das Vorhandensein von hohen S&H- oder Vergleicher-Offset-Werten
berücksichtigt werden muss.
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Übewinden örtlicher
Minima des Leistungsverlustes
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In
dem Beispiel des Ablaufdiagramms nach 2 und insbesondere
bei 202 und 218 werden lediglich Totzeit-Werte
getestet, die um Eins niedriger oder höher sind, als die
derzeitige beste Totzeit. Diese Lösung beinhaltet die Möglichkeit,
dass man bei sub-optimalen Totzeit-Einstellungen blockiert wird. 4,
eine Kurve der Totzeit-Einstellung gegenüber dem Tastgrad × 5
V zeigt diesen Effekt. Die Einstellungen „9" und „D"
sind beide Minima, doch ist D das Gesamt-Minimum. Es gibt die Möglichkeit,
dass der Algorithmus nach 2 bei der
Totzeit-Einstellung „9" eingefangen wird. (4).
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Um
dieses Problem zu lösen, ist es erforderlich, das Testen
der DT-Werte weit entfernt von dem derzeit besten Wert zu ermöglichen.
Alle Totzeit-Einstellungen müssen von jeder „Besten"
Stelle aus prüfbar sein. Dies wird in 5 bei 517 dadurch
implementiert, dass die Test-Zählung jedes Mal über den
PLMDT-Zyklus hinweg weitergeschaltet wird. Sobald die maximale Zählung
erreicht wurde, wie zum Beispiel F (Hexadezimal) (15 in Dezimal)
in 4, so springt der Zähler auf 0 über
und beginnt erneut.
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In
der folgenden Erläuterung werden verschiedene Zahlenwerte
für die Anzahl der Tests (256) und die Anzahl der „Besser"-Entscheidungen
vor einen Beschluss (160) u.s.w. angegeben. Diese Zahlenwerte stellen
lediglich Beispiele dar, weil der Algorithmus nicht an eine bestimmte
Anzahl gebunden ist, mit der Ausnahme, dass er immer größer
als eine Hälfte der Anzahl von Tests (< N/2) sein sollte, damit er „Besser"
ist.
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Wenn
eine bestimmte Totzeit-Einstellung ein besseres Testergebnis als
der derzeitige Test ergibt, so kann die Totzeit-Einstellung auf
den neuen besten Wert geändert werden. Alternativ kann,
wie bei 512, wenn eine bestimmte Totzeit-Einstellung ein
besseres Testergebnis als das derzeitige beste Testergebnis ergibt,
die Totzeit um Eins näher an dem neuen Wert bewegt werden.
In der Praxis neigt dies dazu, stabilere und zuverlässigere
Ergebnisse zu ergeben.
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Der
Nachteil dieses Algorithmus besteht darin, dass er eine Menge an
Zeit für das Testen von Totzeit-Werten verbraucht, die
weit von dem Optimum entfernt liegen. Dies führt dazu,
dass mittlere Leistungsverluste stark durch die „schlechten"
Totzeit-Einstellungen beeinflusst werden. Um die Zeit zu einem Minimum
zu machen, die für das Testen von suboptimalen Totzeit-Werten
verbraucht wird, werden in 5 zwei Verfahren
verwendet, die zu einem frühzeitigen Verlassen des Prüfens
von sub-optimalen Totzeit-Werten führen können.
In jedem dieser Verfahren können die exakten verwendeten
Zahlen geändert werden. Das Prinzip besteht darin, ein
frühzeitiges Verlassen der sub-optimalen Totzeit-Werte zu
ermöglichen. Die Schritte 501 und 502 ermöglichen
ein frühzeitiges Verlassen dieser Werte, wenn zumindest
eine Hälfte der ersten 16 Tests nicht „besser"
ist. Weil bei der gezeigten Ausführungsform 62,5% (siehe
Schritt 511–160 Tests sind besser) der Messungen
gut sein müssen, damit ein neuer Totzeit-Wert akzeptiert
wird, ist, wenn zumindest 50% während der ersten 16 nicht
gut sind (von 256, über den Schritt 515), der
Trend nicht ermutigend. Die in 5 zu Erläuterungszwecken
gewählte Anzahl, d. h. 160 bessere Tests, dient lediglich
zu Erläuterungszwecken. Es können andere Zahlen
verwendet werden, und die Gesamtzahl von Tests (256, siehe Schritt 516)
kann ebenfalls unterschiedlich sein.
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Es
ist zuerkennen, dass aufgrund von Lastschwankungen dieser anfängliche
Test in einer Situation fehlschlagen könnte, die schließlich
zu 160 besseren Messungen führen kann, wenn diese fortgesetzt
werden könnten. Dennoch ist die Verlust-Einbuße
für ein vorübergehendes Verbleiben auf einem sub-optimalen
Wert kleiner als die Einbuße für das Testens eines
noch schlechteren Wertes über 256 Male.
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Eine
zweite Ausweichmöglichkeit ergibt sich am Schritt 503,
der ein Ausweichen ermöglicht, wenn 160 bessere Ergebnisse
mathematisch nicht mehr möglich sind. Es gibt keine Einbuße
für dies frühzeitige Ausweichen.
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In
Implementierungen mit gemischten Signalen kann ein mit Vorzeichen
arbeitender Akkumulator verwendet werden, um einen laufenden Gesamtwert des
numerischen Unterschiedes zwischen dem Leistungsverlust zu führen,
der mit den zwei Totzeiten verbunden ist, der einen Totzeit, die
getestet wird, und der vorhergehenden besten Totzeit, die mit dem niedrigsten
Leistungsverlust verbunden ist. Die numerische Summierung von „schlechteren"
Leistungsverlust-Messungen, d. h. bei denen der Leistungsverlust
größer ist, wird dann dazu verwendet, ein neues Starten
der Zählfolge zu erzwingen, (d. h. für die Leistungsverlust-Tests)
wenn dieser einen voreingestellten Wert übersteigt.
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Verringerung der Wirkungen
von kohärenten Lastschwankungen
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6 ist
eine vereinfachte Darstellung einer Zustandsmaschine, die zum Implementieren
des PLMDT-Schemas verwendet wird. Die Schwingungsformen 610 bis 617 nach 6A sind
ein Zeitsteuerdiagramm, das der Zustandsmaschine zugeordnet ist.
Die 5 und die 6 stehen
dahingehend in Beziehung zueinander, dass die fetten Unterstreichungen
den in 5 gezeigten Bezeichnungen den Sequenz-Decodier-Zuständen 602 nach 6 entsprechen.
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Beispielsweise
siehe die Schritte 505 & 514 und 602, 612 & 616.
Im Allgemeinen wird der Sequenz-Decodierer um einen Zustand für
jeden PWM-Oszillator-Zyklus weitergeschaltet. Während der
Test-Einschwing- und Einschwing-Wiederherstellungs-Zustände
wird der Sequenz-Zähler 601 jedoch für
eine feste Anzahl von PWM-Oszillator-Zyklen abgeschaltet.
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Es
sei in dem Beispiel angenommen, dass die Anzahl der Zyklen 128 ist.
In diesem Fall würden die zwei Verzögerungszeiten
128 μs für eine Leistungsversorgung mit 1 Mhz
unter Verwendung dieser Implementierung sein. Der Gesamt-PLMDT-Zyklus würde
262 μs betragen: 2 × 128 μs + 6 μs.
Unter Bezugnahme auf die SPEICHERE LETZTEN-(610 & 500) & SPEICHERE TEST-(613 & 506)Signale
entspricht dies einer Abtastrate von ungefähr 3906 Hz.
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Bei
der typischen pseudo-zufälligen Lastschwankung, beispielsweise
aufgrund der CPU eines Desktop-Computers, besteht eine große
Wahrscheinlichkeit, dass eine Lastschwankung eine falsche Besser-Anzeige
hervorruft, als die Wahrscheinlichkeit für eine Schlechter-Anzeige.
Wenn die Lastschwankungs-Frequenz kohärent ist, könnte
jedoch jede einzelne bessere oder schlechtere Anzeige eine falsche
Anzeige sein. 7 zeigt, wie dies passiert.
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Der
Laststrom nach 7 hat eine Schwankungsfrequenz,
die identisch zu der SPEICHERE LETZTE Totzeit und SPEICHERE TEST-Totzeit
(702 & 703)
ist. Der Leistungsverlust (701) ist irgendeine Funktion
des Leistungsversorgungs-Ausgangsstroms. In diesem Beispiel führt
jeder einzelne Test (509) zu einer „Besser"-Anzeige,
weil der Leistungsverlust im Schritt 703 geringer ist.
Wenn der Laststrom (700) um 180° gegenüber
dem PLMDT-Betrieb verschoben sein würde (702 & 703)
so würde jeder einzelne Test (509) zu einer „Schlechter"-Anzeige führen.
Dies setzt selbstverständlich voraus, dass die Lastschwankung
den Leistungsverlust ausreichend stark ändert, um irgendeine
Wirkung der derzeitigen getesteten Totzeit zu überdecken.
Dies würde der übliche Fall sein.
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704 & 705 zeigen
die relative Immunität gegenüber geradzahligen
Harmonischen oder Oberwellen der Abtastfrequenz, während 706 und 707 die gleiche
Empfindlichkeit gegenüber ungeradzahligen Harmonischen
wie die Grundschwingung zeigen. In der Praxis gibt es eine gewisse
Empfindlichkeit gegenüber geradzahligen Harmonischen und
mit geradzahligen und ungeradzahligen Harmonischen. Das Ansprechen
auf Harmonische erstreckt sich bis zu einer Dämpfung durch
das Tiefpassfilter 102 nach 1.
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Im
Fall der pseudo-zufälligen Lastschwankungen, die vorstehend
beschrieben wurde, ist die Wahrscheinlichkeit eines falschen „Besser"-Wertes gleich
der einer falschen „Schlechter"-Anzeige. In gleicher Weise
besteht eine Lösung dieses Problems darin, die Abtastperiode
zufällig zu machen, so dass im Mittelwert die falschen
Anzeigen einander in der gleichen Weise kompensieren, wie für
zufällige Lastschwankungen.
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Das
grundlegende Prinzip dieser Erfindung besteht in einer zufälligen
oder pseudozufälligen Abtastperiode. Dieses Prinzip wird
am besten durch eine Änderung der Einschwing-Verzögerungszeit (505, 514, 600, 612, 616)
von einem festen Wert (beispielsweise 128 μs, auf einen
pseudo-zufälligen Wert, beispielsweise zwischen 128 μs
und 256 μs, gezeigt. Auf diese Weise wird sich die Position
von SPEICHERE-TEST und SPEICHERE-LETZTEN WERT in einer pseudo-zufälligen
Weise bezüglich der Lastschwankungen ändern. 8 zeigt
schematisch ein Verfahren, wie dies erreicht werden kann.
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In
seinem normalen Zustand werden Dateneingänge für
den Einschwing-Verzögerungs-Zähler 800 von
den Ausgängen des Schieberegisters 802 geladen.
Der Zähler 800 ist ein 8-Bit-Zähler,
doch werden lediglich die unteren 7-Bits geladen. Dies ergibt für
den Zähler einen Bereich von 128 bis 256, was zu einem
Verzögerungsbereich von 128 μs bis 256 μs
mit einem PWM-Oszillator von 1 MHz führt.
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Die
Verzögerung wird eingeleitet, wenn das EINSCHWING-TEST-
oder EINSCHWING-WIEDERHERSTELLUNG-SIGNAL eine Null in die D-Flip-Flop-Schaltung 804 eintakted.
Dies schaltet den Sequenz-Zähler 601 ab und schaltet
den EINSCHWING-VERZÖGERUNGS-ZÄHLER 800 ein. Das
Signal N-Abschalten nimmt den Wert „Falsch" beim Überlauf
von 800 an.
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Ein
EXKLUSIV-ODER-Gatter 801 und das Schieberegister 802 bilden
ein Schieberegister mit linearer Rückführung (LFSR).
Diese Schaltung erzeugt einen Pseudo-Zufalls-7-Bit-Code an den Ausgängen
s0 bis s6. Die Sequenz ist eine Funktion der Anzapfungen, die das
EXKLUSIV-ODER Gatter 801 speisen, und die Länge
der Sequenz ist eine Funktion der Anzahl von Bits. Dies ist ein
sich wiederholender Code, doch ist eine Wahrscheinlichkeit, dass
eine Lastschwankung exakt diesen Code dupliziert, so gering, dass
sie vernachlässigt werden kann. Dennoch kann, wenn Bedenken
bestehten, die Sequenz-Länge vergrößert
werden.
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Das
Ergebnis besteht darin, dass sich die Abtastfrequenz in einer pseudo-zufälligen
Weise von 1931 Hz auf 3906 Hz ändert. In der Praxis verteilt dies
das „Rauschen", das durch die kohärenten Lastschwankungen
erzeugt wird, über das gesamte Spektrum von praktisch Gleichspannung
bis zur Grenzfrequenz des Tiefpassfilters 102 (1).
Um diesen vergrößerten Rauschboden zu überwinden, wurde
die Anzahl von „Besser" Abtastproben (511) von
129 (256/2 + 1) bei dem Prototypen auf 160 vergrößert.
Diese Zahl stellt lediglich ein Beispiel dar, und sie kann in erforderlicher
Weise geändert werden. Der Punkt besteht darin, dass die
Störunempfindlichlkeit durch die Vergrößerung
der Zahl vergrößert wird.
-
Obwohl
eine Zufallsfolge mit sieben Bit länger ist und eine feinere
Auflösung hat, ist 9 eine vereinfachte
Darstellung der Wirkung eines zufälligen Abtastintervalls
auf den PLMDT-Betrieb. Obwohl der Laststrom (900) und der
resultierende Verlust (901) kohärent sind, sind
die SPEICHERE-LETZTEN (902) und SPEICHERE-TEST-(903)Signale
in zufälliger Weise in Abstand voneinander angeordnet.
Dies führt zu einen zufälligen besser/schlechter-Ergebnis (904–909),
das wenn es über 256 Tests (516) gemittelt wird,
nicht die 160 Besser-(511)Zählung erreichen würde,
die für eine Besser-Gesamtentscheidung erforderlich ist.
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Obwohl
die vorliegende Erfindung anhand von speziellen Ausführungsformen
beschrieben wurde, wären vielfältige Abänderungen
und Modifikationen und andere Anwendungen für den Fachmann ohne
weiteres ersichtlich. Es wird daher bevorzugt, dass die vorliegende
Erfindung nicht durch die vorstehende spezielle Beschreibung beschränkt
ist, sondern lediglich durch die beigefügten Ansprüche.
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Zusammenfassung
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Eine
Vorrichtung zur Verringerung der mit der Totzeit zwischen den EIN-Zeiten
von zwei in Serie geschalteten Schaltern eines Leistungswandlers,
die längs eines Versorgungs-Potentials anlegt sind, verbundenen
Leistungsverluste auf ein Minimum umfasst eine Steuer-Anordnung
zur Überwachung eines ausgewählten Parameters,
der dem Leistungsverlust während der Totzeit des Wandlers
zugeordnet ist; wobei die Steueranordnung die Totzeit von einer
ersten Totzeit auf eine zweite Totzeit ändert und den ausgewählten
Parameter, der mit dem Leistungsverlust für die ersten
und zweiten Totzeiten verbunden ist, vergleicht, und bestimmt, welcher
der Leistungsverluste, der mit den beiden Totzeiten verbunden ist, kleiner
ist; eine Totzeit-Implementierungs-Stufe zum Implementieren der
zwei Totzeiten; wobei die Steueranordnung die mit dem kleineren
Leistungsverlust verbundene Totzeit auswählt und ein Signal
an die Totzeit-Implementierungs-Stufe liefert, um die ausgewählte
Totzeit einzustellen, wobei die Steueranordnung ein Modul umfasst,
das ein Signal des Leistungswandlers, das zu dem mit dem Leistungsverlust verbundenen
ausgewählten Parameter in Beziehung steht, zu ausgewählten
Zeitpunkten entsprechend den ersten und zweiten Totzeiten abtastet;
sowie einen Prozessor zur Steuerung des Zeitpunktes der Abtastung;
und weiterhin ein Vergleichermodul zum Vergleichen des mit den ersten
und zweiten Totzeiten verbundenen Leistungsverlustes und zur Lieferung eines
Signals, das anzeigt, welche Totzeit mit dem kleineren Leistungsverlust
verbunden ist, und das das Signal an dem Prozessor liefert, um die
mit dem kleineren Leistungsverlust verbundene Totzeit zu implementieren,
wobei die Vorrichtung weiterhin eine Fehlerkompensations-Schaltung
umfasst, die mit dem Abtast-Modul und mit dem Vergleicher verbunden
ist, um Offset-Fehler zu verringern, die von einem oder beiden des
Abtast-Moduls und des Vergleicher-Modul eingeführt werden.
Weiterhin wird eine Vorrichtung zum Verhindern eines Einrastens
auf sub-optimale Totzeiten und zur Kompensation von kohärenten
Lastschwankungen beschrieben.
-
ZITATE ENTHALTEN IN DER BESCHREIBUNG
-
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-
Zitierte Patentliteratur
-
- - US 7098640 [0004, 0010, 0026, 0028, 0037, 0037]