DE10353926A1

DE10353926A1 - Verfahren zur Anordnung von Verbindungsleitungen in Halbleiterbauelementen

Info

Publication number: DE10353926A1
Application number: DE10353926A
Authority: DE
Inventors: Michael Wagner; Manfred Dr. Selz
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-11-18
Filing date: 2003-11-18
Publication date: 2005-06-02

Abstract

Die Erfindung betrifft ein Verfahren zur Anordnung von Verbindungsleitungen in Halbleiterbauelementen, bei dem nach einem Schaltungsentwurf unter Verwendung einer Standardzellenbibliothek ein physikalisches Layout erzeugt wird, indem Schaltungselemente nacheinander mit ihren Bestandteilen in dem Layout platziert werden und anschließend untereinander mit Verbindungsleitungen verbunden werden; mit dem entstandenen Layout wird das Halbleiterbauelement strukturiert, wobei die Schaltungselemente je einen Treiber, an dem eine Treiberstärke eingestellt ist, und Aus- sowie Eingänge für die Verbindungselemente aufweisen. Die Aufgabe der Erfindung besteht nun darin, ein Verfahren anzugeben, mit dem die Anordnung der Verbindungsleitungen derart beeinflusst werden kann, dass die Abweichungen von der Sollsignallaufzeit möglichst gering gehalten werden und somit eine funktionssichere Entwicklung des Halbleiterbauelementes gewährleistet ist. Dies geschieht dadurch, dass die Sensibilität der Verbindungsleitungen für eine kritische Signallaufzeitveränderung bewertet wird und dass die Verbindungsleitungen mit der höchsten Sensibilität, d. h. der Anfälligkeit auf Signallaufzeitveränderungen, in der kürzest möglichen Variante angeordnet werden.

Description

Die Erfindung betrifft ein Verfahren zur Anordnung von Verbindungsleitungen in Halbleiterbauelementen, bei dem nach einem Schaltungsentwurf unter Verwendung einer Standardzellenbibliothek ein physikalisches Layout erzeugt wird, indem Schaltungselemente nach einander mit ihrem Bestandteilen in dem Layout platziert werden und anschließend untereinander mit Verbindungsleitungen verbunden werden; mit dem entstandenen Layout wird das Halbleiterbauelement strukturiert, wobei die Schaltungselemente je einen Treiber, an dem eine Treiberstärke eingestellt ist, und Aus- sowie Eingänge, für die Verbindungsleitungen, aufweisen.

In dem "White Paper", Firmenschrift, Prolific, 39899 Balentine Dr. Suite 380, Newark, CA 945560, 2001, www.prolificinc.com, wird die Platzierung von Schaltungselementen mit einem "Place-and-Route"-Schritt beschrieben. Dabei wird zunächst in einem Schaltungsentwurf die elektrische Schaltung angegeben. Mittels einer Standardzellenbibliothek werden dann Standardzellen ausgewählt, und mittels dieser Standardzellen die elektrische Schaltung nachgestaltet. Die Schaltungselemente enthalten einen Treiber und Verbindungsleitungen. Bei dem „Place-and-Route" Verfahren werden dabei zuerst alle Schaltungselemente platziert („Place") und danach mittels Verbindungsleitungen verbunden („Route"). Nach dem Abschluss dieses Verfahrens erhält man ein produktionsfertiges Halbleiterlayout.

Der Entwurf von Halbleiterlayouts mittels „Place and Route" stammt ursprünglich aus der Entwicklung von sog. ASIC's, diese Bauteile weisen in der Regel eine Vielzahl von Metallebenen zur Verbindung der einzelnen Schaltungselemente auf.

Wird der „Place and Route" Prozess jedoch in anderen Bereichen der Halbleiterentwicklung eingesetzt, wie z.B. der Entwicklung von Speichern, so stehen unter Umständen weit weniger Metallebenen zur Verfügung. Im Falle von Speicher-Halbleitern stehen in der Regel nur zwei Metallebenen vollständig und eine dritte nur zum Teil für die Verbindung der Schaltungselemente zur Verfügung.

Durch die stark begrenzte Geometrie ist es sehr oft der Fall, dass der direkte Weg zwischen zwei Schaltungselementen schon durch eine andere Verbindungsleitung versperrt ist. In diesem Fall berechnet das Route-Programm einen alternativen, aber unter Umständen um Faktoren längeren Weg für die Verbindung.

Problematisch hierbei ist, das mit der Länge der Verbindung auch deren elektrischer Widerstand und deren elektrische Kapazität steigt. Neben anderen Stör-Faktoren sind es die Länge der Verbindungsleitung, sowie deren Widerstand und Kapazität welche die Signallaufzeit einer solchen Verbindungsleitung entscheidend beeinflussen.

Im Zusammenhang mit der Kapazität der Verbindungsleitung ist auch die anliegende Treiberstärke von großer Bedeutung. Verbindungsleitungen mit starken Treibern sind weit weniger sensibel auf höhere Kapazitäten als Verbindungsleitungen mit schwachen Treibern.

Da bei einem konventionellem „Place and Route" Prozess immer eine größere Zahl von Metallebenen zur Verfügung stand, berücksichtigen die dem Stand der Technik entsprechenden „Place and Route" Programme die durch Umwege entstehenden höheren Signallaufzeiten nicht. Dies kann dazu führen, das die Signallaufzeit zwischen Schaltungselementen von der Sollsig nallaufzeit so stark abweicht, das die Schaltung unter den geforderten Betriebsbedingungen nicht funktionstüchtig ist.

Die Aufgabe der Erfindung besteht nun darin, ein Verfahren anzugeben, mit dem die Anordnung der Verbindungsleitungen derart beeinflusst werden kann, dass die Abweichungen von der Sollsignallaufzeit möglichst gering gehalten werden und somit eine funktionssichere Entwicklung des Halbleiterbauelementes gewährleistet ist.

Gemäß der Erfindung wird die Aufgabe dadurch gelöst, dass die Sensibilität der Verbindungsleitungen für eine kritische Signallaufzeitveränderung bewertet wird und dass die Verbindungsleitungen mit der höchsten Sensibilität, d.h. der Anfälligkeit auf Signallaufzeitveränderungen in der kürzest möglichen Variante angeordnet werden.

Damit wird sichergestellt, dass die Verbindungsleitungen mit einer hohen Anfälligkeit für Signallaufzeitveränderungen bevorzugt angeordnet werden und damit eine vermeidbare zusätzliche Erhöhung der Signallaufzeit umgangen werden kann.

In einer Variante der erfindungsgemäßen Verfahrens ist vorgesehen, dass Mindestsignallaufzeiten der Verbindungen, für den Fall einer optimalen Verbindung, nach dem Platzieren der Schaltungselemente ermittelt werden und die Verbindungsleitungen mit größerer Abweichung von einer Sollsignallaufzeit vor den Verbindungsleitungen mit geringerer Abweichung von der Sollsignallaufzeit angeordnet werden. Damit wird erreicht, dass Verbindungsleitungen, welche allein durch den zu überbrückenden Abstand bereits eine Abweichung von der Sollsignallaufzeit aufweisen, nicht zusätzlich durch Umwege belastet werden und den möglichst idealen Weg durch die Metallebenen nehmen können.

Für die weitere Bearbeitung im Route-Prozess hat es sich als zweckmäßig erwiesen, die Abweichung von der Sollsignallaufzeit zusammen mit den jeweiligen Netznamen zu speichern.

In einer weiteren Ausgestaltung des erfindungsgemäßen Verfahrens wird die an den Verbindungsleitungen anliegende Treiberstärke bewertet und Verbindungsleitungen mit geringerer Treiberstärke werden bevorzugt angeordnet. Da die Verbindungsleitungen mit geringen Treiberstärken die zu übertragenden Signale besonders stark verzögern, kann auch hier eine bevorzugte Verdrahtung von großem Nutzen sein, da sich ein Umweg bei einer schwach betriebenen Verbindungsleitung wesentlich stärker auswirkt als bei einer Verbindungsleitung mit starkem Treiber.

Für die weitere Bearbeitung im Route-Prozess hat es sich auch hier als zweckmäßig erwiesen, die Treiberstärke zusammen mit den jeweiligen Netznamen zu speichern.

In einer besonders zweckmäßigen Ausgestaltung des erindungsgemäßen Verfahrens wird in einem zusätzlichen Bestimmungsschritt aus der Treiberstärke und der Abweichung von der Sollsignallaufzeit ein Platzierungsrang berechnet und die Verbindungsleitungen werden entsprechend ihres Platzierungsranges angeordnet. Damit ist es möglich, sowohl auf die zwangsläufig auftretende Verzögerung und die Treiberstärke im Zusammenhang Rücksicht zu nehmen und so eine besonders effektive Verdrahtung der einzelnen Schaltungselemente zu erreichen.

Die Erfindung soll nachfolgend anhand eines Ausführungsbeispieles näher erläutert werden. In den zughörigen Zeichnungen zeigt
1 einen Entwurf einer elektrischen Schaltung mit unterschiedlichen Verbindungselementen,
2 einen aus dem „Place"-Prozess resultierenden Lauf zeitbericht, eine Liste der Zelltreiberstärke, sowie eine aus beiden Tabellen resultierende Verbindungs-Rangordnung,
3 die einzelnen Zellen nach dem abschließen des „Place"-Prozesses
4 die nach der Verbindungs-Rangordnung verbundenen Zellen.
In 1 ist ein stark vereinfachter Schaltungsentwurf ersichtlich. Der Schaltungsentwurf enthält 4 aktive Elemente 1-4, mit jeweils zwei Eingängen a und b, sowie einem Ausgang c.
Der in 1 dargestellte Entwurf wird jetzt dem „Place and Route" Prozess unterzogen. Wobei die Bauteile zu Standardzellen zusammengefasst werden, oder bereits Standardzellen darstellen. Aus dem „Place"-Prozess resultiert nun ein nicht-verbundenes Layout, wie in 3 dargestellt, sowie ein Laufzeitbericht, welcher für alle zu „routenden" Verbindungen eine Mindestlaufzeit angibt. Aus diesem Laufzeitbericht wird anschließend eine Liste gemäß 2 erstellt, welche die Abweichung der Mindestlaufzeit von der geforderten Sollsignallaufzeit angibt.
Des weiteren wurde dem „Place And Route" Programm zuvor eine Liste gemäß 2 übergeben, welche Angaben über die an den jeweiligen Zellausgängen anliegende Treiberstärke enthält. In dem Beispiel gibt eine kleinere Zahl einen schwächeren Treiber an und eine größere Zahl einen stärkeren Treiber.
Erfindungsgemäß wird nun aus der Treiberstärke und der Abweichung von der Solllaufzeit ein Verbindungs-Rang für die Verbindungen berechnet, wie in 2 angegeben.
Die entstandene Rangordnung wird anschließend dem „Route"-Prozess übergeben, welcher Verbindungen entsprechend der Rangordnung anordnet. Dieses Vorgehen hat zur Folge, das Leitungen mit Schwachen-Treibern und starken Leitungsbedingten Signalverzögerungen bevorzugt angeordnet werden.
Das Resultat dieser Vorgehensweise zeigt 4. Es ist zu erkennen, das die Leitung des Ausgangs der Zelle 1, welche einen Schwachen Treiber aufweist, bevorzugt angeordnet wurde. Andere Leitungen, wie z.B. der Ausgang der Zelle 2, können diesen Weg nun nicht mehr nehmen und müssen um die Schaltung herum angeordnet werden.

a: Eingang
b: Eingang
c: Ausgang
1,2,3,4: Standartzelle

Claims

Verfahren zur Anordnung von Verbindungsleitungen in Halbleiterbauelementen, bei dem nach einem Schaltungsentwurf unter Verwendung einer Standardzellenbibliothek ein physikalisches Layout erzeugt wird, indem Schaltungselemente nach einander mit ihrem Bestandteilen in dem Layout platziert werden und anschließend untereinander mit Verbindungsleitungen verbunden werden; mit dem entstandenen Layout wird das Halbleiterbauelement strukturiert, wobei die Schaltungselemente je einen Treiber, an dem eine Treiberstärke eingestellt ist, und Aus- sowie Eingänge für die Verbindungsleitungen, aufweisen, dadurch gekennzeichnet, dass die Sensibilität der Verbindungsleitungen für eine kritische Signallaufzeitveränderung bewertet wird und dass die Verbindungsleitungen mit der höchsten Sensibilität, d.h. der Anfälligkeit auf Signallaufzeitveränderungen in der kürzest möglichen Variante angeordnet werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Mindestsignallaufzeiten aller Verbindungen nach dem Platzieren der Schaltungselemente ermittelt werden und die Verbindungsleitungen mit größerer Abweichung von einer Sollsignallaufzeit vor den Verbindungsleitungen mit geringerer Abweichung von der Sollsignallaufzeit angeordnet werden.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Netznamen der Schaltungselemente mit einem Kennzeichen der jeweiligen Abweichung von der Sollsignallaufzeit gespeichert werden.
Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, dass die an den Verbindungsleitungen anliegende Treiberstärke bewertet wird und Verbindungsleitungen mit geringerer Treiberstärke bevorzugt angeordnet werden.
Verfahren nach Anspruch 1, 2 und 4, dadurch gekennzeichnet, dass die Netznamen der Schaltungselemente mit einem Kennzeichen der jeweiligen Treiberstärke gespeichert werden.
Verfahren nach Anspruch 3 und 5, dadurch gekennzeichnet, dass aus der Treiberstärke und der Abweichung von der Sollsignallaufzeit ein Platzierungsrang berechnet wird und die Verbindungsleitungen entsprechend ihres Platzierungsranges angeordnet werden.