DE10345466A1 - Verfahren zur Erfassung von Plazierungsfehlern von Schaltungsmustern bei der Übertragung mittels einer Maske in Schichten eines Substrats eines Halbleiterwafers - Google Patents

Verfahren zur Erfassung von Plazierungsfehlern von Schaltungsmustern bei der Übertragung mittels einer Maske in Schichten eines Substrats eines Halbleiterwafers Download PDF

Info

Publication number
DE10345466A1
DE10345466A1 DE10345466A DE10345466A DE10345466A1 DE 10345466 A1 DE10345466 A1 DE 10345466A1 DE 10345466 A DE10345466 A DE 10345466A DE 10345466 A DE10345466 A DE 10345466A DE 10345466 A1 DE10345466 A1 DE 10345466A1
Authority
DE
Germany
Prior art keywords
substrate
circuit patterns
mask
layers
semiconductor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10345466A
Other languages
English (en)
Inventor
Stefan Gruss
Hans-Georg Froehlich
Lothar Bauch
Ansgar Teipel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10345466A priority Critical patent/DE10345466A1/de
Priority to US10/951,661 priority patent/US7084962B2/en
Publication of DE10345466A1 publication Critical patent/DE10345466A1/de
Ceased legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03BAPPARATUS OR ARRANGEMENTS FOR TAKING PHOTOGRAPHS OR FOR PROJECTING OR VIEWING THEM; APPARATUS OR ARRANGEMENTS EMPLOYING ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ACCESSORIES THEREFOR
    • G03B27/00Photographic printing apparatus
    • G03B27/32Projection printing apparatus, e.g. enlarger, copying camera
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605Workpiece metrology
    • G03F7/70616Monitoring the printed patterns
    • G03F7/70633Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zur Erfassung von Plazierungsfehlern von Schaltungsmustern (10, 20) bei der Übertragung mittels einer Maske in Schichten eines Substrats eines Halbleiterwafers. Nach dem Übertragen wenigstens einer Mehrfachanordnung einer ersten Teststruktur mittels photolithographischer Projektion in wenigstens eine Resistschicht über dem Substrat, wobei die erste Teststruktur ein erstes Schaltungsmuster, wenigstens eine erste Overlay-Marke (12) und wenigstens eine erste mikrostrukturierte Justiermarke (14) aufweist, werden die Werte eines ersten Plazierungsfehlers der ersten Schaltungsmuster relativ zu den ersten Overlay-Marken (12) und den ersten mikrostrukturierten Justiermarken (14) für jedes Element der wenigstens einen Mehrfachanordnung bestimmt.
DE10345466A 2003-09-30 2003-09-30 Verfahren zur Erfassung von Plazierungsfehlern von Schaltungsmustern bei der Übertragung mittels einer Maske in Schichten eines Substrats eines Halbleiterwafers Ceased DE10345466A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10345466A DE10345466A1 (de) 2003-09-30 2003-09-30 Verfahren zur Erfassung von Plazierungsfehlern von Schaltungsmustern bei der Übertragung mittels einer Maske in Schichten eines Substrats eines Halbleiterwafers
US10/951,661 US7084962B2 (en) 2003-09-30 2004-09-29 Method for detecting positioning errors of circuit patterns during the transfer by means of a mask into layers of a substrate of a semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10345466A DE10345466A1 (de) 2003-09-30 2003-09-30 Verfahren zur Erfassung von Plazierungsfehlern von Schaltungsmustern bei der Übertragung mittels einer Maske in Schichten eines Substrats eines Halbleiterwafers

Publications (1)

Publication Number Publication Date
DE10345466A1 true DE10345466A1 (de) 2005-04-28

Family

ID=34353219

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10345466A Ceased DE10345466A1 (de) 2003-09-30 2003-09-30 Verfahren zur Erfassung von Plazierungsfehlern von Schaltungsmustern bei der Übertragung mittels einer Maske in Schichten eines Substrats eines Halbleiterwafers

Country Status (2)

Country Link
US (1) US7084962B2 (de)
DE (1) DE10345466A1 (de)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7741417B2 (en) 2004-01-07 2010-06-22 Exxonmobil Chemical Patents Inc. Preparation of polymerization catalyst activators utilizing indole-modified silica supports
US7220695B2 (en) * 2004-01-07 2007-05-22 Exxonmobil Chemical Patents Inc. Supported activator
US20060103034A1 (en) * 2004-11-15 2006-05-18 Kuo-Kuei Fu Overlay mark for a non-critical layer of critical dimensions
JP4675854B2 (ja) * 2006-07-25 2011-04-27 株式会社東芝 パターン評価方法と評価装置及びパターン評価プログラム
TWI302341B (en) * 2006-08-04 2008-10-21 Nanya Technology Corp Improved overlay mark
TWI373694B (en) * 2007-08-09 2012-10-01 Nanya Technology Corp Exposure methiod
US8022005B2 (en) * 2007-11-08 2011-09-20 Exxonmobil Chemical Patents Inc. Halogen substituted heterocyclic heteroatom containing ligands-alumoxane activation of metallocenes
CN102262350A (zh) * 2010-05-25 2011-11-30 旺宏电子股份有限公司 曝光机的曝光程序的验证方法及其使用的掩模
CN102386322B (zh) * 2010-08-25 2013-07-24 中芯国际集成电路制造(上海)有限公司 提高对准精度的方法
US10474040B2 (en) * 2017-12-07 2019-11-12 Kla-Tencor Corporation Systems and methods for device-correlated overlay metrology
US10533848B2 (en) 2018-03-05 2020-01-14 Kla-Tencor Corporation Metrology and control of overlay and edge placement errors
TWI717668B (zh) * 2018-12-19 2021-02-01 江蘇影速集成電路裝備股份有限公司 一種雙面曝光的對準裝置、方法及設備
CN113281969B (zh) * 2021-04-12 2023-08-15 中国电子科技集团公司第十一研究所 用于小尺寸图形光刻对准的光刻版及芯片光刻方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1162507A2 (de) * 2000-06-08 2001-12-12 Kabushiki Kaisha Toshiba Ausrichtungsverfahren, Verfahren zur Inspektion von Überlagerungsfehlern und Photomaske

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3229118B2 (ja) * 1993-04-26 2001-11-12 三菱電機株式会社 積層型半導体装置のパターン形成方法
US5601957A (en) * 1994-06-16 1997-02-11 Nikon Corporation Micro devices manufacturing method comprising the use of a second pattern overlying an alignment mark to reduce flattening
EP0841594A3 (de) * 1996-11-07 1999-08-25 Nikon Corporation Marke für Positionsdetektion, Verfahren und Vorrichtung zur Detektion einer Marke, und Belichtungssystem
JP4323636B2 (ja) * 1999-09-21 2009-09-02 キヤノン株式会社 位置計測方法及び位置計測装置
ATE286284T1 (de) * 2001-05-14 2005-01-15 Infineon Technologies Ag Verfahren zu durchführung einer ausrichtungsmessung von zwei mustern in unterschiedlichen schichten eines halbleiterwafers

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1162507A2 (de) * 2000-06-08 2001-12-12 Kabushiki Kaisha Toshiba Ausrichtungsverfahren, Verfahren zur Inspektion von Überlagerungsfehlern und Photomaske

Also Published As

Publication number Publication date
US7084962B2 (en) 2006-08-01
US20050068515A1 (en) 2005-03-31

Similar Documents

Publication Publication Date Title
DE10345466A1 (de) Verfahren zur Erfassung von Plazierungsfehlern von Schaltungsmustern bei der Übertragung mittels einer Maske in Schichten eines Substrats eines Halbleiterwafers
EP0061536B1 (de) Verfahren zur Herstellung von Halbleiterbauelementen mit verbesserten Justiermarken und Justiermarken für dieses Verfahren
JP2000228356A5 (ja) 位置合わせ方法
US7479356B2 (en) Aligning method
KR960018774A (ko) 얼라인먼트방법 및 반도체노광방법
KR100319999B1 (ko) 반도체 장치와 그의 얼라인먼트 장치 및 얼라인먼트 방법
DE102019201202B4 (de) Verfahren zum Verbessern der Überlagerungsleistung in Halbleitervorrichtungen
CN108490746B (zh) 一种光刻对准标记及其对准方法
US9482964B2 (en) Overlap mark set and method for selecting recipe of measuring overlap error
JP5166916B2 (ja) パターンの重ね合わせを行う装置およびデバイス製造方法
JP5136745B2 (ja) 多重露光技術におけるマスク製造誤差検証方法
JPH07142326A (ja) マスク重ね合わせ方法
KR100215897B1 (ko) 정렬도 측정용 오버레이 패턴 형성방법
DE10160458B4 (de) Maske mit programmierten Defekten und Verfahren zu deren Herstellung
KR100650733B1 (ko) 반도체소자의 측정마크
JP4022009B2 (ja) ホトマスクのアライメント方法
KR100271125B1 (ko) 정렬마크를 갖는 마스크 및 이를 이용한 마스크간 정렬도 측정방법
US7868629B2 (en) Proportional variable resistor structures to electrically measure mask misalignment
JPH02189913A (ja) 半導体装置のパターン形成方法
KR0143861B1 (ko) 반도체 소자 패턴의 현상 균일도 체크용 마스크 결합체 및 이를 이용한 반도체 소자 패턴의 현상 균일도 체크 방법
KR100244453B1 (ko) 반도체 웨이퍼의 포커스 패턴 형성구조
US6984531B2 (en) Electrical field alignment vernier
JPH0547621A (ja) 半導体製造プロセスにおけるマスク合わせ方法
JP3524259B2 (ja) アライメント評価レチクルと評価方法
KR20070079161A (ko) 반도체 소자의 웨이퍼 정렬방법

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8131 Rejection