DE10334079A1 - Transistormodul - Google Patents

Transistormodul Download PDF

Info

Publication number
DE10334079A1
DE10334079A1 DE10334079A DE10334079A DE10334079A1 DE 10334079 A1 DE10334079 A1 DE 10334079A1 DE 10334079 A DE10334079 A DE 10334079A DE 10334079 A DE10334079 A DE 10334079A DE 10334079 A1 DE10334079 A1 DE 10334079A1
Authority
DE
Germany
Prior art keywords
transistor
chip
diode
potential surface
diode chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10334079A
Other languages
English (en)
Other versions
DE10334079B4 (de
Inventor
Stefan Nowak
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Healthcare GmbH
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE10334079A priority Critical patent/DE10334079B4/de
Priority to US10/895,715 priority patent/US6977430B2/en
Priority to JP2004214000A priority patent/JP4280212B2/ja
Publication of DE10334079A1 publication Critical patent/DE10334079A1/de
Application granted granted Critical
Publication of DE10334079B4 publication Critical patent/DE10334079B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4846—Connecting portions with multiple bonds on the same bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Inverter Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Amplifiers (AREA)

Abstract

Ein Transistormodul weist einen ersten Transistor und eine erste Diode als zugehörige Freilaufdiode sowie einen zweiten Transistor und eine zweite Diode als zugehörige Freilaufdiode auf, wobei ein erster Transistorchip (2) mit dem ersten Transistor sowie ein zweiter Diodenchip (5) mit der zweiten Freilaufdiode auf einer positiven Potentialfläche (8) angeordnet sind, der erste Transistorchip (2) sowie der zweite Diodenchip (5) mit einer Ausgangspotentialfläche (12) verbunden sind, ein zweiter Transistorchip (4) mit dem zweiten Transistor sowie ein erster Diodenchip (3) mit der ersten Freilaufdiode auf der Ausgangspotentialfläche (12) angeordnet sind, mindestens zwei Seiten der Ausgangspotentialfläche (12) einer negativen Potentialfläche (7) benachbart sind, der zweite Transistorchip (4) sowie der erste Diodenchip (3) durch Leitungen (10, 11) mit der negativen Potentialfläche (7) verbunden sind, auf einem Schaltungsträger (6) jeder Transistorchip (2, 4) dem auf derselben Potentialfläche (8, 12) angeordneten Diodenchip (5, 3) benachbart sowie dem dem Transistorchip (2, 4) zugehörigen die Freilaufdiode aufweisenden Diodenchip (3, 5) gegenüberliegend angeordnet ist.

Description

  • Die Erfindung betrifft ein Transistormodul mit einem ersten Transistor und einer ersten Diode als zugehöriger Freilaufdiode sowie mit einem zweiten Transistor und einer zweiten Diode als zugehöriger Freilaufdiode.
  • Aus der DE 31 12 280 A1 ist ein Transistormodul zur Spulenerregung bekannt, welches insbesondere für medizintechnische Geräte vorgesehen ist, die Stromversorgungen benötigen, die pulsförmige Felder konstanter Stärke erzeugen. Hierbei soll der Erregerstrom einer Spule innerhalb sehr kurzer Dauer hochgefahren und dann bis zum Ende des Pulses auf konstanter Höhe gehalten werden.
  • Aus der DE 34 15 041 C2 ist eine Stromversorgungsschaltung für Gradientenspulen eines Kernspin-Darstellungsgerätes für die medizinische Diagnostik bekannt. Zur Erhöhung der Energie-Umsatzrate innerhalb der Gradientenspule sind in Reihe mit dieser und mit der Stromquelle Energiespeichermittel, insbesondere Kondensatoren, angeordnet.
  • Aus der DE 195 11 833 C2 ist eine Gradientenstromversorgung für ein Kernspintomographiegerät bekannt, welche in einer mit einem Gradientenverstärker verbundenen Brückenschaltung mehrere Transistoren und Freilaufdioden umfasst. Anzuwendende Gradientenpulse werden von einer Sequenzsteuerung vorgegeben, an welche der Gradientenverstärker angeschlossen ist. Das Layout der Schaltung ist nicht Gegenstand der DE 195 11 833 C2 .
    •
  • Der Erfindung liegt die Aufgabe zugrunde, ein Transistormodul mit zwei Transistoren sowie zwei jeweils einem der Transistoren zugeordneten Freilaufdioden anzugeben, welches sich bei einfachem Aufbau durch eine niedrige Streu-Induktivität be sonders für einen Gradientenverstärker mit steilen Gradientenrampen, insbesondere für medizintechnische Anwendungen, eignet.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch ein Transistormodul mit den Merkmalen des Anspruchs 1. Dieses Transistormodul weist zwei Transistorchips mit jeweils mindestens einem Transistor sowie zwei Diodenchips mit jeweils mindestens einer einem der Transistoren zugeordneten Freilaufdiode auf. Ein in der Regel rechteckiger Schaltungsträger, auf welchem die einzelnen Chips angeordnet sind, weist drei Potentialflächen, nämlich eine positive Potentialfläche, eine negative Potentialfläche und eine Ausgangspotentialfläche, auf.
  • Auf der positiven Potentialfläche sind der erste Transistorchip sowie der die dem zweiten Transistorchip zugehörige zweite Freilaufdiode aufweisende zweite Diodenchip angeordnet.
  • Der zweite Transistorchip sowie der die erste Freilaufdiode, d.h. die dem ersten Transistorchip zugeordnete Freilaufdiode, aufweisende erste Diodenchip sind auf der Ausgangspotentialfläche angeordnet, welche elektrisch, im Allgemeinen mit Bonddrähtchen, mit den auf der positiven Potentialfläche angeordneten Chips verbunden ist.
  • Hierbei ist jeder Transistorchip sowohl dem auf derselben Potentialfläche angeordneten Diodenchip benachbart als auch dem auf der anderen Potentialfläche angeordneten Diodenchip gegenüberliegend angeordnet. In diesem Zusammenhang wird die Bezeichnung „benachbarte" Anordnung zweier Bauteile, hier Diodenchip und Transistorchip, für eine Anordnung auf derselben Potentialfläche und die Bezeichnung „gegenüberliegende" Anordnung zweier Bauteile für eine Anordnung auf verschiedenen Potentialflächen verwendet.
  • Bei im Allgemeinen rechteckigen Chips sind die beiden Diodenchips zwei senkrecht aufeinander stehenden Seitenlinien eines Transistorchips benachbart beziehungsweise gegenüberliegend angeordnet. Somit sind die Transistor- und Diodenchips über Kreuz auf dem Schaltungsträger angeordnet.
  • Die negative Potentialfläche des Transistormoduls ist entweder als zusammenhängende Fläche oder in Form mehrerer Teilflächen ausgebildet. In jedem Fall ist die negative Potentialfläche beziehungsweise sind Teilflächen dieser Fläche mindestens zwei Seiten, bevorzugt gegenüberliegenden Seiten, der im Allgemeinen eine rechteckige Grundform aufweisenden Ausgangspotentialfläche benachbart. Dies ermöglicht eine elektrische Verbindung der auf der Ausgangspotentialfläche angeordneten Chips mit der negativen Potentialfläche mit besonders kurzen Leitungen, wobei diese Leitungen bevorzugt zumindest annähernd senkrecht zu den Leitungen verlaufen, welche die Ausgangspotentialfläche mit den auf der positiven Potentialfläche angeordneten Chips verbinden.
  • Während die positive Potentialfläche in einer durch den Schaltungsträger bestimmten Ebene liegt, weist die negative Potentialfläche eine komplexere Form auf. Diese ist zum einen durch deren an die Ausgangspotentialfläche grenzende Teilflächen und zum anderen durch die von diesen Teilflächen zu den Chips auf der Ausgangspotentialfläche führenden Leitungen bestimmt. Vorzugsweise sind jeweils mehrere Leitungen vorgesehen, welche die Chips auf der Ausgangspotentialfläche mit der negativen Potentialfläche verbinden. Durch die Mehrzahl der bevorzugt als zumindest annähernd parallel zueinander angeordnete Bonddrähtchen ausgebildeten Leitungen wird eine durchgehende Fläche angenähert, welche die Ausgangspotentialfläche bevorzugt zumindest annähernd überspannt.
  • Diese quasi simulierte Fläche mit negativem Potential weist wie die positive Potentialfläche bevorzugt eine im Wesentlichen unverzweigte Form, insbesondere Rechteckform, auf, wobei beide Potentiale große, eng nebeneinander liegende Flächen bilden. Hierdurch heben sich magnetische Felder besonders weitreichend auf.
  • Insgesamt ist ein besonders niederinduktiver Aufbau der Schaltungsanordnung erreicht. Dies ist besonders vorteilhaft für einen Gradientenverstärker mit steilen Gradientenrampen, beispielsweise mit Anstiegs- bzw. Abfallzeiten in der Größenordnung von 100 μs oder darunter.
  • Die einzelnen Chips sind auf dem Schaltungsträger vorzugsweise derart gering voneinander beabstandet, dass sowohl der Abstand eines Transistorchips zum die zugehörige Freilaufdiode aufweisenden Diodenchip als auch der Abstand des Transistorchips zum die Freilaufdiode des anderen Transistorchips aufweisenden Diodenchips geringer ist als die Höhe bzw. Breite des Transistorchips. Der Abstand zwischen der positiven Potentialfläche und der Ausgangspotentialfläche ist bevorzugt geringer als die Höhe eines Diodenchips.
  • Nach einer ersten bevorzugten Ausgestaltung weist die negative Potentialfläche – abgesehen von den Bonddrähtchen – eine U-Form auf, wobei der mittlere U-Schenkel als sogenannter Verbindungssteg zwischen der postiven Potentialfläche und der Ausgangspotentialfläche angeordnet ist. Die Verbindung der beiden äußeren, an die Ausgangspotentialfläche grenzenden Teilflächen der negativen Potentialfläche mittels des Verbindungssteges ist insbesondere vorteilhaft, um in einer Schaltungsanordnung mehrere nebeneinander angeordnete Transistormodule elektrisch zu verbinden.
  • Nach einer zweiten bevorzugten Ausgestaltung ist die Ausgangspotentialfläche der positiven Potentialfläche unmittelbar benachbart. Die negative Potentialfläche kann hierbei mehrteilig, auch in der Form lediglich einzelner Anschlussstücke ausgebildet sein. Diese Ausführungsform eignet sich besonders für Anwendungen, in denen ein einzelnes Transistormodul separat an das negative Potential angeschlossen ist.
  • In fertigungstechnisch besonders günstiger Weise sind die positive Potentialfläche und die Ausgangspotentialfläche bevorzugt in einer gemeinsamen Ebene auf dem Schaltungsträger angeordnet. Auf diesen Flächen sind die Kollektoren der Transistorchips sowie die Katoden der Diodenchips aufgelötet.
    •
  • Nachfolgend werden zwei Ausführungsbeispiele der Erfindung anhand von Zeichnungen näher erläutert. Hierin zeigen:
  • 1a, 1b ein erstes Ausführungsbeispiel eines Transistormoduls eines Gradientenverstärkers,
  • 2 das Transistormodul nach 1a, 1b mit schematisch eingezeichneten Potentialflächen, und
  • 3 ein zweites Ausführungsbeispiel eines Transistormoduls.
  • Einander entsprechende Teile sind in allen Figuren mit den gleichen Bezugszeichen versehen.
  • Die 1a, 1b und 2 zeigen jeweils in vereinfachter Darstellung ein erstes Ausführungsbeispiel eines Transistormoduls 1 eines Gradientenverstärkers für ein medizintechnisches Gerät, insbesondere einen Kernspintomographen. Die Schaltung wird auch als Halbbrücke bezeichnet und weist zwei Transistorchips 2, 4 sowie zwei Diodenchips 3, 5 auf. Hierbei bildet im Ausführungsbeispiel jeweils ein einzelner Transistor einen Transistorchip 2, 4 und eine einzelne Diode einen Diodenchip 3, 5. Ein nicht dargestellter Kondensator ist einerseits mit einer positiven Potentialfläche 8, in den Darstellungen unten, und andererseits mit einer negativen Potentialfläche 7, in den Darstellungen oben, verbunden. Beide Potentialflächen 7, 8 sind durch eine Kupferschicht auf einem rechteckigen Schaltungsträger 6 gebildet und befinden sich in einer Ebene E1 (1b, Seitenansicht).
  • Auf die positive Potentialfläche 8 ist der Kollektor des ersten Transistorchips 2 aufgelötet. Der Emitter des ersten Transistorchips 2 ist durch mehrere Bonddrähtchen als Leitungen 9 mit einer Ausgangspotentialfläche 12 verbunden. Mit dieser ist beispielsweise eine nicht dargestellte Gradientenspule des medizintechnischen Gerätes verbunden.
  • Zum Abklingen des Stromes durch die Gradientenspule ist der erste Diodenchip 3 vorgesehen, dessen Katode auf der Ausgangspotentialfläche 12 aufgelötet ist. Die Anode des ersten Diodenchips 3 ist durch mehrere Leitungen 10, ebenfalls in Form von Bonddrähtchen, an die negative Potentialfläche 7 angeschlossen. Der erste Diodenchip 3 wird als zum ersten Transistorchip 2 gehörender, erster Freilaufdiodenchip oder kurz als erste Freilaufdiode bezeichnet.
  • Zusätzlich zum ersten Diodenchip 3 ist auf der Ausgangspotentialfläche 12 weiterhin der zweite Transistorchip 4 mit dessen Kollektor aufgelötet. Der Emitter des zweiten Transistorchips 4 ist, wie die Anode des ersten Diodenchips 3, durch Leitungen 11 mit der negativen Potentialfläche 7 verbunden. Weitere Leitungen 13 verbinden den Emitter des zweiten Transistorchips 4 mit der Anode des ersten Diodenchips 3. Die Ausgangspotentialfläche 12 ist ferner durch Leitungen 15 mit der Anode des zweiten Diodenchips 5 verbunden, dessen Katode auf der positiven Potentialfläche 8 aufgelötet ist, und der die dem zweiten Transistorchip 4 zugehörige Freilaufdiode, auch als zweiter Freilaufdiodenchip bezeichnet, bildet.
  • Somit befindet sich jeder Transistorchip 2, 4 sowie der zugehörige Freilaufdiodenchip 3, 5 jeweils auf verschiedenen Potentialflächen 12, 8. Dagegen ist der antiparallele Diodenchip 5, 3 eines Transistorchips 2, 4 jeweils zusammen mit diesem auf derselben Potentialfläche 8, 12 angeordnet.
  • Die Transistorchips 2, 4 sind ebenso wie die im Vergleich hierzu kleineren Diodenchips 3, 5 etwa quadratisch. Breite und Höhe der Transistorchips 2, 4 sind mit BT bzw. HT, Breite und Höhe der Diodenchips 3, 5 mit BD bzw. HD angegeben. Die Fläche des Schaltungsträgers 6 ist größtenteils durch die in 2 schematisch eingezeichneten Potentialflächen 7, 8, 12 ausgefüllt. Die Höhe der Potentialflächen 7, 8, 12 ist mit HP7, HP8, HP12 angegeben.
  • Während die positive Potentialfläche 8 bereits durch die entsprechende Kupferschicht auf dem Schaltungsträger 6 eine rechteckige Grundform hat, weist die die negative Potentialfläche 7 bildende Kupferschicht eine U-Form auf, dessen mittlerer, der positiven Potentialfläche 8 zugewandter U-Schenkel auch als Verbindungssteg 14 bezeichnet wird. Zwischen den drei U-Schenkeln liegt die Ausgangspotentialfläche 12, deren mit dP bezeichneter Abstand zur positiven Potentialfläche 8 geringer als die Höhe HT der Transistorchips 2, 4 sowie geringer als die Höhe HD der Diodenchips 3, 5 ist. Zwischen den äußeren U-Schenkeln verlaufen die Leitungen 10, 11, 13 im Wesentlichen parallel zum Verbindungssteg 14. Diese Leitungen 10, 11, 13 nähern eine parallel von der Ausgangspotentialfläche 12 beabstandete Fläche in einer Ebene E2 an, welche effektiv die negative Potentialfläche 7 vergrößert, so dass diese insgesamt eine der positiven Potentialfläche 8 vergleichbare Form und Größe hat.
  • Die wirksame negative Potentialfläche 7 wird somit sowohl durch das DCB (Direct Copper Bonded)-Layout als auch durch die Bonddrähtchen oder Leitungen 10, 11, 13 gebildet. Die großen, eng nebeneinander beziehungsweise übereinander liegenden Potentialflächen 7, 8, 12 tragen neben der besonders kurzen Ausbildung der Leitungen 9, 10, 11, 13, 15 maßgeblich zu einer geringen Streuinduktivität des Transistormoduls 1 bei, wobei sich magnetische Felder weitgehend aufheben.
  • Der mit DB angegebene Abstand zwischen dem ersten Transistorchip 2 und dem antiparallelen Diodenchip 5 ist im dargestellten Ausführungsbeispiel geringer als der mit DH angegebene Abstand zwischen dem ersten Transistorchip 2 und dem zugehörigen Freilaufdiodenchip 3, wobei letztgenannter Abstand DH annähernd der Höhe HD des Diodenchips 5 entspricht. Analoges gilt für den zweiten Transistorchip 4 und den diesem zugehörigen Freilaufdiodenchip 5 sowie den dazu antiparallelen Chip 3.
  • Die Transistorchips 2, 4 einerseits und die Diodenchips 3, 5 andererseits sind damit auf dem Schaltungsträger 6 über Kreuz angeordnet, wobei jeder auf einer Potentialfläche 12, 8 angeordnete Transistorchip 2, 4 dem zugeordneten, auf der jeweils anderen Potentialfläche 8, 12 angeordneten Freilauf-Diodenchip 3, 5 gegenüberliegend angeordnet ist und dem antiparallelen Diodenchip 5, 3 benachbart ist.
  • In 3 ist ein zweites, besonders bevorzugtes Ausführungsbeispiel eines Transistormoduls 1 dargestellt, welches sich ebenfalls durch einen besonderes niederinduktiven Aufbau auszeichnet. In diesem Ausführungsbeispiel ist die negative Potentialfläche 7, soweit sie nicht durch die Leitungen 10, 11, 13 simuliert ist, ausschließlich in Form von Teilflächen vorhanden, welche teilweise zu nicht notwendigerweise in der Ebene E1 des Schaltungsträgers 6 angeordneten Anschlussstücken 16 entartet sind.
  • Die Chips 3, 4 auf der negativen Potentialfläche 7 sind somit direkt an die Anschlussstücke 16 anschließbar. Die in der Darstellung rechts an die Ausgangspotentialfläche 12 anschließende Teilfläche der negativen Potentialfläche 7, dem zweiten Transistorchip 4 benachbart, stellt eine fertigungstechnische Vereinfachung dar, da sie eine einfache Ablängung der Bonddrähtchen ermöglicht.
  • Trotz der im Vergleich zum Ausführungsbeispiel nach den 1a, 1b, 2 wesentlich reduzierten Abmessung des durch das DCB-Layout gebildeten Teils der negativen Potentialfläche 7 wird diese auch im Ausführungsbeispiel nach 3 zum großen Teil durch die oberhalb der Ausgangspotentialfläche 12 näherungsweise in der Ebene E2 angeordneten Bonddrähtchen oder Leitungen 10, 11, 13 gebildet, so dass insgesamt eine geringe Streuinduktivität gegeben ist. Ein sowohl niederinduktiver als auch kompakter Aufbau des Transistormoduls 1 ist insbesondere auch durch den Verzicht auf einen zwischen der positiven Potentialfläche 8 und der Ausgangspotentialfläche 12 angeordneten Verbindungssteg der negativen Potentialfläche 7 erreicht.

Claims (9)

  1. Transistormodul mit einem ersten Transistor und einer ersten Diode als zugehöriger Freilaufdiode, sowie mit einem zweiten Transistor und einer zweiten Diode als zugehöriger Freilaufdiode, wobei • ein erster Transistorchip (2) mit dem ersten Transistor sowie ein zweiter Diodenchip (5) mit der zweiten Freilaufdiode auf einer positiven Potentialfläche (8) angeordnet sind, • der erste Transistorchip (2) sowie der zweite Diodenchip (5) mit einer Ausgangspotentialfläche (12) verbunden sind, • ein zweiter Transistorchip (4) mit dem zweiten Transistor sowie ein erster Diodenchip (3) mit der ersten Freilaufdiode auf der Ausgangspotentialfläche (12) angeordnet sind, • mindestens zwei Seiten der Ausgangspotentialfläche (12) einer negativen Potentialfläche (7) benachbart sind, • der zweite Transistorchip (4) sowie der erste Diodenchip (3) durch Leitungen (10, 11) mit der negativen Potentialfläche (7) verbunden sind, • auf einem Schaltungsträger (6) jeder Transistorchip (2, 4) dem auf der selben Potentialfläche (8, 12) angeordneten Diodenchip (5, 3) benachbart sowie dem nicht auf der Potentialfläche (8, 12) angeordneten dem Transistorchip (2, 4) zugehörigen die Freilaufdiode aufweisenden Diodenchip (3, 5) gegenüberliegend angeordnet ist.
  2. Transistormodul nach Anspruch 1, dadurch gekennzeichnet, dass die den ersten Diodenchip (3) sowie den zweiten Transistorchip (4) mit der negativen Potentialfläche (7) verbindenden Leitungen (10, 11) zumindest annähernd quer zu Leitungen (9, 15) zwischen dem ersten Transistorchip (2) sowie dem zweiten Diodenchip (5) und der Ausgangspotentialfläche (12) verlaufen.
  3. Transistormodul nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die negative Potentialfläche (7) jeweils mit mehreren Leitungen (10, 11) sowohl mit dem ersten Diodenchip (3) als auch mit dem zweiten Transistorchip (4) verbunden ist.
  4. Transistormodul nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Abstand (DB) zwischen einem Transistorchip (2, 4) und dem auf der selben Potentialfläche (8, 12) angeordneten Diodenchip (5, 3) geringer ist als die Breite (BT) des Transistorchips (2, 4).
  5. Transistormodul nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Abstand (DH) zwischen einem Transistorchip (2, 4) und dem die zugehörige Freilaufdiode aufweisenden Diodenchip (3, 5) geringer ist als die Höhe (HT) des Transistorchips (2, 4).
  6. Transistormodul nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Abstand (dP) zwischen der positiven Potentialfläche (8) und der Ausgangspotentialfläche (12) weniger als die Höhe (HD) eines Diodenchips (3, 5) beträgt.
  7. Transistormodul nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass zwischen der positiven Potentialfläche (8) und der Ausgangspotentialfläche (12) ein Verbindungssteg (14) der negativen Potentialfläche (7) angeordnet ist.
  8. Transistormodul nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Ausgangspotentialfläche (12) der positiven Potentialfläche (8) unittelbar benachbart ist.
  9. Tansistormodul nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die positive Potentialfläche (8) und die Ausgangspotentialfläche (12) in einer gemeinsamen Ebene (E1) angeordnet sind.
DE10334079A 2003-07-25 2003-07-25 Transistormodul Expired - Fee Related DE10334079B4 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE10334079A DE10334079B4 (de) 2003-07-25 2003-07-25 Transistormodul
US10/895,715 US6977430B2 (en) 2003-07-25 2004-07-21 Transistor module
JP2004214000A JP4280212B2 (ja) 2003-07-25 2004-07-22 トランジスタモジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10334079A DE10334079B4 (de) 2003-07-25 2003-07-25 Transistormodul

Publications (2)

Publication Number Publication Date
DE10334079A1 true DE10334079A1 (de) 2005-02-17
DE10334079B4 DE10334079B4 (de) 2008-08-21

Family

ID=34071913

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10334079A Expired - Fee Related DE10334079B4 (de) 2003-07-25 2003-07-25 Transistormodul

Country Status (3)

Country Link
US (1) US6977430B2 (de)
JP (1) JP4280212B2 (de)
DE (1) DE10334079B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004059313B3 (de) * 2004-12-09 2006-05-04 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit verringerten parasitären Induktivitäten

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5196794B2 (ja) * 2007-01-29 2013-05-15 三菱電機株式会社 半導体装置
US8151441B1 (en) 2008-03-27 2012-04-10 Western Digital (Fremont), Llc Method for providing and utilizing an electronic lapping guide in a magnetic recording transducer
US8018678B1 (en) 2008-11-26 2011-09-13 Western Digital (Fremont), Llc Method for simultaneous electronic lapping guide (ELG) and perpendicular magnetic recording (PMR) pole formation
US8165709B1 (en) 2009-02-26 2012-04-24 Western Digital (Fremont), Llc Four pad self-calibrating electronic lapping guide
US8291743B1 (en) 2009-05-27 2012-10-23 Western Digital (Fremont), Llc Method and system for calibrating an electronic lapping guide for a beveled pole in a magnetic recording transducer
US8443510B1 (en) 2009-05-28 2013-05-21 Western Digital (Fremont), Llc Method for utilizing an electronic lapping guide for a beveled pole in a magnetic recording transducer
US8307539B1 (en) 2009-09-30 2012-11-13 Western Digital (Fremont), Llc Method for modeling devices in a wafer
US8375565B2 (en) 2010-05-28 2013-02-19 Western Digital (Fremont), Llc Method for providing an electronic lapping guide corresponding to a near-field transducer of an energy assisted magnetic recording transducer
US8343364B1 (en) 2010-06-08 2013-01-01 Western Digital (Fremont), Llc Double hard-mask mill back method of fabricating a near field transducer for energy assisted magnetic recording
US8749790B1 (en) 2011-12-08 2014-06-10 Western Digital (Fremont), Llc Structure and method to measure waveguide power absorption by surface plasmon element
JP5798951B2 (ja) * 2012-03-02 2015-10-21 日立オートモティブシステムズ株式会社 インバータ装置
FR3004058B1 (fr) * 2013-03-26 2016-12-16 Valeo Systemes Thermiques Module de commande d'un appareil electrique
US9441938B1 (en) 2013-10-08 2016-09-13 Western Digital (Fremont), Llc Test structures for measuring near field transducer disc length
CN107546218A (zh) * 2017-08-15 2018-01-05 杭州浙阳电气有限公司 低杂散电感衬底及其功率半导体模块

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3112280A1 (de) * 1981-03-27 1982-10-07 Siemens AG, 1000 Berlin und 8000 München Vorrichtung zur spulenerregung fuer die erzeugung pulsfoermiger felder konstanter staerke
FI75701C (fi) * 1983-04-22 1988-07-11 Instrumentarium Oy Kontrollerad stroemkaella.
JPH04138073A (ja) * 1990-09-28 1992-05-12 Sanyo Electric Co Ltd 混成集積回路装置
JP2973799B2 (ja) * 1993-04-23 1999-11-08 富士電機株式会社 パワートランジスタモジュール
DE19511833C2 (de) * 1995-03-30 1998-04-23 Siemens Ag Gradientenstromversorgung für ein Kernspintographiegerät
US5895974A (en) * 1998-04-06 1999-04-20 Delco Electronics Corp. Durable substrate subassembly for transistor switch module
JP4089143B2 (ja) * 2000-08-30 2008-05-28 三菱電機株式会社 電力用半導体装置
JP2002315357A (ja) * 2001-04-16 2002-10-25 Hitachi Ltd インバータ装置
JP3701228B2 (ja) * 2001-11-01 2005-09-28 三菱電機株式会社 半導体装置
JP2003258178A (ja) * 2002-02-27 2003-09-12 Sanyo Electric Co Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004059313B3 (de) * 2004-12-09 2006-05-04 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit verringerten parasitären Induktivitäten
US7751207B2 (en) 2004-12-09 2010-07-06 Semikron Elektronik Gmbh & Co. Kg Power semiconductor module with reduced parasitic inductance

Also Published As

Publication number Publication date
US6977430B2 (en) 2005-12-20
US20050023673A1 (en) 2005-02-03
JP4280212B2 (ja) 2009-06-17
DE10334079B4 (de) 2008-08-21
JP2005045261A (ja) 2005-02-17

Similar Documents

Publication Publication Date Title
DE10334079B4 (de) Transistormodul
DE102008062544B4 (de) Laser-Array-Schaltung
EP3361836B1 (de) Niederinduktive halbbrückenanordnung
DE102015115271A1 (de) Elektronikbaugruppe mit entstörkondensatoren
DE102015101086B4 (de) Leistungshalbleitermodulanordnung
DE4124757C2 (de) Halbleiter-Leistungsmodul
DE102015120157A1 (de) Leistungselektronische Schalteinrichtung mit einer Mehrzahl von Potentialflächen
DE102014113519A1 (de) Elektronisches Bauteil, Anordnung und Verfahren
EP0738008B1 (de) Leistungshalbleitermodul
DE102021110214A1 (de) Halbleitervorrichtung
DE3722941C2 (de)
WO2018059965A1 (de) Optischer pulsgenerator und verfahren zum betrieb eines optischen pulsgenerators
EP0166027B1 (de) In C-MOS-Technik realisierte Basiszelle
DE10060585A1 (de) Vorrichtung und Verfahren zur Untersuchung einer integrierten Halbleiterschaltung
DE102019112477B4 (de) Leistungshalbleiterbauelement mit einer Kontakteinrichtung
DE3643994A1 (de) Spannungsvervielfacherschaltung
DD282551A5 (de) Transistor-wechselrichter in brueckenschaltung
DE19633542A1 (de) Leistungsmodul
DE202016101991U1 (de) Mit erhöhter Chipausbeute hergestelltes Leistungshalbleitermodul
DE2927258C3 (de) Magnetblasenspeichervorrichtung
DE102021117924B4 (de) Leistungsmodul
DE102011003833B4 (de) Anordnung zur elektrischen Kontaktierung von elektrischen Bauelementen
DE60219703T2 (de) Gestapelte Mehrchip-Halbleitervorrichtung mit Durchgangsverbindungen
DE102022131921B3 (de) Anordnung mit einer Mehrzahl Leistungshalbleitermodulen
DE1918557B2 (de) Integrierter schaltkreis

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8364 No opposition during term of opposition
R081 Change of applicant/patentee

Owner name: SIEMENS HEALTHCARE GMBH, DE

Free format text: FORMER OWNER: SIEMENS AKTIENGESELLSCHAFT, 80333 MUENCHEN, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee