DE10332829B4 - Halbleiterchipstapel - Google Patents
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Abstract
Halbleiterchipstapel
mit einem Bottom-Chip (2) und mindestens einem darauf angeordneten Top-Chip (1),
mit Kontaktflächen (4) an dem Bottom-Chip (2) und einem jeweiligen Top-Chip (1), die in einer Verbindungsebene einander gegenüberliegend nach Art einer Face-to-Face-Technologie elektrisch leitend miteinander verbunden sind, und
mit mindestens einer in der Verbindungsebene angeordneten Anschlusskontaktfläche (3) des Bottom-Chips (2), die in einem von dem Top-Chip (1) freien Bereich des Bottom-Chips (2) angeordnet oder mit einer Kontaktfläche (4) eines weiteren Top-Chips (1) nach Art einer Face-to-Face-Technologie verbunden ist,
wobei
in der Verbindungsebene mindestens ein elektrischer Leiter (5, 6) vorhanden ist, der eine Kontaktfläche (4) des Bottom-Chips (2), die mit einer Kontaktfläche (4) des Top-Chips verbunden ist, mit der Anschlusskontaktfläche (3) des Bottom-Chips (2) verbindet, die nicht mit einer Kontaktfläche (4) desselben Top-Chips (1) verbunden ist.
mit einem Bottom-Chip (2) und mindestens einem darauf angeordneten Top-Chip (1),
mit Kontaktflächen (4) an dem Bottom-Chip (2) und einem jeweiligen Top-Chip (1), die in einer Verbindungsebene einander gegenüberliegend nach Art einer Face-to-Face-Technologie elektrisch leitend miteinander verbunden sind, und
mit mindestens einer in der Verbindungsebene angeordneten Anschlusskontaktfläche (3) des Bottom-Chips (2), die in einem von dem Top-Chip (1) freien Bereich des Bottom-Chips (2) angeordnet oder mit einer Kontaktfläche (4) eines weiteren Top-Chips (1) nach Art einer Face-to-Face-Technologie verbunden ist,
wobei
in der Verbindungsebene mindestens ein elektrischer Leiter (5, 6) vorhanden ist, der eine Kontaktfläche (4) des Bottom-Chips (2), die mit einer Kontaktfläche (4) des Top-Chips verbunden ist, mit der Anschlusskontaktfläche (3) des Bottom-Chips (2) verbindet, die nicht mit einer Kontaktfläche (4) desselben Top-Chips (1) verbunden ist.
Description
- Teilschaltungen, die mit verschiedenen elektronischen Schaltungen kombiniert werden können, werden in separaten Halbleiterchips integriert hergestellt und zu komplexeren Schaltungen erweitert, indem die Chips auf Trägerchips angebracht werden, die ebenfalls elektronische Schaltungen enthalten. Auf diese Weise entstehen Halbleiterchipstapel mit einem Trägerchip (Bottom-Chip) und mindestens einem darauf angeordneten Top-Chip. Die in den Chips integrierten elektronischen Schaltungen werden über oberseitig angeordnete Kontaktflächen elektrisch leitend miteinander verbunden. Das geschieht vorzugsweise mit der so genannten Face-to-Face-Technologie, bei der die mit den Kontaktflächen versehenen Oberseiten der Chips einander gegenüberliegend angeordnet werden und die Kontaktflächen direkt, z. B. mittels eines geeigneten elektrisch leitenden Lotmaterials, miteinander verbunden werden. Damit sind der Bottom-Chip und der Top-Chip zu einer funktionsfähigen Gesamtheit verbunden. Es können auch mehrere Top-Chips übereinander oder nebeneinander auf dem Bottom-Chip angeordnet sein.
- Signale werden vertikal zwischen dem Top-Chip und dem Bottom-Chip übertragen. Dabei tritt das Problem auf, dass ein externer elektrischer Anschluss des Halbleiterchipstapels, z. B. an Bauelemente einer Peripherie, nur mit erheblichem Aufwand möglich ist. Das gilt insbesondere, wenn die in dem Top-Chip integrierte Schaltung mit einem externen Anschluss versehen werden soll. Falls für den externen Anschluss auch die Rückseite des Top-Chips, die auf der von dem Bottom-Chip abgewandten Seite liegt und in der Regel frei ist, mit Anschlusskontakten versehen werden soll, wird der Herstellungsprozess sehr aufwendig.
- In der
US 6,507,117 B1 ist ein Halbleiterbauelement beschrieben, das aus einem Bottom-Chip und einem Top-Chip zusammengesetzt ist. In dem Bottom-Chip befinden sich elektrisch leitende Verbindungen, die von den Kontaktflächen, die für den Anschluss des Top-Chips vorgesehen sind, zu randseitig angeordneten externen Anschlusskontakten führen. Eine vergleichbare Anordnung ist in derEP 1 001 465 A2 beschrieben. - In der
EP 1 225 635 A2 ist ein Halbleiterchipstapel beschrieben, bei dem in einem Bottom-Chip ein metallischer Verbindungsbereich angeordnet ist, der für eine Verbindung der Anschlusskontakte für den elektrischen Anschluss des Top-Chips mit randseitig angeordneten externen Anschlusskontakten vorgesehen ist. - Aufgabe der vorliegenden Erfindung ist es, einen Halbleiterchipstapel anzugeben, bei dem ein jeweiliger Top-Chip auf vergleichsweise einfach herstellbare Weise mit einem leicht zugänglichen externen elektrischen Anschluss des Bottom-Chips oder einem Anschluss eines weiteren Top-Chips verbunden ist.
- Diese Aufgabe wird mit dem Halbleiterchipstapel mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
- Bei dem Halbleiterchipstapel sind ein Bottom-Chip und mindestens ein darauf angeordneter Top-Chip nach Art einer Faceto-Face-Technologie elektrisch leitend miteinander verbunden, wobei jeweilige Kontaktflächen, die einander gegenüberliegend angeordnet sind, direkt miteinander verbunden sind. Es sind Anschlusskontaktflächen des Bottom-Chips vorhanden, die für einen externen elektrischen Anschluss, z. B. an Bauelemente einer Peripherie oder an einen weiteren Top-Chip, vorgesehen sind. In der Verbindungsebene zwischen dem Bottom-Chip und dem Top-Chip oder in dem Halbleitermaterial oder den Verdrahtungsebenen des Bottom-Chips ist mindestens ein elektrischer Leiter vorhanden, der die Kontaktfläche des Top-Chips mit der für externen Anschluss vorgesehenen Anschlusskontaktfläche des Bottom-Chips elektrisch leitend verbindet. Diese Anschlusskontaktfläche befindet sich in einem freien Bereich der mit dem Top-Chip versehenen Oberseite des Bottom-Chips oder in direktem elektrischem Kontakt mit einer Kontaktfläche eines weiteren Top-Chips. Auf diese Weise kann insbesondere ein Netzwerk von Leitern als Bus-System in dem Halbleiterchipstapel ausgebildet sein.
- Es folgt eine genauere Beschreibung von Beispielen des Halbleiterchipstapels anhand der
1 bis3 . - Die
1 zeigt ein Ausführungsbeispiel des Halbleiterchipstapels im Querschnitt. - Die
2 zeigt ein weiteres Ausführungsbeispiel des Halbleiterchipstapels in einer Schnittaufsicht. - Die
3 zeigt ein weiteres Ausführungsbeispiel des Halbleiterchipstapels in einer Schnittaufsicht. - Die
1 zeigt im Querschnitt einen Top-Chip1 und einen Bottom-Chip2 , die in Face-to-Face-Technologie miteinander verbunden sind. Auf der Oberseite des Bottom-Chips2 ist in einem nicht von dem Top-Chip1 bedeckten Bereich eine Anschlusskontaktfläche3 für einen externen elektrischen Anschluss dargestellt. Der Top-Chip1 besitzt außer den direkt mit den Kontaktflächen des Bottom-Chips2 verbundenen Kontaktflächen eine Kontaktfläche4 , die über einen elektrischen Leiter5 innerhalb des Bottom-Chips2 mit der Anschlusskontaktfläche3 verbunden ist. Der Leiter5 kann z. B. in einer oder mehreren Verdrahtungsebenen des Bottom-Chips2 vorhanden sein und auch dotierte Bereiche in dem Halbleitermaterial umfassen. - Bei der Verbindung der Halbleiterchips mittels Face-to-Face-Technologie wird entsprechend den vorgesehenen vertikalen leitenden Verbindungen zwischen dem Top-Chip
1 und dem Bottom-Chip2 auch eine Verbindung zwischen der Kontaktfläche4 des Top-Chips und einer entsprechenden gegenüberliegenden Kontaktfläche des Bottom-Chips2 hergestellt. Auf diese Weise ist der Leiter5 an einen Anschluss des Top-Chips elektrisch leitend angeschlossen. - Statt des in dem Bottom-Chip
2 vorhandenen Leiters5 kann auch eine Leiterbahn auf der Oberseite des Bottom-Chips2 innerhalb der Verdrahtungsebene vorgesehen sein. Dieser Leiter ist dann seitlich zwischen den Kontaktflächen, die durch Face-to-Face-Technologie miteinander verbunden sind, hindurchgeführt und von den Kontaktflächen elektrisch isoliert. - Ein solches Ausführungsbeispiel ist in der
2 in einer Schnittaufsicht dargestellt. Der Top-Chip1 , von dem hier nur die seitlichen Begrenzungen durch eine gestrichelte Linie angedeutet sind, befindet sich auf dem Bottom-Chip2 , der in diesem Beispiel mit vier Anschlusskontaktflächen3 versehen ist. Die für den externen Anschluss vorgesehenen Kontaktflächen4 des Top-Chips sind, ebenfalls durch Face-to-Face-Technologie, direkt mit entsprechenden Kontaktflächen des Bottom-Chips verbunden. Die strukturierte Leiterebene des Bottom-Chips2 , die als Verbindungsebene mit dem Top-Chip1 vorgesehen ist, umfasst in diesem Beispiel auch Leiter6 , die auf der Oberseite des Bottom-Chips2 angeordnet sind und die Kontaktflächen und Anschlusskontaktflächen3 des Bottom-Chips elektrisch leitend miteinander verbinden. - Bei dieser Ausführungsform wird zunächst der Bottom-Chip
2 einschließlich der strukturierten Verbindungsebene hergestellt. Bei der Kontaktierung des Top-Chips werden außer den vertikalen leitenden Verbindungen zwischen den integrierten elektronischen Schaltungen auch die Verbindungen zu den Leitern5 ,6 , die zu Anschlusskontaktflächen3 führen, hergestellt. Bei diesem Halbleiterchipstapel ist es möglich, ein Signal aus dem Top-Chip an den externen Anschluss der Anschlusskontaktfläche3 zu leiten. Eine Ausführungsform, bei der die Leiter6 oberhalb der obersten Metalllage der Verdrahtungsebenen des Bottom-Chips angeordnet sind, hat den Vorteil, dass diese Leiter6 beim Entwurf des Bottom-Chips nicht berücksichtigt werden müssen; sie können je nach Bedarf und Typ des Top-Chips nachträglich ohne Re-Design allein durch geeignete Strukturierung der Metallisierungsschicht der Verbindungsebene realisiert werden. - Die Anschlusskontaktflächen
3 können auch in einem anderen Material als dem der Leiter6 als separate Kontakt-Pads hergestellt und mit dem in der strukturierten Metallschicht der Verbindungsebene ausgebildeten Leiter6 elektrisch leitend verbunden werden. In diesem Fall braucht für die Verbin dungsebene selbst kein Material eingesetzt zu werden, mit dem auch die Herstellung großflächiger Kontakt-Pads möglich ist. - Die
3 zeigt ein Ausführungsbeispiel, bei dem nebeneinander drei verschiedene Top-Chips1 auf dem Bottom-Chip2 angeordnet sind. Die Anzahl der Top-Chips1 ist im Prinzip beliebig. Durch ein Bus-System7 in der Verdrahtungsebene wird eine Verbindung von Kontaktflächen4 der Top-Chips1 untereinander ermöglicht. Die zugehörigen Kontaktflächen des Bottom-Chips2 können bei dieser Ausgestaltung als externe Anschlusskontaktflächen3 zu den jeweiligen übrigen Top-Chips1 aufgefasst werden. Die Anschlusskontaktflächen3 werden in diesem Ausführungsbeispiel allerdings nicht mit externen Bauelementen verbunden, sondern ebenfalls in Face-to-Face-Technologie jeweils mit einem weiteren Top-Chip kontaktiert. Das Bus-System7 verbindet entsprechende Kontaktflächen des Bottom-Chips2 miteinander. Die Positionen der Kontaktflächen auf dem Bottom-Chip brauchen nicht von vornherein festgelegt zu werden, sondern können nachträglich beim Aufbringen und Strukturieren des Materials der Verdrahtungsebene geeignet strukturiert werden. Auch bei diesem Ausführungsbeispiel mit mehreren Top-Chips können jedoch die Leiter5 ,6 statt in der Verbindungsebene in einer oder mehreren Verdrahtungsebenen oder dem Halbleitermaterial des Bottom-Chips2 vorhanden sein. -
- 1
- Top-Chip
- 2
- Bottom-Chip
- 3
- Anschlusskontaktfläche
- 4
- Kontaktfläche
- 5
- Leiter
- 6
- Leiter
- 7
- Bus-System
Claims (4)
- Halbleiterchipstapel mit einem Bottom-Chip (
2 ) und mindestens einem darauf angeordneten Top-Chip (1 ), mit Kontaktflächen (4 ) an dem Bottom-Chip (2 ) und einem jeweiligen Top-Chip (1 ), die in einer Verbindungsebene einander gegenüberliegend nach Art einer Face-to-Face-Technologie elektrisch leitend miteinander verbunden sind, und mit mindestens einer in der Verbindungsebene angeordneten Anschlusskontaktfläche (3 ) des Bottom-Chips (2 ), die in einem von dem Top-Chip (1 ) freien Bereich des Bottom-Chips (2 ) angeordnet oder mit einer Kontaktfläche (4 ) eines weiteren Top-Chips (1 ) nach Art einer Face-to-Face-Technologie verbunden ist, wobei in der Verbindungsebene mindestens ein elektrischer Leiter (5 ,6 ) vorhanden ist, der eine Kontaktfläche (4 ) des Bottom-Chips (2 ), die mit einer Kontaktfläche (4 ) des Top-Chips verbunden ist, mit der Anschlusskontaktfläche (3 ) des Bottom-Chips (2 ) verbindet, die nicht mit einer Kontaktfläche (4 ) desselben Top-Chips (1 ) verbunden ist. - Halbleiterchipstapel nach Anspruch 1, bei dem jeder elektrische Leiter (
6 ), der eine Kontaktfläche (4 ) des Bottom-Chips (2 ), die mit einer Kontaktfläche (4 ) des Top-Chips verbunden ist, und eine Anschlusskontaktfläche (3 ) des Bottom-Chips (2 ), die nicht mit einer Kontaktfläche (4 ) desselben Top-Chip (1 ) verbunden ist, miteinander verbindet, in der Verbindungsebene angeordnet ist. - Halbleiterchipstapel nach Anspruch 1 oder 2, bei dem ein Bus-System (
7 ) elektrischer Leiter (5 ,6 ) in der Verbindungsebene vorhanden ist, das Anschlusskontaktflächen (3 ) des Bottom-Chips (2 ) miteinander verbindet. - Halbleiterchipstapel nach Anspruch 3, bei dem mindestens zwei Top-Chips (
1 ) auf dem Bottom-Chip (2 ) angeordnet sind und mindestens eine in der Verbindungsebene angeordnete Kontaktfläche (4 ) eines Top-Chips (1 ) mit einer ebenfalls in der Verbindungsebene angeordneten Kontaktfläche (4 ) eines weiteren Top-Chips (1 ) über einen Leiter des Bus-Systems (7 ) verbunden ist.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2003132829 DE10332829B4 (de) | 2003-07-18 | 2003-07-18 | Halbleiterchipstapel |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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DE2003132829 DE10332829B4 (de) | 2003-07-18 | 2003-07-18 | Halbleiterchipstapel |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10332829A1 DE10332829A1 (de) | 2005-02-17 |
DE10332829B4 true DE10332829B4 (de) | 2007-11-08 |
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ID=34071778
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2003132829 Expired - Fee Related DE10332829B4 (de) | 2003-07-18 | 2003-07-18 | Halbleiterchipstapel |
Country Status (1)
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DE (1) | DE10332829B4 (de) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1001465A2 (de) * | 1998-11-12 | 2000-05-17 | United Memories, Inc. | Mehrchipspeicher und Herstellungsmethode |
EP1225635A2 (de) * | 2001-01-23 | 2002-07-24 | STMicroelectronics S.r.l. | Gestapelte Mehrchip-Halbleitervorrichtung mit Durchgangsverbindungen |
US6507117B1 (en) * | 1999-01-29 | 2003-01-14 | Rohm Co., Ltd. | Semiconductor chip and multichip-type semiconductor device |
-
2003
- 2003-07-18 DE DE2003132829 patent/DE10332829B4/de not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Publication date |
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DE10332829A1 (de) | 2005-02-17 |
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