DE10332829A1

DE10332829A1 - Halbleiterchipstapel

Info

Publication number: DE10332829A1
Application number: DE2003132829
Authority: DE
Inventors: Berndt M. Dr. Gammel; Markus Dr. Eigner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-07-18
Filing date: 2003-07-18
Publication date: 2005-02-17
Anticipated expiration: 2023-07-19
Also published as: DE10332829B4

Abstract

In einem Bottom-Chip (2) befindet sich ein Leiter (5), der eine Kontaktfläche (4) eines Face-to-Face mit dem Bottom-Chip (2) verbundenen Top-Chips (1) mit einer Anschlusskontaktfläche (3) für externen Anschluss des Bottom-Chips (2) verbindet. Es ist so ein direkter externer Anschluss der in dem Top-Chip integrierten Schaltung möglich.

Description

Teilschaltungen, die mit verschiedenen elektronischen Schaltungen kombiniert werden können, werden in separaten Halbleiterchips integriert hergestellt und zu komplexeren Schaltungen erweitert, indem die Chips auf Trägerchips angebracht werden, die ebenfalls elektronische Schaltungen enthalten. Auf diese Weise entstehen Halbleiterchipstapel mit einem Trägerchip (Bottom-Chip) und mindestens einem darauf angeordneten Top-Chip. Die in den Chips integrierten elektronischen Schaltungen werden über oberseitig angeordnete Kontaktflächen elektrisch leitend miteinander verbunden. Das geschieht vorzugsweise mit der so genannten Face-to-Face-Technologie, bei der die mit den Kontaktflächen versehenen Oberseiten der Chips einander gegenüberliegend angeordnet werden und die Kontaktflächen direkt, z. B. mittels eines geeigneten elektrisch leitenden Lotmaterials, miteinander verbunden werden. Damit sind der Bottom-Chip und der Top-Chip zu einer funktionsfähigen Gesamtheit verbunden. Es können auch mehrere Top-Chips übereinander oder nebeneinander auf dem Bottom-Chip angeordnet sein.

Signale werden vertikal zwischen dem Top-Chip und dem Bottom-Chip übertragen. Dabei tritt das Problem auf, dass ein externer elektrischer Anschluss des Halbleiterchipstapels, z. B. an Bauelemente einer Peripherie, nur mit erheblichem Aufwand möglich ist. Das gilt insbesondere, wenn die in dem Top-Chip integrierte Schaltung mit einem externen Anschluss versehen werden soll. Falls für den externen Anschluss auch die Rückseite des Top-Chips, die auf der von dem Bottom-Chip abgewandten Seite liegt und in der Regel frei ist, mit Anschlusskontakten versehen werden soll, wird der Herstellungsprozess sehr aufwendig.

Aufgabe der vorliegenden Erfindung ist es, einen Halbleiterchipstapel anzugeben, bei dem ein jeweiliger Top-Chip auf vergleichsweise einfach herstellbare Weise mit einem leicht zugänglichen externen elektrischen Anschluss des Bottom-Chips oder einem Anschluss eines weiteren Top-Chips verbunden ist.

Diese Aufgabe wird mit dem Halbleiterchipstapel mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Bei dem Halbleiterchipstapel sind ein Bottom-Chip und mindestens ein darauf angeordneter Top-Chip nach Art einer Face-to-Face-Technologie elektrisch leitend miteinander verbunden, wobei jeweilige Kontaktflächen, die einander gegenüberliegend angeordnet sind, direkt miteinander verbunden sind. Es sind Anschlusskontaktflächen des Bottom-Chips vorhanden, die für einen externen elektrischen Anschluss, z. B. an Bauelemente einer Peripherie oder an einen weiteren Top-Chip, vorgesehen sind. In der Verbindungsebene zwischen dem Bottom-Chip und dem Top-Chip oder in dem Halbleitermaterial oder den Verdrahtungsebenen des Bottom-Chips ist mindestens ein elektrischer Leiter vorhanden, der die Kontaktfläche des Top-Chips mit der für externen Anschluss vorgesehenen Anschlusskontaktfläche des Bottom-Chips elektrisch leitend verbindet. Diese Anschlusskontaktfläche befindet sich in einem freien Bereich der mit dem Top-Chip versehenen Oberseite des Bottom-Chips oder in direktem elektrischem Kontakt mit einer Kontaktfläche eines weiteren Top-Chips. Auf diese Weise kann insbesondere ein Netzwerk von Leitern als Bus-System in dem Halbleiterchipstapel ausgebildet sein.

Es folgt eine genauere Beschreibung von Beispielen des Halbleiterchipstapels anhand der 1 bis 3.
Die 1 zeigt ein Ausführungsbeispiel des Halbleiterchipstapels im Querschnitt.
Die 2 zeigt ein weiteres Ausführungsbeispiel des Halbleiterchipstapels in einer Schnittaufsicht.
Die 3 zeigt ein weiteres Ausführungsbeispiel des Halbleiterchipstapels in einer Schnittaufsicht.
Die 1 zeigt im Querschnitt einen Top-Chip 1 und einen Bottom-Chip 2, die in Face-to-Face-Technologie miteinander verbunden sind. Auf der Oberseite des Bottom-Chips 2 ist in einem nicht von dem Top-Chip 1 bedeckten Bereich eine Anschlusskontaktfläche 3 für einen externen elektrischen Anschluss dargestellt. Der Top-Chip 1 besitzt außer den direkt mit den Kontaktflächen des Bottom-Chips 2 verbundenen Kontaktflächen eine Kontaktfläche 4, die über einen elektrischen Leiter 5 innerhalb des Bottom-Chips 2 mit der Anschlusskontaktfläche 3 verbunden ist. Der Leiter 5 kann z. B. in einer oder mehreren Verdrahtungsebenen des Bottom-Chips 2 vorhanden sein und auch dotierte Bereiche in dem Halbleitermaterial umfassen.
Bei der Verbindung der Halbleiterchips mittels Face-to-Face-Technologie wird entsprechend den vorgesehenen vertikalen leitenden Verbindungen zwischen dem Top-Chip 1 und dem Bottom-Chip 2 auch eine Verbindung zwischen der Kontaktfläche 4 des Top-Chips und einer entsprechenden gegenüberliegenden Kontaktfläche des Bottom-Chips 2 hergestellt. Auf diese Weise ist der Leiter 5 an einen Anschluss des Top-Chips elektrisch leitend angeschlossen.
Statt des in dem Bottom-Chip 2 vorhandenen Leiters 5 kann auch eine Leiterbahn auf der Oberseite des Bottom-Chips 2 innerhalb der Verdrahtungsebene vorgesehen sein. Dieser Leiter ist dann seitlich zwischen den Kontaktflächen, die durch Face-to-Face-Technologie miteinander verbunden sind, hindurchgeführt und von den Kontaktflächen elektrisch isoliert.
Ein solches Ausführungsbeispiel ist in der 2 in einer Schnittaufsicht dargestellt. Der Top-Chip 1, von dem hier nur die seitlichen Begrenzungen durch eine gestrichelte Linie angedeutet sind, befindet sich auf dem Bottom-Chip 2, der in diesem Beispiel mit vier Anschlusskontaktflächen 3 versehen ist. Die für den externen Anschluss vorgesehenen Kontaktflächen 4 des Top-Chips sind, ebenfalls durch Face-to-Face-Technologie, direkt mit entsprechenden Kontaktflächen des Bottom-Chips verbunden. Die strukturierte Leiterebene des Bottom-Chips 2, die als Verbindungsebene mit dem Top-Chip 1 vorgesehen ist, umfasst in diesem Beispiel auch Leiter 6, die auf der Oberseite des Bottom-Chips 2 angeordnet sind und die Kontaktflächen und Anschlusskontaktflächen 3 des Bottom-Chips elektrisch leitend miteinander verbinden.
Bei dieser Ausführungsform wird zunächst der Bottom-Chip 2 einschließlich der strukturierten Verbindungsebene hergestellt. Bei der Kontaktierung des Top-Chips werden außer den vertikalen leitenden Verbindungen zwischen den integrierten elektronischen Schaltungen auch die Verbindungen zu den Leitern 5, 6, die zu Anschlusskontaktflächen 3 führen, hergestellt. Bei diesem Halbleiterchipstapel ist es möglich, ein Signal aus dem Top-Chip an den externen Anschluss der Anschlusskontaktfläche 3 zu leiten. Eine Ausführungsform, bei der die Leiter 6 oberhalb der obersten Metalllage der Verdrahtungsebenen des Bottom-Chips angeordnet sind, hat den Vorteil, dass diese Leiter 6 beim Entwurf des Bottom-Chips nicht berücksichtigt werden müssen; sie können je nach Bedarf und Typ des Top-Chips nachträglich ohne Re-Design allein durch geeignete Strukturierung der Metallisierungsschicht der Verbindungsebene realisiert werden.
Die Anschlusskontaktflächen 3 können auch in einem anderen Material als dem der Leiter 6 als separate Kontakt-Pads hergestellt und mit dem in der strukturierten Metallschicht der Verbindungsebene ausgebildeten Leiter 6 elektrisch leitend verbunden werden. In diesem Fall braucht für die Verbin dungsebene selbst kein Material eingesetzt zu werden, mit dem auch die Herstellung großflächiger Kontakt-Pads möglich ist.
Die 3 zeigt ein Ausführungsbeispiel, bei dem nebeneinander drei verschiedene Top-Chips 1 auf dem Bottom-Chip 2 angeordnet sind. Die Anzahl der Top-Chips 1 ist im Prinzip beliebig. Durch ein Bus-System 7 in der Verdrahtungsebene wird eine Verbindung von Kontaktflächen 4 der Top-Chips 1 untereinander ermöglicht. Die zugehörigen Kontaktflächen des Bottom-Chips 2 können bei dieser Ausgestaltung als externe Anschlusskontaktflächen 3 zu den jeweiligen übrigen Top-Chips 1 aufgefasst werden. Die Anschlusskontaktflächen 3 werden in diesem Ausführungsbeispiel allerdings nicht mit externen Bauelementen verbunden, sondern ebenfalls in Face-to-Face-Technologie jeweils mit einem weiteren Top-Chip kontaktiert. Das Bus-System 7 verbindet entsprechende Kontaktflächen des Bottom-Chips 2 miteinander. Die Positionen der Kontaktflächen auf dem Bottom-Chip brauchen nicht von vornherein festgelegt zu werden, sondern können nachträglich beim Aufbringen und Strukturieren des Materials der Verdrahtungsebene geeignet strukturiert werden. Auch bei diesem Ausführungsbeispiel mit mehreren Top-Chips können jedoch die Leiter 5, 6 statt in der Verbindungsebene in einer oder mehreren Verdrahtungsebenen oder dem Halbleitermaterial des Bottom-Chips 2 vorhanden sein.

1: Top-Chip
2: Bottom-Chip
3: Anschlusskontaktfläche
4: Kontaktfläche
5: Leiter
6: Leiter
7: Bus-System

Claims

Halbleiterchipstapel mit einem Bottom-Chip (2) und mindestens einem darauf angeordneten Top-Chip (1), mit Kontaktflächen an dem Bottom-Chip (2) und einem jeweiligen Top-Chip (1), die in einer Verbindungsebene einander gegenüberliegend nach Art einer Face-to-Face-Technologie elektrisch leitend miteinander verbunden sind, und mit Anschlusskontaktflächen (3) an dem Bottom-Chip (2), die für einen externen elektrischen Anschluss vorgesehen sind, dadurch gekennzeichnet, dass in der Verbindungsebene mindestens eine Anschlusskontaktfläche (3) des Bottom-Chips (2) für einen direkten Anschluss an eine Kontaktfläche (4) des Top-Chips (1), die in der Verbindungsebene vorhanden ist, vorgesehen ist, in der Verbindungsebene oder in dem Bottom-Chip (2) mindestens ein elektrischer Leiter (5, 6) vorhanden ist, der eine Kontaktfläche (4) des Top-Chips (1) mit einer jeweiligen Anschlusskontaktfläche (3) des Bottom-Chips (2) verbindet und die auf diese Weise verbundene Anschlusskontaktfläche (3) in einem von einem Top-Chip freien Bereich des Bottom-Chips (2) angeordnet ist oder mit einer gegenüberliegend angeordneten Kontaktfläche (4) eines weiteren Top-Chips (1) nach Art einer Face-to-Face-Technologie verbunden ist.
Halbleiterchipstapel nach Anspruch 1, bei dem ein elektrischer Leiter (5), der eine Kontaktfläche (4) eines Top-Chips (1) mit einer Anschlusskontaktfläche (3) des Bottom-Chips (2) verbindet, in dem Bottom-Chip (2) angeordnet ist.
Halbleiterchipstapel nach Anspruch 1, bei dem ein elektrischer Leiter (6), der eine Kontaktfläche (4) eines Top-Chips (1) mit einer Anschlusskontaktfläche (3) des Bot tom-Chips (2) verbindet, in der Verbindungsebene angeordnet ist.
Halbleiterchipstapel nach Anspruch 2, bei dem jeder elektrische Leiter (5), der eine Kontaktfläche (4) eines Top-Chips (1) mit einer Anschlusskontaktfläche (3) des Bottom-Chips (2) verbindet, in dem Bottom-Chip (2) angeordnet ist.
Halbleiterchipstapel nach Anspruch 3, bei dem jeder elektrische Leiter (6), der eine Kontaktfläche (4) eines Top-Chips (1) mit einer Anschlusskontaktfläche (3) des Bottom-Chips (2) verbindet, in der Verbindungsebene angeordnet ist.
Halbleiterchipstapel nach einem der Ansprüche 1 bis 5, bei dem ein Bus-System (7) elektrischer Leiter (5, 6) vorhanden ist, das Anschlusskontaktflächen (3) des Bottom-Chips (2) miteinander verbindet, mindestens zwei Top-Chips (1) auf dem Bottom-Chip (2) angeordnet sind und mindestens eine in der Verbindungsebene angeordnete Kontaktfläche (4) eines Top-Chips mit einer ebenfalls in der Verbindungsebene angeordneten Kontaktfläche (4) eines weiteren Top-Chips über einen Leiter des Bus-Systems (7) verbunden ist.
Halbleiterchipstapel nach Anspruch 6, bei dem das Bus-System (7) in der Verbindungsebene vorhanden ist.
Halbleiterchipstapel nach Anspruch 6, bei dem das Bus-System (7) in dem Bottom-Chip (2) vorhanden ist.