DE10323007A1

DE10323007A1 - Halbleiteranordnung

Info

Publication number: DE10323007A1
Application number: DE10323007A
Authority: DE
Inventors: Nikolaus Bott; Oliver Dr. Haeberlen; Manfred Kotek; Joost Larik; Josef März; Ralf Otremba
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-05-21
Filing date: 2003-05-21
Publication date: 2004-12-30
Anticipated expiration: 2023-05-22
Also published as: US20050012215A1; US7233059B2; US7498194B2; US20070178624A1; DE10323007B4

Abstract

Die Erfindung betrifft eine vertikale Anordnung mindestens zweier Halbleiterbauelemente, welche durch mindestens eine Passivierungsschicht elektrisch voneinander isoliert sind. Ebenso betrifft die Erfindung ein Verfahren zur Herstellung einer solchen Halbleiteranordnung. Es wird eine Halbleiteranordnung angegeben, bei der u. a. die Gefahr einer Rissbildung an den Metallisierungskanten verursacht, z. B. durch thermomechanische Belastungen, vermindert ist und der herstellungsbedingte hohe Gehalt an radikalischem Wasserstoff minimiert wird. Weiter wird ein Verfahren zur Herstellung einer solchen Halbleiteranordnung angegeben.

Description

Die vorliegende Erfindung betrifft eine vertikale Anordnung mindestens zweier Halbleiterbauelemente, welche durch mindestens eine Passivierungsschicht elektrisch voneinander isoliert sind. Ebenso betrifft die Erfindung ein Verfahren zur Herstellung einer solchen Halbleiteranordnung.
Ein Beispiel für derartige Multichiphalbleiterbauelementanordnungen ist die Chip-on-Chip-Montage von SteuerICs auf dem Zellenfeld von Leistungstransistoren. Eine solche Anordnung erfordert eine entsprechend robuste Schutzschicht auf dem Basischip (Leistungstransistor) um diesen vor mechanischer Beschädigung bei der Montage und späterer thermomechanischer Belastungen beim Bauelementebetrieb zu schützen. Gleichzeitig ist aber gefordert, dass diese Schutzschicht keine oder zumindest möglichst wenig nachteilige Auswirkungen auf die Zuverlässigkeit des Basischips haben, wie z. B. die Drift von Bauelementparametern über die Lebensdauer des Halbleiterbauelements. Geeignete Materialien für diese Passivierungsschicht sind Materialien mit guten Eigenschaften als elektrischer Isolator, mechanischer Resistenz und als Diffusionssperre, wie beispielsweise Siliziumnitrid, Siliziumoxid, Bornitrid und Diamant.

In der US 4,947,234 ist eine Anordnung aus einem Leistungshalbleiterchip und einem Steuerschaltkreis der in einem zweiten Halbleiterchip integriert ist, beschrieben. Der Halbleiterchip mit dem Steuerschaltkreis ist dabei auf eine der Oberseiten des Leistungshalbleiterchips aufgebracht, wobei die beiden Halbleiterchips durch eine isolierende Schicht, auch Passivierungsschicht, und eine Lötschicht miteinander verbunden sind. Der Halbleiterchip mit der Steuerschaltung ist über elektrische Leitungen mit dem Leistungshalbleiterchip verbunden. Die Passivierungsschicht, z. B. eine Siliziumnitridschicht, weist üblicherweise eine gleichmäßige Dicke zwischen 800 und 1600 nm über die gesamte Halbleiteranordnung auf. Durch die um ca. einen Faktor 10 unterschiedlichen thermischen Ausdehnungskoeffizienten der elektrischen Leitungen aus einer Aluminiumlegierung bzw. der Pressmasse des Gehäuses und der relativ dicken Passivierungsschicht entstehen hohe thermomechanische Belastungen, z. B. beim Einlöten des Halbleiterbauelementes und können zu Rissen an den Kanten der Metallisierung führen. Die auf diese Art und Weise entstandenen Risse können sich über das Zwischenoxid auf das Leistungshalbleiterbauelement übertragen und hier zu Leckströmen oder Kurzschlüssen im Bauteil führen. Dieser Effekt ist umso ausgeprägter, je dicker die Passivierungsschichten sind. Um den Basischip, z. B. den Leistungstransistor ausreichend vor mechanischen Belastungen des Topchips, z. B. einem SteuerIC zu schützen, ist die Dicke der Passivierungsschicht typischerweise auf minimal 800 nm limitiert. Solche mechanischen Belastungen durch den Topchip, so genannte Imprints, können ihre Ursache u. a. in Bewegungen des Topchips haben, verursacht durch z. B. thermische oder mechanische Belastungen des Gehäuses. Je nach Herstellungsverfahren der Passivierungsschicht kann sich ein weiterer Nachteil durch die Verwendung dicker Passivierungsschichten dadurch ergeben, dass ein hoher Gehalt an radikalischem Wasserstoff die Einsatzspannungsdrift des MOS-Transistors nach Hochtemperaturgatestress verstärkt.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Halbleiteranordnung anzugeben, bei der die Gefahr einer Rissbildung an den Metallisierungskanten, verursacht z.B. durch thermomechanische Belastungen, vermindert ist und der herstellungsbedingte hohe Gehalt an radikalischem Wasserstoff minimiert wird. Weiter wird ein Verfahren zur Herstellung einer solchen Halbleiteranordnung angegeben.

Diese Aufgabe wird gelöst durch eine Halbleiteranordnung, bestehend aus einem unteren Halbleiterbauelement mit einer ersten Oberfläche und mindestens einem oberen Halbleiterbauelement in einem Gehäuse, wobei teilweise auf der ersten Oberfläche des unteren Halbleiterbauelementes eine elektrisch isolierende Schicht angeordnet ist, auf der elektrisch leitende Bereiche angeordnet sind, welche durch eine erste Passivierungsschicht mit dem oberen Halbleiterbauelement verbunden sind und bei der die erste Passivierungsschicht im Wesentlichen unter dem oberen Halbleiterbauelement die größte Dicke aufweist. Durch eine so geformte Halbleiteranordnung kann die Passivierungsschicht in der Form ausgeführt sein, dass sie an den Kanten der Metallisierung eine geringere Dicke als unter dem zu isolierenden oberen Halbleiterbauelement aufweist. Durch die geringe Dicke, typischerweise zwischen 40 bis 200 nm, der Passivierungsschicht, z. B. Siliziumnitrid, können die thermomechanischen Belastungen an den Kanten der Metallisierung, durch die unterschiedlichen thermischen Ausdehnungskoeffizienten des Metallisierungsmaterials bzw. der Pressmasse und des Materials der Passivierungsschicht reduziert werden. Die zuverlässige elektrische Isolation von Basischip und Topchip wird durch eine größere Dicke der Passivierungsschicht, typischerweise 800 bis 1600 nm unter dem Topchip gewährleistet.

In einer Weiterbildung der Erfindung wird auf den nicht durch die erste Passivierungsschicht oder das obere Halbleiterbauelement abgedeckten, elektrischen leitenden Bereich eine Haftvermittlerschicht angeordnet. Hierdurch wird gewährleistet, dass auch bei Erhöhung der Betriebstemperatur von Basis- oder Topchip die Wahrscheinlichkeit eines Ablösen des Gehäuses von der Halbleiteranordnung vermindert wird.

Bei einer besonders vorteilhaften Ausführungsform der Erfindung besteht die Haftvermittlerschicht aus einem Oxid der Metalle Zink, Chrom oder auch Legierungen dieser Metalle. Diese Form der Haftvermittlung ist bekannt als "OlinA2", wie es z.B. von den Olin Metal Research Laboratories vertrieben wird.

In einer bevorzugten Ausführungsform besteht die Halbleiteranordnung aus einem unteren Halbleiterbauelement mit einer ersten Oberfläche und mindestens einem oberen Halbleiter bauelement in einem Gehäuse, bei der teilweise auf der ersten Oberfläche des unteren Halbleiterbauelementes eine elektrisch isolierende Schicht angeordnet ist, auf der elektrisch leitende Bereiche angeordnet sind, welche mittels einer Polyimidschicht über einer ersten Passivierungsschicht mit dem oberen Halbleiterbauelement verbunden sind und die erste Passivierungsschicht im Wesentlichen unter dem oberen Halbleiterbauelement die größte Dicke aufweist. Neben der Planarisierung der Oberfläche der Halbleiteranordnung und der Verbesserung der elektrischen Isolation von Basis- und Topchip hat die typischerweise 2500nm bis 10000nm dicke Polyimidschicht auch die Aufgabe, die Haftung von Gehäuse und Halbleiteranordnung zu verbessern. Dies wird zum einen durch die, durch die Sauerstoffplasmabehandlung nach dem Zyklisieren des Imids hervorgerufene, Oberflächenrauhigkeit des Imids und zum anderen durch die bessere Haftung der funktionellen Gruppen der Pressmasse auf Imid als auf Nitrid erreicht.

In einer bevorzugten Weiterbildung der Erfindung wird unter die erste Passivierungsschicht eine zweite Passivierungsschicht angeordnet, die eine geringere Dicke aufweist als die erste Passivierungsschicht. Die zweite Passivierungsschicht, die unter der ersten Passivierungsschicht angeordnet ist, bildet somit einen Ätzstopp für die Strukturierung der ersten Passivierungsschicht und verhindert ein Durchätzen der Passivierungsschichten bis hinein in das Zwischenoxid oder sogar in den tiefen Zellbereich des Basischips. Speziell bei Niedervolt-MOS-Transistoren der neuen Generationen ist das Zwischenoxid des Basischips so dünn, dass selbst ein partielles Dünnen dieses Zwischenoxids nicht mehr toleriert werden kann. Außerdem wird durch die dünnere zweite Passivierungsschicht das untere Halbleiterbauelement im Falle einer Herstellung mittels plasmagestützem CVD nicht so lange einem Wasserstoff enthaltenden Plasma ausgesetzt und damit die Einsatzspannungsdrift durch eingebauten radikalischen Wasserstoff reduziert.

In einer weiteren vorteilhaften Ausführungsform der Erfindung wird über die erste Passivierungsschicht eine zweite Passivierungsschicht angeordnet, die eine geringere Dicke aufweist als die erste Passivierungsschicht. Diese dünnere Passivierungsschicht mit einer Dicke von typischerweise 25 bis 40 nm dient der Verbesserung der Haftung des Gehäuses bzw. des Polyimids auf der Passivierungsschicht.

In einer Weiterbildung der Erfindung besteht die erste oder zweite Passivierungsschicht aus Siliziumnitrid. Wegen seiner guten Eigenschaften als elektrischer Isolator und als Diffusionssperre ist Siliziumnitrid als Passivierungsschicht besonders geeignet.

In einer weiteren vorteilhaften Ausführungsform der Erfindung besteht die erste und/oder zweite Passivierungsschicht aus Siliziumoxid. Wegen seiner zum Silziumnitrid unterschiedlichen Eigenschaften als elektrischer Isolator, z.B. geringere Dielektrizitätskonstante und wegen seiner i. a. besseren thermomechanischen Eigenschaften kann es je nach Applikation vorteilhaft sein, Siliziumoxid als Passivierungsschicht einzusetzen.

Zur Herstellung der erfindungsgemäßen Halbleiteranordnung sowie vorteilhafter Weiterbildungen wird ein unteres Halbleiterbauelement mit einer obersten strukturierten Metallisierung bereitgestellt, auf welches eine erste Passivierungsschicht abgeschieden wird. Diese erste Passivierungsschicht wird mittels Fotolithographie und eines ersten Ätzschrittes strukturiert. Auf die neu strukturierte Passivierungsschicht wird eine Polyimidschicht abgeschieden und im Kontaktbereich mittels Fotolithographie und einem zweiten Ätzschritt geöffnet. Das obere Halbleiterbauelement wird nun über der Passivierungsschicht, die nach der Strukturierung nur in den Bereichen unter dem oberen Halbleiterbauelement bestehen bleibt, befestigt und die gesamte Halbleiteranordnung mit einer Pressmasse ummantelt.

In einer Weiterbildung des erfindungsgemäßen Verfahrens zur Herstellung einer Halbleiteranordnung aus einem unteren und mindestens einem oberen Halbleiterbauelement in einem Gehäuse, wird ein unteres Halbleiterbauelement mit einer obersten strukturierten Metallisierung bereitgestellt. Nach der Abscheidung einer ersten Passivierungsschicht mit einer ersten Dicke wird eine zweite Passivierungsschicht mit einer zweiten Dicke, welche größer ist als die erste Dicke, abgeschieden. Diese zweite Passivierungsschicht wird mittels Fotolithographie und eines ersten Ätzschrittes strukturiert. Über die nun strukturierte zweite Passivierungsschicht wird eine typischerweise 2500nm bis 10000nm dicke Polyimidschicht abgeschieden, welche gemeinsam mit der ersten Passivierungsschicht im Kontaktbettbereich mittels Fotolithographie und eines zweiten Ätzschrittes geöffnet wird. Das obere Halbleiterbauelement wird auf die zweite Passivierungsschicht, die nach der Strukturierung im Wesentlichen nur im Bereich unter dem oberen Halbleiterbauelement bestehen bleibt, auf der Passivierungsschicht befestigt und die gesamte Halbleiteranordnung mit einer Pressmasse ummantelt.

In einem besonders vorteilhaften Verfahren ist die Dicke der ersten Passivierungsschicht zwischen 40 und 200 nm und die Dicke der zweiten Passivierungsschicht beträgt 800 bis 1600 nm. Die Passivierungsschicht mit der geringeren Dicke hat hierbei die Funktion den darunterliegenden Basischip vor etwaigen Ätzschäden zu schützen. Sie dient damit als Ätzstopp für die Strukturierung der Passivierungsschicht mit der größeren Dicke.

In einer Weiterbildung des erfindungsgemäßen Verfahrens zur Herstellung einer Halbleiteranordnung aus einem unteren und mindestens einem oberen Halbleiterbauelement in einem Gehäuse wird ein unteres Halbleiterbauelement bereitgestellt, auf das eine Metallschicht abgeschieden wird. Im Folgenden wird eine erste Passivierungsschicht mit einer ersten Dicke abgeschieden und diese Passivierungsschicht mittels Fotolithographie und eines ersten Ätzschrittes strukturiert. Nach dem Tempern in einer Formiergasatmosphäre wird die Metallschicht mittels Fotoli thographie und eines zweiten Ätzschrittes strukturiert. Im Weiteren wird eine zweite Passivierungsschicht mit einer zweiten Dicke abgeschieden, über der eine Polyimidschicht gebildet wird. Sowohl die typischerweise 2500nm bis 10000nm dicke Polyimidschicht wie auch die zweite Passivierungsschicht wird mittels Fotolithographie strukturiert und anschließend im nun frei liegenden Kontaktpadbereich mit einem dritten Ätzschritt geöffnet. Das obere Halbleiterbauelement wird so auf dem unteren Halbleiterbauelement befestigt, dass lediglich im Wesentlichen unter dem oberen Halbleiterbauelement Teile der ersten Passivierungsschicht stehen bleiben. Abschließend wird die gesamte Halbleiteranordnung mit einer Pressmasse ummantelt. Bei diesem bevorzugten Verfahren wird die mechanische Schutzschicht vor der Strukturierung der Metallisierung abgeschieden und mit einer eigenen Fototechnik strukturiert. Hierbei können vorteilhafterweise übliche Plasmaätzverfahren zum Einsatz kommen, da in allen Bereichen ein Ätzstopp auf der Metallisierung vorhanden ist. Hierdurch kann ein versehentliches An- oder Durchätzen des Zwischenoxides und damit eine Beschädigung der aktiven Zellen vermieden werden.

In einer vorteilhaften Weiterbildung des Verfahrens sind die Dicken der Passivierungsschichten so gewählt, dass die erste Passivierungsschicht 800 bis 1600 nm dick ist und die Dicke der zweiten Passivierungsschicht 40 bis 200 nm beträgt. Die Funktion der dünnen Passivierungsschicht bei diesem Verfahren ist die Verbesserung der Haftung von Gehäuse, insbesondere der Pressmasse, auf der Halbleiteranordnung.

Besonders vorteilhaft wird das Verfahren bei der Benutzung einer Metallschicht aus Aluminium, Silizium oder Kupfer oder einer Legierung aus diesen Elementen, da diese Materialien konform mit gängigen Herstellungsverfahren verwendet werden können.

Ein besonders vorteilhaftes Material für die erste und/oder zweite Passivierungsschicht ist Siliziumnitrid. Siliziumnitrid eignet sich besonders, da es sowohl eine gute Diffusionssperre, einen guten Ätzstopp und einen guten elektrischen Isolator bildet.

In einer Weiterbildung des erfindungsgemäßen Verfahrens besteht die erste und/oder zweite Passivierungsschicht aus Silziumoxid. Dies gestattet aufgrund der besseren thermomechanischen Eigenschaften die Verwendung dickerer Schichten zwischen 1000 und 5000 nm, wodurch insbesondere beim Einsatz eines, z.B. auf OlinA2 basierten – OlinA2-Treatment – Haftvermittlers auf allen leitenden Bereichen des Chips die zweite dünne Passivierungsschicht und das Polyimid entfallen können.

In einer besonders vorteilhaften Weiterbildung des Verfahrens zur Herstellung einer Halbleiteranordnung aus einem unteren und mindestens einen oberen Halbleiterbauelement in einem Gehäuse, wird ein unteres Halbleiterbauelement bereitgestellt und auf diesem eine Metallschicht abgeschieden. Nach der Abscheidung einer Passivierungsschicht wird diese mittels Fotolithographie und eines ersten Ätzschrittes strukturiert. Dem Tempern in einer Formiergasatmosphäre folgt das Strukturieren der Metallschicht mittels Fotolithographie und eines zweiten Ätzschrittes. Das obere Halbleiterbauelement wird so auf der Passivierungsschicht des unteren Halbleiterbauelement befestigt, dass im Wesentlichen nur unter dem oberen Halbleiterbauelement die Passivierungsschicht bestehen bleibt. Das obere Halbleiterbauelement wird elektrisch mit dem unteren Halbleiterbauelement, dem Basischip, verbunden. Diese elektrische Verbindung kann z.B. mittels einem Kontaktdraht, dem so genannten wire-bond erfahren, hergestellt werden. Um dennoch eine gute Haftung von Pressmasse in der Halbleiteranordnung zu gewährleisten, wird, z.B. autokalytisch auf den leitend miteinander verbundenen Flächen mit OlinA2 – Treatment, eine Haftvermittlerschicht aufgebracht. Bei diesem Verfahren ist keine Polyimidschicht zwischen unterem Halbleiterbauelement und oberem Halbleiterbauelement von Nöten.

In einem besonders vorteilhaften Verfahren besteht die Haftvermittlungsschicht aus einem Oxid der Metalle Zink, Chrom oder auch deren Legierungen. Die Anwendung der anorganischen Zink-Chrom-Haftvermittlungsschicht ist besonders geeignet, um eine so genannte Blasenbildung zwischen Halbleiteranordnung und Pressmasse zu verhindern. Ein geeignetes Verfahren zur Herstellung dieser Haftvermittlungsschicht ist die elektrolytische Abscheidung mit einem Elektroplating-Prozeß. Durch die hohe thermische Stabilität der Haftvermittlungsschicht könnten nachfolgende Verfahren, wie z. B. das Bonden beeinträchtigt werden. Es ist daher vorteilhaft, vor der Abscheidung der Haftvermittlerschicht die zu schützenden Bereiche zu maskieren oder nachträglich teilweise zu entfernen.

Es zeigen:
1 Halbleiteranordnung nach dem Stand der Technik;
2 Halbleiteranordnung mit einer Passivierung im Wesentlichen nur in einem Bereich unter dem Topchip;
3 Halbleiteranordnung mit einer Passivierung größter Dicke im Wesentlichen nur in einem Bereich unter dem Topchip;
4 Halbleiteranordnung mit einer Passivierung im Wesentlichen nur in einem Bereich unter dem Topchip und einer Haftvermittlerschicht;
5 Halbleiteranordnung mit nachträglich strukturierter Metalllage.
1 zeigt einen Querschnitt einer Halbleiteranordnung 1 nach dem Stand der Technik. Eine Zwischenoxidschicht 2 wurde auf dem aktiven Zellengebiet 11 des unteren Halbleiterbauelementes angeordnet. Zur elektrischen Kontaktierung des unteren Halbleiterbauelements wurde auf dem Zwischenoxid eine Metallschicht 3 abgeschieden und geeignet strukturiert. Als elektrische Isolation des mechanischen Schutz wurden über die Metallisierung 3 eine Passivierungsschicht 4 mit einer Dicke von ca . 800 bis 1600 nm und eine Polyimidschicht 5 abgeschieden und zur Herstellung elektrischer Kontakte entsprechend strukturiert. Das obere Halbleiterbauelement 6, auch Topchip genannt, wurde auf dem typischerweise 2500nm bis 10000nm dicken Polyimid 5 befestigt.
Durch die dicke Polyimid- und dicke Passivierungsschicht wird eine mechanische Beschädigung durch ein etwaiges Aufkanten, verursacht z. B. durch fehlerhaftes Anbringen des oberen Halbleiterbauelements oder aber auch durch thermisch verursachte Bewegungen, verhindert. Verursacht durch die unterschiedlichen thermischen Ausdehnungskoeffizienten von der Metallschicht 3 und der Passivierungsschicht 4, z. B. Siliziumnitrid oder Siliziumoxid, kann es zur Delamination der Passivierungsschicht an den Übergängen 7 von Metall zur Passivierungsschicht und zur Zerstörung der Passivierungsschicht an diesen Stellen kommen.
2 zeigt beispielhaft eine Halbleiteranordnung 1 bei der die Passivierungsschicht 4 im Wesentlichen nur unter dem oberen Halbleiterbauelement angeordnet ist. Zur Herstellung dieser Halbleiteranordnung wird nach der Abscheidung der Metallschicht 3, die Passivierungsschicht 4 abgeschieden und geeignet strukturiert. Erst nach der Strukturierung der Passivierungsschicht wird die Metallschicht 3 strukturiert. Durch das Fehlen einer Schicht, die das Ätzen bzw. Strukturieren der Metallschicht 3 stoppt, könnte es bei diesem Verfahren dazu kommen, dass nicht nur das Metall sondern auch das Zwischenoxid 2 mitgeätzt wird. Bei modernen Herstellungsprozessen ist jedoch das Zwischenoxid sehr dünn gewählt, so dass durch ein etwaiges Anätzen dieses Zwischenoxids 2 auch der aktiven Bereich 11 des unteren Halbleiterbauelements geschädigt werden könnte.
3 zeigt beispielhaft eine weitere Ausführungsform einer Halbleiteranordnung 1 mit einer dünnen Passivierungsschicht 41 und einer dicken Passivierungsschicht 42, wobei diese dicke Passivierungsschicht 42 im Wesentlichen nur im Bereich unterhalb des oberen Halbleiterbauelements angeordnet ist. Zur Herstellung dieser Halbleiteranordnung wird auf die strukturierte Metallschicht 3 die dünne Passivierungsschicht 41 mit einer Dicke von z. B. 20 bis 80 nm aufgebracht. Nach dem Aufbringen und Strukturieren der Passivierungsschicht 42 mit einer Dicke von ca. 800 bis 1600 nm dient die dünne Passivierungsschicht 41 gleichzeitig als Ätzstopp. Mit diesem Verfahren kann verhindert werden, dass das Zwischenoxid und damit auch eventuell der aktive Zellenbereich 11 des unteren Halbleiterbauelements geschädigt wird.
4 zeigt beispielhaft eine Halbleiteranordnung 1, bei der das obere Halbleiterbauelement 6 ohne Polyimidschicht direkt auf der Passivierungsschicht 4 befestigt wird. Zur Herstellung dieser Halbleiteranordnung wird die unter dem oberen Halbleiterbauelement notwendige mechanische Schutzschicht 4 vor der Strukturierung der Metallisierung abgeschieden und mit einer eigenen Fototechnik strukturiert. Hierbei können übliche Plasmaätzverfahren verwendet werden, da in allen Bereichen ein Ätzstopp auf der Metallisierung vorhanden ist. Danach erfolgt mit einem weiteren Lithografieschritt die Strukturierung der Metallisierung. Als Material für die Passivierungsschicht 4 eignet sich sowohl mit einem plasmagestützten CVD Verfahren hergestelltes Siliziumnitrid, als auch Siliziumoxid. Siliziumoxid hat den Vorteil, dass herstellungsbedingt weniger Wasserstoff in das Halbleiterbauelement eingebaut wird und damit eine eventuelle Drift der Einsatzspannung gemindert wird. Eine gute Haftung der Gehäusepressmasse auf den freiliegenden Chipbereichen wird über das Abscheiden einer Haftvermittlerschicht 9 gewährleistet.
5 zeigt eine Halbleiteranordnung 1 mit einer dicken Passivierungsschicht 43, die im Wesentlichen nur im Bereich unterhalb des oberen Halbleiterbauelements angeordnet ist, und einer dünnen Passivierungsschicht 44, die sich über das gesamte untere Halbleiterbauelement erstreckt und im Wesentlichen der Haftverbesserung der Polyimidschicht 5 auf dem unteren Halbleiterbauelement dient. Zur abschließenden Kontaktierung des unteren Halbleiterbauelemntes muss sowohl die Polyimidschicht 5, als auch die dünne Passivierungsschicht 44 im Bereich der Kontaktpads 10 geöffnet werden.

1: Halbleiteranordnung
11: aktiver Bereich des unteren Halbleiterbauelementes
2: Zwischenoxid
3: Metallschicht
4: Passivierungsschicht
5: Polyimidschicht
6: oberes Halbleiterbauelement
7: Metallkante
10: Kontaktbereich
8: Mangels Ätzstopp angeätztes Zwischenoxid
41: dünne Passivierungsschicht als Ätzstopp
42: dicke Passivierungsschicht
9: Haftvermittlungsschicht
44: dünne Passivierungsschicht als Haftvermittlungsschicht
43: dicke Passivierungsschicht

Claims

Halbleiteranordnung bestehend aus einem unteren Halbleiterbauelement mit einer ersten Oberfläche und mindestens einem oberen Halbleiterbauelement in einem Gehäuse, wobei teilweise auf der ersten Oberfläche des unteren Halbleiterbauelementes eine elektrisch isolierende Schicht angeordnet ist auf der elektrisch leitende Bereiche angeordnet sind welche durch eine erste Passivierungsschicht mit dem oberen Halbleiterbauelement verbunden sind, dadurch gekennzeichnet, dass die erste Passivierungsschicht im Wesentlichen unter dem oberen Halbleiterbauelement die größte Dicke aufweist.
Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass auf den nicht durch die erste Passivierungsschicht und/oder das obere Halbleiterbauelement abgedeckten elektrisch leitenden Bereichen eine Haftvermittlerschicht angeordnet ist.
Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Haftvermittlerschicht aus einem Oxid der Metalle Zink, Chrom oder deren Legierungen besteht.
Halbleiteranordnung bestehend aus einem unteren Halbleiterbauelement mit einer ersten Oberfläche und mindestens einem oberen Halbleiterbauelement in einem Gehäuse, wobei teilweise auf der ersten Oberfläche des unteren Halbleiterbauelementes eine elektrisch isolierende Schicht angeordnet ist, auf der elektrisch leitende Bereiche angeordnet sind, welche mittels einer Polyimidschicht über einer ersten Passivierungsschicht mit dem oberen Halbleiterbauelement verbunden sind, dadurch gekennzeichnet, dass die erste Passivierungsschicht im Wesentlichen unter dem oberen Halbleiterbauelement die größte Dicke aufweist.
Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet, dass unter der ersten Passivierungsschicht eine zweite Passivierungsschicht angeordnet ist, die eine geringere Dicke aufweist als die erste Passivierungsschicht.
Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet, dass über der ersten Passivierungsschicht eine zweite Passivierungsschicht angeordnet ist, die eine geringere Dicke aufweist als die erste Passivierungsschicht.
Halbleiteranordnung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass die erste und/oder zweite Passivierungsschicht aus Siliziumnitrid besteht.
Halbleiteranordnung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass die erste und/oder zweite Passivierungsschicht aus Siliziumoxid besteht.
Verfahren zur Herstellung einer Halbleiteranordnung aus einem unteren und mindestens einem oberen Halbleiterbauelement in einem Gehäuse mit den Schritten – Bereitstellen eines unteren Halbleiterbauelementes mit einer obersten, strukturierten Metallisierung – Abscheiden einer ersten Passivierungsschicht – Strukturieren der ersten Passivierungsschicht mittels Fotolithographie und eines ersten Ätzschrittes – Abscheiden einer Polyimidschicht – Öffnen der Polyimidschicht im Kontaktpadbereich mittels Fotolithographie – befestigen des oberen Halbleiterbauelementes auf der Passivierungsschicht – Ummanteln der Halbleiteranordnung mit einer Pressmasse dadurch gekennzeichnet, dass die Passivierungsschicht nach der Strukturierung im Wesentlichen nur im Bereich unter dem oberen Halbleiterbauelement bestehen bleibt.
Verfahren zur Herstellung einer Halbleiteranordnung aus einem unteren und mindestens einem oberen Halbleiterbauelement in einem Gehäuse mit den Schritten – Bereitstellen eines unteren Halbleiterbauelementes mit einer obersten, strukturierten Metallisierung – Abscheiden einer ersten Passivierungsschicht mit einer ersten Dicke – Abscheiden einer zweiten Passivierungsschicht mit einer zweiten Dicke, größer als die erste Dicke – Strukturieren der zweiten Passivierungsschicht mittels Fotolithographie und eines ersten Ätzschrittes – Abscheiden einer Polyimidschicht – Öffnen der Polyimidschicht und der ersten Passivierungsschicht im Kontaktpadbereich mittels Fotolithographie und einem zweiten Ätzschritt – befestigen des oberen Halbleiterbauelementes auf der Passivierungsschicht – Ummanteln der Halbleiteranordnung mit einer Pressmasse dadurch gekennzeichnet, dass die zweite Passivierungsschicht nach der Strukturierung im Wesentlichen nur im Bereich unter dem oberen Halbleiterbauelement bestehen bleibt.
Verfahren zur Herstellung einer Halbleiteranordnung aus einem unteren und mindestens einem oberen Halbleiterbauelement in einem Gehäuse nach Anspruch 10, dadurch gekennzeichnet, dass die Dicke der ersten Passivierungsschicht 40nm bis 200nm und die Dicke der zweiten Passivierungsschicht 800nm bis 1600nm beträgt.
Verfahren zur Herstellung einer Halbleiteranordnung aus einem unteren und mindestens einem oberen Halbleiterbauelement in einem Gehäuse mit den Schritten – Bereitstellen eines unteren Halbleiterbauelementes – Abscheiden einer Metallschicht – Abscheiden einer ersten Passivierungsschicht mit einer ersten Dicke – Strukturieren der ersten Passivierungsschicht mittels Fotolithographie und eines ersten Ätzschrittes – Tempern in einer Formiergasatmosphäre – Strukturieren der Metallschicht mittels Fotolithographie und eines zweiten Ätzschrittes – Abscheiden einer zweiten Passivierungsschicht mit einer zweiten Dicke – Abscheiden einer Polyimidschicht – Öffnen der Polyimidschicht und der zweiten Passivierungsschicht im Kontaktpadbereich mittels Fotolithographie und einem dritten Ätzschritt – befestigen des oberen Halbleiterbauelementes auf der Passivierungsschicht – Ummanteln der Halbleiteranordnung mit einer Pressmasse dadurch gekennzeichnet, dass die erste Passivierungsschicht nach der Strukturierung im Wesentlichen nur im Bereich unter dem oberen Halbleiterbauelement bestehen bleibt.
Verfahren zur Herstellung einer Halbleiteranordnung aus einem unteren und mindestens einem oberen Halbleiterbauelement in einem Gehäuse nach Anspruch 12, dadurch gekennzeichnet, dass die Dicke der ersten Passivierungsschicht 800nm bis 1600nm und die Dicke der zweiten Passivierungsschicht 40nm bis 200nm beträgt.
erfahren zur Herstellung einer Halbleiteranordnung aus einem unteren und mindestens einem oberen Halbleiterbauelement in einem Gehäuse nach einem der Ansprüche 12 bis 13, dadurch gekennzeichnet, dass die Metallschicht aus Aluminium, Silizium oder Kupfer oder einer Legierung davon besteht.
Verfahren zur Herstellung einer Halbleiteranordnung aus einem unteren und mindestens einem oberen Halbleiterbauelement in einem Gehäuse nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass die erste und/oder zweite Passivierungsschicht aus Siliziumnitrid besteht.
Verfahren zur Herstellung einer Halbleiteranordnung aus einem unteren und mindestens einem oberen Halbleiterbauelement in einem Gehäuse nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass die erste und/oder zweite Passivierungsschicht aus Siliziumoxid besteht.
Verfahren zur Herstellung einer Halbleiteranordnung aus einem unteren und mindestens einem oberen Halbleiterbauelement in einem Gehäuse mit den Schritten – Bereitstellen eines unteren Halbleiterbauelementes – Abscheiden einer Metallschicht – Abscheiden einer Passivierungsschicht – Strukturieren der Passivierungsschicht mittels Fotolithographie und eines ersten Ätzschrittes – Tempern in einer Formiergasatmosphäre – Strukturieren der Metallschicht mittels Fotolithographie und eines zweiten Ätzschrittes – befestigen des oberen Halbleiterbauelementes auf der Passivierungsschicht – herstellen einer elektrischen Verbindung zwischen unterem und mindestens einem oberen Halbleiterbauelement – Abscheiden einer Haftvermittlungsschicht – Ummanteln der Halbleiteranordnung mit einer Pressmasse dadurch gekennzeichnet, dass die Passivierungsschicht nach der Strukturierung im Wesentlichen nur im Bereich unter dem oberen Halbleiterbauelement bestehen bleibt.
Verfahren zur Herstellung einer Halbleiteranordnung aus einem unteren und mindestens einem oberen Halbleiterbauelement in einem Gehäuse nach Anspruch 17, dadurch gekennzeichnet, dass die Haftvermittlungsschicht aus einem Oxid der Metalle Zink, Chrom oder deren Legierungen besteht.