DE10315531A1 - Zuverlässige Speicherzellenschaltung - Google Patents

Abstract

Eine Speicherzellenschaltung umfasst eine nicht-flüchtige Speicherzelle (50) mit einem pMOS-Transistor (Qp) mit einem Floating-Gate (FGp) und einem nMOS-Transistor (Qn) mit einem Floating-Gate (FGn), das von dem Floating-Gate (FGp) des pMOS-Transistors (Qp) isoliert ist. Ein erster Steuereingang (CGp) ist mit dem Floatin-Gate (FGp) des pMOS-Transistors (Qp) kapazitiv gekoppelt. Ein zweiter Steuereingang (CGn) ist mit dem Floating-Gate (FGn) des nMOS-Transistors (Qn) kapazitiv gekoppelt und von dem ersten Steuereingang (CGp) getrennt, so dass an den ersten und den zweiten Steuereingang voneinander unterschiedliche Steuerspannungen anlegbar sind. Schließlich ist ein erster Anschluss des pMOS-Transistors (Qp) an einem Verbindungspunkt mit einem ersten Anschluss des nMOS-Transistors verbunden, wobei der Verbindungspunkt mit einem Ausgang (52) der Speicherzelle verbunden ist. Ferner ist über einen zweiten Anschluss des pMOS-Transistors (Qp) und einen zweiten Anschluss des nMOS-Transistors (Qn) eine Versorgungsspannung an die Speicherzelle anlegbar.

Description

• Die vorliegende Erfindung bezieht sich auf Speicherzellenschaltungen und insbesondere Speicherzellenschaltungen, die unter Verwendung von nicht-flüchtigen Speicherzellen eine zuverlässige nicht-flüchtige Speicherung von Daten, wie sie beispielsweise in sicherheitsrelevanten Applikationen notwendig ist, ermöglichen.
• Zahlreiche integrierte Schaltungen (ICs) in sicherheitsrelevanten Applikationen verlangen eine Programmierung.
• Beispielsweise ist es notwendig, hochqualitative Schaltkreise, z. B. Airbag-Auslöse-ICs, mit einem eindeutigen Identifikationscode auszustatten, um im Fehlerfall eine Rückverfolgbarkeit zu gewährleisten. Falls ein Baustein aufgrund mangelhafter Produktionsqualität ausfällt, kann man dann zumindest alle weitere Bausteine desselben Produktionsloses ausfindig machen und somit potentielle Risikokandidaten rückholen.
• Bei integrierten Sensoren im Automobilbereich ist eine Kalibrierung nach erfolgter Montage, also im Sensormodul, gewünscht, um damit Fertigungstoleranzen der Montage auszugleichen. Derartige Sensoren werden im Betrieb zum Teil erheblichen Temperaturen bis zu 200°C ausgesetzt, wobei durch derartige Betriebsbedingungen die programmierten Kalibrierdaten nicht beschädigt werden dürfen.
• Einige ICs befinden sich im Betrieb an unzulänglichen Stellen, so dass sie ihre Signale über Funk mit einer zentralen Einheit kommunizieren müssen. Ein Beispiel dafür ist ein Reifendrucksensor, der zusammen mit einer Batterie für seine Leistungsversorgung im Reifeninneren montiert ist. Die Daten des Reifendrucks werden vom rotierenden Reifen über Funk an eine am Fahrgestell oder Chassis des Autos montierte Emp fangseinheit gesendet. Dabei stellt sich das Problem, dass die Empfangseinheit die Daten dem richtigen Sender zuordnen kann. Beispielsweise können an einer Ampel zwei Autos nahe benachbart stehen. Wenn jetzt ein Sensor im Reifen den Druck sendet, könnte die Empfangseinheit des benachbarten Fahrzeugs diesen empfangen und als Druckinformationen seines eigenen Reifendrucksensors mißinterpretieren. Um solche Verwechslungen zu vermeiden, müssen die Daten immer zusammen mit einem Identifikationscode (der ID-Nummer) gesendet werden.
• In all den oben genannten Fällen ist es wichtig, dass die Datenspeicherung bzw. Programmierung möglichst sicher ist. Anders ausgedrückt muss die Wahrscheinlichkeit, dass ein Bit während des Betriebs innerhalb der garantierten Lebensdauer und innerhalb der garantierten Betriebsbedingungen falsch interpretiert, d. h. falsch ausgelesen, wird, möglichst gering sein. Diese garantierten Betriebsbedingungen umfassen unter anderem Temperaturbereich, Spannungsbeaufschlagung, Medienverträglichkeit, Luftfeuchtigkeit, mechanische Beanspruchung, Vibration, EMV (elektromagnetische Verträglichkeit), ESD (elektrostatische Entladungen), usw. Die Wahrscheinlichkeit, dass ein Bit während des Betriebs falsch interpretiert wird, wird als Fehlerwahrscheinlichkeit bezeichnet.
• Gelegentlich werden Fehlerwahrscheinlichkeiten Pe(Speicher) = 0,1 ppm (ppm = parts per million) für den gesamten Speicher eines Bausteins gefordert. Das bedeutet, dass von 10 Millionen Bausteinen während des Betriebs nur ein Bit fehlerhaft werden darf. Da Speicher sicherheitsrelevanter Bausteine, auf die die vorliegende Erfindung insbesondere abstellt, üblicherweise ca. 100 Bits umfassen, bedeutet dies für die Fehlerwahrscheinlichkeit eines Bits Pe(Bit) = Pe(Speicher)/Anzahl der Bits = 1 ppb = 10^–9 (ppb = parts per billion).
• Zur Datenspeicherung in integrierten Schaltungen sind mehrere Möglichkeiten bekannt. Die vorliegende Erfindung bezieht sich insbesondere auf eine Speicherung mittels EEPROM (EEPROM = electrically erasable programmable read-only memory = elektrisch löschbarer programmierbarer Festwertspeicher). Beim Programmieren eines EEPROMs wird Ladung am Floating-Gate des EEPROMs gespeichert. Falls diese Ladung im weiteren Verlauf verloren geht, geht somit auch die Programmierung verloren. Ein Ladungsverlust kann durch verschiedene Effekte auftreten.
• Zum einen kann ein Ladungsverlust durch Schäden in jenen dielektrischen Schichten verursacht werden, die das Floating-Gate von seiner Umgebung isolieren. Diese Schäden treten statistisch mit geringerer Wahrscheinlichkeit auf. Um die Speicherung sicher zu machen, kann man eine Redundanz einbauen. Eine besonders vorteilhafte Möglichkeit zum Einbauen einer Redundanz wird nachfolgend hinsichtlich eines Vergleichsbeispiels Bezug nehmend auf die 7a und 7b und hinsichtlich eines Ausführungsbeispiel einer erfindungsgemäßen Speicherzellenschaltung Bezug nehmend auf die 2a und 2b erläutert. Die nachfolgend beschriebene Möglichkeit zum Einbau einer Redundanz ist besonders vorteilhaft, weil sie durch die Verwendung einer Standard-CMOS-Technologie ökonomisch und zugleich platzsparend ist.
• Zum anderen tritt jedoch neben dem oben genannten statistischen Ladungsverlust auch ein systematischer Ladungsverlust auf. Je höher das elektrische Feld im Dielektrikum und je höher die Temperatur ist, desto mehr Ladungen können durch das Dielektrikum auf das bzw. von dem Floating-Gate tunneln. Durch die Programmierladung ändert sich das Potential des Floating-Gates gegenüber jenem seiner Umgebung. Wird beispielsweise bei einem gesetzten Bit (= „1") ein Elektronenüberschuß Q(1) < 0 (negative Nettoladung) am Floating-Gate gespeichert, und ist die Einkoppelkapazität zwischen Steuer-Gate (Control-Gate) und Floating-Gate C, so fällt an der Einkoppelkapazität bzw. dem Einkoppelkondensator die Spannung Q(1)·C ab. Dabei wird angenommen, dass die Einkoppelkapazität wesentlich größer ist als die Kapazität zwischen Floating-Gate und MOS-Kanal, da sich zwischen Floating-Gate und MOS- Kanal zumeist ein kleines Fenster bestehend aus einem Dünnoxid befindet. Liegen nun das Steuer-Gate und der MOS-Kanal auf gleichem Potential, so ist das Floating-Gate auf einem um die Spannung |Q(1)·C| niedrigeren Potential. Bei einem gelöschten Bit (= "0") speichert man einen Elektrodenmangel Q(0) > 0 am Floating-Gate, so dass sich die Polarität der Spannung ändert und das Gate auf einem höheren Potential liegt als seine Umgebung.
• Die Dielektrika zu beiden Seiten des Floating-Gates, also die Dielektrika der Einkoppelkapazität und des MOS-Transistors, werden somit mit dieser Spannung belastet. Diese „intrinsische" Belastung infolge der Programmierladung kann nicht vermieden werden. Erschwerend kommt hierbei hinzu, dass dieselbe nicht nur im Betrieb des EEPROMs, sondern auch bei Lagerung desselben, also wenn der Baustein spannungslos ist, auftritt.
• Ferner ist es im Betrieb einer EEPROM-Zelle oftmals erforderlich, das Steuer-Gate und den MOS-Kanal des Speichertransistors auf unterschiedliches Potential zu legen, um den Ladungszustand der EEPROM-Zelle auszulesen. Dabei addiert oder subtrahiert sich die dadurch bedingte Spannung zur intrinsischen Spannungsbelastung (siehe oben) der Dielektrika, was die Betriebslebensdauer weiter reduziert, d. h. die Speicherzeit, während der ein sicheres Speichern garantiert werden kann.
• In 4a ist eine Vergleichs-EEPROM-Zelle gezeigt, wie sie in der älteren deutschen Patentanmeldung 10214898.8, eingereicht am 4. April 2002 mit dem Titel „Speicherschaltung" beschrieben ist. Hinsichtlich der in 4a gezeigten Speicherschaltung sowie geeigneter Steuerschaltungen derselben wird die gesamte Offenbarung der genannten deutschen Anmeldung 10214898.8 durch Bezugnahme aufgenommen.
• Die in 4a gezeigte EEPROM-Zelle 10 umfasst einen pMOS-Transistor 12 und einen nMOS-Transistor 14, die auf die ge zeigte Weise seriell zwischen eine Versorgungsspannung Vsup und Masse 16 geschaltet sind. Der pMOS-Transistor 12 und der nMOS-Transistor 14 sind durch Floating-Gate-Transistoren realisiert, wobei der pMOS-Transistor 12 ein erstes Floating-Gate FG1 aufweist, während der nMOS-Transistor 14 ein zweites Floating-Gate FG2 besitzt. Hinsichtlich der hierin gegebenen Offenbarung können pMOS-Transistoren bzw. nMOS-Transistoren, die ein Floating-Gate aufweisen, technologisch auf unterschiedliche Arten aufgebaut sind. Zum einen können dieselben in bekannter Weise einen Gatestapel, der ein von einem Steuer-Gate und einem MOS-Kanal isoliertes Floating-Gate aufweist, umfassen. Alternativ können Standard-nMOS-Transistoren und Standard-pMOS-Transistoren verwendet werden, deren Gate-Elektrode kapazitiv mit einem Steuer-Gate gekoppelt ist, so dass die Gate-Elektrode der Standard-nMOS-Transistoren oder Standard-pMOS-Transistoren ein Floating-Gate darstellt.
• Bei der in 4a gezeigten EEPROM-Zelle ist ein Eingang 18 durch ein gemeinsames Steuergate CG gebildet, während ein Ausgang 20 durch den Schaltungsknoten definiert ist, an dem die Drain-Anschlüsse der MOS-Transistoren 12 und 14 verbunden sind. Das Floating-Gate FG1 des pMOS-Transistors 12 ist über eine Einkoppelkapazität Cp mit dem gemeinsamen Steuergate CG verbunden, während das Floating-Gate FG2 des nMOS-Transistors 14 über eine Einkoppelkapazität Cn mit dem gemeinsamen Steuergate CG verbunden ist.
• Ist die in 4a gezeigte EEPROM-Speicherzelle 10 nicht programmiert, d. h. ist auf den Floating-Gates FG1 und FG2 keine Nettoladung gespeichert, so verhält sich die Speicherzelle wie ein Inverter, wobei eine zugeordnete Transferkennlinie 22, die die Ausgangsspannung versus der Eingangsspannung anzeigt, in 4b gezeigt ist. Dabei ist die Eingangsspannung als jene Spannung am Steuergate CG definiert, während die Ausgangsspannung als jene Spannung am Ausgang 20 definiert ist. Wenn in die EEPROM-Zelle 10 „1" oder „0" programmiert wurde, so wird an den Floating-Gates positive oder negative Nettoladung gespeichert, in der Form eines Elektronenmangels oder eines Elektronenüberschusses. Dadurch entstehen an den Einkoppelkapazitäten Spannungen ΔU zwischen beiden Elektroden, die die Inverter-Transferkennlinie entlang der Abszisse, auf der die Eingangsspannung aufgetragen wird, nach rechts oder links verschieben, wobei eine durch ΔU nach rechts verschobene Kennlinie 24 in 4b gezeigt ist.
• Zum Auslesen einer programmierten bzw. gelöschten Speicherzelle wird an den Eingang 18 eine geeignete Lesespannung Uinv angelegt, bei der die Ausgangsspannung gleich der Eingangsspannung ist, wenn sich die Zelle wie ein Inverter verhält, d. h. keine Nettoladungen auf den Floating-Gates gespeichert sind. Die Kennlinie 24 stellt eine programmierte („1") Speicherzelle dar, bei der auf den Floating-Gates FG1 und FG2 negative Nettoladungen gespeichert sind. Somit liegen die Floating-Gates auf einem niedrigeren Potential als das Steuergate CG. Wenn man zum Auslesen der Zelle an das Steuergate CG nun die Lesespannung Uinv anlegt, so sperrt der nMOS-Transistor, während der pMOS-Transistor leitet. Am Ausgang erscheint somit die positive Spannung Vsup, d. h. der Ausgang 20 nimmt einen hohen logischen Pegel an. Wie aus 4b ersichtlich ist, reicht eine relativ kleine Spannungsdifferenz ΔU, um den Arbeitspunkt aus dem steil abfallenden Teil der Übertragungskennlinie zu den digital erwünschten Pegeln HIGH oder LOW zu verschieben.
• Wenn andererseits positive Ladungen auf den Floating-Gates FG1 und FG2 gespeichert werden, indem eine entsprechende Löschspannung angelegt wird, so nehmen die Floating-Gates FG1 und FG2 ein um ΔU höheres Potential ein als das Steuergate CG. Somit verschiebt sich die Übertragungskennlinie des Inverters nach links, wie in 4b durch eine verschobene Kennlinie 26 angezeigt ist. In diesem Fall sperrt der pMOS-Transistor 12, während der nMOS-Transistor 14 leitet, so dass der Ausgang 20 der Speicherzelle auf LOW, im dargestellten Beispiel Masse, gezogen wird.
• In 5 ist eine entsprechende EEPROM-Zelle 10 im Lese-Modus gezeigt. Als pMOS-Transistor und nMOS-Transistor sind jeweils solche mit einem Verhältnis zwischen Kanalbreite und Kanallänge von W/L = 1 verwendet.
• Zum Auslesen der Zelle wird sie mit einer Versorgungsspannung am Source-Anschluss des pMOS-Transistors 12 über einen Schalter S1 und am Source-Anschluss des nMOS-Transistors 14 über einen Schalter 53 versorgt. Zur Erzeugung einer hohen Versorgungsspannung VHI am Source-Anschluss des pMOS-Transistors 12 und einer geringen Versorgungsspannung VLO am Source-Anschluss des nMOS-Transistors 14 sind jeweils als MOS-Dioden beschaltete Transistoren Qpb und Qnb zwischen eine Stromquelle 28 und Masse 16 geschaltet. Die Transistoren Qpb und Qnb besitzen ebenfalls jeweils ein Verhältnis W/L = 1. Durch die Transistoren Qpb und Qnb wird auch die Lesespannung am gemeinsamen Steuergate CG erzeugt und wird über einen Schalter S2 angelegt.
• Die sich bei dem in 5 gezeigten Ausführungsbeispiel einstellende hohe Versorgungsspannung VHI = Vgsn + |Vgsp| ergibt sich durch das Einprägen eines Drainstroms, der beispielsweise 10 μA betragen kann, in die Transistoren Qpb und Qnb. Die dabei abfallenden Gate-Source-Spannung Vgsp des pMOS-Transistors Qpb ist bedingt durch den Drainstrom betragsmäßig etwas größer als die pMOS-Schwellenspannung Vthp, während die dabei abfallende Gate-Source-Spannung Vgsn des nMOS-Transistors Qnb ebenfalls bedingt durch den Drainstrom betragsmäßig etwas größer ist als die nMOS-Schwellenspannung Vthn.
• Wie oben ausgeführt wurde, ist die Ein-Bit-Zelle ähnlich einem CMOS-Inverter, wobei in die Gate-Leitung jedes der beiden MOS-Transistoren 12 und 14 eine Einkoppelkapazität Cp bzw. Cn eingefügt ist.
• Die beiden Transistoren Qpb und Qnb der BIAS-Schaltung sind mit solchen Abmessungen und Kanalverhältnissen ausgeführt, dass diese beiden als MOS-Dioden beschalteten Transistoren auch als eine unprogrammierte EEPROM-Zelle betrachtet werden können, bei der Eingang und Ausgang kurzgeschlossen sind. Dadurch ergibt sich genau die optimale Eingangslesespannung Uinv (4b), so dass nur eine minimale Spannungsdifferenz an den Einkoppelkapazitäten den Ausgang 20 der EEPROM-Zelle auf LOW (bei dem gezeigten Ausführungsbeispiel VLO = 0V) oder HIGH (bei dem gezeigten Ausführungsbeispiel VHI) zieht.
• In 5 sind ferner die über den Einkoppelkondensatoren Cp und Cn abfallenden Spannungen VCp und VCn bzw. die über den Gate-Oxids der jeweiligen Transistoren abfallenden Spannungen V(GOXp) und V(GOXn) gezeigt. Abhängig davon, ob die Zelle 10 mit einer „0" oder „1" programmiert ist, erhöht im Lese-Modus die Spannung am empfindlichen Gate-Oxid des nMOS-Transistors 14, wenn auf dem Floating-Gate FG2 positive Nettoladungen gespeichert sind, während sich die Spannung am empfindlichen Gate-Oxid des pMOS-Transistors 12, d. h. V(GOXp) erhöht, wenn am Floating-Gate FG1 negative Nettoladungen gespeichert sind.
• Zum Auslesen wird die in 5 gezeigte Spannung VHI an den Source-Anschluss des pMOS-Transistors 12 angelegt, während an das Steuer-Gate CG die Spannung Uinv angelegt wird. Es folgt: V(GOXp) = –VCp – |Vgsp(Idrain = 10μA, W/L = 1)| V(GOXn) = –VCn + Vgsn(Idrain = 10μA, W/L = 1).
• Bezüglich der Spannungen Vgsn und Vgsp gilt: Vgsn(Idrain = 10μA, W/L = 1) = ca. 0,8V bei 25°C; und |Vgsp(Idrain = 10μA, W/L = 1)| = ca. 1,0V bei 25°C.
• Ist eine 1 programmiert, d. h. Bit = 1, so gilt VCp > 0, VCn > 0. Dadurch vermindert sich im Lesefall die Spannung am Gateoxid des nMOS-Transistors 14 um 0,8V gegenüber der einprogrammierten Spannung Vcn, d. h. die Belastung des geschriebenen (auf „1" programmierten) nMOS-Transistors 14 reduziert sich. Die Spannung am Gate-Oxid des pMOS-Transistors 12 erhöht sich um 1V gegenüber der einprogrammierten Spannung Vcp im Lesefall, d. h. die Belastung des geschriebenen pMOS-Transistors 12 erhöht sich.
• Ist Bit = 0, so gilt VCp < 0, VCn < 0. Dadurch erhöht sich die Spannung am Gate-Oxid des nMOS-Transistors 14 im Lesefall um 0,8V, d. h. die Belastung des gelöschten (auf „0" programmierten) nMOS-Transistors 14 erhöht sich. Ferner vermindert sich dadurch die Spannung am Gate-Oxid des pMOS-Transistors 12 im Lesefall um 1V, d. h. die Belastung des gelöschten pMOS-Transistors reduziert sind.
• In 6 ist eine EEPROM-Zelle 30, die eine EEPROM-Elementarzelle 10 der oben beschriebenen Art mit zugeordneter Ansteuerschaltung aufweist, gezeigt.
• Die in 6 gezeigte EEPROM-Zelle 30 umfasst Steuerleitungen LW, LR, HI, LO, EN und readQ. Ferner umfasst die EEPROM-Zelle einen Dateneingang bit_ein und einen Datenausgang bit_aus. Über die Steuerleitungen LW, LR, HI, LO und EN werden jeweilige Spannungen an die Transistoren 12 und 14 angelegt, abhängig davon, ob ein Lesemodus, ein Schreibmodus oder ein Löschmodus vorliegt. Die auf den unterschiedlichen Leitungen in den unterschiedlichen Betriebsmodi vorliegenden Spannungen sind ebenfalls in 6 gezeigt, wobei der Write-Modus (Schreiben oder Programmieren mit „1") mit W abgekürzt ist, der Erase-Modus (Löschen oder Programmieren mit „0") mit E abgekürzt ist und der Lesemodus (Read) mit R abgekürzt ist.
• Gemäß 6 umfasst die Ansteuerschaltung für die EEPROM-Elementarzelle 10 neben einem Ausgangstransistor Qn2 zwei weitere HV-MOS-Transistoren Qp1 und Qn1, sowie einen weiteren HV-MOS-Transistor Qp0, der zusammen mit dem Transistor Qp1 einen Stromspiegel bildet und, wie bei dem gezeigten Ausführungsbeispiel, extern, d.h. außerhalb den der EEPROM-Zelle zuzuordnenden Komponenten, realisiert sein kann. Die Spannungen bzw. Signale auf den Steuerleitungen der EEPROM-Zelle werden durch eine Steuerschaltung bereitgestellt, die beispielsweise die üblichen Speichersteuersignale Write (Programmieren), Erase (Löschen) und Read (Lesen) empfängt. Gesteuert durch diese drei logischen Eingangssignale erzeugt die Steuerschaltung (nicht gezeigt), die die dazu notwendigen Schaltmittel beinhaltet, die für den jeweiligen Betriebsmodus der Speicherzelle notwendigen Spannungen auf den Leitungen LW, HI, EN, LO, LR und readQ. Diesbezüglich und hinsichtlich einer Parallelschaltung von mehreren Speicherzellen an die jeweiligen Steuerleitungen sei auf die Offenbarung der oben genannten älteren deutschen Anmeldung 10214898.8 verwiesen.
• Wie in 6 gezeigt ist, ist das Drain des Transistors Qn1 mit dem Drain des Transistors Qp1 und ferner mit dem Steuergate CG verbunden. Die Source von Qn1 ist mit der Leitung LR verbunden, während die Source des Transistors Qp1 mit der Leitung LW verbunden ist. Das Gate des Transistors Qn1 ist mit dem Ausgang eines NAND-Gatters 32 verbunden, das zwei Eingänge aufweist, von denen einer mit dem Dateneingang bit_ein verbunden ist, während der andere mit der Leitung readQ verbunden ist. Das Gate des Transistors Qp1 ist über die Leitung LP mit dem Gate des Transistors Qp0 verbunden, das ferner mit dem Drain des Transistors Qp0 verbunden ist. Die Source des Transistors Qp0 ist mit der Leitung LW verbunden. Die Transistoren Qp0 und Qp1 bilden somit zusammen einen Stromspiegel zum Einprägen eines Stroms Ib1, der beispielsweise in der Größenordnung von 1 μA liegt, in das Steuergate CG.
• Der Drain-Anschluss des Ausgangstransistors Qn2 ist mit dem Ausgang 20 der EEPROM-Elementarzelle 10 verbunden, während der Source-Anschluss desselben mit einem Inverter 34 verbunden ist, dessen Ausgang den Datenausgang bit_aus darstellt. Das NAND-Gatter 32 und der Inverter 34 können beispielsweise durch eine Standard-Niederspannungs-CMOS-Logik 36 implementiert sein.
• An dieser Stelle sei angemerkt, dass der Transistor Qp0 des Stromspiegels Teil der oben genannten Steuerschaltung (nicht gezeigt) für eine Mehrzahl von Speicherzellen sein kann.
• Hinsichtlich der jeweils erforderlichen Spannung auf den Leitungen LW, HI, LR, LO zum Programmieren bzw. Löschen der EEPROM-Elementarzelle 10 sei auf die Ausführungen in der älteren deutschen Anmeldung 10214898.8 verwiesen, die hiermit durch Bezugnahme aufgenommen werden. Auf der Leitung EN liegt lediglich im Lese-Modus eine Spannung Vsp + Vgsn, während diese Leitung sonst auf 0V ist.
• Im Lesemodus des EEPROM-Speichers wird je nach Größe der Lesespannung bei dem dargestellten Ausführungsbeispiel entweder nur eine der Leitungen LW und LR oder beide auf ein Potential Ur + Vsn geschaltet, wobei Vsn das niedrige Spannungsversorgungspotential, beispielsweise 0V, ist. Die Lesespannung Ur entspricht vorzugsweise der oben erläuterten Spannung Uinv. Bei kleineren Werten von Ur + Vsn genügt es, nur die Leitung LR auf dieses Potential zu schalten, da der HV-nMOS-Transistor Qn1 kleine Spannungen von der Leitung LR an das Steuergate CG durchschalten kann. Bei großen Werten der Lesespannung Ur + Vsn genügt es, diese auf die Leitung LW zu schalten, da Qp1 große Spannungen von der Leitung LW an das Steuergate CG durchschalten kann. Liegt jedoch die Lesespannung Ur + Vsn in einem mittleren Bereich, so dass weder Qn1 noch Qp1 allein in der Lage sind, diese Spannung geeignet an das Steuergate CG durchzuschalten, ist es vorteilhaft, beide Leitungen LR und LW mit dem Potential Ur + Vsn zu beaufschlagen, so dass beide Transistoren Qn1 und Qp1 zum Durchschalten des Lesepotentials von den Leitungen LR und LW an das Steuergate CG beitragen.
• An der Leitung HI liegt im Lesemodus die positive Versorgungsspannung Vsp an, die entsprechend den obigen Ausführungen bezüglich 5 den Wert Vgsn + |Vgsp| aufweisen kann. Auf der Leitung LO liegt die niedrige Versorgungsspannung Vsn an, die beispielsweise 0V betragen kann.
• Die im Lesemodus über die Leitung EN an das Gate des Ausgangstransistors Qn2 angelegte Spannung schaltet den Transistor Qn2 im Lesemodus durch. Diese Spannung entspricht bei dem dargestellten Ausführungsbeispiel der positiven Betriebsspannung Vsp plus einer ausreichenden Gate-Source-Spannung Vgsn für den nMOS-Transistor Qn2, um auch bei Vorliegen eines hohen logischen Pegels am Ausgang 20, und somit am Drain des Transistors Qn2, den Transistor Qn2 durchzuschalten.
• Abhängig davon, welcher Transistor, 12 oder 14, in der EEPROM-Elementarzelle 10 besser leitet, nimmt der Ausgang 20 entweder das Potential Vsp, das auf der Leitung HI vorliegt, oder das Potential Vsn, das auf der Leitung LO vorliegt, an. Zum Auslesen wird ein entsprechender Pegel über Qn2 und den Inverter 34 auf die Leitung bit_aus gelegt. Es ist klar, dass die Ausleseschaltung bestehend aus dem Transistor Qn2 und dem Inverter 34 lediglich beispielhaft ist, wobei alternativ eine Ausleseschaltung, wie sie in der älteren deutschen Anmeldung 10214898.8 vorgesehen ist, verwendet werden könnte.
• Die Bezug nehmend auf 6 beschriebene EEPROM-Elementarzelle 10 ist vorteilhaft dahingehend, dass sie redundant für Interdielektrikum-Fehler ist, wobei das Interdielektrikum das Dielektrikum ist, das das Floating-Gate von dem Steuer-Gate isoliert. Dieses Dielektrikum ist in der Regel durch eine ONO-Schichtfolge (Oxid-Nitrid-Oxid) realisiert. Im weiteren wird der Kürze halber das Dielektrikum des Einkoppelkondensators auch als ONO-Dielektrium bzw. ONO bezeichnet.
• Ansteuerschaltung gemäß 6 benötigt lediglich vier HV-MOS-Transistoren (inklusive des Transistors Qp0) und somit einen reduzierten Platzbedarf. Ferner ist die EEPROM-Zelle unter Verwendung von Standard-MOS-Technologien realisierbar. Nachteilig an der EEPROM-Elementarzelle 10 ist jedoch, dass dieselbe nicht redundant für GOX-Fehler ist. Ferner kann man bei einem „Auf-Ziel-Programmieren" nicht zwischen FG1 und FG2 unterscheiden.
• Hinsichtlich des „Auf-Ziel-Programmierens" ist festzustellen, dass die Programmierladung von Element zu Element unter Umständen stark streut, so dass es vorteilhaft ist, für jedes Element durch ein iteratives Programmieren die Gesamtprogrammierdauer individuell einzustellen. Wenn aber der pMOS-Transistor 12 und der nMOS-Transistor 14 am gleichen Steuer-Gate CG liegen, so können beide Transistoren nur gleich lange programmiert werden.
• Wenn beispielsweise der pMOS-Transistor 12 bei einem ersten Programmierpuls zu wenig Programmierladung erhält, der nMOS-Transistor 14 jedoch genug, dann muss der pMOS-Transistor nochmals programmiert werden. Dadurch erhält der pMOS-Transistor 12 genügend Programmierladung, der nMOS-Transistor jedoch zu viel. Nachteilig an der EEPROM-Elementarzelle 10 ist ferner, dass sich beim Auslesen die GOX-Belastung um Vgsn (hinsichtlich des nMOS-Transistors 14) bzw. |Vgsp| (bezüglich des pMOS-Transistors 12) erhöht. Die Erzeugung der Betriebs- und Lesespannung benötigt darüber hinaus Strom, so dass diese in 6 gezeigte EEPROM-Zelle für extreme Low-Power-Anwendungen nicht optimal ist. Ferner kann ein Worst-Case-Fehler auftreten, wenn eine „0" gespeichert ist, d. h. der pMOS-Transistor 12 sperren sollte. Wenn das Gateoxid (GOX) des pMOS-Transistors 12 defekt ist und der EEPROM spannungslos ist, entlädt sich die Kapazität Cp auf 0V. Beim Einschalten bleibt Cp spannungslos, so dass unter Umständen der pMOS-Transistor 12 besser leitet als der nMOS-Transistor 14.
• Das in der Zelle gespeicherte Bit wird dann falsch, nämlich als „1", ausgelesen.
• Ein weiteres Vergleichsbeispiel einer EEPROM-Elementarzelle 40 ist in 7a gezeigt, während eine zugehörige EEPROM-Zelle mit Ansteuerschaltung in 7b gezeigt ist.
• Wie aus 7a zu sehen ist, umfasst die Elementarzelle 40 zwei parallel geschaltete pMOS-Transistoren Qp1 und Qp2 mit einem jeweils zugeordneten Floating-Gate FGp1 und FGp2. Die Floating-Gates FGp1 und FGp2 sind über Kapazitäten Cp1 und Cp2 mit einem gemeinsamen Steuer-Gate CG verbunden. Die EEPROM-Elementarzelle 40 umfasst ferner zwei parallel geschaltete nMOS-Transistoren Qn1 und Qn2 mit jeweiligen Floating-Gates FGn1 und FGn2. Das Floating-Gate FGn1 ist über eine Kapazität Cn1 mit dem gemeinsamen Steuer-Gate CG kapazitiv gekoppelt, während das Floating-Gate FGn2 über eine Kapazität Cn2 mit dem gemeinsamen Steuer-Gate CG kapazitiv gekoppelt ist.
• Bei der EEPROM-Elementarzelle 40 sind die Kanäle jeweils zweier pMOS-Transistoren bzw. nMOS-Transistoren parallel geschaltet, indem die Source-Anschlüsse miteinander verbunden sind und indem ferner die Drain-Anschlüsse miteinander verbunden sind. Ihre Gate-Anschlüsse sind, wie oben ausgeführt, über jeweilige Einkoppelkapazitäten Cp1, Cp2, Cn1 und Cn2 mit dem gemeinsamen Steuer-Gate CG verbunden.
• Die in 4a gezeigte EEPROM-Zelle ist redundant bezüglich ONO-Fehlern (Leckstrompfad durch das Dielektrikum einer Einkoppelkapazität Cp1, Cp2, Cn1 bzw. Cn2), nicht jedoch bezüglich GOX-Fehlern (Leckstrompfad im Gateoxid der MOS-Transistoren). Dagegen ist die EEPROM-Elementarzelle 40 aus 7a vierfach redundant bezüglich ONO-Fehlern und zweifach redundant bezüglich GOX-Fehlern. Das bedeutet, dass es nur bei vier ONO-Fehlern zu einem fehlerhaften Bit kommen kann und nur bei zwei GOX-Fehlern, wobei die GOX-Fehler in jenen beiden MOS-Transistoren auftreten müssen, die leitend sein sollen.
• In 7a sind die im Lesemodus an die Anschlüsse HI, LO und CG angelegten Spannungen gezeigt, die den hinsichtlich der EEPROM-Elementarzelle 10 beschriebenen Spannungen entsprechen. Ferner ist in 7b eine EEPROM-Zelle 42 unter Verwendung einer EEPROM-Elementarzelle 40 gezeigt. Dabei ist anzumerken, dass die Ansteuerschaltung der EEPROM-Elementarzelle 40 vollständig identisch zu der Ansteuerschaltung der EEPROM-Elementarzelle 10 ist, wobei für die unterschiedlichen Modi, Programmiermodus, Löschmodus und Lesemodus identische Spannungen wie bei der Elementarzelle 10 an die jeweiligen Steuerleitungen angelegt werden.
• Die in 7a gezeigte EEPROM-Elementarzelle 40 ist redundant für ONO- und GOX-Fehler. Ferner kann sie unter Verwendung von Standard-MOS-Prozessen implementiert werden. Nachteilig gegenüber der in 6 gezeigten EEPROM-Elementarzelle ist jedoch der erhöhte Platzbedarf durch die beiden zusätzlichen Floating-Gate-Transistoren. Wiederum kann man beim Auf-Ziel-Programmieren nicht zwischen FGp und FGn unterscheiden. Die GOX-Belastung der EEPROM-Elementarzelle 40 ist identisch zu der der EEPROM-Elementarzelle 10, wobei auch zur Erzeugung der Betriebs- und Lesespannung wiederum Strom benötigt wird.
• Ferner tritt auch bei der EEPROM-Elementarzelle 40 ein Worst-Case-Fehler auf, wenn eine „0" gespeichert sein soll, d. h. Qp1 und Qp2 sperren sollen. Wenn GOX(Qp1) defekt ist und der EEPROM spannungslos ist, entlädt sich Cp1 auf 0V. Falls beim Einschalten Qp1 besser leitet als Qn1 und Qn2 zusammen kippt das Bit wiederum. Die Worst-Case-Problematik kann beherrscht werden, wenn zwischen den oder die pMOS-Transistoren der EEPROM-Elementarzelle und den Spannungsversorgungsanschluss ein Strombegrenzer, beispielsweise in der Form eines Stromspiegels, vorgesehen wird, der den Strom durch den oder die pMOS-Transistoren auf einen Strom begrenzt, der kleiner ist als der durch den nMOS-Transistor fließende Strom bzw. die Summe der durch die nMOS-Transistoren fließenden Ströme.
• Die Aufgabe der vorliegenden Erfindung besteht darin, eine Speicherzellenschaltung mit zumindest einer nicht-flüchtigen Speicherzelle zu schaffen, die die Realisierung eines zuverlässigen Speichers ermöglicht.
• Diese Aufgabe wird durch eine Speicherzellenschaltung nach Anspruch 1 gelöst.
• Die vorliegende Erfindung schaffte eine Speicherzellenschaltung, die zumindest eine nicht-flüchtige Speicherzelle mit folgenden Merkmalen aufweist:
  einem pMOS-Transistor mit einem Floating-Gate;
  einem nMOS-Transistor mit einem Floating-Gate, das von dem Floating-Gate des pMOS-Transistors isoliert ist;
  einem ersten Steuereingang, der mit dem Floating-Gate des pMOS-Transistors kapazitiv gekoppelt ist; und
  einem zweiten Steuereingang, der mit dem Floating-Gate des nMOS-Transistors kapazitiv gekoppelt ist und von dem ersten Steuereingang getrennt ist, so dass an den ersten und den zweiten Steuereingang voneinander unterschiedliche Steuerspannungen anlegbar sind,
  wobei ein erster Anschluss des pMOS-Transistors an einem Verbindungspunkt mit einem ersten Anschluss des nMOS-Transistors verbunden ist, wobei der Verbindungspunkt mit einem Ausgang der Speicherzelle verbunden ist und wobei über einen zweiten Anschluss des pMOS-Transistors und einen zweiten Anschluss des nMOS-Transistors eine Versorgungsspannung an die Speicherzelle anlegbar ist.
• Die vorliegende Erfindung basiert zunächst auf der Erkenntnis, dass die oben beschriebenen Vergleichsspeicherzellen aufgrund der erhöhten Spannungsbelastung der Dielektrika, sowohl unter als auch über dem jeweiligen Floating-Gate, während des Auslesens des Ladungszustandes keine maximale Betriebslebensdauer garantieren können. Es wurde erkannt, dass eine höhere Betriebslebensdauer im Sinne der Zeit, über die ein Ladungszustand sicher gehalten werden kann, erreicht werden kann, wenn bei einer nicht-flüchtigen Speicherzelle, beispielsweise in der Form einer EEPROM-Speicherzelle, die zumindest einen pMOS-Floating-Gate-Transistor und zumindest einen nMOS-Floating-Gate-Transistor aufweist, getrennte Steuereingänge für den pMOS-Transistor und den nMOS-Transistor vorgesehen werden, so dass unterschiedliche Steuerspannungen an dieselben anlegbar sind. Dadurch können die Spannungsbelastungen reduziert werden, so dass eine höhere bzw. maximale Betriebslebensdauer erreicht werden kann.
• Wie die nachfolgende Beschreibung bevorzugter Ausführungsbeispiele der vorliegenden Erfindung zeigen wird, bleiben gemäß der vorliegenden Erfindung eine Prozesskompatibilität mit Standard-CMOS-Prozessen, wie sie beispielsweise in der älteren deutschen Anmeldung 10214898.8 beschrieben ist, erhalten, wobei ferner eine Redundanz bei vernachlässigbarem zusätzlichen Platzbedarf geschaffen werden kann und ein möglichst kleiner Ruhestromverbrauch erhalten bleibt bzw. teilweise sogar verbessert wird.
• Die erfindungsgemäße Speicherzellenschaltung umfasst vorzugsweise eine Einrichtung zum Anlegen einer ersten Lesespannung an den ersten Steuereingang und einer zweiten von der ersten Lesespannung verschiedenen Lesespannung an den zweiten Steuereingang. Die erste Lesespannung kann dabei einem an dem zweiten Anschluss des pMOS-Transistors anliegenden Versorgungsspannungspotential entsprechen, während die zweite Lese spannung einem an dem zweiten Anschluss des nMOS-Transistors anliegenden Versorgungsspannungspotential entsprechen kann.
• Bei alternativen Ausführungsbeispielen der vorliegenden Erfindung kann die erste Lesespannung um im wesentlichen den Betrag (z.B. zwischen 80% und 120% derselben) einer pMOS-Schwellenspannung geringer sein als das Versorgungsspannungspotential am zweiten Anschluss des pMOS-Transistors. Ferner kann bei den alternativen Ausführungsbeispielen der vorliegenden Erfindung die zweite Lesespannung um im wesentlichen den Betrag einer nMOS-Schwellenspannung höher sein als das Versorgungsspannungspotential am zweiten Anschluss des nMOS-Transistors.
• Die vorliegenden Erfindung ermöglicht es, mit einer geringeren Gesamtspannungsbelastung auszukommen, da man die Speicherzelle mit jeder beliebigen Versorgungsspannung betreiben kann.
• Die MOS-Transistoren der erfindungsgemäßen Speicherzelle können jeweils durch selbstsperrende MOS-Transistoren oder Zero-Vt-Transistoren realisiert sein. Ferner kann erfindungsgemäß jeweils eine Parallelschaltung mehrerer pMOS-Floating-Gate-Transistoren und eine Parallelschaltung mehrerer nMOS-Floating-Gate-Transistoren (jeweils selbstsperrend oder Zero-Vt) verwendet werden, um eine zusätzliche Redundanz zu schaffen.
• Der Ausdruck Zero-Vt-Transistoren ist in der Technik bekannt, wobei unter diesem Ausdruck MOS-Transistoren bekannt sind, deren Schwellenspannungen verschwinden. Ein Zero-Vt-nMOS-Transistor leitet, falls man eine geringe positive Gate-Source-Spannung anlegt, wobei eine Spannung im Bereich von 0,1V bereits ausreicht. Bei geringfügiger negativer Spannung sperrt er bereits. Ein Zero-Vt-pMOS-Transistor sperrt bei geringfügig positiver Gate-Source-Spannung, wohingegen er bei geringfügig negativer Gate-Source-Spannung bereits leitet.
• Wie Fachleuten bekannt ist, können derartige Zero-Vt-Transistoren durch eine gezielte Kanalimplantation erzeugt werden.
• Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
• 1a und 1b eine EEPROM-Elementarzelle und eine EEPROM-Zelle gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung sowie;
• 1c und 1d schematisch Schaltungen zum Erzeugen einer ersten und einer zweiten Lesespannung;
• 2a und 2b eine EEPROM-Elementarzelle und eine EEPROM-Zelle gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
• 3a und 3b eine EEPROM-Elementarzelle und eine EEPROM-Zelle gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung;
• 4a und 4b ein Schaltungsdiagramm und ein Kennlinienfeld einer Vergleichs EEPROM-Elementarzelle;
• 5 ein Schaltungsdiagramm zur Erläuterung eines Auslesevorgangs der in 4a gezeigten Zelle;
• 6 eine Vergleichs-EEPROM-Zelle; und
• 7a und 7b eine Vergleichs-EEPROM-Elementarzelle und eine Vergleichs-EEPROM-Zelle.
• Wie in 1a gezeigt ist, umfasst eine EEPROM-Elementarzelle 50 eines ersten Ausführungsbeispiels einer erfindungsgemäßen Speicherzellenschaltung einen selbstsper renden pMOS-Transistor Qp mit einem Floating-Gate FGp, das über eine Kapazität Cp mit einem Steuer-Gate-Anschluss CGp verbunden ist. Der Source-Anschluss des pMOS-Transistors Qp ist mit einem Versorgungsspannungsanschluss HI verbunden, während der Drain-Anschluss desselben mit einem Drain-Anschluss eines selbstsperrenden nMOS-Transistors Qn mit einem Floating-Gate FGn verbunden ist. Das Floating-Gate FGn ist über eine Kapazität Cn kapazitiv mit einem Steuer-Gate-Anschluss CGn verbunden. Der Source-Anschluss des nMOS-Transistors ist mit einem Versorgungsspannungsanschluss LO verbunden. Der Schaltungsknoten, an dem die Drain-Anschlüsse der Transistoren Qp und Qn verbunden sind, bildet einen Ausgang 52 der Elementarzelle 50.
• Erfindungsgemäß können die jeweiligen MOS-Transistoren, die ein Floating-Gate aufweisen, durch jeweilige MOS-Transistoren mit integrierten Floating-Gates realisiert sein oder alternativ durch Standard-MOS-Transistoren, deren Gate-Anschlüsse mit einem jeweiligen Einkoppelkondensator verbunden sind. Beide Techniken sind Fachleuten bekannt, wie beispielsweise in der älteren deutschen Anmeldung 10214898.8 beschrieben ist.
• In 1a sind ferner die bei einem Ausführungsbeispiel der Erfindung in einem Lesemodus an den Anschlüssen HI, LO, CGp und CGn anliegenden Spannungen gezeigt. Am Anschluss HI liegt dabei eine positive Versorgungsspannung Vsp von beispielsweise 3V, während am Anschluss LO eine negative Versorgungsspannung Vsn von beispielsweise 0V anliegt. Die an dem Steuer-Gate CGp im Lesemodus anliegende erste Lesespannung entspricht der Versorgungsspannung Vsp (z.B. 3V) und somit der an dem Anschluss HI anliegenden Spannung. Die an dem Steuer-Gate CGn anliegende zweite Lesespannung entspricht der niedrigen Versorgungsspannung Vsn (z.B. 0V) und somit der am Anschluss LO anliegenden Spannung.
• Somit liegt bei der in 1 gezeigten EEPROM-Elementarzelle 50 während des Lesevorgangs an den jeweiligen Steuer-Gates das gleiche Potential an wie an den Source-Anschlüssen der jeweiligen MOS-Transistoren Qp und Qn. Die betreffende Einkoppelkapazität Cp und Cn liegt jeweils elektrisch parallel zu Gate-Source-Strecke des MOS-Transistors und die Dielektrika der Einkoppelkondensatoren Cp und Cn und der MOS-Transistoren Qp und Qn werden mit derselben Spannung belastet, die nur durch die Nettoladung am jeweiligen Floating-Gate FGp und FGn erzeugt wird. Somit werden die Dielektrika der Einkoppelkondensatoren Cp und Cn und die Dielektrika (Gate-Oxid) der MOS-Transistoren geschont, denn an denselben fällt bedingt durch den Lesevorgang keine zusätzliche Spannung ab. Dies wird erst durch die erfindungsgemäße Aufspaltung des einzelnen Steuergates gemäß den oben beschriebenen Vergleichsbeispielen in zwei separate Steuer-Gates, CGp für den Transistor Qp und CGn für den Transistor Qn, möglich, da die Spannungsversorgungsanschlüsse und somit die Source-Anschlüsse der MOS-Transistoren Qp und Qn auf unterschiedlichen Potentialen liegen.
• Die Programmierung der in 1a gezeigten Elementarzelle 50 erfolgt analog wie bisher, wobei wiederum auf die ältere deutsche Anmeldung 10214898.8 verwiesen wird, deren diesbezügliche Offenbarung hiermit durch Bezugnahme aufgenommen wird.
• Wird in die Speicherelementarzelle gemäß 1a eine „1" programmiert, so legt man an CGp und CGn eine hohe Spannung an, während die Source-Anschlüsse von Qp und Qn auf 0V bleiben. Dadurch kommt es zwischen Cp und dem Gate-Oxid von Qp bzw. zwischen Cn und dem Gate-Oxid von Qn zu einer Spannungsteilung, wobei an dem jeweiligen Gate-Oxid der Großteil der Programmierspannung abfällt, da Cn bzw. Cp viel größer ist als die MOS-Kapazitäten. In weiterer Folge kommt es zum Fowler-Nordheim-Tunneln (FN-Tunneln) durch das jeweilige Gate-Oxid, so dass sich am Floating-Gate FGp bzw. FGn ein Elektro nenüberschuß ansammelt. Wird die Programmierspannung abgeschaltet, so sind diese überschüssigen Elektronen an FGp und FGn gefangen.
• Wird eine „0" programmiert, so legt man an CGp und CGn 0V an, während man die Source-Anschlüsse von Qp und Qn auf eine hohe Spannung legt. Alternativ kann man auch an CGp und CGn eine hohe negative Spannung anlegen, während an die Source-Anschlüsse von Qp und Qn 0V angelegt werden. Somit ergibt sich auf den Floating-Gates FGp bzw. FGn ein Elektronenmangel und somit eine positive Nettoladung.
• Bei Verwendung von üblichen selbstsperrenden MOS-Transistoren (Enhancement-MOS-Transistoren) für Qp und Qn, wie sie oben beschrieben ist, kann sich folgendes Problem ergeben. Es sei angenommen, dass die Schwellenspannung Vthn von nMOS-Transistoren 0,8V betrage, während die Schwellenspannung Vthp von pMOS-Transistoren –1,0V betrage. Ferner sei angenommen, dass an Cp und Cn eine Spannungsdifferenz von 1,5V bei der Programmierung einer „1" gespeichert sei. Das Vorzeichen ist also so, dass das jeweilige Floating-Gate FGp bzw. FGn ein um 1,5V niedrigeres Potential aufweist als das zugehörige Steuer-Gate CGp bzw. CGn. Somit leitet Qp, da seine Gate-Source-Spannung betragsmäßig um 0,5V größer als seine Schwellenspannung ist. Qn sperrt, da sein Gate 1,5V unter seiner Source liegt. Am Ausgang 52 erscheint eine hohe Ausgangsspannung, die einem logisch hohen Zustand entspricht. Wenn beispielsweise durch Lagerung des Bauteils über lange Zeiten bei hohen Temperaturen Ladung an beiden Floating-Gates gleichmäßig verloren geht, so dass an Cp und Cn nur noch 1,0V gespeichert sind, so sperrt zwar Qn noch immer sehr gut, jedoch beginnt Qp ebenfalls schlecht leitend zu werden, da seine Gate-Source-Spannung nun identisch zu seiner Schwellenspannung ist. Sinkt die Spannung Cp betragsmäßig unter 1,0V, so sperrt auch Qp und das Potential am Ausgang 52 der Zelle ist nicht mehr gut definiert. Es kann durch Leckströme unter Um ständen sogar eine niedrigen logischen Pegel einnehmen, was einem Bitfehler gleich kommt.
• Eine ähnliche Überlegung gilt auch, wenn eine „0" in die Speicherzelle programmiert ist. Zusammenfassend kann festgestellt werden, dass durch Ladungsverlust an den Floating-Gates immer jener Transistor relativ bald sperrend werden kann, der eigentlich leitend sein sollte und somit die Datenhaltung unzuverlässig werden kann.
• Im folgenden werden Möglichkeiten beschrieben, wie dieses Problem überwunden werden kann.
• Eine Möglichkeit, die nachfolgend Bezug nehmend auf 1b beschrieben wird, besteht darin, an das Steuer-Gate CGp nicht die positive Versorgungsspannung Vsp (z.B. 3V) anzulegen, sondern eine um eine pMOS-Schwellenspannung Vthp tiefere Spannung, und an das Steuer-Gate CGn nicht die Versorgungsspannung Vsn (z.B. 0V) anzulegen, sondern eine um eine nMOS-Schwellenspannung Vthn höhere Spannung. Somit wird an CGp eine Spannung von Vsp – |Vthp| angelegt, während an CGn eine Spannung von Vsn + Vthn angelegt wird.
• Dadurch betreibt man Qp und Qn so, dass sie bei Verschwinden der Speicherladung an FGp und FGn gerade an der Grenze zwischen „leitend" und „sperrend" betrieben werden. Somit reicht eine kleine Spannungsdifferenz an Cp und Cn aus, um Qn leitend und Qp sperrend zu machen und umgekehrt. Der Betrieb beider Transistoren ist also sehr ähnlich dem Betrieb der Bezug nehmend auf die 4 bis 6 beschriebenen Transistoren. Der wesentliche Unterschied besteht darin, dass man die erfindungsgemäße EEPROM-Zelle mit separaten Steuer-Gate-Anschlüssen unter jeder beliebigen Versorgungsspannung betreiben kann, im Gegensatz zu dem Bezug nehmend auf die 4 und 5 beschriebenen Vergleichsbeispiel, wo die Versorgungsspannung der Summe der Beträge einer nMOS-Schwellenspannung und einer pMOS-Schwellenspannung, bzw. Vgsp und Vgsn, entsprach. Außerdem kann man die Schaltung mit kleineren Spannungen betreiben, da dieselbe nur Max(Vgsn, |Vgsp| als Betriebsspannung benötigt und nicht mehr Vgsn + |Vgsp| wie die in den 4 bis 5 gezeigte Elementarzelle. Jedoch besitzt eine solche Schaltung den Nachteil, dass beim Lesevorgang der EEPROM-Elementarzelle die Spannungsbelastung am Gate-Oxid des nMOS-Transistors um mindestens eine nMOS-Schwellenspannung und am Gate-Oxid des pMOS-Transistors um den Betrag zumindest einer pMOS-Schwellenspannung ansteigt. Es ist jedoch klar, dass eine Minderung der Problematik eines Ladungsverlusts bei den bezugnehmend auf 1a beschriebenen Lesespannungen bereits erreicht werden kann, wenn die jeweilige Lesespannung nicht um die volle Schwellenspannung verringert bzw. erhöht wird, sondern lediglich um einen Bruchteil derselben, z.B. 50%. Bei bevorzugten Ausführungsbeispielen wird die Reduzierung bzw. Erhöhung der Lesespannung jedoch in einem Bereich von 80% bis 120% der jeweiligen Schwellenspannung liegen, so dass bereits geringe gespeicherte Ladungsmengen ein sicheres Auslesen ermöglichen.
• Eine EEPROM-Zelle 54 mit einer Ansteuerschaltung zum Anlegen jeweiliger Programmierspannungen und Lesespannungen an die EEPROM-Elementarzelle 50 ist in 1b gezeigt. Die Ansteuerschaltung umfasst eine Einrichtung zum Anlegen entsprechender Spannungen an das Steuer-Gate CGp, die zwei HV-pMOS-Transistoren Qp01 und Qp11 sowie einen HV-nMOS-Transistor Qn11 aufweist. Die Transistoren Qp01 und Qp11 sind als Stromspiegel verschaltet, wobei die jeweiligen Source-Anschlüsse derselben mit einer Leitung LWP verbunden sind. Der Drain-Anschluss des Transistors Qp11 ist mit dem Steuer-Gate CGp verbunden, so dass der durch die Transistoren Qp01 und Qp11 gebildete Stromspiegel einen kleinen definierten Strom in den Steuer-Gate-Anschluss CGp einprägt. Dieser Strom kann beispielsweise 1μA betragen. Der Steuer-Gate-Anschluss CGp ist ferner mit dem Drain-Anschluss des Transistors Qn11 verbunden, dessen Source-Anschluss mit einer Leitung LR verbunden ist. Der Gate-Anschluss des Transistors Qn11 ist mit dem Ausgang eines NOR-Gatters 60 verbunden, an dessen Eingängen die Signale bit_ein und read anliegen.
• Im Lesemodus, in dem das Signal read 1 ist, sperrt somit der Transistor Qn11, so dass über den Transistor Qp11 das auf der Leitung LWP vorliegende Potential, beispielsweise Vsp – |Vgsp| an das Steuer-Gate CGp angelegt wird. Vgsp kann dabei aufgrund seiner Erzeugung wiederum etwas höher sein als die pMOS-Schwellenspannung Vthp, wobei eine beispielhafte Schaltung zur Erzeugung von Vgsp in 1c gezeigt ist.
• Die in 1c gezeigte Schaltung zur Erzeugung der Lesespannung umfasst einen pMOS-Transistor Qgenp, dessen Gate- und Drain-Anschlüsse miteinander verbunden sind. Am Source-Anschluss des Transistors Qgenp, der über einen Schalter Sgen1 mit der Leitung HI verbindbar ist, liegt das Potential Vsp. Mit dem Drain-Anschluss des Transistors Qgenp, der über einen Schalter Sgen2 mit der Leitung LWP verbindbar ist, ist ferner eine Stromquelle 66 verbunden, die einen Drain-Strom von beispielsweise 10μA in das Drain des Transistors Qgenp einprägt. Der Transistor Qgenp weist vorzugsweise die gleiche Größe (W/L = 1) wie der Transistor Qp auf, so dass die zwischen Source und Drain desselben abfallende Spannung Vgsp etwas höher als die Schwellenspannung des Transistors Qp ist.
• Eine Einrichtung zum Anlegen von Programmierspannungen und Lesespannungen an das Steuer-Gate CGn umfasst zwei HV-pMOS-Transistoren Qp02 und Qp12 sowie einen HV-nMOS-Transistor Qn12. Die Transistoren Qp02 und Qp12 sind wiederum als Stromspiegel verschaltet, wobei die Source-Anschlüsse derselben mit einer Leitung LWN verbunden sind. Die Transistoren Qp02 und Qp12 prägen somit einen definierten Strom eines Betrags Ib12 in den Steuer-Gate-Anschluss CGn, der mit dem Drain-Anschluss des Transistors Qp12 verbunden ist, ein. Ferner ist der Drain-Anschluss des Transistors Qn12 mit dem Drain-Anschluss des Transistors Qp12 verbunden, wobei der Source- Anschluss des Transistors Qn12 mit der Leitung LR verbunden ist und der Gate-Anschluss des Transistors Qn12 mit dem Ausgang eines NAND-Gatters 62 verbunden ist, an dessen Eingängen die Signale bit_ein und readQ anliegen.
• Das NAND-Gatter 62 schaltet im Lesemodus den Transistor Qn12 durch, so dass an CGn das auf der Leitung LR vorliegende Potential Vsn + Vgsn anliegt. Der Transistor Qp12 verhindert einen Kurzschluß gegen LWN, da Qp12 ausgeschaltet ist, da im Lesemodus Ib12 = 0 gilt. Dabei ist es wichtig, dass LWN auf einem Potential liegt, dass zumindest nicht kleiner ist als jenes an LR. Deshalb liegt LWN bei dem gezeigten Beispiel auf Vsn + Vgsn oder noch höher. Während dessen wird an die Leitung HI im Lesemodus die positive Versorgungsspannung Vsp angelegt, während an die Leitung LO die negative Versorgungsspannung Vsn angelegt wird.
• Eine beispielhafte Schaltung zur Erzeugung der Spannung Vsn + Vgsn auf der Leitung LWN ist in 1d gezeigt, wobei Vgsn aufgrund seiner Erzeugung wiederum betragsmäßig etwas größer ist als die nMOS-Schwellenspannung. Die Schaltung zur Bereitstellung der Lesespannung auf der Leitung LWN umfasst eine Stromquelle 68, die einen definierten Strom von beispielsweise 10μA in den Drain-Anschluss eines nMOS-Transistors Qgenn einprägt. Der Drain-Anschluss des Transistors Qgenn ist über ein Schalter Sgen3 mit der Leitung LR verbindbar und ist ferner mit dem Gate-Anschluss des Transistors Qgenn verbunden. Der Source-Anschluss des Transistors Qgenn ist mit dem Versorgungspotential Vsn (in der Regel 0V) verbunden und ist über einen Schalter Sgen4 mit er Leitung LO verbindbar. Der Transistor Qgenn (W/L = 1) besitzt vorzugsweise die gleiche Größe wie der Transistor Qn, so dass die zwischen Source und Drain desselben abfallende Spannung etwas höher ist als die Schwellenspannung des Transistors Qn.
• Der Schaltungsaufbau am Ausgang 52 der EEPROM-Elementarzelle 50, der aus dem Transistor Qn2, dessen Gate-Anschluss mit der Leitung EN verbunden ist, und dem Inverter 34 besteht, entspricht dem oben Bezug nehmend auf 6 erläuterten Schaltungsaufbau. Wie in 1b angedeutet ist, können die NOR-Gatter 60 und 62 sowie der Inverter 34 als Standard-Niederspannungs-CMOS-Logik 64 implementiert sein.
• Es sei angemerkt, dass die oben beschriebenen Schaltungsaufbauten zur Erzeugung der Lesespannungen an den Steuer-Gates CGp und CGn rein beispielhaft ist, wobei beliebige modifizierte Ansteuerschaltungen verwendet werden können, die geeignet sind, entsprechende Spannungen (auch Programmierspannungen) an die Steuer-Gates anzulegen. Darüber hinaus ist anzumerken, dass die in 1b gezeigte Ansteuerschaltung auch verwendet werden kann, um die positive Versorgungsspannung Vsp an das Steuer-Gate CGp anzulegen und um die Versorgungsspannung Vsn an das Steuer-Gate CGn anzulegen. In diesem Fall müssten lediglich auf den Leitungen LWP und LWN die Spannungen während des Lesemodus entsprechend eingestellt werden.
• In 2a ist eine EEPROM-Elementarzelle 70 gemäß einem alternativen Ausführungsbeispiel der vorliegenden Erfindung gezeigt. Die EEPROM-Elementarzelle 70 umfasst, wie die Bezug nehmend auf 7a beschriebene Zelle 40 jeweils eine Parallelschaltung aus pMOS-Transistoren Qp1, Qp2 und nMOS-Transistoren Qn1 und Qn2. Im Unterschied zu der in 7a gezeigten Zelle sind jedoch bei der EEPROM-Elementarzelle 70 ein separater Steuer-Gate-Anschluss CGp für die pMOS-Transistoren und ein separater Steuer-Gate-Anschluss CGn für die nMOS-Transistoren vorgesehen. Die Vergleichszelle in 7a und die Zelle von 2a sind hinsichtlich der Redundanz identisch. Sie sind vierfach redundant gegenüber ONO-Fehlern und zweifach redundant gegenüber GOX-Fehlern.
• Die in 2a gezeigte EEPROM-Elementarzelle kann im Lesemodus mit gleichen Spannungen beaufschlagt werden wie die oben Bezug nehmend auf die 1a bis 1d beschriebene EEPROM-Elementarzelle 50.
• Die in 2b für die EEPROM-Elementarzelle 70 gezeigte Ansteuerschaltung entspricht der in 1b für die Elementarzelle 50 gezeigten Ansteuerschaltung: Bei dem gezeigten Beispiel wird im Lesemodus an das Steuergate CGp wiederum die Spannung Vsp – |Vgsp| angelegt, während an das Steuergate CGn die Spannung Vsn + Vgsn angelegt wird.
• Die in 2a gezeigte EEPROM-Elementarzelle ist vorteilhaft dahingehend, dass dieselbe ebenfalls für beliebige Betriebsspannungen geeignet ist. Ferner ist dieselbe hinsichtlich ONO- und GOX-Fehlern redundant. Darüber hinaus können, wie bei allen erfindungsgemäßen Speicherzellenschaltungen, alle Floating-Gates individuell Auf-Ziel-Programmiert werden. Ferner kann die Schaltung unter Verwendung von Standard-CMOS-Prozessen implementiert werden.
• Nachteilig ist der Platzbedarf für die zusätzlich erforderlichen Transistoren. Ferner kann beim Auf-Ziel-Programmieren nicht zwischen FGp1 und FGp2 bzw. zwischen FGn1 und FGn2 unterschieden werden. Ferner kann der oben Bezug nehmend auf 7a beschriebene Worst-Case-Fehler auftreten, wenn das Gate-Oxid von einem der pMOS-Transistoren defekt ist und die EEPROM-Elementarzelle spannungslos ist, dem jedoch wieder entsprechend entgegengewirkt werden kann, indem die Betriebsspannung Vsp klein gehalten wird (beispielsweise unter Vthn + |Vthp|) und/oder indem der Strom durch die pMOS-Transistoren entsprechend den obigen Ausführungen begrenzt wird.
• Bei den oben beschriebenen EEPROM-Elementarzellen wurden als Speichertransistoren jeweils selbstsperrende MOS-Transistoren mit Floating-Gate verwendet. Bei einem bevorzugten alternativen Ausführungsbeispiel der vorliegenden Erfindung, das nachfolgend Bezug nehmend auf die 3a und 3b erläutert wird, sind selbstleitende MOS-Transistoren mit Floating-Gate und, genauer gesagt, sogenannte Zero-Vt-Transistoren verwendet.
• Eine EEPROM-Elementarzelle 80 unter Verwendung eines pMOS-Zero-Vt-Transistors Qpz und eines nMOS-Zero-Vt-Transistors Qnz ist in 3a gezeigt. Der Source-Anschluss des Transistors Qpz ist mit einem Spannungsversorgungspotential Vsp (z.B. 3V) auf einer Leitung HI verbunden, während der Source-Anschluss des Transistors Qnz mit einem Spannungsversorgungspotential Vsn (z.B. 0V) auf einer Leitung LO verbunden ist. Das Floating-Gate FGp des Transistors Qpz ist kapazitiv, über die Kapazität Cp, mit dem Steuer-Gate-Anschluss CGp verbunden. Das Floating-Gate FGn des Transistors Qnz ist kapazitiv, über die Kapazität Cn, mit dem Steuer-Gate-Anschluss CGn verbunden.
• Die in 3a an den Steuer-Gate-Anschlüssen Cgp und Cgn anliegenden Spannungen sind veranschaulichend für einen Lesemodus, bei dem an dem Steuer-Gate CGp eine Spannung von Vsp anliegt, während an dem Steuer-Gate CGn eine Spannung von Vsn anliegt. Somit entspricht beim Auslesen das Potential an CGp dem an dem Spannungsversorgungsanschluss HI und das Potential an CGn dem an LO. Somit kommt es beim Auslesen zu keiner zusätzlichen Belastung des Gateoxids der Transistoren Qpz und Qnz und zu keiner zusätzlichen Belastung der Kapazitäten Cp und Cn.
• In 3b ist eine EEPROM-Zelle 82 unter Verwendung der EEPROM-Elementarzelle 80 gezeigt. Die Ansteuerschaltung und Ausleseschaltung der EEPROM-Elementarzelle 80, die die EEPROM-Zelle 82 aufweist, entspricht mit folgenden Ausnahmen der oben Bezug nehmend auf die 1b beschriebenen Ansteuerschaltung. Im Lesemodus liegt das Steuer-Gate CGp auf Vsp, d. h. der auf der Leitung HI vorliegenden Versorgungsspannung. Entsprechend wird auf der Leitung LWP im Lesemodus die Spannung Vsp bereitgestellt. Um das Steuer-Gate CGn im Lesemodus auf das Potential Vsn (im Regelfall 0V) zu ziehen, ist bei dem in 3b dargestellten Ausführungsbeispiel ein NAND-Gatter 84 vorgesehen, dessen Ausgang mit dem Gate-Anschluss des Transistors Qn12 verbunden ist, und an dessen Eingängen die Signale bit_ein und readQ anliegen. Im Lesemodus liefert das NAND-Gatter 84 ein Ausgangssignal, das den Transistor Qn12 durchschaltet, so dass das Potential an dem Steuer-Gate CGn auf das Potential der Leitung LR gezogen wird. Die Gatter 60 und 84 sowie der Inverter 34, können wiederum als Standard-Niederspannungs-CMOS-Logik 84 implementiert sein.
• Die Zero-Vt-Transistoren sind in den 3a und 3b durch einen dick gezeichneten Kanal angezeigt. Es sei angemerkt, dass ein dick gezeichneter Kanal üblicherweise einen selbstleitenden Transistor (Depletion-MOS-Transistor) bezeichnet. In der Praxis handelt es sich bei den gemäß dem Bezug nehmend auf die 3a und 3b beschriebenen Ausführungsbeispiel der Erfindung verwendeten Zero-Vt-Transistoren auch im strengen Sinne um selbstleitende Transistoren, da man aufgrund von Prozesstoleranzen die Nominalwerte der nMOS-Schwellenspannung geringfügig unter 0V setzen muss und die Nominalwerte der pMOS-Schwellenspannungen geringfügig über 0V. Nur so kann garantiert werden, dass auch bei ungünstig prozessierten Losen sowohl ein nMOS-Transistor als auch ein pMOS-Transistor bei einer Gate-Source-Spannung Vgs von 0V immer zumindest geringfügig leitet. Wie nachfolgend erörtert wird, ist dieser Aspekt auch hinsichtlich einer Redundanz der in 3a gezeigten EEPROM-Elementarzelle von Bedeutung.
• Bei der Verwendung derartiger Zero-Vt-Transistoren mit den entsprechend eingestellten Schwellenspannung befinden sich die Transistoren Qpz und Qnz an der Grenze zwischen leitend und sperrend, wenn die EEPROM-Elementarzelle vollständig entladen ist. Somit reicht wiederum eine kleine Programmierladung an den Floating-Gates aus, um einen der beiden Transistoren vollständig zu sperren und den anderen gut leitend zu machen, um somit am Ausgang OUT der Zelle einen eindeutigen HIGH- oder LOW-Pegel zu erhalten.
• Wenn die Beträge der Schwellenspannungen der Zero-Vt-Transistoren bedingt durch Prozessschwankungen zwischen 0V und Vtmax, mit Vtmax beispielsweise 0,2V schwanken können und ein programmiertes Bit eine Spannungsdifferenz von 1,5V an den Einkoppelkapazitäten Cp bzw. Cn bewirkt, so kann das Bit selbst dann noch zuverlässig und richtig ausgelesen werden, wenn bedingt durch einen Ladungsverlust an der Einkoppelkapazität nur noch eine Spannungsdifferenz von Vtmax übrig bleibt, d. h. wenn anstelle der 1,5V bei dem obigen Beispiel nur noch 0,2V vorhanden sind.
• Bei dem in den 3a und 3b gezeigten Ausführungsbeispiel, bei dem zwei Zero-Vt-Transistoren verwendet sind, kann vorteilhaft jede beliebige Betriebsspannung verwendet werden. Theoretisch könnte die Betriebsspannung beliebig klein werden, was jedoch dann keinen Sinn mehr macht, wenn die anschließende Digitalschaltung nicht mehr funktioniert. Andererseits braucht weder die Erzeugung der Betriebsspannung noch die Erzeugung der Spannungen an den Steuer-Gates CGp und CGn eine Schaltung mit statischem Stromverbrauch, im Gegensatz zu der Stromquelle, wie sie Bezug nehmend auf 5 beschrieben wurde. Somit eignet sich das in den 3a und 3b gezeigte Ausführungsbeispiel gut für extreme LOW-Power-Anwendungen.
• Ein weiterer erheblicher Vorteil der EEPROM-Elementarzelle 80 ist ihre Redundanz. EEPROM-Elementarzellen unter Verwendung zweier selbstsperrender Floating-Gate-MOS-Transistoren, wie sie beispielsweise in der älteren deutschen Anmeldung 10214898.8 beschrieben sind, besitzen nur eine beschränkte Redundanz, obwohl zwei Floating-Gates verwendet werden. Der kritische Fall ist jener, dass im Gate-Oxid des leitenden Transistors ein Defekt ist, der zu einem hochohmigen Kurzschluss zwischen Floating-Gate und Source führt. Dann entlädt sich das Floating-Gate und dieser Transistor wird sperrend. Da der andere Transistor ebenfalls sperrend ist, sofern sein Floating-Gate noch ausreichend Programmierladung enthält, ist der Ausgang der Zelle undefiniert.
• Wie oben ausgeführt wurde, kann man die Redundanz unter Beibehaltung von selbstsperrenden Transistoren erhöhen, indem man mehrere Transistoren mit jeweils eigenem Floating-Gate und eigener Einkoppelkapazität parallel schaltet, wie oben Bezug nehmend auf die 2a und 2b beschrieben wurde. Jedoch erhöht sich dadurch der Flächenverbrauch der Schaltung, was wiederum Kosten verursacht.
• Bei den selbstleitenden bzw. Zero-Vt-Transistoren Qpz und Qnz des Bezug nehmend auf die 3a und 3b beschriebenen Ausführungsbeispiels ist dieses Problem auf einfache Weise behoben. Falls sich ein Kurzschluss zwischen Floating-Gate und Source-Anschluss bildet, bleibt der Transistor geringfügig leitend, was sich aus der Definition des Zero-Vt-Transistors ergibt. Da der andere Transistor entweder gut sperrend ist oder gut leitend, je nach Programmierung „0" oder „1", ergibt sich somit ein stabiler, zuverlässiger und unveränderter logischer Ausgangspegel der EEPROM-Elementarzelle 70. Selbstverständlich lässt sich in Analogie zu selbstsperrenden MOS-Transistoren die Redundanz bei Verwendung von Zero-Vt-Transistoren weiter erhöhen, indem man mehrere Zero-Vt-Transistoren mit zugehörigen Einkoppelkapazitäten parallel schaltet. Der erforderliche Platzbedarf ist in jedem Fall geringer als der Platzbedarf einer hinsichtlich Redundanz gleichwertigen Variante unter Verwendung von selbstsperrenden MOS-Transistoren.
• Die erfindungsgemäße Verwendung zweier separater Steuer-Gates CGp und CGn ermöglicht das Anlegen unterschiedlicher Lesespannung an pMOS-Transistoren und nMOS-Transistoren der EEPROM-Elementarzellen. Somit können derartige Lesespannungen angelegt werden, dass die Belastung der Speichertransistoren während des Auslesens reduziert bzw. minimiert werden. Ferner können durch die Aufspaltung in getrennte Steuer-Gates die jeweiligen Floating-Gates FGp bzw. FGn individuell „Auf-Zielprogrammiert werden. Die beschriebenen erfindungsgemäßen EEPROM-Zellen sind vorteilhaft dahingehend, dass dieselben unter der gleichen Spannung betrieben werden können, mit der der übrige Digitalteil des Chips betrieben wird, beispielsweise +3V, so dass man keinen Pegelkonverter am Ausgang der EEPROM-Zelle mehr benötigt, um zwischen zwei verschiedenen Versorgungsspannung die HIGH-Pegel zu konvertieren.
• Hinsichtlich des Ausführungsbeispiels unter Verwendung von selbstleitenden bzw. Zero-Vt-Transistoren ist anzumerken, dass dasselbe nicht unter Verwendung von derzeitigen Standard-MOS-Prozessen hergestellt werden kann, da für die Kanalimplantationen der Zero-Vt-MOS-Transistoren zusätzliche Schritte erforderlich sind. Jedoch ist bei dem Ausführungsbeispiel unter Verwendung der Zero-Vt-Transistoren ein Fehlerfall, der auftreten kann, wenn ein „0" gespeichert ist, d.h. Qpz sperren sollte, das Gateoxid von Qpz defekt ist und die EEPROM-Zelle spannungslos war, entschärft. Wenn sich Cp auf 0V entlädt, so wird der pMOS-Transistor nicht stark leitend, denn beim Einschalten wird an CGp das gleiche Potential angelegt wie an die Source des pMOS-Transistors. Da Cp entladen war, ist an FGp das gleiche Potential wie an CGp und an der Source. Somit befindet sich der pMOS-Transistor an der Schwelle zwischen Leiten und Sperren. Wenn der nMOS-Transistor noch gut leitet, falls „1" programmiert war, bzw. noch gut sperrt, falls „0" programmiert war, so liefert der Ausgang ein fehlerfreies Bit. Somit ist diese Zelle trotz der Verwendung von nur zwei Floating-Gates nicht nur zweifach redundant bezüglich ONO-Fehlern, sonder auch zweifach redundant bezüglich GOX-Fehlern, wie eben geschildert wurde. Zwar ist die Kanalimplantation aufwendiger in der Herstellung, jedoch spart man sich die Verdoppelung von nMOS-Transistor, pMOS-Transistor, Cn und Cp, was wiederum Kosten reduziert. Dies kann von Vorteil sein, insbesondere wenn eine größere Anzahl von Bits gespeichert werden soll.

10

EEPROM-Elementarzelle

12

pMOS-Transistor

14

nMOS-Transistor

Vsup

Versorgungsspannung

16

Masse

FG1, FG2

Floating-Gate

18

Eingang

CG

gemeinsames Steuergate

20

Ausgang

22

Inverter-Transferkennlinie

24, 26

verschobene Kennlinien

S1, S2, S3

Schalter

Qpb

pMOS-Transistor

Qpn

nMOS-Transistor

28

Stromquelle

30

EEPROM-Zelle

LW, HI, LR, LO, readQ

Steuerleitungen

bit_ein

Dateneingang

bit_aus

Datenausgang

Qn2

Ausgangstransistor

Qn1, Qp1, Qp0

Ansteuertransistoren

32

NAND-Gatter

34

Inverter

36

Standard-Niederspannungs-CMOS-Logik

Gp1, Gp2

pMOS-Transistoren

FGp1, FGp2

Floating-Gates

Cp1, Cp2

Kapazitäten

Qn1, Qn2

nMOS-Transistoren

FGn1, FGn2

Floating-Gates

Cn1, Cn2

Kapazitäten

40

EEPROM-Elementarzelle

42

EEPROM-Zelle

50

EEPROM-Elementarzelle

Qp

pMOS-Transistor

Qn

nMOS-Transistor

FGp, FGn

Floating-Gates

Cp, Cn

Einkoppelkapazitäten

CGp, CGn

Steuer-Gate-Anschlüsse

52

Ausgang

54

CMOS-Logik

Qp01, Qp11, Qp02, Qp12

HV-pMOS-Transistoren

Qn11, Qn12

HV-nMOS-Transistoren

LWP, LWN

Steuerleitungen

60

NOR-Gatter

62

NAND-Gatter

Ib11, Ib12

definierte Ströme

64

CMOS-Logik

Qgenp

pMOS-Transistor

Sgen1, Sgen2

Schalter

66, 68

Stromquellen

Qgenn

nMOS-Transistor

Sgen3, Sgen4

Schalter

70

EEPROM-Elementarzelle

80

EEPROM-Elementarzelle

Qpz

pMOS-Zero-Vt-Transistor

Qnz

nMOS-Zero-Vt-Transistor

82

EEPROM-Zelle

OUT

Ausgang

84

CMOS-Logik

Claims (9)

1. Speicherzellenschaltung, die zumindest eine nichtflüchtige Speicherzelle (50; 70; 80) mit folgenden Merkmalen aufweist: einem pMOS-Transistor (Qp; Qp1, Qp2; Qpz) mit einem Floating-Gate (FGp; FGp1, FGp2); einem nMOS-Transistor (Qn; Qn1, Qn2; Qnz) mit einem Floating-Gate (FGn; FGn1, FGn2), das von dem Floating-Gate des pMOS-Transistors isoliert ist; einem ersten Steuereingang (CGp), der mit dem Floating-Gate des pMOS-Transistors kapazitiv gekoppelt ist; und einem zweiten Steuereingang (CGn), der mit dem Floating-Gate des nMOS-Transistors kapazitiv gekoppelt ist und von dem ersten Steuereingang (CGp) getrennt ist, so dass an den ersten und den zweiten Steuereingang voneinander unterschiedliche Steuerspannung anlegbar sind, wobei ein erster Anschluss des pMOS-Transistors an einem Verbindungspunkt mit einem ersten Anschluss des nMOS-Transistors verbunden ist, wobei der Verbindungspunkt mit einem Ausgang (52; OUT) der Speicherzelle verbunden ist und wobei über einen zweiten Anschluss des pMOS-Transistors und einen zweiten Anschluss des nMOS-Transistors eine Versorgungsspannung an die Speicherzelle anlegbar ist.
2. Speicherschaltung nach Anspruch 1, bei der die zumindest eine Speicherzelle (70) einen zu dem pMOS-Transistor (Qp1) parallel geschalteten zweiten pMOS-Transistor (Qp2) und einen zu dem nMOS-Transistor (Qn1) parallel geschalteten zweiten nMOS-Transistor (Qn2) aufweist.
3. Speicherzellenschaltung nach Anspruch 1 oder 2, die ferner eine Einrichtung zum Anlegen einer ersten Lesespannung an den ersten Steuereingang (CGp) und einer zweiten Lesespannung an den zweiten Steuereingang (CGn) aufweist.
4. Speicherzellenschaltung nach Anspruch 3, bei der die erste Lesespannung einem an dem zweiten Anschluss des pMOS-Transistors anliegenden Versorgungsspannungspotential entspricht und die zweite Lesespannung einem an dem zweiten Anschluss des nMOS-Transistors anliegenden Versorgungsspannungspotential entspricht.
5. Speicherzellenschaltung nach Anspruch 3, bei der die erste Lesespannung kleiner ist als ein an dem zweiten Anschluss des pMOS-Transistors anliegendes Versorgungsspannungspotential und bei der die zweite Lesespannung größer ist als ein an dem zweiten Anschluss des nMOS-Transistors anliegendes Versorgungsspannungspotential.
6. Speicherzellenschaltung nach Anspruch 5, bei der die erste Lesespannung um zumindest die Hälfte des Betrags einer pMOS-Schwellenspannung kleiner ist als das an dem zweiten Anschluss des pMOS-Transistors anliegende Versorgungsspannungspotential und bei der die zweite Lesespannung um zumindest die Hälfte des Betrags einer nMOS-Schwellenspannung größer ist als das an dem zweiten Anschluss des nMOS-Transistors anliegende Versorgungsspannungspotential
7. Speicherzellenschaltung nach Anspruch 6, bei der die erste Lesespannung um 80% bis 120% des Betrags einer pMOS-Schwellenspannung kleiner ist als das an dem zweiten Anschluss des pMOS-Transistors anliegende Versorgungsspannungspotential und bei der die zweite Lesespannung um 80% bis 120% des Betrags einer nMOS-Schwellenspannung größer ist als das an dem zweiten Anschluss des nMOS-Transistors anliegende Versorgungsspannungspotential.
8. Speicherzellenschaltung nach einem der Ansprüche 1 bis 7, bei der der pMOS-Transistor (Qp; Qp1, Qp2) und der nMOS-Transistor (Qn; Qn1, Qn2) selbstsperrende Feldeffekttransistoren sind.
9. Speicherzellenschaltung nach einem der Ansprüche 1 bis 8, bei der der pMOS-Transistor (Qpz) und der nMOS-Transistor (Qnz) Zero-Vt-Transistoren sind.