DE10260454A1

DE10260454A1 - Verfahren zum Stabilisieren einer phasenverriegelten Schleife

Info

Publication number: DE10260454A1
Application number: DE10260454A
Authority: DE
Inventors: Robertus Laurentius Van D Valk; Johannes Hermanus Aloysiu Rijk
Original assignee: Zarlink Semoconductor Inc
Current assignee: Microsemi Semiconductor ULC
Priority date: 2001-12-27
Filing date: 2002-12-21
Publication date: 2003-07-17
Also published as: FR2834395A1; GB0130989D0; CN1431780A; CN1211930C; GB2383697A; KR20030057454A; US6784706B2; US20030137329A1

Abstract

Das Verfahren ist in der Lage, eine phasenverriegelte Schleife, die Überschwingen unterliegt, nach einem Phasen- oder Frequenzsprung schnell in die Verriegelung zu bringen. Die phasenverriegelte Schleife hat einen Phasendetektor, einen gesteuerten Oszillator und einen Integrator mit einer Ausgangsfrequenzeinstellung, die mit dem Ausgang des Phasendetektors eine Frequenzeinstellung des gesteuerten Oszillators festlegt. Das Verfahren umfaßt die Schritte des Speicherns eines Wertes der Ausgangsfrequenzeinstellung des Integrators vor dem Phasen- oder Frequenzsprung, das Feststellen, wenn nach dem Phasen- oder Frequenzsprung ein Phasentreffer auftritt und das Wiederherstellen der Ausgangsfrequenzeinstellung des Integrators auf den gespeicherten Wert bei oder bald nach dem Phasentreffer, um Überschwingen zu reduzieren. Auf diese Weise wird die Verschlechterung der Leistungsfähigkeit des PLL minimiert.

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung

Diese Erfindung betrifft phasenverriegelte Schleifen und insbesondere ein Verfahren zum Stabilisieren phasenverriegelter Schleifen, das hierin als eine Verriegelungshilfe bezeichnet wird.

2. Beschreibung der verwandten Technik

Bei einer phasenverriegelten Schleife (PLL; Phase Locked Loop) ist ein wichtiges Kriterium für den Aufbau die Antwort der PLL auf Phasen- und Frequenzsprünge. Solche Sprünge können in vielen Situationen auftreten. Eine typische Situation ist die Anlaufphase, wenn die Betriebsfrequenz noch nicht erreicht ist und die PLL nicht in der Phasenverriegelung ist. Bei drahtlosen Anwendungen kann die Frequenz ausreichend genau sein, zum Beispiel, nachdem eine Anzahl von Signalfolgen im TDMA-Verkehr empfangen wurde, so daß die Frequenzen recht gut ausgerichtet sind. Jedoch gibt es eine Wahrscheinlichkeit, daß, wenn eine neue Signalfolge empfangen wird, die Phase nicht in Ausrichtung sein wird.

PLLs werden nicht nur in Telekommunikationsanwendungen benutzt, sondern auch in der Meßtechnologie (zum Beispiel optische Telemetrie), bei der Steuerung von Motoren (sowohl elektrischer als auch solcher mit normalem Treibstoff), bei medizinischem Gerät und dergleichen. Auch bei diesen Anwendungen sind die Phasen- und Frequenzstufenantworten wichtige Gestaltungskriterien.

Die Antwort einer PLL hängt von dem Typ der PLL ab. Eine wichtige Klasse der PLL ist die PLL vom Typ II, bei der der Schleifenfilter sowohl einen integrierenden Teil als auch einen proportionalen Teil enthält. Der integrierende Teil stellt sicher, daß die PLL keine Frequenzfehler in Phasenfehler umwandelt. Solange die Phasendifferenz nicht Null ist, zwingt der Integrator die PLL in die Richtung dazu, die Phasendifferenz zu Null zu machen. Dies ist für viele Anwendungen, so wie Motorsteuerung, Telekommunikationsanwendungen und Meßanwendungen kritisch. Es gibt Anwendungen, die nicht zu sehr beeinträchtigt sind, wenn sie den Integrator nicht im Schleifenfilter haben, aber diese sind relativ selten.

Fig. 1 zeigt eine typische PLL vom Typ II. In der Figur steht CO für gesteuerten Oszillator. Dieses könnte irgendeine Art geeigneter Oszillator sein, so wie ein spannungsgesteuerter, stromgesteuerter oder digital gesteuerter Oszillator. Die PLL besteht auch aus einem reinen Integrator; dem VCO, CCO oder DCO, und einem Abtastelement in dem Phasendetektor. Die Proportionaleinheit der Schleife wird zusätzliche Null nahe dem Pol des Schleifenfilters implementiert. Das Schema, das wahrscheinlich das üblichste ist, ist in Fig. 2 gezeigt. In dieser Figur bilden der Widerstand und die Kapazität zusammen den Filter, wobei die Kapazität zusammen mit dem Stromausgang des Ladungspumpen-Phasendetektors einen reinen Integrator bildet. Der Widerstand erzeugt die zusätzliche Null in dem Schleifenfilter.

Die I- und P-Faktoren sind in der Technik bekannt und steuern die Leistungsfähigkeit der PLL. Die Ausgabe des Integrators wird zu der Ausgabe des Phasendetektors addiert, multipliziert mit dem P-Faktor, um die Frequenz des gesteuerten Oszillators festzulegen. Wenn die Phasendifferenz Null ist, d. h. auf einem Phasentreffer, wird die Frequenz des gesteuerten Oszillators durch die Ausgabe des Integrators festgelegt.

Der Integrator in der Schleife kann tatsächlich ein Abtastintegrator sein, ein Summierer oder Akkumulator. Eine solche Struktur beeinflußt nicht wesentlich die Betrachtungen für die Gestaltungen. Bei relativ hohen Bandbreiten ändert sich das Verhalten leicht wegen der Abtastung. In einem solchen Fall kann der Einsatz der modifizierten Z-Transformation nötig sein. Dies ist als eine alternative Ausgestaltung in Fig. 3 gezeigt.

Die Kombination aus Null und Pol in dem Filter ist nicht notwendigerweise unter allen Gesichtspunkten stabil. Wenn das System überdämpft ist, werden die Antworten auf Fehler etwas Überschwingen zeigen, werden jedoch keine oszillatorischen Eigenschaften zeigen.

Wenn es unterdämpft ist, wird es oszillatorische Eigenschaften zeigen, die konvergieren können oder nicht. Das Überschwingen, ob es oszillatorisch ist oder nicht, wird sich immer in der spektralen Leistung der gesamten PLL als Peak-Bildung zeigen. Dies ist der Punkt in der Übertragung, wo sich die Übertragung nicht dämpft, sondern verstärkt, wenn auch nur leicht mit den geeigneten Einstellungen.

Somit wird man sehen, daß eine PLL vom Typ II Überschwingen in der Zeitdomäne zeigen wird und etwas Peak-Bildung in der Frequenzdomäne zeigt, wenn nicht der integrierende Teil immer Null liefert, wobei in diesem Fall die PLL in eine PLL vom Typ I degeneriert, die ihre eigene Menge Probleme hat.

Fig. 4 zeigt das Überschwingen als ein Ergebnis der variablen Dämpfung mit einer normierten Tiefpaß-Eckfrequenz von 1 rad/s. Die Kurve mit der Dämpfung 1.01 ist mehr oder weniger kritisch gedämpft. Dämpfung gleich 0.5 (untergedämpft) liefert ein großes Überschwingen und etwas oszillatorisches Verhalten. Dämpfung gleich 2 wird als überdämpft betrachtet.

Fig. 5 zeigt die Übertragung (vertikal in dB) mit Peak-Bildung als ein Ergebnis der Variabilität mit einer normierten Eckfrequenz von 1 rad/s (etwa 0.16 Hz). Obwohl es schlecht zu sehen ist, zeigt der überdämpfte Fall (Dämpfung ist 2) Peak-Bildung.

Für das beste Sperrverhalten ist es wichtig, daß die Antwort so schnell wie möglich zu der Endsituation konvergiert. Gleichzeitig erfordert eine solche Geschwindigkeitskonvergenz ein relativ aggressives Einstellen des Integrators, was das Überschwingen und die Peak-Bildung relativ groß macht. Bei vielen Anwendungen ist dies nicht akzeptabel; bei mechanischen Anwendungen, so wie der Steuerung einer Brücke, könnte ein solches Überschwingen, zusammen mit den nichtlinearen Aspekten der Pfeiler, an denen die Brücke hängt, Schwingungseffekte in der Brücke selbst hervorrufen, was starke Schädigungen erzeugen könnte. In dem Fall von Telekommunikationsnetzwerken könnte sich Überschwingen und Peak-Bildung durch das Netzwerk hindurch aufaddieren. Eine solche Akkumulation könnte nicht akzeptable Peak- Bildung und Überschwingen an Endknoten hervorrufen, so daß die Ausrüstung beginnen würde auszufallen. Tatsächlich, wenn das Netzwerk nicht vollständig unter Kontrolle ist (und die Komplexität moderner Netzwerke ist zu groß, als daß sie wirklich vollständig unter Kontrolle sind), könnte ein Teilausfall aufgrund des Phänomens der Peak-Bildung auftreten. Zudem kann ein solcher Ausfall bewirken, daß andere Teile des Netzwerkes dieselbe Art akkumulatorischen Verhaltens zeigen, so daß nach einiger Zeit das gesamte Netzwerk ausfällt. Die ökonomischen Konsequenzen eines solchen Szenarios würden katastrophal sein. So ist es wichtig, Peak-Bildung und Überschwingen zu begrenzen. Bei vorliegenden Standards für die Telekommunikation sind typische Zahlen, auf die man trifft, beispielsweise 0.2 dB Peak- Bildung oder maximal 0.5 dB Peak-Bildung. Diese Zahlen sind recht klein.

Die Wirkung dieser Zahlen ist, daß die Antwort auf Frequenz- und Phasensprung beeinflußt werden. Bei solchen Antworten können zwei hauptsächliche Zeitkonstanten unterschieden werden, eine für die anfängliche Antwort, die andere für den länger dauernden Einstellteil. Diese sind in Fig. 1 als I und II gezeigt. Das tatsächliche Verhalten ist komplexer als es durch zwei Zeitkonstanten dargestellt werden kann. Für die Zwecke der Diskussion jedoch ist die Verwendung der zwei Zeitkonstanten ausreichend.

Sorgfältiges mathematisches Studium der Formeln, die auf Phasen- und Frequenzsprünge angewendet werden, zeigt, daß das Verhältnis zwischen den Zeitkonstanten vom Verhalten der Peak-Bildung und des Überschwingens abhängt oder damit kohärent ist. Wenn zum Beispiel die Peak-Bildung auf 0.2 dB beschränkt ist, ist die zweite Zeitkonstante wenigstens etwa das 50fache der ersten Zeitkonstanten. Dies gilt sowohl für die Frequenz- als auch für die Phasenverriegelung, die mehr oder weniger identisches Verhalten zeigen. Dies ist zu erwarten, da die Phase das Integral der Frequenz ist und alle Übertragungskurven eines solchen Systems in ihrer Natur exponentiell sind.

Man könnte vermuten, daß das aktuelle Frequenzverhalten viel schlechter ist als das Phasenverhalten, angesichts der Tatsache, daß ein Frequenzfehler schnell einen großen Phasenfehler aufbauen wird, wohingegen ein Phasenfehler natürlich begrenzt ist. Jedoch wird eine Übertragungskurve nicht signifikant durch die Größe der Daten, die übertragen werden sollen, beeinflußt, jedoch durch die Dämpfung und dergleichen.

Das beobachtete Verhältnis zwischen den beiden Zeitkonstanten kann in relativen Ausdrücken für den integrierenden und den proportionalen Teil erklärt werden; wenn der proportionale Teil nicht Null erreicht hat, gibt es noch einen Phasenfehler, welcher den integrierenden Teil ändern wird. Die Einstellung des Integrators muß unempfindlich sein, so daß Peak- Bildung und Überschwingen begrenzt bleiben. Somit wird sich der Integrator nicht schnell füllen. Jedoch wird die Menge, die der Integrator erreicht, mehr oder weniger durch den proportionalen Teil verlorengehen, wenn einmal die Frequenz verriegelt ist. Somit könnte gesagt werden, daß die Langzeit-Einstellung durch das Ausbluten des proportionalen Teiles in den integrierenden Teil definiert ist. Da der Integrator so unempfindlich sein muß, wird dieses Ausbluten extrem langsam vor sich gehen. Das Verhältnis zwischen den beiden Zeitkonstanten kann berechnet werden als

Verhältnis = 4.ζ²,

wobei ζ der Dämpfungsfaktor ist.

Damit man ein gründliches Verständnis dafür gewinnt, wie der Einstellprozeß arbeitet, wird es nützlich sein, auf die Bedeutung des Einstellens zu schauen. Eine PLL wird sich niemals einstellen, wenn das Einstellen so definiert wird, daß der Phasenfehler Null wird. Selbst bei den besten PLLs gibt es etwas Restrauschen, so daß perfekte Genauigkeit nicht erhalten werden kann. Statt dessen muß die Stabilisierung immer als das Ankommen mit einer bestimmten relativen oder absoluten Genauigkeit definiert werden. Für die meisten Anwendungen ist die absolute Genauigkeit wichtiger als die relative Genauigkeit. Zum Beispiel braucht für eine Brücke ein kleiner mechanischer Fehler kein Problem darzustellen, wohingegen ein größerer eines ist, was das gewünschte Verhalten absolut macht. Bei der Telekommunikationsausrüstung ist eine bestimmte maximale Fehlergröße akzeptabel, was es wiederum absolut macht. Solche absoluten Fehler ergeben die Parameter, um die Anforderungen für die Stabilisierung auszudrücken.

Das Problem, das nun auftritt, ist, daß es in Anwendungen wünschenswert ist, geringe Peak- Bildung und geringes Überschwingen in Kombination mit schneller Stabilisierung zu haben. Diese Anforderungen sind natürlich im Konflikt miteinander. Das folgende Beispiel zeigt, wie schlimm der Konflikt sein kann.

Bei Stratum 2-Anforderungen (für die Telekommunikation) kann eine typische Bandbreite einer PLL so gering wie 1 MHz sein, was sich auf eine Zeitkonstante von ungefähr 160 s bezieht. Peak-Bildung ist auf 0.2 dB begrenzt, so daß die zweite Zeitkonstante ungefähr das 50fache der Zeitkonstante von 160 s oder 8000 s beträgt. Wenn ein Frequenzfehler von 1 ppm auftritt, was für Stratum 2 vollständig unakzeptabel sein würde, würde der maximale Phasenfehler ungefähr 1 ppm.160 s = 160 µs sein. Wenn die endgültige gewünschte Genauigkeit 20 ns ist, erfordert die Phaseneinstellgenauigkeit einen Faktor 160/0.02 = 8000, was sich auf etwa 9 Zeitkonstanten bezieht. Dies würde eine Stabilisierung mit 9.8000 s = 72000 s oder 20 Stunden erfordern. Die Standardanforderung für Stratum 2 würde eine etwas erleichterte Frequenzstufe von 1.6.10^-8 benutzen, jedoch erfordert dies noch einen Faktor 1.6.10^-8 160 s/20 ns = 128, was äquivalent zu ungefähr 5 Zeitkonstanten oder 40000 s oder mehr als 11 Stunden ist. Diese Zahlen sind sehr weit von den geforderten 1000 s entfernt.

Vorliegende Lösungen erlauben die Verwendung einer kleinen Zeitdauer, in der das Verhalten der PLL verschlechtert ist, zum Beispiel durch Verschieben der Tiefpaßfrequenz von 1 MHz auf 10 MHz (das bringt einen Faktor 10) und Ändern der Dämpfung. Das Ändern der Dämpfung mit einem Faktor 2 (Integratorempfindlichkeit mit einem Faktor 4 = 2²) wird den Multiplizierfaktor verringern und die maximale Phasenabwanderung kleiner machen, so daß wir gut innerhalb der Grenzen liegen würden. Das Problem ist natürlich, daß die PLL verschlechtert wird, über eine Zeitdauer von zum Beispiel 1000 s. Dies mag nicht schlecht aussehen, sind jedoch immer noch gute 16 Minuten eines schlechten Verhaltens. Es würde bevorzugt sein, wenn diese Zeitdauer verringert werden könnte.

Es gibt daher ein Bedürfnis nach einer PLL, die sich schnell stabilisieren kann, ohne eine langdauernde Verschlechterung in der Leistungsfähigkeit.

Zusammenfassung der Erfindung

Gemäß der vorliegenden Erfindung wird ein Verfahren zur Verfügung gestellt, mit dem eine phasenverriegelte Schleife, die Überschwingen unterliegt, nach einem Phasen- oder Frequenzsprung schnell in die Verriegelung gebracht wird, wobei die phasenverriegelte Schleife einen Phasendetektor, einen gesteuerten Oszillator und einen Integrator mit einer Ausgangsfrequenzeinstellung hat, die, mit dem Ausgang des Phasendetektors, eine Frequenzeinstellung des gesteuerten Oszillators bestimmt, wobei das Verfahren die Schritte des Speicherns eines Wertes für die Ausgangsfrequenzeinstellung des Integrators vor dem Phasen- oder Frequenzsprung; des Feststellens, wenn ein Phasentreffer nach dem Phasen- oder Frequenzsprung auftritt; und des Wiederherstellens der Ausgangsfrequenzeinstellung des Integrators auf den gespeicherten Wert bei oder bald nach dem Phasentreffer, um Überschwingen zu verringern, aufweist.

Durch Verwenden einer nichtlinearen Anordnung kann die verschlechterte Leistungsfähigkeit der PLL insgesamt vermieden werden oder kann zumindest weniger ernst gemacht werden.

Das Verfahren der Erfindung kann leicht ausführbar gemacht werden, beispielsweise kann es auf einem Chip implementiert werden. Einige Einrichtungen sollten vorgesehen sein, um festzustellen, wann die Verriegelungshilfe ausgeführt werden sollte. Dies kann zum Beispiel gesehen, indem Phasen- und Frequenzfehler gemessen werden und indem eine Entscheidung auf der Basis dieser Daten getroffen wird. Eine alternative Technik ist es festzustellen, wo der Ursprung des Fehlers liegt. Zum Beispiel ist in einem Stratum 2-System ein Frequenzsprung normalerweise eine Konsequenz des Referenzschaltens, was selbst einfach genug festzustellen ist, da das Schalten durch vorliegende Software oder Hardware ausgelöst wird.

Die bevorzugte Implementierung ist digital, da in der digitalen Domäne solche nichtlinearen Aktionen ohne Fehler durchgeführt werden können. In dem Fall, daß die digitale Darstellung in sich selbst nicht genau genug ist, kann der maximale Fehler festgestellt werden. In analogen Systemen ist die maximale Genauigkeit komplexer zu bestimmen. Für bestimmte Anwendungen wird die Genauigkeit in der Verriegelungshilfe in der Lage sein zu helfen, die Verriegelung schneller zu finden.

Die Erfindung stellt daher weiter eine phasenverriegelte Schleife Phasendetektor zum Erfassen der Differenz in der Phase zwischen einem Rückkopplungssignal und einem Referenzsignal; einen Integrator, der ein erstes Register zum Speichern einer Frequenzeinstellung für den gesteuerten Oszillator und ein zweites Register umfaßt; und einen Controller zum Speichern der Inhalte des ersten Registers in das zweite Register während der normalen Operation aufweist, so daß nach einem Phasen- oder Frequenzsprung die Inhalte des ersten Registers vor dem Sprung wiederhergestellt werden können, wenn ein Phasentreffer auftritt, um so die Frequenzeinstellung des gesteuerten Oszillators vordem Phasen- oder Frequenzsprung wiederherzustellen.

Kurzbeschreibung der Zeichnungen

Die Erfindung wird nun in weiteren Einzelheiten beschrieben, lediglich beispielhaft, mit Bezug auf die beigefügten Zeichnungen, wobei:
Fig. 1 ein Blockschaubild einer PLL vom Typ II ist;
Fig. 2 ein Blockschaubild einer PLL vom Typ II mit einer zusätzlichen Null in dem Schleifenfilter ist;
Fig. 3 ein Blockschaubild einer PLL vorn Typ I mit einer modifizierten Z-Transformierten ist;
Fig. 4 das Überschwingen als ein Ergebnis variabler Dämpfung mit einer normierten Tiefpaß-Eckfrequenz von 1 rad/s zeigt;
Fig. 5 die Übertragungsfunktion mit Peak-Bildung bei einer normierten Eckfrequenz von 1 rad/s zeigt;
Fig. 6 das typische Verhalten einer phasenverriegelten Schleife zeigt;
Fig. 7 die Phasenantwort einer PLL zeigt;
Fig. 8 ein Blockschaubild einer ersten Ausführungsform einer PLL gemäß der Erfindung ist;
Fig. 9 die Phasenantwort der PLL, die in Fig. 8 gezeigt ist, zeigt,
Fig. 10 eine zweite Ausführungsform einer PLL gemäß der Erfindung zeigt; und
Fig. 11 eine dritte Ausführungsform einer PLL gemäß der Erfindung zeigt.

Genaue Beschreibung der bevorzugten Ausführungsformen

Eine genaue Beschreibung von PLLs wird beispielsweise in The Art of Electronics, zweite Auflage, Paul Horowitz und Winfleld Hill, Cambridge University Press, gegeben, deren Inhalte hierin durch Bezugnahme aufgenommen sind.
Wenn eine PLL in der Phasenverriegelung ist, wird die Ausgangsfrequenz genau an die Referenzfrequenz am Eingang angepaßt sein. Wenn im Eingangssignal ein Phasensprung auftritt, wird eine PLL vom Typ II immer auf einen nachfolgenden Phasentreffer mit einem Überschwingen antworten, oder, mit anderen Worten wird sie immer durch den gewünschten Endwert für die Phase laufen, bevor sie sich hinunter in den verriegelten Zustand einstellt.
Die Frequenz des gesteuerten Oszillators wird durch die Ausgabe des Integrators und des Phasendetektors bestimmt. Wenn die Phasendifferenz Null ist, bestimmt der Integrator die Ausgangsfrequenz des gesteuerten Oszillators. Der Grund, daß die Schleife nicht anhält, wenn dieser Punkt erreicht ist, ist, daß der Integrator seinen alten Wert nicht länger hält, d. h. den Wert, den er vor dem Phasentreffer hatte. In dem Fall eines Phasensprunges sollte der Integrator in der Tat für die präzise Frequenz gesetzt werden, da diese sich nicht geändert hat. Daher muß der integrierende Teil auf seinen alten Wert zurückkehren, das heißt, den Wert, den er vor dem Phasentreffer hatte.
Der alte Wert in dem Integrator kann durch Abtasten bestimmt werden. Wenn der alte Wert in dem Integrator bekannt ist, wenn ein Phasentreffer nach einem Phasensprung auftritt, wartet das System, bis der Phasendetektor durch Null geht, und stellt in diesem Moment den alten Wert wieder her. Das kann in einer einfachen Beispielssimulation (in beispielsweise Excel oder einem mathematischen Tool) gesehen werden.
In Fig. 7 ist die untere gestrichelte Linie (Phasediff 2) die normale Phasenantwort, die etwas Überschwingen zeigt und somit recht viel Einstellung trägt. Die insgesamt kontinuierliche obere Linie (Phasediff) benutzt eine Phasenverriegelungstechnik gemäß der Erfindung. Es wird deutlich, daß diese Technik der PLL eine Menge Zeit spart, in die Verriegelung zu kommen.
In diesem Beispiel würde der alte Wert von I bis zur Zeit 20 gespeichert werden. Dieser Wert würde dann an dem Punkt wiederhergestellt werden, wenn der Phasendetektor einen Phasenfehler Null erfaßt. Dieser Zeitpunkt, wo das Wiederherstellen durchgeführt werden sollte, kann durch eine Anzahl von Verfahren bestimmt werden.
Zum Beispiel, da der Nulldurchgang eine genaue Zeit nach dem Phasentreffer geschieht, unabhängig von der Größe des Phasentreffers, kann dieser Punkt durch einfache Algebra gefunden werden.
Als Alternative kann die Tatsache ausgenutzt werden, daß beim Nulldurchgang die Ausgabe des Phasendetektors das Vorzeichen wechselt. Dies ist einfach zu erfassen.
Um das Verfahren robuster gegen störende Signale zu machen, ist es möglich, eine Schutzzeit zu benutzen, die kürzer ist als die berechnete Zeit, nach der der Phasendetektor die Nullinie schneiden sollte, und dann das Abtasten des Phasendetektorwertes zu starten. Dies verringert den Aufwand beim Abtasten und könnte das Verfahren etwas robuster machen.
Der Zeitpunkt, zu dem das tatsächliche Phasendurchlaufen gefunden wird, kann in einer einfachen Formel ausgedrückt werden, wenigstens für eine normale PLL vom Typ II. Die gesuchte Zeit wird relativ zu Null ausgedrückt, wobei der Phasentreffer bei t = 0 auftritt, durch den Ausdruck:
Dies bedeutet, daß für eine Dämpfung von 3.5 (0.2 dB Peak-Bildung) der Nulldurchgang der Phase nach ungefähr vier Zeitkonstanten geschieht. In dem Fall der Stratum 2-Taktung (dieselbe Dämpfung von 3.5) würde das Überschwingen etwa 0.08 Teile der einlaufenden Größe sein. Wenn der ankommende Phasentreffer 1000 ns ist (was der Standardgrößentest ist), würde das Überschwingen 18 ns sein. Diese Maximum würde nach etwa acht Zeitkonstanten erreicht werden. Die meisten Standards akzeptieren dieses maximale Überschwingen (typischerweise ist 20 ns erlaubt), in dem Fall jedoch, daß ein Standard 1 ns fordern würde, muß der Phasenfehler weiterhin um einen Faktor 18 oder drei Zeitkonstanten reduziert werden. Da dieses bei der zweiten Zeitkonstante geschieht, die 50 mal langsamer ist, wird die Stabilisierung eine lange Zeit erfordern. In solchen Fällen kann die neue Phasenverriegelungstechnik einen beträchtlichen Unterschied ausmachen. In dem Fall von Frequenzsprüngen wird man sehen, daß die Phasenverriegelungstechnik sogar noch wichtiger bei vorliegenden Standards ist.
Die Erfindung kann implementiert werden, indem Einrichtungen zum Speichern und Wiederherstellen der Frequenzeinstellungen des Integrators in dem Filter zur Verfügung gestellt werden. Eine digitale Implementierung kann durch Modifizieren einer herkömmlichen PLL geschehen.
In Fig. 8 ist ein Phasendetektor 10 mit einem Paar Multiplizierer 12, 18 verbunden. Der Multiplizierer 12 ist mit dem ersten Eingang eines Addierers 14 verbunden, dessen Ausgang mit dem Eingang eines gesteuerten Oszillators 16 verbunden ist, zum Beispiel einem digital gesteuerten Oszillator. Die Multiplizierer fuhren den P-Faktor und den I-Faktor in einer an sich bekannten Weise ein.
Der Ausgang des Multiplizierers 18 ist mit dem ersten Eingang des Addierers 20 verbunden, dessen Ausgang mit dem ersten Eingang des Multiplexers 22 verbunden ist, der von der Steuereinheit 24 gesteuert wird. Der Ausgang des Multiplexers 22 ist auch mit dem Eingang des Registers 26 verbunden, dessen Ausgang mit dem zweiten Eingang des Addierers 14 verbunden ist. Das Register 26 ist auch mit dem Eingang des Register 28 verbunden, dessen Ausgang mit dem Eingang des Multiplexers 22 verbunden ist. Der Ausgang des ersten Registers 26 ist auch mit dem zweiten Eingang des Addierers 20 verbunden.
Eine Rückkopplungsschleife ist von dem Ausgang des gesteuerten Oszillators 16 durch die Proportionaleinheit 30 zu dem zweiten Eingang des Phasendetektors 10 vorgesehen.
Die Arbeitsweise der Schaltung ist wie folgt:
Der Addierer 20, der Multiplexer 22 und das Register 26 bilden normalerweise den Integrator (oder genauer den Summierer). Der Selekt-Eingang des Multiplexers 22 ist für den Normalbetrieb eingestellt, daß er den Ausgang des Addiererblocks 20 auswählt. Der "Freigabe"- Anschluß des Registers "reg 1" ist mit einer festen Geschwindigkeit freigegeben betrieben. Die Empfindlichkeit der Integratorfunktion wird durch diese Geschwindigkeit bestimmt.
Das Register 28 wird ab und zu freigegeben und dann, um die Frequenz zu steuern, die im Register 26 eingestellt wird. Dies ist die Speicheraktion.
Das Zeitintervall der Speicheraktion wird typischerweise die Zeit reflektieren, die benötigt wird, um einen Phasentreffer zu erfassen. Wenn die Erfassung langsam ist, muß das Zeitintervall lang sein, so daß es nicht geschieht, daß der gespeicherte Wert von einer Frequenz während der Phasentreffer-Antwort herrührt. Die Steuerung kann modifiziert werden, um die Bedingung zu enthalten, daß Steuerung nur geschieht, solange kein Phasentreffer erfaßt worden ist.
Zu dem Zeitpunkt, wenn die Phasenverriegelungshilfe ausgeführt werden muß, wird der Multiplexer 22 geschaltet, um den Ausgang des Registers 28 zu wählen, während das Register 26 freigegeben ist. Somit wird der Wert vom Register 26 in das Register 28 kopiert. Das ist die Wiederherstellungsaktion.
Die Erfassung eines Phasentreffers kann typischerweise geschehen, indem der Wert in dem Phasendetektor beobachtet wird. Ein Phasentreffer wird bewirken, daß der Detektorwert einen Sprung macht. Dies kann leicht durch Hardware oder Software erfaßt werden. Unterscheidung der Phasenverriegelung von einer Frequenzverriegelung ist normalerweise trivial (da ein Frequenzsprung keinen Phasensprung, sondern eine Phasensteigung erzeugen wird). Wenn sowohl der Frequenz- als auch der Phasensprung zu derselben Zeit auftreten (zum Beispiel wenn ein anderes Referenzsignal auf dem Eingang der PLL ausgewählt wird), hat die Frequenzerfassung Vorrang.
In dem Fall eines Frequenzsprunges wird es einen Punkt geben, an dem die Frequenz auf ihrem Endwert ist. Mit etwas Rechenaufwand kann gezeigt werden, daß der Punkt, wo dies geschieht, dieselbe Formel ist wie für den Nulldurchgang des Phasendetektors in dem Fall eines Phasensprunges:
Diese Formel gibt den Punkt an, wo die Phasenkurve flach verläuft, d. h. den Punkt, in dem die total abgeleitete Frequenz tatsächlich identisch dem gewünschten Endwert ist. Diese Situation ist nicht stabil, da der proportionale Teil nicht Null ist (der Phasendetektor trägt noch Fehler), und der Integrator wird weiter integrieren. Jedoch ist die Summierung des proportionalen Teiles und des integrierenden Teiles präzise die Frequenzeinstellung. Und somit ist präzise dieser Wert der Endwert, zu dem der integrierende Teil konvergieren muß. Die Phasenverriegelungshilfe besteht nun aus der Zuweisung zum integrierenden Teil:
Integrierender Teil < = Integrierender Teil + Proportionaler Teil.
Dies muß nur einmal getan werden, zu dem Zeitpunkt, wenn der Phasenfehler flach wird (was gleich ist, daß die erste Ableitung durch Null) geht. Der integrierende Teil wird der gewünschte Endwert, jedoch gibt es ein Problem; es gibt immer noch einen großen Phasenfehler in dem Phasendetektor. Da der integrierende Teil auf der korrekten Frequenz ist, kann dieser Fehler als ein großer Phasensprung gesehen werden. Und für den Teil kann die Phasenverriegelungshilfe benutzt werden. So kann direkt nach dem Speichern des integrierenden Teils als Summe des (vorangegangenen) integrierenden und proportionalen Teils dieser Wert (in irgendeiner Hilfsvariablen oder einem Signal) wieder gespeichert werden und später zum Wiederherstellen des integrierenden Teiles benutzt werden.
In Fig. 9 zeigt die insgesamt höchste Linie die Antwort (mit einer relativ kleinen Dämpfung) ohne irgendwelche Hilfe von der Phasenverriegelungshilfe. Die insgesamt niedrigste Linie gibt die Verwendung nur der Frequenzverriegelung an. Die mittlere Linie zeigt die Verwendung sowohl der Frequenzverriegelungshilfe als auch der Phasenverriegelungshilfe. Es wird deutlich, daß die Hilfen sehr hilfreich sind, um die PLL so schnell wie möglich in die Verriegelung zu bringen.
Um einen Vergleich zu geben: die Stratum 2-Antwort auf einen Sprung von 16 ppb (1.6.10^-8), Tiefpaßfrequenz 1 MHz und Dämpfung 3.5 würde zu 40000 s führen, bevor die Phase innerhalb von 20 ns wäre. Mit den Verriegelungshilfen wird diese Zeit auf zweimal vier Zeitkonstanten reduziert, in diesem Fall ungefähr 960 s, wobei der Restphasenfehler näher bei Null liegen sollte (wenigstens in der Theorie). Dies würde genau innerhalb der Anforderung für Stratum 2 sein, ohne daß man die Tiefpaßfrequenz oder das Dämpfen berührt. Die PLL wird daher überhaupt nicht verschlechtert.
Fig. 10 ist ein Blockschaubild einer Schaltung, die sowohl Phasenverriegelungs- als auch Frequenzverriegelungshilfen implementieren kann. In Fig. 10 gibt es eine zusätzliche Verbindung von der Summierung des I-Teiles und des P-Teiles im Addierer 14 in den Multiplexer 22. Diese Verbindung kann benutzt werden, um die gewünschte Operation durchzuführen. Die Phasenverriegelungshilfe-Verbindungen sind auch noch vorhanden.
Eine Frequenzverriegelungshilfe würde nun in einer Anzahl von Wegen arbeiten. Zum Beispiel wartet nach der Erfassung des Frequenzsprunges oder -treffers das System, bis der Phasenfehler flach wird. Zu dem Zeitpunkt trägt der Summierpunkt des P-Teiles und des I-Teiles die korrekte Endfrequenz.
Als Alternative kann die korrekte Zeit gefunden werden, indem beobachtet wird, wann der Phasenfehler flach wird, durch präzise Zeitgebung relativ zu dem Beginn des Frequenztreffers. Wenn der Phasenfehler sich abflacht (somit ist seine erste Ableitung Null), wird der Multiplexer 22 so gesetzt, daß er den Summierpunkt auswählt. Das Register 26 kann mit der Summierung überladen sein. Die Inhalte des Register 26 werden einen Sprung machen.
Wenn einmal das Register 26 einen neuen Wert angenommen hat, kann er in das Register 28 als der neue Speicherwert für den Phasentreffer kopiert werden. Wenn einmal der Phasenfehler Null wird, was erfaßt wird, indem der Phasenfehler beobachtet wird oder er getaktet wird, wird das Register 26 mit den Inhalten des Register 28 überschrieben.
Viele Abwandlungen der obigen Schaltungen sind möglich, wie es von Fachleuten verstanden wird. Eine beispielhafte Variante ist in Fig. 11 gezeigt.
Bei dieser Ausführungsform wird die Speicherung in das Register 28 parallel zu der Speicherung im. Register 26 Änderung, aber in der Frequenzverriegelungshilfe vereinfacht es die Gestaltung. Die Speicherung des Summierpunktes im Register 26 kann nun gleichzeitig vorgenommen werden, wenn der Wert in das Register 28 kopiert wird.
Es kann wünschenswert sein, einige zusätzliche Mechanismen einzurichten, um Fehler zu behandeln. Wenn der Phasenfehler beobachtet wird, wird der tatsächliche Nulldurchgang oder flache Teil der Kurve erfaßt, nachdem er aufgetreten ist. Auch die Software wird Zeitgebungseigenschaften haben, die den Zeitpunkt, wenn die Phasenverriegelungshilfe ausgeführt wird, relativ ungenau machen. Wenn die Ungenauigkeit klein genug ist, wird der letztliche Fehler nicht null ns, sondern einige ns sein (natürlich abhängig von der Tiefpaßfrequenz, Abtastgeschwindigkeit usw.). Wenn dies akzeptabel ist, brauchen keine Maßnahmen getroffen zu werden. Wenn es nicht akzeptabel ist, wiederholt man möglicherweise die Hilfen, bis die Genauigkeit groß genug ist. Eine solche Wiederholung kann variieren, insbesondere abhängig von den Einstellungen wie Dämpfung, Tiefpaßfrequenz und natürlich der tatsächlichen Umgebung.
Bevorzugt jedoch sollten die Verriegelungshilfen nicht wieder und wieder wiederholt werden, da sie nichtlineares Verhalten einführen. Dies ist im allgemeinen nicht wirklich bevorzugt und kann zu chaotischer Mathematik führen. Insbesondere für große komplexe Netzwerke kann es nicht als sicher vorhergesehen werden, weiter solche nichtlinearen Aktionen einzuführen.
Die Genauigkeit des gilt aufgrund des mittelnden Aspektes der Integration und den Quantisierungsaspekten in PLL's. Da die Quantisierungsfehler nicht bekannt sind, ist es nicht möglich, die Hilfen weiter zu benutzen, ohne daß man effektiv das Quantisierungsrauschen verdoppelt. Dies sollte vermieden werden.
Wenn sie durch Software ausgeführt wird, erfordert die Hilfe konstante Kontrolle. Das nur einmalige oder wenige Male Ausführen verringert den Druck auf die Software.
Die Verriegelungshilfen liefern bessere Leistungsfähigkeit zum Erreichen einer Verriegelung innerhalb einer gegebenen Zeit, wobei die Änderung anderer PLL-Aspekte, so wie Dämpfung und Tießpaßfrequenz vermieden wird. Sie sollten in Zuständen benutzt werden, in denen Verriegelungshilfen notwendig sind und insbesondere für Phasentreffer und Frequenztreffer.
Wenn der Filter so geändert wird, daß er nicht nur einen einzelnen Integrator hat, sondern einen doppelten Integrator oder einen Integrator noch höherer Ordnung, kann die Hilfe auch erweitert werden, daß sie auch solche Filter abdeckt.

Claims

1. Verfahren, mit dem eine phasenverriegelte Schleife, die Überschwingen unterliegt wird, nach einem Phasen- oder Frequenzsprung schnell in die Verriegelung gebracht wird, wobei die phasenverriegelte Schleife einen Phasendetektor, einen gesteuerten Oszillator und einen Integrator mit einer Ausgangsfrequenzeinstellung, die, mit der Ausgabe des Phasendetektors, eine Frequenzeinstellung des gesteuerten Oszillators bestimmt, hat, wobei das Verfahren die Schritte aufweist:
Speichern eines Wertes für die Ausgangsfrequenzeinstellung des Integrators vor dem Phasen- oder Frequenzsprung;
Feststellen, wenn nach dem Phasen- oder Frequenzsprung ein Phasentreffer auftritt; und
Wiederherstellen der Ausgangsfrequenzeinstellung des Integrators auf den gespeicherten Wert, beim Phasentreffer oder kurz danach, um Überschwingen zu reduzieren.

2. Verfahren nach Anspruch 1, bei dem nach einem Phasensprung die Feststellung, wann ein Phasentreffer auftritt, getroffen wird, indem ein Phasensprung an dem Ausgang des Phasendetektors erfaßt wird.

3. Verfahren nach Anspruch 1, bei dem nach einem Phasensprung die Feststellung, wann ein Phasentreffer auftritt, getroffen wird, indem die Verzögerungszeit für den Nulldurchgang, der auftreten soll, berechnet wird.

4. Verfahren nach Anspruch 1, bei dem nach einem Phasensprung die Feststellung, wann ein Phasentreffer auftritt, getroffen wird, indem die Änderung des Vorzeichens am Ausgang des Phasendetektors erfaßt wird.

5. Verfahren nach Anspruch 1, bei dem nach einem Phasensprung das Abtasten der Ausgabe des Phasendetektors eine vorbestimmte Schutzzeit vor einem angenommenen Phasentreffer begonnen wird.

6. Verfahren nach Anspruch 1, bei dem nach einem Frequenzsprung die Feststellung, wann ein Phasentreffer auftritt, getroffen wird, indem ein Phasengradient in der Ausgabe des Phasendetektors erfaßt wird.

7. Verfahren nach Anspruch 1, bei dem nach einem Frequenzsprung die Feststellung, wann ein Phasentreffer auftritt, getroffen wird, indem abgewartet wird, bis der Phasenfehler flach wird.

8. Phasenverriegelte Schleife mit:
einem gesteuerten Oszillator zum Erzeugen eines Ausgangssignals;
einem Phasendetektor zum Erfassen der Differenz in der Phase zwischen einem Rückkopplungssignal und einem Referenzsignal;
einem Integrator, der ein erstes Register zum Speichern einer Frequenzeinstellung für den gesteuerten Oszillator und ein zweites Register umfaßt; und
einen Controller zum Speichern der Inhalte des ersten Registers in dem zweiten Register während des normalen Betriebs, so daß nach einem Phasen- oder Frequenzsprung die Inhalte des ersten Registers vor dem Sprung wiederhergestellt werden können, wenn ein Phasentreffer auftritt, um so die Frequenzeinstellung des gesteuerten Oszillators vor dem Phasen- oder Frequenzsprung wiederherzustellen.

9. Phasenverriegelte Schleife nach Anspruch 8, bei der der Ausgang des ersten Registers mit einem Eingang des zweiten Registers verbunden ist und der Controller periodisch die Inhalte des ersten Registers zu dem zweiten Register überträgt.

10. Phasenverriegelte Schleife nach Anspruch 9, bei der der Integrator weiter einen Multiplexer mit einem ersten Eingang, der einen Ausgabewert von dem Phasendetektor empfängt, einem zweiten Eingang, der einen Ausgabewert von dem zweiten Register empfängt, und einem Ausgang, der mit einem Eingang des ersten Registers verbunden ist, aufweist, und der Controller den ersten oder zweiten Eingang auswählt, um den Ausgangswert des Multiplexers zu dem Eingang des ersten Registers zu leiten.

11. Phasenverriegelte Schleife nach Anspruch 10, bei der der Integrator weiter einen Addierer mit einem ersten Eingang, der einen Ausgangswert von dem Phasendetektor empfängt, und einen zweiten Eingang, der einen Ausgangswert von dem ersten Register empfängt, aufweist.

12. Phasenverriegelte Schleife nach Anspruch 11, bei der der erste Eingang des Addierers mit dem Ausgang des Phasendetektors durch einen Multiplizierer zum Einführen eines I-Faktors verbunden ist.

13. Phasenverriegelte Schleife nach Anspruch 11, bei der der Multiplexer einen dritten Eingang hat, der mit einem Eingang des gesteuerten Oszillators verbunden ist.

14. Phasenverriegelte Schleife nach Anspruch 13, bei der der Ausgang des ersten Registers mit dem einen Eingang eines weiteren Addierers verbunden ist, dessen anderer Eingang einen Ausgangswert von dem Phasendetektor empfängt, wobei der Ausgang des Addierers mit einem Eingang des gesteuerten Oszillators verbunden ist.

15. Phasenverriegelte Schleife nach Anspruch 14, bei der der Ausgang des Phasendetektors mit dem anderen Eingang des weiteren Addierers durch einen Multiplizierer verbunden ist, der einen P-Faktor einführt.

16. Phasenverriegelte Schleife nach Anspruch 9, bei der der Integrator weiter einen Multiplexer mit einem ersten Eingang, der einen Ausgangswert von dem Phasendetektor erhält, einem zweiten Eingang, der mit einem Eingang des gesteuerten Oszillators verbunden ist, einem dritten Eingang, der den Ausgangswert des zweiten Registers empfängt, und einem Ausgang, der mit jeweiligen Eingängen des ersten und zweiten Registers verbunden ist, aufweist, so daß das erste und zweite Register parallel geladen werden, und bei der der Controller den Eingang des Multiplexers aufweist, der mit dem Ausgang des zweiten Registers verbunden ist, um nach einem Phasentreffer, der einem Phasen- oder Frequenzsprung folgt, die Inhalte des ersten Registers wiederherzustellen.

17. Phasenverriegelte Schleife nach Anspruch 16, bei der der erste Eingang des Multiplexers mit dem Ausgang des Phasendetektors durch einen Addierer verbunden ist, der einen ersten Eingang, welcher einen Ausgangswert von dem Phasendetektor empfängt, und einen zweiten Eingang, der einen Ausgabewert von dem ersten Register empfängt, hat.

18. Phasenverriegelte Schleife nach Anspruch 17, bei der der erste Eingang des Addierers mit dem Ausgang des Phasendetektors durch einen Multiplizierer verbunden ist, der einen I-Faktor einführt.

19. Phasenverriegelte Schleife nach Anspruch 18, bei der der Ausgang des ersten Registers mit einem ersten Eingang eines weiteren Addierers verbunden ist, dessen zweiter Eingang einen Ausgabewert von dem Phasendetektor empfängt und dessen Ausgang mit einem Eingang des gesteuerten Oszillators verbunden ist.

20. Phasenverriegelte Schleife nach Anspruch 19, bei der der zweite Eingang des weiteren Addierers mit dem Ausgang des Phasendetektors durch einen weiteren Multiplizierer verbunden ist, der einen P-Faktor einführt.