FR2834395A1 - Procede et dispositif de stabilisation d'une boucle a verrouillage de phase - Google Patents
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Abstract
Le procédé amène rapidement une boucle à verrouillage de phase qui est soumise à sur-dépassement en verrouillage après un saut de phase ou de fréquence. La boucle à verrouillage de phase comporte un détecteur de phase (10), un oscillateur commandé (16) et un intégrateur (20, 22, 26) qui présente un réglage de fréquence de sortie qui, avec la sortie dudit détecteur de phase, détermine un réglage de fréquence de l'oscillateur commandé. Le procédé inclut les étapes de stockage d'une valeur pour le réglage de fréquence de sortie de l'intégrateur avant le saut de phase ou de fréquence, de détermination de lorsque une variation brusque de phase se produit après le saut de phase ou de fréquence et de restauration du réglage de fréquence de sortie de l'intégrateur à la valeur stockée lors de la variation brusque de phase ou aussitôt après afin de réduire le sur-dépassement.
Description
l'étage amplificateur.
ARRIÈRE-PLAN DE L'INVENTION
1. Domaine de l'invention La présente invention concerne des boucles à verrouillage de phase ou PLL et de façon davantage particulière, la présente invention concerne un procédé permettant de stabiliser des boucles à verrouillage
de phase, lequel procédé est appelé ici aide au verrouillage.
2. Description de l'art antérieur
Dans une boucie à verrouillage de phase ou PLL, un critère de conception important est la réponse de la PLL à des sauts de phase et de fréquence. Ces sauts peuvent se produire dans de nombreuses situations. Une situation typique est la phase de démarrage lorsque la fréquence de fonction nement n 'a pas été atteinte et que la PLL n 'est pas en verrouillage de phase. Dans des applications sans fil, la fréquence peut être suffisamment précise, par exemple après la réception d'un certain nombre de salves dans un trafic TDMA de telle sorte que les fréquences sont relativement bien alignées mais le risque est que,
lorsquune nouvelle phase est reçue, la phase ne soit pas en alignement.
Les PLL sont non seulement utilisées dans des applications de télécommunication mais également au niveau d'une technologie de mesure (par exemple une télémétrie optique), de la commande de moteurs (à la fois électriques et à essence), d'un équipement médical et similaire. Dans ces applications, les réponses en termes de phase et de
fréquence sont également des critères de conception importants.
La réponse d'une PLL dépend du type de PLL. Une classe importante de PLL est la PLL de type 11 o le filtre de boucle contient à la fois une partie d'intégration et une partie proportionnelle. La partie dintégration assure que la PLL ne convertit pas des erreurs de fréquence selon des erreurs de phase. Aussi longtemps que la différence de phase n'est pas égale à zéro, I'intégrateur pousse la PLL
suivant la direction qui tend à rendre égale à zéro la différence de phase.
Ceci est critique pour de nombreuses applications telles qu'une commande de moteur, des applications de télécommunication et des applications de mesure. Il y a des applications qui ne sont pas beaucoup gênées par le fait de ne pas disposer d'intégrateurs dans le filtre de
boucle mais ces applications sont relativement peu nombreuses.
La figure 1 représente une PLL du type 11 typique. Sur la figure, un symbole de référence CO représente un oscillateur commandé. Ce pourrait être n'importe quel type d'oscillateur approprié tel qu'un oscillateur commandé en tension (VCO), un oscillateur commandé en courant (CCO) ou un oscillateur commandé numériquement (DCO). La PLL est constituée également par un intégrateur pur; par le VCO, le CCO ou le DCO; et par un élément d'échantillonnage dans le détecteur de phase. L'unité proportionnelle de boucle est nécessaire pour stabiliser la PLL. Dans les PLL classiques, ceci est relativement souvent mis en
jeu en tant que zéro supplémentaire à la suite du pôle du filtre de boucle.
Le schéma qui est probablement le plus classique est représenté sur la figure 2. Sur cette figure, la résistance et le condensateur forment ensemble le filtre, le condensateur formant, en association avec la sortie de courant du détecteur de phase de pompage de charge, un intégrateur
pur. La résistance crée le zéro supplémentaire dans le filtre de boucle.
Les facteurs I (intégration) et P (proportionnalité) sont connus de l'art et ils commandent la performance de la PLL. La sortie de l'intégrateur est additionnée à la sortie du détecteur de phase qui est multipliée par le facteur P afin de déterminer la fréquence de l'oscillateur commandé. Lorsque la différence de phase est égale à zéro, c'est-à-dire lors d'une variation brusque de phase, la fréquence de l'oscillateur
commandé est déterminée par la sortie de l'intégrateur.
L'intograteur dans la boucle peut de fait être un intégrateur échantillonné, un sommateur ou un accumulateur. Une telle structure n'affecte pas de façon significative les considérations de conception. A des largeurs de bande ou bandes passantes relativement élevées, le comportement exact varie légèrement du fait de l'échantillonnage. Dans un tel cas, I'utilisation de la transformation Z modifiée peut être nécessaire. Ceci est représenté en tant que configuration alternative de
la figure 3.
La combinaison d'un zéro et d'un pôle dans le filtre n'est pas
nécessairement stable sous tous les aspects. Si le système est sur-
amorti, la réponse à des erreurs présentera un certain sur-dépassement mais ne présentera pas de propriétés oscillatoires. S'il y a sous amortissement, la réponse présentera des propriétés oscillatoires qui peuvent ou non converger. Le sur-dépassement, qu'il soit osclliatoire ou non, sera toujours présent dans la performance spectrale de la PLL prise dans sa globalité en tant qu'effet de crête. Il s'agit du point du transfert au niveau duquel le transfert ne s'atténue pas mais s'amplifie quoique seulement légèrement moyennant des réglages appropriés. Par conséquent, on verra qu'une PLL du type 11 présentera un sur-dépassement dans le domaine temporel et présentera un certain effet de crête dans le domaine des fréquences sauf si la partie d'intégration aboutit toujours à zéro, auquel cas la PLL dégénère selon
une PLL du type I qui est associée à son propre jeu de problèmes.
La figure 4 représente le sur-dépassement en tant que résultat
d'un amortissement variable moyennant une fréquence angulaire passe-
bas normalisée de 1 radian/seconde. La courbe avec un amortissement de 1, 01 est amortie de façon plus ou moins critique. Un amortissement égal à 0, 5 (sous-amortissement) conduit à un sur-dépassement important et à un certain comportement oscillatoire. Un amortissement
égal à 2 est considéré comme étant sur-amorti.
La figure 5 représente le transfert (en dB verticalement) avec un effet de/ crête en tant que résultat d'une variable moyennant une
fréquence angulaire normalisée de 1 radian/seconde (environ 0,16 Hz).
Bien que ceci soit visible de façon médiocre, le cas sur-amorti
(I'amortissement vaut 2) présente un effet de crête.
Pour le comportement de verrouillage meilleur, il est important que la réponse converge aussi rapidement que possible vers la situation finale. Dans le même temps, cette convergence rapide nécessite un
réglage relativement agressif de l'intégrateur, ce qui rend le sur-
dépassement et l'effet de crête relativement importants. Dans de nombreuses applications, ceci n'est pas acceptable; dans des applications mécaniques telles que la commande d'un pont, un tel sur dépassement, en association avec les aspects non linéaires des piles du -pont, pourrait générer des effets oscillatoires dans le pont lui-même, ce qui pourrait créer un endommagement très important. Dans le cas de réseaux de télécommunication, un sur-dépassement et un effet de crête pourraient s'accumuler sur le réseau. Cette accumulation pourrait conduire à un effet de crête inacceptable et à un sur-dépassement i nacceptable au n iveau de n _uds d'extrém ité de tel le sorte q ue l'équipement devrait commencer à devenir défaillant. De fait, si le réseau n'est pas complètement sous contrôle (et la complexité des réseaux modernes est trop élevée pour que ceux-ci soient complètement dans la réalité sous contrôle), une panne partielle pourrait se produire du fait du phénomène d'effet de crête. Mais une telle panne pourrait avoir pour effet que d'autres parties du réseau présentent le même type de comportement cu m u latif de tel le sorte q u'après u n certain temps, le réseau complet serait en panne. Les conséquences économiques d'un tel scénario seraient catastrophiques. Par conséquent, il est important de limiter l'effet de crête et le sur-dépassement. Dans les standards existants pour les télécommunications, des valeurs numériques typiques qui peuvent être rencontrées sont par exemple un effet de crête de 0,2 dB ou un effet de crête maximum de 0,5 dB. Ces valeurs numériques
sont relativement faibles.
L'effet de ces valeurs numériques est que les réponses à un saut de fréquence et à un saut de phase sont influencées. Au niveau de ces réponses, deux constantes de temps essentielles peuvent être distinguées, soit une pour la réponse initiale, et une autre pour la partie d'instauration de plus long terme. Ceci est représenté en tant que I et 11 sur la figure 6. Le comportement réel est davantage complexe que représenté au moyen de deux constantes de temps. Cependant, dans le
contexte de la discussion, I'utilisation de deux constantes de temps suffit.
Une étude mathématique soigneuse des formules qui s'appliquent à des sauts de phase et de fréquence démontre que le rapport entre les constantes de temps dépend du comportement en termes d'effet de crête et de sur-dépassement ou est cobérent avec ce comportement. Par exemple, si un effet de crête est limité à 0,2 dB, la seconde constante de temps est au moins environ égale 50 fois la première constante de temps. Ceci est vrai pour à la fois les verrouillages de fréquence et de phase, qui présentent plus ou moins des comportements identiques. On doit s'attendre à cela puisque la phase est l'intégrale de la fréquence et que toutes les courbes de
transfert d'un tel système sont par nature exponentielles.
11 peut être considéré qu'un comportement en fréquence réel est de beaucoup pire que le comportement en phase au vu du fait consistant en ce qu'une erreur de fréquence s'accumule rapidement selon une erreur de phase importante tandis qu'une erreur de phase est bien entendue limitée. Cependant, une courbe de transfert n'est pas affectée de manière significative par la dimension des données à transférer mais
en lieu et place, elle l'est par l'atténnation et similaire.
Le rapport observé entre les deux constantes de temps peut être expliqué selon des termes relatifs pour la partie d'intégration et la partie proportionnelle; si la partie proportionnelle n'a pas atteint zéro, il y a encore une erreur de phase, laquelle aura pour effet que la partie d'intégration varie. Le réglage d'intégrateur doit être insensible de telle sorte qu'un effet de crête et qu'un sur-dépassement restent limités. Par co nséq uent, I' i ntég rateu r ne se rem pl i ra pas rapidement. Cependant, la quantité que l'intégrateur obtient est plus ou moins perdue par la partie proportionnelle une fois que la fréquence est en verrouillage. Par conséquent, il pourrait être dit que l'instauration de long terme est définie par la fuite de la partie proportionnelle à l'intérieur de la partie d'intégration. Puisque l'intégrateur doit être ainsi insensible, cette fuite sera extrêmement lente. Le rapport entre les deux constantes de temps peut être calculé comme suit: rapport = 4 * (2
o est le facteur d'amortissement.
Afin de disposer d'une compréhension complète de comment le processus d'instauration fonctionne, il sera utile d'observer la signification de l'instauration. Une PLL ne sera jamais stabilisée si l'instauration est définie en tant qu'erreur de phase qui devient égale à zéro. Même dans les meilleures PLL, il y a un certain bruit résiduel et par conséquent, une précision parfaite ne peut pas être obtenue. En lieu et place, une instauration doit toujours être définie comme arrivant selon une certaine précision relative ou absolue. Pour la plupart des applications, la précision absolue est plus importante que la précision relative. Par exemple, pour un pont, une petite erreur mécanique peut ne pas être un problème tandis qu'une erreur importante constitue un problème, ce qui rend le comportement souhaité de type absolu. Dans un équipement de télécommunication, une certaine dimension maximum d'erreur peut être acceptable, ce qui rend à nouveau le comportement de type absolu. Ces erreurs absolues donnent les paramètres pour exprimer
des exigences d'instauration.
Le problème qui maintenant se pose consiste en ce que, dans des applications, il est souhaitable de disposer d'un faible effet de crête et d'un faible sur-dépassement en combinaison avec une instauration
rapide. Ces exigences sont bien entendu en conflit l'une avec l'autre.
L'exemple qui suit démontre comment le conflit peut être mauvais.
Selon des exigences de "couche 2" (pour les télécommunications), une largeur de bande ou bande passante de PLL typique peut être aussi faible que 1 mHz, ce qui sous-entend une constante de temps d'environ 160 secondes. Un effet de crête est limité à 0,2 dB de telle sorte que la seconde constante de temps vaut environ fois la constante de temps de 160 secondes, soit 8000 secondes. Si une erreur de fréquence de 1 ppm ou partie par million se produit, ce qui, pour les exigences de couche 2, devrait être complètement inacceptable, I'erreur de phase maximum devrait devenir égale à environ 1 ppm * 160 s = 160,us. Si la précision souhaitée finale est de 20 nanosecondes, la précision d'instauration de phase nécessite un facteur de 160 / 0,02 = 8000, ce qui vaut environ 9 constantes de temps. Ceci devrait nécessiter
une instauration de 9 * 8000 s = 72000 secondes ou 20 heures.
Ltexigence standard pour la couche 2 devrait utiliser un pas de fréquence davantage relaxé de 1,6 x 10-8 mais ceci nécessite encore un facteur de 1, 6 x 1o-8 x 160 s / 20 ns = 128, ce qui est équivalent à environ 5 constantes de temps ou 40000 secondes ou plus de 11
heures. Ces nombres sont très loin des 1000 secondes requises.
Les solutions existantes permettent l'utilisation d'une petite période selon laquelle le comportement de la PLL est dégradé, par exemple en décalant la fréquence passe-bas de 1 mHz vers 10 mHz (ce qui conduit à un facteur 10) et en modifiant l'amortissement. La modification de l'amortissement à l'aide d'un facteur 2 (sensibilité d'intégrateur moyennant un facteur 4 = 22) réduira le facteur de multiplicateur et rendra plus petite l'excursion de phase maximum de telle sorte que nous devrions être bien à l'intérieur des limites. Le problème est bien entendu constitué par le fait que la PLL devient dégradé sur une période temporelle de par exemple 1000 s. Ceci peut ne pas sembler mauvais mais constitue encore au moins 16 minutes de comportement médiocre. Il devrait être préférable que cette période
puisse être réduite.
Est par conséquent nécessaire une PLL qui peut se stabiliser
rapidement sans une dégradation longue de performance.
,
RESUME DE L'INVENTION
Selon la présente invention, on propose un procédé permettant d'amener rapidement une boucle à verrouillage de phase qui est soumise à un surdépassement en verrouillage après un saut de phase ou de fréquence, ladite boucle à verrouillage de phase comportant un détecteur de phase, un oscillateur commandé et un intégrateur présentant un réglage de fréquence de sortie qui, avec la sortie dudit détecteur de phase, détermine un réglage de fréquence dudit oscillateur commandé, ledit procédé comprenant les étapes de stockage d'une valeur pour le réglage de fréquence de sortie dudit intégrateur avant ledit saut de phase ou de fréquence, de détermination de l'instant o une variation brusque de phase se produit après ledit saut de phase ou de fréquence et de restauration du réglage de fréquence de sortie dudit intégrateur à ladite valeur stockée lors de ladite variation brusque de
phase ou aussitôt après afin de réduire un sur-dépassement.
Avantageusement, la détermination de l'instant o une variation brusque de phase se produit est réalisée, aprèsun saut de phasa, en détectant un saut de phase àu niveau de la: sortie;dudit détecteur de
phase.
Avantageusement, la détermination de l'instant o une variation brusque de phase se produit est réalisée, après un saut de phase, en
calculant le temps de retard pour que le passage à zéro se produise.
Avantageusement, la déterm i nation de l' i nstant o u ne variation brusque de phase se produit est réalisse, après un saut de phase, en détectant un changement de signe au niveau de la sortie dudit détecteur
de phase.
Avantageusement, après un saut de phase, un échantillonnage de la sortie du détecteur de phase est démarré, un temps de garde
prédéterminé avant une variation brusque de phase anticipée.
Avantageusement, la détermination de l'instant o une variation brusque de phase se produit est réalisée, après un saut de fréquence,
en détectant un gradient de phase dans la sortie du détecteur de phase.
Avantageusement, la déterm ination de l' instant o u ne variation brusque de phase se produit est réalisée, après un saut de fréquence,
en attendant jusqu'à ce que l'erreur de phase devienne plane.
En utilisant un agencement non linéaire, la performance dégradée de la PLL peut être évitée ou peut au moins être rendue moins sévère. Le procédé de l'invention peut être rendu aisément exécutable; par exemple, il peut être mis en _uvre sur une puce. Un quelconque moyen doit être prévu pour déterminer lorsque l'aide au verrouillage doit être exécutée. Ceci peut être réalisé par exemple en mesurant une erreur de phase et une erreur de fréquence et en rendant une décision sur la base de ces données. Une autre technique consiste à déterminer o est l'origine de l'erreur. Par exemple, selon un système de couche 2, un saut de fréquence est normalement une conséquence d'une commutation de référence qui en ellemême est suffisamment simple à détecter pu isque le comm utateu r est in itié au moyen d'u n logiciel ou d' u n
composant matériel existant.
La mise en _uvre préférée est numérique puisque dans le domaine numérique, des actions non linéaires peuvent être exécutées sans erreur. Dans le cas o la représentation numérique n'est pas suffisamment précise: en elle-rnéme, I'erreur maximum peut être déterminée. Dans des systèmes analogiques, laprécsion maximum est davantage complexe à déterminer. Pour certaines applications, la précision de l'aide au verrouillage permettra de contribuer à trouver plus
rapidement un verrouillage.
La présente invention propose en outre par conséquent une boucle à verrouillage de phase comprenant un oscillateur commandé pour générer un signal de sortie, un détecteur de phase pour détecter une différence de phase entre un signal de retour et un signal de référence, un intégrateur qui inclut un premier registre pour stocker un réglage de fréquence pour ledit oscillateur commandé et un second registre, et un contrôleur pour stocker le contenu dudit premier registre dans ledit second registre pendant u n fonction nement normal de tel le sorte qu'après un saut de phase ou de fréquence, le contenu dudit premier registre avant ledit saut puisse être restauré lorsqu'une variation brusque de phase se produit de manière à restaurer le réglage de fréquence de l'oscillateur commandé avant le saut de phase ou de fréquence. Avantageusement, la sortie dudit premier registre est connectée à une entrée dudit second registre et ledit contrôleur transfère, de façon
périodique, le contenu dudit premier registre audit second registre.
Avantageusement, ledit intégrateur comprend en outre un multiplexeur qui comporte une première entrée qui reçoit une valeur de sortie en provenance dudit détecteur de phase, une seconde entrée qui reçoit une valeur de sortie en provenance dudit second registre et une sortie qui est connectée à une entrée dudit premier registre et ledit contrôleur sélectionne l'une desdites première et seconde entrées pour faire passer la valeur de sortie dudit multiplexeur sur ladite entrée dudit
premier registre.
Avantageusement, ledit intégrateur comprend en outre un additionneur qui comporte une première entrée qui reçoit une valeur de sortie en provenance dudit détecteur de phase et une seconde entrée
qui reçoit une valeur de sortie en provenance dudit premier registre.
Avantageusement, ladite première entrée dudit additionneur est con nectée à la sortie dudit détecteu r de phase par l' intermédiai re d' u n
multiplicateur pour introduire un facteur 1.
Avantageusement, ledit multiplexeur comporte une troisième
entrée qui est connectée à une entrée dudit oscillateur commandé.
Avantageusement, ladite sortie dudit premier registre est connectée à la première entrée d'un autre additionneur dont une autre entrée reçoit une valeur de sortie en provenance dudit détecteur de phase, la sortie dudit additionneur étant connecté à une entrée dudit
oscillateur commandé.
Avantageusement, la sortie dudit détecteur de phase est connectée à ladite autre entrée dudit autre additionneur par l'intermédiaire d'un multiplicateur qui introduit un facteur P. Avantageusement, ledit intégrateur comprend en outre un multiplexeur qui comporte une première entrée qui reçoit une valeur de sortie en provenance dudit détecteur de phase, une seconde entrée qui est connectée à une entrée dudit oscillateur commandé, une troisième entrée qui reçoit la valeur de sortie dudit second registre et une sortie qui est connectée à des entrées respectives desdits premier et second registre de telle sorte que lesdits premier et second registres soient chargés en parallèle et en ce que ledit contrôleur sélectionne l'entrée dud it m ultiplexeu r q u i est con nectée à la sortie dudit second registre après une variation brusque de phase qui suit un saut de phase ou de
fréquence afin de restaurer le contenu dudit premier registre.
Avantageusement, ladite première entrée dudit multiplexeur est connectée à la sortie dudit détecteur de phase par l'intermédiaire d'un additionneur qui comporte une première entrée qui reçoit une valeur de sortie en provenance dudit détecteur de phase et une seconde entrée
qui reçoit une valeur de sortie en provenance dudit premier registre.
Avantageusement, ladite première entrée dudit additionneur est connectée à la sortie dudit détecteur de phase par l'intermédiaire d'un
multiplicateur qui introduit un facteur 1.
Avantage use me nt, ladite so rtie dud it p rem ie r reg istre est connectée à une première entrée d'un autre additionneur dont une seconde entrée reçoit une valeur de sortie en provenance dudit détecteur de phase et dont une sortie est connectée à une entrée dudit
oscillateur commandé.
Avantageusement, ladite seconde entrée dudit autre additionneur est connectée à la sortie dudit détecteur de phase par l'intermédiaire d'un autre multiplicateur qui introduit un facteur P.
BREVE DESCRIPTION DES DESSINS
L'invention sera maintenant décrite de manière davantage détaillée, à titre d'exemple seulement, par report aux dessins annexés parmi lesquels: la figure 1 est un schéma fonctionnel d'une PLL du type 11; la figure 2 est un schéma fonctionnel d'une PLL du type 11 avec un zéro supplémentaire dans le. filtre de boucle; la figure 3 est un schéma fonctionnel d'une PLL du type I avec une transformation Z modifiée; la figure 4 représente le sur-dépassement en tant que résultat d'un amortissement variable avec une fréquence angulaire passe-bas normalisée de 1 radian/seconde; la figure 5 représente la fonction de transfert avec un effet de crête moyennant une fréquence angulaire normalisée de 1 radian/seconde; la figure 6 représente un comportement de boucle à verrouillage de phase typique; la figure 7 représente la réponse en phase d'une PLL; la figure 8 est un schéma fonctionnel d'un premier mode de réalisation d'une PLL selon l'invention; la figure 9 représente la réponse de phase de la PLL qui est représentée sur la figure 8; la figure 10 représente un second mode de réalisation d'une PLL selon l'invention; et la figure 11 représente un troisième mode de réalisation d'une
PLL selon l'invention.
DESCRIPTION DÉTAILLÉE DES MODES DE RÉALISATION
PRÉFÉRÉS
Une discussion détaillée de PLL est présentée par exemple dans "The Art of Electronics, Second Edition Paul Horowitz et Winfield Hill,
Cambridge University Press".
Lorsqu'une PLL esten verrouillage de phase, la fréquence de sortie c orrespond exactemènt à la fréquence de référence au niveau de I'entrée. Si un saut de phase se produit dans le signal d'entrse, une PLL du type 11 répond toujours à une variation brusque de phase qui suit avec un surdépassement ou en d'autres termes, passe toujours par la valeur d'extrémité souhaitée pour une phase avant stabilisation dans la
condition de verrouillage.
La fréquence de l'oscillateur commandé est déterminée par la sortie de l'intégrateur et du détecteur de phase. Lorsque la différence de phase est égale à 0, I'intégrateur détermine la fréquence de sortie de l'oscillateur commandé. La raison pour laquelle la boucle ne s'arréte pas lorsque ce point est atteint réside dans le fait que l'intégrateur ne retient plus sa valeur ancienne, c'est-à-dire la valeur dont il disposait avant la v ariation brusque de phase. Dans le cas d'un saut de phase, I'intégrateur doit en fait être établi pour la fréquence précise puisque celle-ci n'a pas été modifiée. Par conséquent, la partie d'intégration doit retourner à sa valeur ancienne, c'est-à-dire la valeur qu'elle présentait avant la variation brusque de phase. La valeur ancienne dans l'intégrateur peut être déterminée par échantillonnage. Lorsque la valeur ancienne dans l'intégrateur est connue, lorsqu'une variation brusque de phase se produit après un saut de phase, le système attend jusqu'à ce que le détecteur de phase passe par 0 et à cet instant, restaure la valeur ancienne. Ceci peut être vu selon une simulation présentée à titre d'exemple simple (dans par
exemple Excel ou un quelconque outil mathématique).
Sur la figure 6' la ligne en pointillés inférieure (PhaseDiff2) est. la réponse de phase normale qui présente un certain sur-dépassement et qui par conséquent implique une quantité relativement importante d'instauration. La ligne supérieure continue (PhasDiff) utilise d'un bout à l'autre une technique de verrouillage de phase conformément à l'invention. Il sera clair que la technique économise beaucoup de temps
pour que la PLL en vienne à être verrouillée.
Selon cet exemple, la valeur ancienne de I devrait être stockée jusqu'au temps 20. Cette valeur devrait être ensuite restaurée au point o le détecteur de phase détecte une erreur de phase de 0. Le point temporel o la restauration doit être mise en ceuvre peut: être déterminé aumoyenduncertairnombredeprocèdés.; Par exemple, puisque le croisement de O se produit un temps précis après la variation brusque de phase, indépendamment de la dimension de la variation brusque de phase, ce point peut être trouvé au
moyen de calcuis algébriques simples.
Selon une variante, on peut utiliser le fait que, lors d'un passage par 0, la sortie du détecteur de phase change de signe. Ceci est simple à détecter. Afin de rendre le procédé davantage robuste vis-à-vis de signaux perturbants, il est possible d'utiliser un temps de garde qui est plus court que le temps calculé, temps après lequel le détecteur de phase doit croiser le 0, puis de démarrer l'échantillonnage de la valeur de détecteur de phase. Ceci réduit l'effort d'échantillonnage et pourrait rendre le
procédé légèrement davantage robuste.
Le point temporel au niveau duquel le croisement de phase réel est trouvé peut être exprimé selon une formule simple, au moins pour une PLL du type11 normal. Le temps recherché est exprimé par rapport à O alors que la variation brusque de phase se produit à t = 0 au moyen de l'expression: a tanti)
tphase en croisement-
Ceci signifie que pour un amortissement de 3,5 (effet de crête de 0,2 dB), le passage par O de la phase se produit après environ 4 constantes de temps. Dans le cas d'horloges du standard "couche 2" (même amortissement de 3,5), le sur-dépassement devrait être d'environ 0,018 partie de la nouvelle dimension. Si la variation brusque de phase arrivante est. de 1000 nanosecondes (ce qui est le test de dimension standard), le surdépassement devrait être de 18 nanosecondes. Ce maximum devrait être atteint après environ 8 constantes de temps. La plupart des standards acceptent ce sur-dépassement maximum (typiquement 20 nanosecondes sont autorisées) mais dans le cas o un standard devrait nécessiter une nanoseconde, I'erreur de phase devrait encore avoir besoin d'être réduite d'un facteur de 18 ou de 3 constantes de temps. Puisque ceci se produit avec la secordie constante de tem:ps
qui est 50 fois plus lente, I' i nstau ration devrait nécessiter un tem ps long.
Dans de tels cas, la nouvelle technique de verrouillage de phase réalise une différence significative. Dans le cas de sauts de fréquence, on verra que la technique de verrouillage de phase est même plus importante
avec des standards existants.
L'invention peut être mise en ceuvre en prévoyant un moyen pour stocker et restaurer le réglage de l'intégrateur dans le filtre. Une mise en
ceuvre numérique peut être réalisée en modifiant une PL classique.
Sur la figure 8, un détecteur de phase 10 est connecté à une paire de multiplicateurs 12, 18. Le multiplicateur 12 est connecté à la première entrée d'un additionneur 14 dont la sortie est connectée à l'entrse d'un oscillateur commandé 16, par exemple un oscillateur commandé numérique. Les multiplicateurs introduisent le facteur P et le facteur I
d'une manière connue en soi.
La sortie du multiplicateur 18 est connectée à la première entrée de l'additionneur 20 dont la sortie est connectée à la première entrée du multiplexeur 22 qui est commandé par l'unité de commande 24. La sortie du multiplexeur 22 est également connectée à l'entrée du registre 26 dont la sortie est connectée à la seconde entrée de l'additionneur 14. Le registre 26 est également connecté à l'entrée du registre 28 dont la sortie est connectée à l'entrée du multiplexeur 22. La sortie du premier registre 26 est également connectée à la seconde entrée de
l'additionneur 20.
Une boucle de retour est constituée depuis la sortie de l'oscillateur commandé 16 au travers de l'unité proportionnelle 30 jusqu'à la seconde
entrée du détecteur de phase 10.
Le fonctionnement du circuit est comme suit.
L'additionneu r 20, le mu ltiplexeur 22 et le reg istre 26 forment normalement l'intégrateur (ou de façon davantage précise, le sommateur). L'entrée de sélection du multiplexeur 22 est pour un fonctionnement normal établi pour sélectionner la sortie du bloc d'additionneur 20. La broche de validation du registre ''registre 1'' est pilotée dans l'état validé à une vitesse fixe. La sensibilité de la fonction
d'intégrateur est déterminée par cette vitesse.
Le registre 28 est validé de temps en temps pour stocker la fréquence qui est établie dans le registre 26. Il s'agit de l'action de stockage. L' interval le tem po rel de l'action de stockage reflétera typiquement le temps qui est nécessaire pour détecter une variation brusque de phase. Si la détection est lente, I'intervalle temporel doit est grand de telle sorte que la valeur stockée n'en vienne pas à prendre son origine à partir d'une fréquence pendant la réponse de variation brusque de phase. La commande peut être modifiée pour incorporer la condition consistant en ce qu'un stockage se produit seulement aussi longtemps
qu'aucune variation brusque de phase n'a été détectée.
A ltinstant o l'aide au verrouillage de phase doit être exécutée, le multiplexeur 22 est commuté afin de sélectionner la sortie du registre 28 tandis que le registre 26 est validé. Par conséquent, la valeur en provenance du registre 26 est copiée dans le registre 28. Il s'agit de
l'action de restauration.
La détection d'une variation brusque de phase peut typiquement être réalisée en observant la valeur dans le détecteur de phase. Une variation brusque de phase aura pour effet que la valeur de détecteur réalise un saut. Ceci peut être aisément détecté au moyen d'un composant matériel ou au moyen d'un logiciel. Le distinguo du verrouillage phase par rapport à un verrouillage de fréquence est normalement trivial (un saut de fréquence ne créera pas un saut de phase mais créera une pente ou dérive de phase). Si le saut de fréquence et le saut de phase se produisent tous deux en même temps (tel que par exemple lors de la sélection d'un autre signal de référence
sur l'entrée de la PLL), la détection de fréquence prend la préséance.
Dans le cas d'un saut de fréquence, il y a un point o la fréquence est à la valeur finale. Moyennant certains calcuis, il peut être démontré que le point o ceci se produit est donné par la même formule que pour le détecteur de phase croisant O dans le cas d'un saut de phase: tphaSeenpla=2 Cette formule indique le point o la courbe de phase devient plane, c'est-à-dire o la fréquence dérivée totale est de fait identique à la valeur de fin souhaitée. Cette situation n'est pas stable puisque la partie proportionnelle n'est pas égale à O (le détecteur de phase est encore porteur d'une erreur) et l'intégrateur continuera l'intégration. Cependant, la sommation de la partie proportionnelle et de la partie d'intégration est précisément le réglage de fréquence. Et par conséquent, précisément cette valeu r est la valeu r de fin vers laquelle la partie d' i ntég ration doit converger. L'aide au verrouillage de phase est constituée maintenant par I'assignation à la partie d'intégration: partie d'intégration < partie d'intégration + partie proportionnelle Ceci doit seulement être réalisé une fois à l'instant o l'erreur de : phase devient plane (ceci est équivalent au fait que la première dérivée passe par 0). La partie d'intégration devient la valeur de fin souhaitée mais il y a un problème: il y a encore une erreur de phase importante dans le détecteur de phase. Puisque la partie d'intégration est de la fréquence correcte, cette erreur peut être vue en tant que saut de phase important. En ce qui concerne cette partie, I'aide au verrouillage de phase peut être utilisée. Ainsi, directement après le stockage de la partie d'intégration en tant que somme de la partie d'intégration (précédente) et de la partie proportionnelle, cette valeur peut être stockée à nouveau et
utilisée ultérieurement pour restaurer la partie d'intégration.
Sur la figure 9, la ligne la plus haute de bout-en-bout représente la réponse (moyennant un amortissement relativement faible) sans une quelconque contribution de la part de l'aide au verrouillage de phase. La ligne la plus basse de bout-en-bout indique l'utilisation du verrouillage de fréquence seulement. La ligne intermédiaire représente l'utilisation de à la fois l'aide au verrouillage de fréquence et l'aide au verrouillage de phase. On voit clairement que les aides contribuent beaucoup au fait
d'amener la PLL en verrouillage aussi rapidement que possible.
Afin d'obtenir une comparaison, la réponse de "couche 2" lors d'un saut de 16 ppb (1,6 x 1 o-8), fréquence passe-bas de 1 MHz et amortissement de 3,5 devrait aboutir à 40000 secondes avant que la phase ne soit dans 20 nanosecondes. Moyennant les aides au verrouillage, le temps est réduit d'un facteur de 2 fois 4 constantes de temps, dans ce cas d'environ 960 secondes, tandis que l'erreur de phase résiduelle doit être plus proche de 0 (au moins en théorie). Ceci devrait être juste dans l'exigence pour la couche 2, sans jamais toucher la fréquence passe-bas ou l'amortissement. La PLL n'est par conséquent
pas dégradée du tout.
La figure 10 est un schéma fonctionnel d'un circuit qui peut mettre en _uvre à la fois des aides au verrouillage de phase et au verrouillage de fréquence. Sur la figure 10, il y a une connexion supplémentaire depuis la sommation de la partie I et de la partie P d'un additionneur 14 à l'intérieur d'un multiplexeur 22. Cette connexion peut être utilisée pour réaliser l'opération souhaitée. Les connexions d'aide au verrouillage de
phase sont également toujours présentes.
Une aide au verrouillage de fréquence devrait maintenant fonctionner selon un certain nombre de façons. Par exemple, après la détection du saut de fréquence ou de la variation brusque de fréquence, le système attend jusqu'à ce que l'erreur de phase devienne plane. A cet instant, le point de sommation de la partie P et de la partie I est porteur
de la fréquence de fin correcte.
Selon une variante, le temps correct peut être trouvé en observant lorsque l'erreur de phase devient plane au moyen d'un cadencement précis par rapport au début de la variation brusque de phase. Lorsque I'erreur de phase s'aplanit (de telle sorte que sa première dérivée est de
O), le multiplexeur 22 est établi pour sélectionner le point de sommation.
Le registre 26 peut être surchargé avec la sommation. Le contenu du
registre 26 réalisera un saut.
Une fois que le registre 26 a reçu une nouvelle valeur, elle peut être copiée dans le registre 28 en tant que nouvelle valeur de stockage de variation brusque de phase. Une fois que l'erreur de phase devient égale à 0, ce qui est détecté en observant l'erreur de phase ou en la
cadençant, le registre 26 est sur-écrit avec le contenu du registre 28.
De nombreuses variantes des circuits qui ont été mentionnés ci avant sont possibles, comme l'homme de l'art le comprendra. Une
variante présentée à titre d'exemple est représentée sur la figure 11.
Selon ce mode de réalisation, le stockage dans le registre 28 est mis en _uvre en parallèle avec le stockage dans le registre 26. Pour l'aide au verrouillage, lors d'une variation brusque de phase, il n'y a pas une modification très critique mais au niveau de l'aide au verrouillage de fréquence, la conception est simplifiée. Le stockage du point de sommation dans le registre 26 peut maintenant être réalisé au même
instant que celui o cette valeur est copiée dans le registre 28.
Il peut être souhaitable de mettre en place certains mécanismes supplémentaires pour faire face à des erreurs. Si l'erreur de phase est observée, la partie de passage par O ou plane réelle de la courbe est détectée après qu'elle se soit produite. Par ailleurs, le logiciel peut présenter des propriétés de cadencement qui peuvent rendre relativement imprécis le point temporel auquel l'aide au verrouillage de phase est exécutée. Si l'imprécision est suffisamment faible, I'erreur finale ne sera pas égale à O nanoseconde mais à quelques nanosecondes (bien entendu, en fonction de la fréquence passe-bas, de la vitesse d'échantillonnage etc...). Si ceci est acceptable, aucune action n'a besoin d'être prise. Si ce n'est pas acceptable, il est possible de répéter les aides jusqu'à ce que la précision soit suffisamment élevée. Cette répétition peut varier, tout particulièrement en fonction de réglages tels que l'amortissement, la fréquence passe-bas et bien entendu
l'environnement réel.
De préférence, cependant, les aides au verrouillage ne doivent pas être répétées beaucoup de fois puisqu'elles introduisent un comportement non linéaire. Ceci est en général non préférable dans la réalité et peut conduire à des comportements chaotiques. Tout particulièrement pour des réseaux complexes et importants, le fait de continuer à introduire de nouvelles actions non linéaires ne peut pas être
considéré comme étant un facteur de sécurité.
La précision de la valeur d'intégration est typiquement meilleure que la précision de la partie proportionnelle. Ceci est dû à un aspect d'effet de moyenne de l'intégration, et aux aspects de quantification des PLL. Puisque les erreurs de quantification ne sont pas connues, il. n'est pas possible de poursuivre en utilisant les aides sans doubler de
manière effective le bruit de quantification. Ceci doit être évité.
Lors d'une exécution au moyen d'un logiciel, les aides nécessitent une corrmande constante. Le fait de réaliser une exécution seulement :::
une fois ou quelques fois réduit la pression qui pèse sur le logiciel.
Les aides au verrouillage procurent une meilleure performance pour réaliser un verrouillage en un temps donné tout en évitant la modification d'autres aspects de PLL tels que l'amortissement et que la fréquence passe-bas. Ces aides doivent être utilisées sous des conditions consistant en ce que les aides au verrouillage sont nécessaires, plus particulièrement pour les variations brusques de phase
et les variations brusques de fréquence.
Si le filtre est modifié de manière à comporter non seulement un unique intégrateur mais de manière à comporter un intégrateur double ou un intégrateur de même un ordre plus élevé, les aides peuvent être
étendues de manière à couvrir également de tels filtres.
p
Claims (20)
1. Procédé consistant à amener rapidement une boucle à verrouillage de phase qui est soumise à un sur-dépassement en verrouillage après un saut de phase ou de fréquence, ladite boucle à verrouillage de phase comportant un détecteur de phase (10), un oscillateur commandé (16) et un intégrateur (20, 22, 26) présentant un réglage de fréquence de sortie qui, avec la sortie dudit détecteur de phase, détermine un réglage de fréquence dudit oscillateur commandé, ladit procédé étant caractérisé en ce qu'il comprend les étapes de: stockage d'une valeur pour le réglage de fréquence de sortie dudit intégrateur avant ledit saut de phase ou de fréquence; détermination de l'instant o une variation brusque de phase se produit après ledit saut de phase ou de fréquence; et restauration du réglage de fréquence de sortie dudit intégrateur à ladite valeur stockée lors de ladite variation brusque de phase ou
aussitôt après afin de réduire un sur-dépassement.
2. Procédé selon la revendication 1, caractérisé en ce que, après u n saut de phase, la déterm ination de l' instant o une variation brusque de phase se produit est réalisée en détectant un saut de phase
au niveau de la sortie dudit détecteur de phase.
3. Procédésèlon la revendication;1, caractérisé en ce que, aprés un sàut de phase,; la détermiriation de 17instànt o u une:variation brusque de phase se produit est réalisée en calculant le temps de retard
pour que le passage par 0 se produise.
4. Procédé selon la revendication 1, caractérisé en ce que, après un saut de phase, la déterm ination de l' instant o u ne variation brusque de phase se produit est réalisée en détectant un changement
de signe au niveau de la sortie dudit détecteur de phase.
5. Procédé selon la revendication 1, caractérisé en ce que, après un saut de phase, un échantillonnage de la sortie du détecteur de phase est commencé un temps de garde prédéterminé avant une
variation brusque de phase anticipée.
6. Procédé selon la revendication 1, caractérisé en ce que, : après un saut de fréquence, la détermination de l'instant o une variation brusque de phase se produit est réalisée en détectant un gradient de
phase dans la sortie du détecteur de phase.
7. Procédé selon la revendication 1, caractérisé en ce que, après un saut de fréquence, la déterm i nation de l' instant o u ne variation brusque de phase se produit est réalisée en attendant jusqu'à ce que
l'erreur de phase devienne plane.
8. Boucle à verrouillage de phase caractérisée en ce qu'elle comprend: un oscillateur commandé (16) pour générer un signal de sortie; un détecteur de phase (10) pour détecter une différence de phase entre un signal de retour et un signal de référence; un intégrateur (20, 22, 26) qui inclut un premier registre (26) pour stocker un réglage de fréquence pour ledit oscillateur commandé (16) et un second registre (28); et un contrôleur (24) pour stocker le contenu dudit premier registre (26) dans ledit second registre (28) pendant un fonctionnement normal de telle sorte qu'après un saut de phase ou de fréquence, le contenu dudit premier registre (26) avant ledit saut puisse être restauré lorsqu'une variation brusque de phase se produit de manière à restaurer le réglage de fréquence de l'oscillateur commandé (16) avant le saut de
phase ou de fréquence.
9. Boucle àverrouillage de phase selonla revendication 8,: c aracténsée en ceque la sortie dudit premier registre26) est cornectée à une entrée dudit second registre (28) et ledit contrôleur (24) transfère de façon périodique le contenu dudit premier registre (26) audit second
registre (28).
10. Boucle à verrouillage de phase selon la revendication 9, caractérisée en ce que ledit intégrateur (20, 22, 26) comprend en outre un multiplexeur (22) qui comporte une première entrée qui reçoit une valeur de sortie en provenance dudit détecteur de phase (10), une seconde entrée qui reçoit une valeur de sortie en provenance dudit second registre (28) et une sortie qui est connectée à une entrée dudit premier registre (26) et ledit contrôleur (24) sélectionne l'une desdites première et seconde entrées pour faire passer la valeur de sortie dudit
multiplexeur (22) sur ladite entrée dudit premier registre (26).
11. Boucle à verrouillage de phase selon la revendication 10, caractérisée en ce que ledit intégrateur (20, 22, 26) comprend en outre un additionneur (14) qui comporte une première entrée qui reçoit une valeur de sortie en provenance dudit détecteur de phase (10) et une seconde entrée qui reçoit une valeur de sortie en provenance dudit
premier registre (26).
12. Boucle à verrouillage de phase selon la revendication 11, caractérisée en ce que ladite première entrée dudit additionneur (14) est connectée à la sortie dudit détecteur de phase (10) par l'intermédiaire
d'un multiplicateur (18) pour introduire un facteur 1.
13. Boucle à verrouillage de phase selon la revendication 11, caractérisse en ce que ledit multiplexeur (22) comporte une troisième
entrée qui est connectée à une entrée dudit oscillateur commandé (16).
14. Boucle à verrouillage de phase selon la revendication 13, caractérisée en ce que ladite sortie dudit premier registre (26) est connectée à la première entrée d'un autre additionneur dont une autre entrée reçoit une valeur de sortie en provenance dudit détecteur de phase (10), la sortie dudit additionneur étant connecté à une entrée dudit
oscillateur commandé (16).
15. Boucle à verrouillage de phase selon la revendication 14, caractérisée en ce que la sortie dudit détecteur de phase (10) est connectée; à ladite:autre entrée dudt autre:additionneur par; i:I'intermédiaired'unmultiplicateur(12quiintroduitunfacteurP. j:
16. Boucle à verrouillage de phase selon la revendication 9, caractérisée en ce que ledit intégrateur (20, 22, 26) comprend en outre un multiplexeur (22) qui comporte une première entrée qui reçoit une valeur de sortie en provenance dudit détecteur de phase (10), une seconde entrée qui est connectée à une entrée dudit oscillateur commandé (16), une troisième entrée qui reçoit la valeur de sortie dudit second registre (28) et une sortie qui est connectée à des entrées respectives desd its premier et second reg istres (26, 28) de tel le sorte que lesdits premier et second registres soient chargés en parallèle et en ce que ledit contrôleur (24) sélectionne l'entrée dudit multiplexeur qui est connectée à la sortie dudit second registre (28) après une variation brusque de phase qui suit un saut de phase ou de fréquence afin de
restaurer le contenu dudit premier registre (26).
17. Boucle à verrouillage de phase selon la revendication 16, caractérisée en ce que tadite première entrée dudit multiplexcur (22) est connectée à la sortie dudit détecteur de phase (10) par l'intermédiaire d'un additionneur qui comporte une première entrée qui reçoit une valeur de sortie en provenance dudit détecteur de phase et une seconde entrée
qui reçoit une valeur de sortie en provenance dudit premier registre (26).
18. Boucle à verrouillage de phase selon la revendication 17, caractérisée en ce que ladite première entrée dudit additionneur est connoctée à la sortie dudit détecteur de phase (10) par l'intermédiaire
d'un multiplicateur (18) qui introduit un facteur 1.
19. Boucle à verrouillage de phase selon la revendication 18, caractérisée en ce que ladite sortie dudit premier registre (26) est connectée à une première entrée d'un autre additionneur dont une seconde entrée reçoit une valeur de sortie en provenance dudit détecteur de phase (10) et dont une sortie est connectée à une entrée
dudit oscillateur commandé (16).
20. Boucle à verrouillage de phase selon la revendication 19, caractérisée en ce que ladite seconde entrée dudit autre additionneur est connectée à la sortie dudit détecteur de phase (10) par l'intermédiaire d'un autre multiplicateur (12) qui introduit un facteur P.
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