DE10244968A1

DE10244968A1 - Halbleiterspeichervorrichtung, die synchron zu einem Taktsignal arbeitet

Info

Publication number: DE10244968A1
Application number: DE10244968A
Authority: DE
Inventors: Yoji Kashihara; Shigeki Ohbayashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-02-20
Filing date: 2002-09-26
Publication date: 2003-09-04
Also published as: US20030156464A1; JP4100930B2; JP2003249079A; US6711070B2

Abstract

Ein Komparator (14) eines synchronen SRAM enthält n + 1 Exklusiv-ODER-Gatter (25.0 bis 25.n), die erfassen, ob n + 1 in einem in einem Zyklus eingegebenen Adressensignal enthaltene Signale (a0 bis an) und n + 1 in einem in dem nächsten Zyklus eingegebenen Adressensignal enthaltene Signale (b0 bis bn) miteinander übereinstimmen; und verdrahtete ODER-Gatter (21 bis 24, 25.0 bis 25.n, 27 bis 30), die die Ausgangssignale der n + l Exklusiv-ODER-Gatter (25.0 bis 25.n) empfangen. Dementsprechend ist eine Erfassungsgeschwindigkeit höher als in der Praxis, bei der ein ODER-Gatter mehrere Stufen von NOR-Gattern und NAND-Gattern enthält.

Description

Die Erfindung betrifft das. Gebiet der Halbleiterspeichervorrichtungen und insbesondere eine Halbleiterspeichervorrichtung, die ein Adressensignal in Reaktion auf eine steigende Flanke eines Taktsignals erfaßt.

In den vergangenen Jahren haben die Arten synchroner statischer Schreib-Lese-Speicher (im folgenden als synchrone SRAM bezeichnet) zugenommen, um eine Betriebsfrequenz und eine Effizienz der Nutzung eines Busses zu verbessern. Ein synchroner SRAM ist ein SRAM, der synchron zu einem Taktsignal arbeitet. Der synchrone SRAM wird gemäß einem Unterschied der Leselatenzzeit in einen Flow-through-Typ und in einen Pipeline-Typ und weiter gemäß einem Unterschied der Schreiblatenzzeit in einen Early-write-Typ, einen Late-write-Typ und einen Double-late-write-Typ unterteilt.

Fig. 15 ist ein Zeitablaufplan der Leseoperationen in einem synchronen SRAM vom Flow-through-Typ und in einem synchronen SRAM vom Pipeline-Typ. In Fig. 15 wird nicht nur synchron zu einer steigenden Flanke des Taktsignals CLK ein Adressensignal ADD eingegeben, sondern wird über ein Steuersignal WE auch ein Lesebefehl eingegeben. Q(FT) bezeichnet ein Lesedatensignal vom Flow-through-Typ, während Q(PL) eine Lesedatensignal vom Pipeline-Typ bezeichnet.

Ein Unterschied der Leselatenzzeit ist ein Unterschied der Anzahl der Zyklen zwischen der Eingabe des Adressensignals ADD und eines Lesebefehls und der Ausgabe eines dem Adressensignal ADD entsprechenden Datensignals Q. Das heißt, im Fall des Flow-through-Typs wird ein entsprechendes Datensignal Q(A0) in einem Zyklus 0 ausgegeben, in dem ein Adressensignal (z. B. A0) eingegeben wird, während im Fall des Pipeline-Typs das entsprechende Datensignal Q(A0) in einem Zyklus 1 nach dem Zyklus 0, in dem das Adressensignal A0 eingegeben worden ist, ausgegeben wird.

Fig. 16 ist ein Zeitablaufplan der Schreiboperationen in einem synchronen SRAM vom Early-write-Typ, in einem synchronen SRAM vom Late-write-Typ und in einem synchronen SRAM vom Double-late-write-Typ. In Fig. 16 wird nicht nur synchron zu einer steigenden Flanke des Taktsignals CLK das Adressensignal ADD eingegeben, sondern wird über das Steuersignal WE auch ein Schreibbefehl eingegeben. D(EW), D(LW), und D(DLW) bezeichnen Schreibdatensignale vom Early-write-Typ, vom Late- write-Typ beziehungsweise vom Double-late-write-Typ.

Ein Unterschied der Schreiblatenzzeit ist ein Unterschied der Anzahl der Zyklen zwischen der Eingabe des Adressensignals ADD und eines Schreibbefehls und der Eingabe eines dem Adressensignal ADD entsprechenden Datensignals D. Das heißt, im Fall des Early-write-Typs wird ein entsprechendes Datensignal D(A0) in dem gleichen Zyklus 0 eingegeben, in dem auch ein Adressensignal (z. B. A0) eingegeben wird, während im Fall des Late-write-Typs ein entsprechendes Datensignal D(A0) in einem Zyklus 1 nach dem Eingabezyklus 0, in dem das Adressensignal A0 eingegeben wird, eingegeben wird. Im Fall des Double-late-write-Typs wird ein entsprechendes Datensignal D(A0) in einem Zyklus 2 nach einem Zyklus 1, der seinerseits nach dem Eingabezyklus 0 kommt, in dem das Adressensignal A0 eingegeben wird, eingegeben.

Falls bei Anwendung des Late-write-Schemas oder des Double- late-write-Schreibschemas abwechselnd eine Schreiboperation und eine Leseoperation ausgeführt werden, führen zwei voneinander verschiedene aufeinanderfolgend eingegebene Adressensignale A0 und A1 zu keinem Problem, während zwei gleiche Adressensignale A0 und A1 zu einer Unzweckmäßigkeit führen, daß ein Datensignal aus einer Speicherzelle gelesen wird, in die noch kein Datensignal D geschrieben worden ist. Um eine solche Unzweckmäßigkeit zu beseitigen, wird ein Komparator vorgesehen, der erfaßt, ob zwei aufeinanderfolgend eingegebene Adressensignale A0 und A1 beim synchronen Late-write- oder Double-late-write-SRAM miteinander übereinstimmen.

Fig. 17 ist ein Stromlaufplan einer Konfiguration eines solchen Komparators 70. Ein Adressensignal aus zwei aufeinanderfolgend eingegebenen Adressensignalen ADD enthält die Datensignale a0 bis an (wobei n eine ganze Zahl größer oder gleich 0 ist), während das andere Adressensignal ADD die Datensignale b0 bis bn enthält. Der Komparator 70 in Fig. 17 enthält ein Exklusiv-ODER-Gatter 71.0 bis 71.n, ein ODER-Gatter 72, die Inverter 76 und 77 und eine Zwischenspeicherschaltung 78.

Die Datensignale a0 bis an werden in die einen Eingangsknoten der jeweiligen Exklusiv-ODER-Gatter 71.0 bis 71.n eingegeben. Die Datensignale b0 bis bn werden in die anderen Eingangsknoten der jeweiligen Exklusiv-ODER-Gatter 71.0 bis 71.n eingegeben. Das ODER-Gatter 72 enthält u. a. mehrere 2-Eingangs- NOR-Gatter 73, 74, . . . und das 3-Eingangs-NAND-Gatter 75. Der Grund dafür, daß viele 2-Eingangs-NOR-Gatter und ein 3-Eingangs-NAND-Gatter verwendet werden, besteht darin, daß es hinsichtlich der Effizienz unrealistisch ist, NOR-Gatter und NAND-Gatter mit vier oder mehr Eingängen zu verwenden. Das ODER-Gatter 72 empfängt die Ausgangssignale der Exklusiv- ODER-Gatter 71.0 bis 71.n, und sein Ausgangssignal wird durch den Inverter 76 invertiert und das invertierte Signal an den Dateneingangsanschluß D in die Zwischenspeicherschaltung 78 eingegeben. Die Zwischenspeicherschaltung 78 ist während einer Zeitdauer, in der das invertierte Signal /CLK des Taktsignals CLK auf dem H-Pegel ist, in einem Durchlaßzustand, in dem sie das invertierte Signal eines Eingangssignals ausgibt, während sie in Reaktion auf einen Übergang des Taktsignals /CLK auf den L-Pegel ein Signal auf einem Pegel eines direkt vor dem Übergang eingegebenen Signals hält und ausgibt. Ein Ausgangssignal der Zwischenspeicherschaltung 78 wird durch den Inverter 77 invertiert und so zu einem Ausgangssignal CT des Komparators 74.

Falls die Datensignale a0 bis an und die Datensignale b0 bis bn miteinander übereinstimmen, nehmen die Ausgangssignale der Exklusiv-ODER-Gatter 71.0 bis 71.n sämtlich den L-Pegel an, so daß ein Ausgangssignal des ODER-Gatters 72 ebenfalls den L-Pegel annimmt und folglich das Signal CT auf dem H-Pegel ist. Falls die Datensignale a0 bis an und die Datensignale b0 bis bn nicht miteinander übereinstimmen, nimmt ein Ausgangssignal wenigstens eines der Exklusiv-ODER-Gatter 71.0 bis 71.n den H-Pegel an, so daß ein Ausgangssignal des ODER-Gatters 72 ebenfalls den H-Pegel annimmt und folglich das Signal CT auf dem L-Pegel ist. Eine Leseoperation im synchronen SRAM wird in Reaktion auf das Signal CT geschaltet.

Da das ODER-Gatter 72 im Komparator 70 aber mit mehreren Stufen von NOR-Gattern und NAND-Gattern konstruiert ist, ist eine Zeit zwischen dem Zeitpunkt, zu dem die Datensignale a0 bis an und die Datensignale b0 bis bn bestimmt sind, und einem Zeitpunkt, zu dem ein Ergebnis des Vergleichs ausgegeben wird, länger, was zu einem Problem einer niedrigeren Betriebsgeschwindigkeit in dem SRAM führt.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung mit hoher Betriebsgeschwindigkeit zu schaffen.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Eine Halbleiterspeichervorrichtung gemäß der Erfindung enthält mehrere Speicherzellen, eine Auswahlschaltung, die gemäß einem in Reaktion auf eine steigende Flanke eines Taktsignals erfaßten Adressensignal eine Speicherzelle der mehreren Speicherzellen auswählt, eine Schreib/Lese-Schaltung, die das Schreiben/Lesen eines Datensignals in eine durch die Auswahlschaltung ausgewählte Speicherzelle beziehungsweise aus einer durch die Auswahlschaltung ausgewählten Speicherzelle ausführt, und eine Übereinstimmungs/Nichtübereinstimmungs-Erfassungsschaltung, die erfaßt, ob zwei eingegebene Adressensignale miteinander übereinstimmen, und anhand eines Ergebnisses der Erfassung ein Steuersignal ausgibt, das die Schreib/Lese-Schaltung steuert. Die Übereinstimmungs/Nichtübereinstimmungs-Erfassungsschaltung enthält eine Ladeschaltung zum Laden eines vorgegebenen Knotens auf ein erstes Potential, mehrere Entladeschaltungen, die entsprechend den jeweiligen mehreren in einem Adressensignal enthaltenen Signalen vorgesehen sind, wobei sie jeweils zwei jeweilige entsprechende Signale empfangen, die in den eingegebenen zwei Adressensignalen enthalten sind, und als Reaktion darauf, daß sich der Logikpegel der zwei von jeder Entladeschaltung empfangenen Signale voneinander unterscheidet, den vorgeschriebenen Knoten auf ein zweites Potential entladen, und eine Signalerzeugungsschaltung, die anhand eines Potentials eines vorgeschriebenen Knotens das Steuersignal erzeugt. Da keine mehreren Stufen von NOR-Gattern und NAND-Gattern verwendet zu werden brauchen, kann somit ein Ergebnis der Erfassung, ob zwei Adressensignale miteinander übereinstimmen, schnell erhalten werden, wodurch in einer Halbleiterspeichervorrichtung eine hohe Betriebsgeschwindigkeit ermöglicht wird.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 einen Blockschaltplan einer Gesamtkonfiguration eines synchronen SRAM gemäß einer ersten Ausführungsform der Erfindung;

Fig. 2 einen Blockschaltplan einer Konfiguration eines in Fig. 1 gezeigten SRAM-Kerns;

Fig. 3 einen Zeitablaufplan einer Schreib/Lese-Operation in dem in Fig. 1 gezeigten synchronen SRAM;

Fig. 4 einen Blockschaltplan einer Konfiguration eines in Fig. 1 gezeigten Komparators;

Fig. 5 einen Stromlaufplan einer Konfiguration einer in Fig. 4 gezeigten Zwischenspeicherschaltung;

Fig. 6 einen Blockschaltplan einer Gesamtkonfiguration eines synchronen SRAM gemäß einer zweiten Ausführungsform der Erfindung;

Fig. 7 einen Blockschaltplan einer Konfiguration eines in Fig. 6 gezeigten Komparators;

Fig. 8A-8C Zeitablaufpläne zur Beschreibung eines problematischen Punktes der ersten und der zweiten Ausführungsform;

Fig. 9A-9C weitere Zeitablaufpläne zur Beschreibung eines problematischen Punktes der ersten und der zweiten Ausführungsform;

Fig. 10 einen Blockschaltplan einer Konfiguration eines Komparators eines synchronen SRAM gemäß einer dritten Ausführungsform der Erfindung;

Fig. 11A-11C Zeitablaufpläne einer Operation in dem in Fig. 10 gezeigten Komparator;

Fig. 12 einen Stromlaufplan zur Beschreibung eines problematischen Punktes der ersten bis dritten Ausführungsform;

Fig. 13 einen Stromlaufplan einer Konfiguration einer in Fig. 12 gezeigten Gatterschaltung, die ein UND-Gatter 47 und ein NOR-Gatter 48 enthält;

Fig. 14 einen Stromlaufplan einer Konfiguration einer Vergleichseinheitsschaltung, die in einem Komparator eines synchronen SRAM gemäß einer vierten Ausführungsform der Erfindung enthalten ist;

Fig. 15 den bereits erwähnten Zeitablaufplan einer Leseoperation in einem synchronen SRAM;

Fig. 16 den bereits erwähnten Zeitablaufplan einer Schreiboperation in einem synchronen SRAM; und

Fig. 17 den bereits erwähnten Stromlaufplan einer Konfiguration eines Komparators eines synchronen SRAM.

Erste Ausführungsform

Fig. 1 ist ein Blockschaltplan einer Gesamtkonfiguration eines synchronen Late-write- oder Flow-through-SRAM gemäß einer ersten Ausführungsform der Erfindung.
Ein SRAM in Fig. 1 enthält einen Taktpuffer 1, die Register 2 bis 6, einen Zähler 7, einen Schreibimpulsgenerator 8, eine WE-Steuerschaltung 9, einen OE-Puffer 10, einen Ausgabepuffer 11, die Auswahleinrichtungen 12 und 13, einen Komparator 14 und einen SRAM-Kern 15.
Der in Fig. 2 gezeigte SRAM-Kern 15 enthält eine Speichermatrix 16, einen Zeilendecodierer 17, einen Spaltendecodierer 18 und eine Schreib/Lese-Schaltung 19. Die Speichermatrix 16 enthält mehrere in einer Matrix aus mehreren Zeilen und mehreren Spalten angeordnete Speicherzellen MC, mehrere entsprechend den jeweiligen mehreren Zeilen vorgesehene Wortleitungen WL und mehrere entsprechend den jeweiligen mehreren Spalten vorgesehene Bitleitungspaare BLP. Jeder Speicherzelle MC wird im voraus eine eigene Zeilenadresse und eine eigene Spaltenadresse zugeordnet. Jede Speicherzelle MC speichert ein Datenbit.
Der Zeilendecodierer 17 wählt entsprechend einem Zeilenadressensignal RE eine der mehreren Wortleitungen WL aus und steuert sie auf einen Auswahlpegel an, um die mehreren der ausgewählten Wortleitung WL entsprechenden Speicherzellen MC zu aktivieren. Der Spaltendecodierer 18 wählt gemäß einer Spaltenadresse CA ein Bitleitungspaar BLP der mehreren Bitleitungspaare BLP aus.
Die Schreib/Lese-Schaltung 19 wird durch die Signale ATD und WE' gesteuert, um das Schreiben/Lesen eines Datensignals in eine beziehungsweise aus einer durch die Decodierer 17 und 18 ausgewählten Speicherzelle MC auszuführen. Das heißt, die Schreib/Lese-Schaltung 19 schreibt in einer Schreiboperation das Datensignal Din über ein durch den Spaltendecodierer 8 ausgewähltes Bitleitungspaar BLP in die durch den Zeilendecodierer 17 aktivierte Speicherzelle MC. Außerdem liest die Schreib/Lese-Schaltung 19 in einer Leseoperation über das durch den Spaltendecodierer 18 ausgewählte Bitleitungspaar BLP das Datensignal Dout aus der durch den Zeilendecodierer 17 aktivierten Speicherzelle MC.
Wieder anhand von Fig. 1 sendet der Taktpuffer 1 nicht nur das Taktsignal an den SRAM in seiner Gesamtheit, sondern erzeugt er auch ein zu einem Taktsignal CLK synchrones Steuersignal ATD, das er an den SRAM-Kern 15 anlegt. Jedes der Register 2 bis 6 erfaßt während einer Zeitdauer, in der der Takt CLK auf dem L-Pegel ist, einen Pegel eines Eingangssignals, um in Reaktion auf eine steigende Flanke des Taktsignals CLK den von ihm erfaßten Pegel des Eingangssignals zu halten und auszugeben.
Das heißt, das Register 2 sendet synchron zum Taktsignal CLK ein Burst-Steuersignal BC an den Zähler 7. Das Register 3 legt synchron zum Takt CLK das Adressensignal ADD an den Zähler 7, an das Register 6 und an die Auswahleinrichtung 12 an. Das Register 4 sendet synchron zum Taktsignal CLK die Steuersignale WE und CS an den Schreibimpulsgenerator 8, an die WE- Steuerschaltung 9 und an den OE-Puffer 10. Das Register 5 wird durch die WE-Steuerschaltung 9 aktiviert/deaktiviert, um das Schreibdatensignal D synchron zum Taktsignal CLK an den SRAM-Kern 15 und an die Auswahleinrichtung 13 anzulegen. Konkret hält das Register 5 das Datensignal D in einem Zyklus nach einem Zyklus, in dem ein Schreibbefehl eingegeben wurde, und gibt es in diesem aus.
Der Zähler 7 wird zurückgesetzt, wenn durch ein Burst-Steuersignal BC ein Burst-Start angewiesen wird, um das vom Widerstand 3 angelegte Adressensignal ADDa zu halten und auszugeben. Außerdem gibt der Zähler 7, wenn durch das Burst- Steuersignal BC ein Burst-Start angewiesen wird, das Adressensignal ADDa' vor einem vorausgehenden Zyklus aus.
Das Register 6 wird durch die WE-Steuerschaltung 9 aktiviert/deaktiviert, um synchron zum Taktsignal CLK ein Ausgangssignal des Registers 3 oder des Zählers 7 an die Auswahleinrichtung 12 anzulegen. Konkret hält das Register 6 das Adressensignal ADD in einem Zyklus, in dem ein Schreibbefehl eingegeben wurde, und gibt es in einem Zyklus nach dem Zyklus, in dem der Schreibbefehl eingegeben wurde, aus.
Die Auswahleinrichtung 12 wird durch die WE-Steuerschaltung 9 gesteuert, so daß sie in einem Zyklus, in dem ein Schreibbefehl eingegeben wird, das Adressensignal ADDb aus dem Register 6 an den SRAM-Kern 15 anlegt und in einem Zyklus, in dem ein Lesebefehl eingegeben wird, das Adressensignal ADDa aus dem Register 3 oder aus dem Zähler 7 an den SRAM-Kern 15 anlegt. Ein Ausgangsadressensignal ADDc der Auswahleinrichtung 12 enthält das Zeilenadressensignal RA und das Spaltenadressensignal CA.
Der Schreibimpulsgenerator 8 erzeugt gemäß den Steuersignalen WE und SC vom Register 4 das Schreibimpulssignal WE' und legt es an den SRAM-Kern 15 an. Die WE-Steuerschaltung 9 steuert gemäß dem Taktsignal CLK und den Steuersignalen WE und CS vom Register 4 das Register 6 und die Auswahleinrichtung 12. Der OE-Puffer 10 steuert gemäß dem Steuersignal OE und den Steuersignalen WE und CS vom Register 4 den Ausgabepuffer 11.
Der Komparator 14 vergleicht das Adressensignal ADD vom Register 3 oder vom Zähler 7 und das Adressensignal ADD vom Register 6 miteinander und veranlaßt, daß das Signal CT den H- Pegel erreicht, wenn die zwei Adressensignale ADD miteinander übereinstimmen, während er andernfalls veranlaßt, daß das Signal CT den L-Pegel erreicht.
Die Auswahleinrichtung 13 empfängt das Datensignal D aus dem Register 5 und das Datensignal Dout vom SRAM-Kern 15 und legt das Datensignal D aus dem Register 5 an den Ausgabepuffer 11 an, wenn das Signal CT auf dem H-Pegel ist, während sie das Datensignal Dout vom SRAM-Kern 15 an den Ausgabepuffer 11 anlegt, wenn das Signal CT auf dem L-Pegel ist. Der Ausgabepuffer 11 legt in Reaktion auf ein Ausgangssignal des OE-Puffers 10 das Datensignal D oder Dout von der Auswahleinrichtung 13 an einen Daten-Eingangs/Ausgangs-Anschluß T an.
Nachfolgend wird eine Lese/Schreib-Operation in dem SRAM beschrieben. In Fig. 3 wird nicht nur synchron zu einer steigenden Flanke (Zeitpunkt t0) des Taktsignals CLK das Adressensignal A0, sondern über das Steuersignal WE auch ein Schreibbefehl eingegeben. Außerdem wird nicht nur synchron zur nächsten steigenden Flanke (Zeitpunkt t1) des Taktsignals CLK das Adressensignal A1, sondern über das Steuersignal WE auch ein Lesebefehl eingegeben. Es wird angenommen, daß auf der steigenden Flanke vor dem Zeitpunkt t0 ein Lesebefehl eingegeben wurde.
Das Register 3 hält im Zyklus 0, in dem die Adresse A0 eingegeben wird (ADDa = A0), das Adressensignal A0 und gibt es in ihm aus. Das Register 6 hält das Adressensignal A0 in einem Zyklus 1, der auf den Zyklus 0 folgt, in dem ein Schreibbefehl eingegeben wird, d. h. in einem Zyklus 1, in dem das Adressensignal 1 eingegeben wird (ADDb = A0), und gibt es in ihm aus. Da der Zyklus (-1) vor einem Zyklus, in dem das Adressensignal A0 eingegeben wird, ein Lesezyklus ist, ändert sich das Ausgangsadressensignal ADDb des Registers 6 im Zyklus 0, in dem das Adressensignal A0 eingegeben wird, nicht.
Da die Auswahleinrichtung 12 in einem Zyklus, in dem ein Schreibbefehl eingegeben wird, das Ausgangsadressensignal ADDb des Registers 6 auswählt, ist das Adressensignal A(-1), das in einem vorausgehenden Schreibzyklus eingegeben wurde, das Ausgangsadressensignal ADDc der Auswahleinrichtung 12 ist dem Schreibzyklus 0, in dem die Adresse A0 eingegeben wird (ADDc = A(-1)).
Da das Register 5 diesmal die Daten D in einem Zyklus nach einem Zyklus, in dem ein Schreibbefehl eingegeben wird, hält und ausgibt, hält das Register 5 in einem Zyklus 0, in dem die Adresse A0 eingegeben wird, das vorausgehende Schreibdatensignal D(A(-1)) und gibt es in ihm aus. Somit wird das vorausgehende Schreibadressensignal A(-1) im Zyklus 0, in dem die Adresse A0 eingegeben und das Datensignal D(A(-1)) in die dem Schreibadressensignal A(-1) entsprechende Speicherzelle MC geschrieben wird, an den SRAM-Kern 15 angelegt.
Nachfolgend zwischenspeichert im Lesezyklus 1, in dem das Adressensignal A1 eingegeben wird, das Register 3 das Adressensignal A1 (ADDa = A1). Da der Zyklus 1, in dem das Adressensignal A1 eingegeben wird, ein Zyklus 1 nach dem Zyklus 0 ist, in dem ein Schreibbefehl eingegeben wurde (ADDb = A0), zwischenspeichert das Register 6 das Schreibadressensignal A0 in dem vorausgehenden Zyklus 0.
Da der Zyklus 1, in dem das Adressensignal A1 eingegeben wird, ein Lesezyklus ist, wählt die Auswahleinrichtung 12 das Ausgangssignal A1 des Register 3 aus und legt das Signal an den ausgewählten SRAM-Kern 15 an (ADDc = A1). Der SRAM-Kern 15 verzögert ein Lesedatensignal Q(A1) um eine vorgeschriebene Verzögerungszeit und gibt das Signal aus (Dout = Q(A1)).
Falls die Ausgangsadressensignale A0 und A1 der Register 3 und 6 voneinander verschieden sind, tritt hier kein besonderes Problem auf, wobei die Ausgangsdaten Q(A1) des SRAM-Kerns 15 über die Auswahleinrichtung 13 und den Ausgabepuffer 11 an den Daten-Eingangs/Ausgangs-Anschluß T ausgegeben werden. Falls die Ausgangssignale A0 und A1 der Register 3 und 6 miteinander übereinstimmen, ist das dem Adressensignal A0 entsprechende Schreibdatensignal D(A0) aber in einem Zustand, in dem es weiter im Register 5 gehalten wird und nicht in den SRAM-Kern 15 geschrieben worden ist. Dementsprechend muß durch die Auswahleinrichtung 13 in diesem Fall das Ausgangsdatensignal A0 des Registers 5 ausgewählt werden.
Natürlich wird das Datensignal D(A0), das im Zyklus 1, in dem das Adressensignal A1 eingegeben wird, noch nicht in den SRAM-Kern 15 geschrieben wurde, unabhängig von einem Vergleichsergebnis in dem Komparator 14 im Lesezyklus 1 im nächsten Schreibzyklus 2 in den SRAM-Kern 15 geschrieben.
Fig. 4 ist ein Stromlaufplan einer Konfiguration des Komparators 14 als Merkmal des SRAM. Der Komparator 14 in Fig. 4 enthält eine Verzögerungsschaltung 12, die P-Kanal-MOS-Transistoren 22 und 23, die N-Kanal-MOS-Transistoren 24 und 25 sowie 25.0 bis 25.n, die Exklusiv-ODER-Gatter 26.0 bis 26.n, die Inverter 27 bis 29 und eine Zwischenspeicherschaltung 30. Das Ausgangsadressensignal ADDa des Registers 3 enthält die Datensignale a0 bis an, während das Ausgangsadressensignal ADDb die Datensignale b0 bis bn enthält.
Die Verzögerungsschaltung 21 verzögert das Taktsignal CLK um eine vorgeschriebene Zeitdauer und erzeugt ein Taktsignal CLKD. Der P-Kanal-MOS-Transistor 22 ist zwischen eine Leitung des Stromversorgungspotentials VCC und einen Knoten N24 geschaltet, der N-Kanal-MOS-Transistor 24 ist zwischen den Knoten N24 und einen Knoten N25 geschaltet und ihre beiden Gates empfangen das jeweilige Ausgangstaktsignal CLKD der Verzögerungsschaltung 21.
Falls das Taktsignal CLKD auf dem L-Pegel ist, wird nicht nur der P-Kanal-MOS-Transistor 22 leitend, sondern auch der N- Kanal-MOS-Transistor 24 nichtleitend, so daß der Knoten N24 auf den H-Pegel (Stromversorgungspotential VCC) geladen wird. Falls das Taktsignal CLKD auf dem H-Pegel ist, wird nicht nur der P-Kanal-MOS-Transistor 22 nichtleitend, so daß der Knoten N24 nicht weitergeladen wird, sondern auch der N-Kanal-MOS- Transistor 24 leitend.
Die N-Kanal-MOS-Transistoren 25.0 bis 25.n sind zwischen dem Knoten N25 und einer Leitung des Massepotentials GND parallelgeschaltet. Die Ausgangsadressensignale a0 bis an des Registers 3 werden in die jeweiligen Eingangsknoten der Exklusiv-ODER-Gatter 26.0 bis 26.n eingegeben, während die Ausgangsadressensignale b0 bis bn des Registers 6 in die jeweiligen anderen Eingangsknoten der Exklusiv-ODER-Gatter 26.0 bis 26.n eingegeben werden. Die Ausgangssignale der Exklusiv- ODER-Gatter 26.0 bis 26.n werden in die Gates der jeweiligen N-Kanal-MOS-Transistoren 25.0 bis 25.n eingegeben.
Falls die Adressensignale a0 bis an und die Adressensignale b0 bis bn ideal miteinander übereinstimmen, nehmen die Ausgangssignale der Exklusiv-ODER-Gatter 26.0 bis 26.n sämtlich den L-Pegel an, so daß die N-Kanal-MOS-Transistoren 25.0 bis 25.n nichtleitend werden, während sich die Pegel der auf den H-Pegel vorgeladenen Knoten N24 und N25 nicht ändern.
Falls sich die Adressensignale a0 bis an und die Adressensignale b0 bis bn voneinander unterscheiden, nimmt ein Ausgangssignal wenigstens eines Exklusiv-ODER-Gatters der Exklusiv-ODER-Gatter 26.0 bis 26.n den H-Pegel an, so daß wenigstens einer der N-Kanal-MOS-Transistoren 25.0 bis 25.n nichtleitend wird, wobei die Pegel der auf den H-Pegel vorgeladenen Knoten N24 und N25 auf den L-Pegel gesenkt werden.
Die Inverter 27 und 28, die Zwischenspeicherschaltung 30 und der Inverter 29 sind zwischen dem Knoten 24 und einem Ausgangsknoten 29 in Serie geschaltet. Der P-Kanal-MOS-Transistor 23 besitzt eine vorgeschriebene Stromansteuerfähigkeit, er ist zwischen eine Leitung des Stromversorgungspotentials VCC und den Knoten N24 geschaltet und empfängt an seinem Gate ein Ausgangssignal eines Inverters 27. Der Inverter 27 besitzt ein vorgeschriebenes Schwellenpotential VT und gibt ein Signal auf dem L-Pegel aus, falls ein Potential des Knotens N24 höher als das vorgeschriebene Schwellenpotential VT ist, während er ein Signal auf dem H-Pegel ausgibt, falls ein Potential des Knotens N24 tiefer als das vorgeschriebene Schwellenpotential VT ist. Der Inverter 27 und der P-Kanal- MOS-Transistor 23 bilden eine halbe Zwischenspeicherschaltung. Wenn der Knoten N24 auf dem H-Pegel ist, nimmt ein Ausgangssignal des Inverters 27 den L-Pegel an, so daß der P- Kanal-MOS-Transistor 23 leitend wird und dadurch den Knoten N24 auf dem H-Pegel hält.
Die in Fig. 5 gezeigte Zwischenspeicherschaltung 30 enthält die Inverter 31 bis 33 und ein Transfergatter 34. Das Transfergatter 34 und der Inverter 32 sind zwischen dem Dateneingangsanschluß D und dem Datenausgangsanschluß Q in Serie geschaltet. Das Ausgangstaktsignal CLKD der Verzögerungsschaltung 21 wird nicht nur über den Taktanschluß C in das Gatter auf der Seite des N-Kanal-MOS-Transistors des Transfergatters 34, sondern auch über den Taktanschluß C und den Inverter 31 in das Gatter auf der Seite des P-Kanal-MOS-Transistors des Transfergatters 34 eingegeben. Der Inverter 33 ist zum Inverter 32 antiparallel geschaltet.
Wenn das Taktsignal CLKD auf dem H-Pegel ist, wird das Transfergatter 34 leitend, wobei an den Ausgangsanschluß Q das invertierte Signal eines Eingangssignals ausgegeben wird. Wenn das Taktsignal CLKD vom H-Pegel auf den L-Pegel herabgezogen wird, wird das Transfergatter nichtleitend, wobei durch die Inverter 32 und 33 ein direkt vor dem Übergang in den nichtleitenden Zustand ausgegebenes Signal gehalten und ausgegeben wird. Das heißt, wenn das Taktsignal CLKD auf dem H- Pegel ist, tritt die Zwischenspeicherschaltung 30 in einen Durchgangszustand ein, während sie in einen Haltezustand eintritt, wenn das Taktsignal CLKD auf dem L-Pegel ist. Ein Ausgangssignal der Zwischenspeicherschaltung 30 wird durch den Inverter 29 zum Signal CT invertiert.
Nachfolgend wird eine Operation im Komparator 14 beschrieben. Eine Verzögerungszeit der Verzögerungsschaltung 21 ist beispielsweise auf 1/4 eines Zyklus eines Zyklustaktsignals CLK eingestellt. Während einer Zeitdauer, in der das Taktsignal CLKD auf dem L-Pegel ist, wird nicht nur der P-Kanal-MOS- Transistor 22 leitend, sondern auch der N-Kanal-MOS-Transistor 24 nichtleitend, wobei der Knoten N24 auf den H-Pegel vorgeladen wird. Außerdem tritt während der Zeitdauer die Zwischenspeicherschaltung 30 in einen Haltezustand ein, wobei ein Pegel des Signals CT ein Vergleichsergebnis in dem vorausgehenden Zyklus zeigt.
Wenn das Taktsignal CLK zum Zeitpunkt t1 aus Fig. 3 vom L- Pegel auf den H-Pegel steigt, werden die Ausgangsadressensignale ADDa = a0 bis an des Registers 3 und die Ausgangsadressensignale ADDb = b0 bis bn des Registers 6 bestimmt. Wenn nachfolgend das Taktsignal CLKD vom L-Pegel auf den H-Pegel steigt, wird, nachdem eine Verzögerungszeit der Verzögerungsschaltung 21 vergangen ist, der P-Kanal-MOS-Transistor 22 nichtleitend, während der N-Kanal-MOS-Transistor 24 leitend wird, so daß die Zwischenspeicherschaltung 30 in einen Durchgangszustand gelangt.
Wenn das Adressensignal a0 bis an und das Adressensignal b0 bis bn verschieden voneinander sind, nehmen die Knoten N24 und N25 den L-Pegel an, nimmt das Signal CT den L-Pegel an und wird das Ausgangsdatensignal Dout des SRAM-Kerns 15 über die Auswahleinrichtung 13 und den Ausgabepuffer 11 an den Daten-Eingangs/Ausgangs-Anschluß T ausgegeben. Wenn das Adressensignal a0 bis an und das Adressensignal b0 bis bn miteinander übereinstimmen, bleiben die Knoten N24 und N25 wie ohne Änderung des Pegels auf dem H-Pegel, nimmt das Signal CT den H-Pegel an und wird das Ausgangsdatensignal Din des Registers 5 über die Auswahleinrichtung 13 und den Ausgabepuffer 11 an den Daten-Eingangs/Ausgangs-Anschluß T ausgegeben.
Da in dieser Ausführungsform durch die n+1 Exklusiv-ODER-Gatter 26.0 bis 26.n und durch ein verdrahtetes ODER-Gatter erfaßt wird, ob zwei aufeinanderfolgend eingegebene Adressensignale a0 bis an und b0 bis bn miteinander übereinstimmen, kann schneller als mit der in der Einleitung geschilderten Praxis, in der eine mehrstufige Gatterschaltung angewendet wird, erfaßt werden, ob zwei Adressensignale a0 bis an und b0 bis bn miteinander übereinstimmen, was einen schnellen Betrieb in dem SRAM ermöglicht.

Zweite Ausführungsform

Fig. 6 ist ein Blockschaltplan einer Gesamtkonfiguration eines synchronen Late-write-Flow-through/Pipeline-Umschalt-SRAM gemäß einer zweiten Ausführungsform der. Erfindung zum Vergleich mit Fig. 1.
Anhand von Fig. 6 unterscheidet sich der SRAM in der zweiten Ausführungsform von dem SRAM aus Fig. 1 dadurch, daß in dem SRAM aus Fig. 1 ein Register 40 hinzugefügt wurde, der Komparator 14 durch einen Komparator 41 ersetzt wurde und ein Umschaltsignal /FT neu eingeführt wurde. Das Signal /FT wird auf den L-Pegel eingestellt, wenn der SRAM als Flow-through- Typ verwendet wird, während es auf den H-Pegel eingestellt wird, wenn der SRAM als Pipeline-Typ verwendet wird.
Das Register 40 ist zwischen den Datenausgabeknoten des SRAM- Kerns 15 und die Auswahleinrichtung 13 eingesetzt und tritt, wenn das Signal /FT auf dem L-Pegel ist, in einen Durchgangszustand ein, wobei es das Ausgangsdatensignal Dout des SRAM- Kerns 15 unabhängig vom Taktsignal CLK an die Auswahleinrichtung 13 sendet. Wenn das Signal /FT dagegen auf dem H-Pegel ist, arbeitet das Register 40 wie ein normales Register, wobei es während einer Zeitdauer, in der das Taktsignal CLK auf dem L-Pegel ist, das Ausgangsdatensignal Dout des SRAM-Kerns 15 erfaßt und einen Pegel des erfaßten Datensignals Dout in Reaktion auf eine steigende Flanke des Taktsignals CLK hält und ausgibt. Dementsprechend wird das Lesedatensignal Q, wenn der SRAM als Pipeline-Typ verwendet wird, in einem Zyklus nach einem Zyklus, in dem ein Lesebefehl eingegeben wird, ausgegeben (siehe Fig. 15).
Der wie in Fig. 7 gezeigte Komparator 41 besitzt eine Konfiguration, die dadurch erhalten wird, daß zu dem Komparator 14 aus Fig. 4 eine Zwischenspeicherschaltung 42, ein Inverter 43und ein NAND-Gatter 44 hinzugefügt werden. Die Zwischenspeicherschaltung 42 besitzt die gleiche Konfiguration wie die Zwischenspeicherschaltung 30. Ein Ausgangssignal des Inverters 29 wird in den Dateneingangsanschluß D der Zwischenspeicherschaltung 42 eingegeben. Ein Ausgangssignal der Zwischenspeicherschaltung 42 wird durch den Inverter 43 zu dem Signal CT invertiert. Das NAND-Gatter 44 empfängt das Taktsignal CLK und das Signal /FT, wobei sein Ausgangssignal in den Taktanschluß C der Zwischenspeicherschaltung 42 eingegeben wird.
Wenn das Signal /FT auf dem L-Pegel ist, wird ein Ausgangssignal des NAND-Gatters 44 unabhängig vom Taktsignal CLK auf den H-Pegel festgesetzt, so daß die Zwischenspeicherschaltung 42 in einen Durchgangszustand gelangt. Somit besitzt der Komparator 41 die gleiche Konfiguration wie der Komparator 14- aus Fig. 4.
Wenn das Signal /FT auf dem H-Pegel ist, arbeitet das NAND- Gatter 44 als Inverter für das Taktsignal CLK, wobei das invertierte Signal /CLK des Taktsignals CLK in den Takteingang C der Zwischenspeicherschaltung 42 eingegeben wird. Somit wird das Signal CT durch die Zwischenspeicherschaltung 42 um einen halben Zyklus verzögert, so daß eine Ausgabezeitgebung des Registers 40 und des Signals CT miteinander übereinstimmen können.
In dieser zweiten Ausführungsform wird die gleiche Wirkung wie in der ersten Ausführungsform erhalten, während darüber hinaus durch Einstellen des Signals /FT auf den L-Pegel oder auf den H-Pegel eine Auswahl getroffen werden kann, ob der SRAM als Flow-through- oder Pipeline-Typ verwendet wird.
Es wird angemerkt, daß, während das Signal /FT in dieser zweiten Ausführungsform von außen eingegeben wird, wodurch eine Beschränkung auferlegt wird, das Signal /FT auch intern mit einem sogenannten Adressenschlüssel erzeugt werden kann, mit dem ein vorgeschriebenes Adressensignal ADD zu einem vorgeschriebenen Zeitpunkt eingegeben werden kann. In diesem Fall braucht kein spezieller Eingangsanschluß für das Signal /FT vorgesehen zu sein.

Dritte Ausführungsform

In den Komparatoren 14 und 41 der ersten beziehungsweise zweiten Ausführungsform entsteht mit zunehmender Anzahl n+1 der in dem Adressensignal ADD enthaltenen Datensignale ein Problem, daß ein normaler Betrieb nicht sichergestellt ist. Falls beispielsweise im Komparator 41 aus Fig. 7 eine Anzahl n+1 der in dem Adressensignal ADD enthaltenen Datensignale größer wird, wodurch die Anzahl der N-Kanal-MOS-Transistoren 25.0 bis 25.n steigt, wächst nicht nur die parasitäre Kapazität des Knotens N25, sondern wachsen auch die Leckströme der N-Kanal-MOS-Transistoren 25.0 bis 25.n. Selbst wenn die Adressensignale a0 bis an und die Adressensignale b0 bis bn miteinander übereinstimmen und sämtliche N-Kanal-MOS-Transistoren 25.0 bis 25.n nichtleitend werden, nimmt dementsprechend der Knoten N24 den L-Pegel an, wenn nicht nur der P- Kanal-MOS-Transistor 22, sondern auch der N-Kanal-MOS-Transistor 24 leitend wird. Um zu verhindern, daß dies geschieht, ist der P-Kanal-MOS-Transistor 23 vorgesehen, der aber klein ist, so daß der Knoten N25 nicht auf dem H-Pegel gehalten werden kann, wenn die Anzahl der N-Kanal-MOS-Transistoren 25.0 bis 25.n überwiegt.
Die Fig. 8A bis 8C sind Zeitablaufpläne, die einen Zustand einer solchen Störung zeigen. In den Fig. 8A bis 8C stimmen die Adressensignale a0 bis an und die Adressensignale b0 bis bn während einer Zeitdauer, in der das in dem Adressensignal ADD enthaltene Datensignal an auf dem H-Pegel ist, miteinander überein, während die Adressensignale a0 bis an und die Adressensignale b0 bis bn während einer Zeitdauer, in der das Datensignal an auf dem L-Pegel ist, nicht miteinander übereinstimmen. Wenn das Datensignal an und das Taktsignal CLKD beide auf dem H-Pegel sind, müssen die Knoten N24 und N25 und das Signal CT auf dem H-Pegel sein, wobei die Knoten N24 und N25 aber nicht auf dem H-Pegel sein können, da die Anzahl der N-Kanal-MOS-Transistoren 25.0 bis 25.n überwiegt, was zu einer Störung führt.
Falls der P-Kanal-MOS-Transistor 23 zur Vermeidung einer solchen Störung groß gewählt wird, können demgegenüber die Knoten N24 und N25, selbst wenn die Adressensignale a0 bis an und die Adressensignale b0 bis bn nicht miteinander übereinstimmen, nicht auf den L-Pegel gesenkt werden.
Die Fig. 9A bis 9C sind Zeitablaufpläne eines Zustands einer solchen Störung. In den Fig. 9A bis 9C stimmen außerdem die Adressensignale a0 bis an und die Adressensignale b0 bis bn während einer Zeitdauer, in der das Datensignal an auf dem H- Pegel ist, miteinander überein, während die Adressensignale a0 bis an und die Adressensignale b0 bis bn während einer Zeitdauer, in der das Datensignal an auf dem L-Pegel ist, nicht miteinander übereinstimmen. Wenn nicht nur das Datensignal an auf dem L-Pegel ist, sondern auch das Taktsignal CLKD auf dem H-Pegel ist, müssen die Knoten N24 und N25 und das Signal CE auf dem L-Pegel sein, wobei die Knoten N24 und N25 aber nicht auf dem L-Pegel sein können, was zu einer Störung führt, da der P-Kanal-MOS-Transistor 23 übermäßig groß ist. In dieser dritten Ausführungsform wird dieses Problem gelöst.
Fig. 10 ist ein Blockschaltplan einer Konfiguration eines Komparators 45 des SRAM gemäß einer dritten Ausführungsform der Erfindung zum Vergleich mit Fig. 7. Wie in Fig. 10 gezeigt ist, unterscheidet sich der Komparator 45 von dem Komparator 41 aus Fig. 7 dadurch, daß an das Gate des N-Kanal- MOS-Transistors 24 anstelle des Ausgangstaktsignals CLKD der Verzögerungsschaltung 21 das Taktsignal CLK angelegt wird.
Die Fig. 11A bis 11C sind Zeitablaufpläne einer Operation im Komparator 45. Das Signal /FT ist auf dem L-Pegel. Da in den Fig. 11A bis 11C die Adressensignale a0 bis an und die Adressensignale b0 bis bn während einer Zeitdauer, in der das Datensignal auf dem L-Pegel ist, nicht miteinander übereinstimmen, wird wenigstens einer der N-Kanal-MOS-Transistoren 25.0 bis 25.n leitend, so daß der Knoten N25 auf den L-Pegel gelangt.
Wenn das Datensignal an von dem L-Pegel auf den H-Pegel angehoben wird, stimmen die Adressensignale a0 bis an und die Adressensignale b0 bis bn miteinander überein, so daß sämtliche N-Kanal-MOS-Transistoren 25.0 bis 25.n leitend werden. Wenn nachfolgend das Taktsignal CLK von dem L-Pegel auf den H-Pegel steigt, wird der N-Kanal-MOS-Transistor 24 leitend, wobei er den Knoten N25 lädt. Da dem Knoten N24 zu diesem Zeitpunkt über die P-Kanal-MOS-Transistoren 22 und 23 ein Strom zugeführt wird, kann der Knoten N24, selbst wenn der P- Kanal-MOS-Transistors 23 klein ist, nicht auf den L-Pegel herabgezogen werden.
Wenn nachfolgend das Taktsignal CLKD vom L-Pegel auf den H- Pegel angehoben wird, wird der P-Kanal-MOS-Transistor 22 nichtleitend, wobei aber die Pegel der Knoten N24 und N25 durch den P-Kanal-MOS-Transistor 23 gehalten werden, da die Knoten N24 und N25 ausreichend geladen worden sind. Außerdem tritt die Zwischenspeicherschaltung 30 in einen Durchgangszustand ein, um das Signal CT auf den H-Pegel anzuheben, wenn das Taktsignal CLKD auf den H-Pegel angehoben wird. Es wird angemerkt, daß die Zwischenspeicherschaltung 42 fest in einem Durchgangszustand bleibt, da das Signal /FT auf dem L-Pegel ist.
Wenn nachfolgend die Taktsignale CLK und CLKD aufeinanderfolgend auf den L-Pegel gesenkt werden, wird nicht nur der P- Kanal-MOS-Transistor 22 leitend, sondern auch der N-Kanal- MOS-Transistor 24 nichtleitend, so daß der Knoten 24 auf den H-Pegel geladen wird. Wenn daraufhin das Datensignal an vom H-Pegel auf den L-Pegel gesenkt wird, stimmen die Adressensignale a0 bis an und die Adressensignale b0 bis bn nicht miteinander überein, so daß wenigstens einer der N-Kanal-MOS- Transistoren 25.0 bis 25.n leitend wird und das Potential des Knotens N25 allmählich verringert wird.
Wenn nachfolgend die Taktsignale CLK und CLKD auf den H-Pegel angehoben werden, wird nicht nur der N-Kanal-MOS-Transistor 24 leitend, sondern auch der P-Kanal-MOS-Transistor 22 nichtleitend. Dadurch können die Potentiale der Knoten N24 und N25 nicht durch den P-Kanal-MOS-Transistor 23 gehalten werden, wobei die Potentiale der Knoten N24 und N25 schnell abfallen und das Signal CT ebenfalls vom H-Pegel auf den L-Pegel sinkt.
Da in dieser dritten Ausführungsform der P-Kanal-MOS-Transistor 22 nichtleitend wird, nachdem der N-Kanal-MOS-Transistor 24 leitend wird, arbeitet der Komparator 45 auch dann stabil, wenn die Anzahl der N-Kanal-MOS-Transistoren 25.0 bis 25.n steigt.

Vierte Ausführungsform

Die Komparatoren 14, 41 und 45 in der ersten bis dritten Ausführungsform nutzen jeweils die n+1 Exklusiv-ODER-Gatter 26.0 bis 26.n. Da ein Exklusiv-ODER-Gatter zehn MOS-Transistoren enthält, steigt, wenn die Anzahl der in dem Adressensignal ADD enthaltenen Datensignale a0 bis an steigt, auch die Anzahl der in einem Komparator enthaltenen MOS-Transistoren, so daß ein Problem entsteht, daß eine Schaltungsfläche des Komparators steigt.
Das heißt, das in Fig. 12 gezeigte Exklusiv-ODER-Gatter 26 enthält die NOR-Gatter 46 und 48 und das UND-Gatter 47. Das NOR-Gatter 46 empfängt die Datensignale an und bn. Das UND- Gatter 47 empfängt die Datensignale an und bn. Das NOR-Gatter 48 empfängt die Ausgangssignale des NOR-Gatters 46 und des UND-Gatters 47, und sein Ausgangssignal wird in das Gate des N-Kanal-MOS-Transistors 25.n eingegeben.
Wenn die Datensignale an und bn beide auf dem L-Pegel sind, ist ein Ausgangssignal φ46 des NOR-Gatters 46 auf dem H-Pegel und ein Ausgangssignal des NOR-Gatters 48 auf dem L-Pegel. Wenn die Datensignale an und bn beide auf dem H-Pegel sind, ist ein Ausgangssignal des UND-Gatters 47 auf dem H-Pegel und ein Ausgangssignal des NOR-Gatters 48 auf dem L-Pegel. Wenn sich die Pegel der Datensignale an und bn voneinander unterscheiden, sind die Ausgangssignale des NOR-Gatters 46 und des UND-Gatters 47 beide auf dem L-Pegel, während ein Ausgangssignal des NOR-Gatters 48 auf dem H-Pegel ist.
Fig. 13 ist ein Stromlaufplan einer Konfiguration einer Gatterschaltung, die das UND-Gatter 47 und das NOR-Gatter 48 aus Fig. 12 enthält. Die Gatterschaltung in Fig. 13 enthält drei P-Kanal-MOS-Transistoren 51 bis 53 und drei N-Kanal-MOS-Transistoren 54 bis 56. Der P-Kanal-MOS-Transistor 51 empfängt an seiner Source das Stromversorgungspotential VCC und an seinem Gate das Ausgangssignal φ46 des NOR-Gatters 46. Die P-Kanal- MOS-Transistoren 52 und 53 sind zwischen dem Drain des P-Kanal-MOS-Transistors 51 und dem Ausgangsknoten N52 parallelgeschaltet und empfangen an ihren jeweiligen Gates die Daten bn und an. Die N-Kanal-MOS-Transistoren 54 und 55 sind zwischen dem Ausgangsknoten N52 und einer Leitung des Massepotentials GND in Serie und empfangen an ihren jeweiligen Gates die Datensignale bn und an. Der N-Kanal-MOS-Transistor 56 ist zwischen den Ausgangsknoten N52 und eine Leitung des Massepotentials GND geschaltet und empfängt an seinem Gate das Signal φ46.
Wenn das Signal φ46 auf dem H-Pegel ist, wird nicht nur der P-Kanal-MOS-Transistor 51 nichtleitend, sondern auch der N- Kanal-MOS-Transistor 56 leitend, wobei der Ausgangsknoten N52 unabhängig von den Datensignalen an und bn den L-Pegel annimmt. Wenn das Signal φ46 auf dem L-Pegel ist, wird nicht nur der P-Kanal-MOS-Transistor 51 leitend, sondern auch der N-Kanal-MOS-Transistor 56 nichtleitend, wobei die Gatterschaltung als NAND-Gatter für die Datensignale an und bn arbeitet.
Das heißt, wenn die Datensignale an und bn beide auf dem H- Pegel sind, werden nicht nur die P-Kanal-MOS-Transistoren 52 und 53 nichtleitend, sondern auch die N-Kanal-MOS-Transistoren 54 und 55 leitend, so daß der Ausgangsknoten N52 auf den L-Pegel gelangt. Wenn wenigstens ein Datensignal der Datensignale an und bn auf dem L-Pegel ist, wird nicht nur wenigstens einer der P-Kanal-MOS-Transistoren 52 und 53 leitend, sondern auch wenigstens einer der N-Kanal-MOS-Transistoren 54 und 55 nichtleitend, so daß der Ausgangsknoten N52 auf den H- Pegel gelangt.
Auf diese Weise enthält die Gatterschaltung, die das UND-Gatter 47 und das NOR-Gatter aus Fig. 12 enthält, sechs MOS- Transistoren, während das NOR-Gatter 46 bekanntlich vier MOS- Transistoren enthält. Somit sind für den Vergleich der Datensignale an und bn miteinander einschließlich des N-Kanal-MOS- Transistors 25.n elf MOS-Transistoren erforderlich. Dementsprechend steigt mit steigender Anzahl n+1 der in der Adresse ADD enthaltenen Datensignale die Anzahl der MOS-Transistoren sowie im Zusammenhang damit die Fläche des Komparators. In dieser vierten Ausführungsform wird dieses Problem gelöst.
Fig. 14 ist ein Stromlaufplan einer Konfiguration einer gemäß der vierten Ausführungsform der Erfindung in einem Komparator des SRAM enthaltenen Vergleichseinheitsschaltung 60.n. Die Vergleichseinheitsschaltung 60.n ist eine Schaltung, die dem Exklusiv-ODER-Gatter 26.n und den N-Kanal-MOS-Transistoren 25.n aus Fig. 12 entspricht und die vier N-Kanal-MOS-Transistoren 61 bis 64 und die zwei Inverter 60 und 66 enthält. Die N-Kanal-MOS-Transistoren 61 und 63 sind zwischen dem Knoten N25 und einer Leitung des Massepotentials GND in Serie geschaltet, und die N-Kanal-MOS-Transistoren 62 und 64 sind zwischen dem Knoten N25 und einer Leitung des Massepotentials GND in Serie geschaltet. Das Datensignal an wird nicht nur direkt in das Gate des N-Kanal-MOS-Transistors 62, sondern über den Inverter 65 auch in das Gate des N-Kanal-MOS-Transistors 63 eingegeben. Das Datensignal bn wird nicht nur direkt in das Gate des N-Kanal-MOS-Transistors 61, sondern über den Inverter 66 auch in das Gate des N-Kanal-MOS-Transistors 64 eingegeben.
Wenn die Datensignale an und bn beide auf dem H-Pegel sind, werden nicht nur die N-Kanal-MOS-Transistoren 61 und 62 leitend, sondern auch die N-Kanal-MOS-Transistoren 63 und 64 nichtleitend, um zwischen dem Knoten N25 und einer Leitung des Massepotentials GND einen nichtleitenden Zustand herzustellen. Wenn die Datensignale an und bn beide auf dem L-Pegel sind, werden nicht nur die N-Kanal-MOS-Transistoren 61 und 62 nichtleitend, sondern auch die N-Kanal-MOS-Transistoren 63 und 64 leitend, um zwischen dem Knoten N25 und einer Leitung des Massepotentials GND einen nichtleitenden Zustand herzustellen.
Wenn die Datensignale an und bn auf dem H-Pegel beziehungsweise auf dem L-Pegel sind, werden nicht nur die N-Kanal-MOS- Transistoren 62 und 64 leitend, sondern auch die N-Kanal-MOS- Transistoren 61 und 63 nichtleitend, so daß der Knoten N25 über die N-Kanal-MOS-Transistoren 62 und 64 geerdet wird. Wenn die Datensignale an und bn auf dem L-Pegel beziehungsweise auf dem H-Pegel sind, werden nicht nur die N-Kanal-MOS- Transistoren 61 und 63 leitend, sondern auch die N-Kanal-MOS- Transistoren 62 und 64 nichtleitend, so daß der Knoten N25 über die N-Kanal-MOS-Transistoren 61 und 63 geerdet wird.
Dementsprechend gelangt der Knoten N25 in einen schwebenden Zustand, wenn die Datensignale an und bn miteinander übereinstimmen, während der Knoten N25 geerdet ist, wenn die Datensignale an und bn nicht miteinander übereinstimmen. Somit besitzt die Vergleichseinheitsschaltung 60.n die gleiche Funktion wie das Exklusiv-ODER-Gatter 26.n und der N-Kanal- MOS-Transistor 25.n aus Fig. 12.
Da jeder Inverter 60 und 66 bekanntlich zwei MOS-Transistoren enthält, enthält die Vergleichseinheitsschaltung 60.n acht MOS-Transistoren. Dementsprechend wird die Anzahl der erforderlichen MOS-Transistoren im Vergleich zur Verwendung des Exklusiv-ODER-Gatters 26.n und des N-Kanal-MOS-Transistors 25.n aus Fig. 12 durch Anwendung der Vergleichseinheitsschaltung 60.n um drei verringert, was zu einer kleineren Schaltungsfläche des Komparators führt.
Obgleich die Erfindung ausführlich beschrieben und gezeigt wurde, dient dies selbstverständlich lediglich zur Erläuterung und als Beispiel und soll nicht als Beschränkung verstanden werden, wobei der Erfindungsgedanke und der Umfang der Erfindung lediglich durch die beigefügten Ansprüche beschränkt sind.

Claims

1. Halbleiterspeichervorrichtung, die ein Adressensignal (ADD) in Reaktion auf eine steigende Flanke eines Taktsignals (CLK) erfaßt, mit:
mehreren Speicherzellen (MC);
einer Auswahlschaltung (17, 18), die gemäß einem Adressensignal (ADD) eine der mehreren Speicherzellen (MC) auswählt;
einer Schreib/Lese-Schaltung (5, 11, 13, 19), die das Schreiben/Lesen eines Datensignals in die durch die Auswahlschaltung (17, 18) ausgewählte Speicherzelle (MC) bzw. aus der durch die Auswahlschaltung (17, 18) ausgewählten Speicherzelle (MC) ausführt;
einer Übereinstimmungs/Nichtübereinstimmungs-Erfassungsschaltung (14), die erfaßt, ob zwei eingegebene Adressensignale (ADDa, ADDb) miteinander übereinstimmen, und anhand eines Ergebnisses der Erfassung ein Steuersignal (CT) ausgibt, das die Schreib/Lese-Schaltung (5, 11, 13, 19) steuert,
wobei die Übereinstimmungs/Nichtübereinstimmungs-Erfassungsschaltung (14) enthält:
eine Ladeschaltung (21 bis 24, 27), die einen vorgeschriebenen Knoten (N24) auf ein erstes Potential lädt;
mehrere Entladeschaltungen (25.0, 26.0; . . .; 25.n, 26.n), die entsprechend den jeweils mehreren in einem Adressensignal (ADD) enthaltenen Signalen vorgesehen sind und die jeweils zwei entsprechende in zwei eingegebenen Adressensignalen (ADDa, ADDb) enthaltene Signale empfangen, um den vorgeschriebenen Knoten (N24) in Reaktion auf eine Situation, in der sich die Logikpegel der beiden Signale, die jede Entladeschaltung empfangen hat, voneinander unterscheiden, auf ein zweites Potential zu entladen; und
eine Signalerzeugungsschaltung (27 bis 30), die anhand eines Potentials des vorgeschriebenen Knotens (N24) das Steuersignal (CT) erzeugt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Ladeschaltung (21 bis 24, 27) umfaßt:
ein erstes Schaltelement (22), das zwischen eine Leitung des ersten Potentials (VCC) und den vorgeschriebenen Knoten (N24) geschaltet ist, und das in Reaktion auf eine fallende Flanke des Taktsignals (CLK) leitend wird, während es in Reaktion auf eine steigende Flanke des Taktsignals (CLK) nichtleitend wird; und
ein zweites Schaltelement (24), dessen eine Elektrode mit dem vorgeschriebenen Knoten (N24) verbunden ist, während seine andere Elektrode mit den mehreren Entladeschaltungen (26.n, 26.0; . . .; 25.n, 26.n) verbunden ist, und das in Reaktion auf eine steigende Flanke des Taktsignals (CLK) leitend wird, während es in Reaktion auf eine fallende Flanke des- Taktsignals (CLK) nichtleitend wird.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
die Ladeschaltung (21 bis 24, 27) eine Verzögerungsschaltung (21) umfaßt, die das Taktsignal (CLK) um eine vorgeschriebene Zeitdauer verzögert, und
das erste Schaltelement (22) in Reaktion auf eine fallende Flanke eines Ausgangstaktsignals (CLKD) der Verzögerungsschaltung (21) leitend wird, während es in Reaktion auf eine steigende Flanke eines Ausgangstaktsignals (CLKD) der Verzögerungsschaltung (21) nichtleitend wird.

4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß das zweite Schaltelement (24) in Reaktion auf eine steigende Flanke eines Ausgangstaktsignals (CLKD) der Verzögerungsschaltung (21) leitend wird, während es in Reaktion auf eine fallende Flanke eines Ausgangstaktsignals (CLKD) der Verzögerungsschaltung (21) nichtleitend wird.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die Ladeschaltung (21 bis 24, 27) eine halbe Zwischenspeicherschaltung (23, 27) mit einer vorgegebenen Stromansteuerfähigkeit enthält, die den vorgeschriebenen Knoten (N24) auf dem ersten Potential (VCC) hält.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die Entladeschaltung (25.n, 26.n) umfaßt:
ein drittes Schaltelement (25.n), das zwischen die andere Elektrode des zweiten Schaltelements (24) und eine Leitung des zweiten Potentials (GND) geschaltet ist; und
eine Exklusiv-ODER-Schaltung (26.n), die bewirkt, daß das dritte Schaltelement (25.n) in Reaktion auf eine Situation, in der die Logikpegel der zwei entsprechenden Signale (an, bn) voneinander verschieden sind, leitend ist.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die Entladeschaltung (60.n) umfaßt:
ein viertes Schaltelement (62), dessen eine Elektrode mit der anderen Elektrode des zweiten Schaltelements (24) verbunden ist und das leitend ist, wenn ein Signal (an) der entsprechenden zwei Signale (an, bn) auf einem ersten Logikpegel ("H"-Pegel) ist;
ein fünftes Schaltelement (64), das zwischen die andere Elektrode des vierten Schaltelements (62) und eine Leitung des zweiten Potentials (GND) geschaltet ist und das leitend wird, wenn das andere Signal (bn) der zwei Signale (an, bn) auf einem zweiten Logikpegel ("L"-Pegel) ist;
ein sechstes Schaltelement (61), dessen eine Elektrode mit der anderen Elektrode des zweiten Schaltelements (24) verbunden ist und das leitend wird, wenn das andere Signal (bn) der zwei Signale (an, bn) auf dem ersten Logikpegel ("H"-Pegel) ist; und
ein siebtes Schaltelement (63), das zwischen die andere Elektrode des sechsten Schaltelements (61) und die Leitung des zweiten Potentials (GND) geschaltet ist und das leitend wird, wenn ein Signal (an) der zwei Signale (an, bn) auf dem zweiten Logikpegel ("L"-Pegel) ist.

8. Halbleiterspeichervorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Signalerzeugungsschaltung (27 bis 30, 42 bis 44) eine Potentialerfassungsschaltung (27, 28) mit einem vorgegebenen Schwellenpotential zwischen dem ersten und dem zweiten Potential (VCC, GND) enthält, die ein Signal auf einem ersten Pegel ("H"-Pegel) ausgibt, wenn ein Potential des vorgeschriebenen Knotens (N24) größer als das Schwellenpotential ist, während sie ein Signal auf einem zweiten Pegel ("L"-Pegel) ausgibt, wenn ein Potential des vorgeschriebenen Knotens (N24) nicht größer als das Schwellenpotential ist.

9. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Signalerzeugungsschaltung (27 bis 30, 42 bis 44) eine erste Zwischenspeicherschaltung (29, 30) umfaßt, die ein Ausgangssignal der Potentialerfassungsschaltung (27, 28) empfängt, wobei sie in Reaktion auf eine steigende Flanke des Taktsignals (CLK) bewirkt, daß ein Ausgangssignal der Potentialerfassungsschaltung (27, 28) durch sie geleitet wird, während sie in Reaktion auf eine fallende Flanke des Taktsignals (CLK) bewirkt, daß ein Pegel eines Ausgangssignals der Potentialerfassungsschaltung (27, 28) gehalten und ausgegeben wird.

10. Halbleiterspeichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Signalerzeugungsschaltung (27 bis 30, 42 bis 44) eine zweite Zwischenspeicherschaltung (42 bis 44) enthält, die ein Ausgangssignal der ersten Zwischenspeicherschaltung (29, 30) empfängt, wobei sie bewirkt, daß ein Ausgangssignal der ersten Zwischenspeicherschaltung (29, 30) unabhängig von dem Taktsignal (CLK) durch sie geleitet wird, wenn die Halbleiterspeichervorrichtung als Vorrichtung vom Flow-through-Typ verwendet wird, während sie bewirkt, daß in Reaktion auf eine fallende Flanke des Taktsignals (CLK) ein Ausgangssignal der ersten Zwischenspeicherschaltung (29, 30) durch sie geleitet wird, und daß in Reaktion auf eine steigende Flanke des Taktsignals (CLK) ein Ausgangssignal der ersten Zwischenspeicherschaltung (29, 30) gehalten und ausgegeben wird, wenn die Halbleiterspeichervorrichtung als Vorrichtung vom Pipeline-Typ verwendet wird.

11. Halbleiterspeichervorrichtung nach einem der vorangehenden Ansprüche, gekennzeichnet durch
ein erstes Register (3), das in Reaktion auf eine steigende Flanke des Taktsignals (CLK) ein Adressensignal hält und ausgibt; und
ein zweites Register (6), das in Reaktion auf eine steigende Flanke des Taktsignals (CLK) ein Ausgangsadressensignal des ersten Registers (3) hält und ausgibt, wobei
die Auswahlschaltung (17, 18) in den Lese- und Schreiboperationen gemäß den Ausgangsadressen (ADDa, ADDb) des ersten beziehungsweise zweiten Registers (3, 6) eine Speicherzelle (MC) der mehreren Speicherzellen (MC) auswählt, und
die Übereinstimmungs/Nichtübereinstimmungs-Erfassungsschaltung (14) erfaßt, ob die Ausgangsadressen (ADDa, ADDb) des ersten und des zweiten Registers (3, 6) miteinander übereinstimmen.