DE10213296A1 - Elektronisches Bauteil mit einem Halbleiterchip - Google Patents
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Abstract
Die Erfindung betrifft ein elektronisches Bauteil (1) mit einem Halbleiterchip (2) und ein Herstellungsverfahren zur Herstellung mehrerer elektronischer Bauteile (1) auf einem Nutzen (23) sowie das Herstellen eines einzelnen elektronischen Bauteils (1). Der Halbleiterchip (2) dieses Bauteils ist auf einem Kunststoff (3) aufweisenden Substrat (4) angeordnet und in einer Kunststoffgehäusemasse (6) eingebettet. Der Kunststoff (3) des Substrats (4) weist einen Glasübergangstemperaturbereich (T¶g1¶) auf, der niedriger ist als der Glasübergangstemperaturbereich (T¶g2¶) der Kunststoffgehäusemasse (6).
Description
- Die Erfindung betrifft ein elektronisches Bauteil mit einem Halbleiterchip sowie ein Verfahren zur Herstellung eines Nutzens für mehrere derartige elektronische Bauteile und ein Verfahren zur Herstellung eines derartigen Bauteils gemäß der Gattung der unabhängigen Ansprüche.
- Beim Spritzgießen von Kunststoffgehäusemassen oder beim Aufbringen einer Kunststoffgehäusemässe als Schutz einer passiven Rückseite eines Halbleiterchips wird auf einem mit Halbleiterchips bestückten Substrat, das als Umverdrahtungsplatte für die Halbleiterchips strukturiert und ausgebildet ist, einseitig die Kunststoffgehäusemasse unter Bildung eines Nutzens aufgebracht. Beim Erstarren der Vergußmasse aus Kunststoff schrumpft diese stärker als das formgebende nicht vorgewärmte Substrat, so daß es aufgrund der thermisch bedingten Spannungen zu Verwölbungen kommen kann.
- Derartige Verwölbungen oder Verformungen eines Nutzens für mehrere elektronische Bauteile lassen diesen für die weitere Bearbeitung als unbrauchbar erscheinen, weshalb der Nutzen, wenn er einen begrenzten Verformungsgrad überschreitet aussortiert werden muß und verworfen wird. Um die Verwölbungen nach dem Aufbringen der Kunststoffgehäusemasse auf das Substrat zu minimieren, werden Substrate eingesetzt, die eine extreme Steifigkeit aufweisen und für die nachfolgenden Verfahrensschritte ein ebenes Zwischenprodukt mit aufgebrachter Kunststoffgehäusemasse bereitstellen. Ein Nachteil dieser Kombination aus äußerst starrem Substrat bzw. äußerst starrer Umverdrahtungsplatte und aufgebrachter Kunststoffgehäusemasse ist der hohe Materialaufwand, da das Substrat eine Mindestdicke aufweisen muß, um die Thermischen Spannungen bei minimal zulässiger Verwölbung aufzunehmen. Außerdem besteht ständig die Gefahr der Delamination zwischen Kunststoffgehäusemasse und Substrat für einen auf starrem Substrat aufgebauten Nutzen.
- Aufgabe der Erfindung ist es, ein elektronisches Bauteil mit einem Halbleiterchip anzugeben, bei dem das Substratvolumen gegenüber dem Volumen der Kunststoffgehäusemasse beliebig vermindert werden kann und beliebige Verwölbungen aus Zwischenprodukten wie einem Nutzen aus Substrat und Kunststoffgehäusemasse für elektronische Bauteile toleriert werden können, ohne die Ebenheit des Endproduktes in Form eines elektronischen Bauteils zu gefährden.
- Gelöst wird diese Aufgabe mit dem Gegenstand der unabhängigen Ansprüche. Merkmale vorteilhafter Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
- Erfindungsgemäß wird ein elektronisches Bauteil mit einem Halbleiterchip geschaffen, der auf einem Kunststoff aufweisenden Substrat angeordnet und in einer Kunststoffgehäusemasse eingebettet ist. Der Kunststoff des Substrats weist bei dem elektronischen Bauteil einen Glasübergangstemperaturbereich auf, der niedriger ist als der Glasübergangstemperaturbereich der Kunststoffgehäusemasse.
- Dieses elektronische Bauteil hat den Vorteil, daß das Substrat beliebig dünn gestaltet werden kann und keine formstabilisierende Wirkung aufweisen muß, da die Formstabilität und die Ebenheit des elektronischen Bauteils durch die Kunststoffgehäusemasse mit ihrem höheren Glasübergangstemperaturbereich gewährleistet wird. Die formstabilisierende Komponente ist nicht mehr das Substratmaterial, so daß dieses beliebig dünn bis hinunter zu Folienstärke in seiner Dicke vermindert werden kann, ohne dass die Ebenheit des elektronischen Bauteils gefährdet ist. Auch die Gefahr einer Delamination zwischen Substrat und Kunststoffgehäusemasse ist somit vermindert.
- Der Kunststoff des Substrats kann ein glasfaserverstärktes Epoxidharz mit einem Polymerzusatz aufweisen. Dieser Polymerzusatz bewirkt in dem Duroplast bildenden Epoxidharz, daß ein begrenzter Glasübergangstemperaturbereich ausgebildet wird, der in einem sehr engen Temperaturintervall von wenigen Grad Celsius auftritt und das Substrat in diesem Glasübergangstemperaturbereich erweicht, so daß der Kunststoff des Substrats erweicht ohne sich zu zersetzen. Somit weist das Substratmaterial die Fähigkeit auf, sich vorgegebenen Formen anzupassen und unter Schwerkraft auf entsprechend ebener Unterlage sich eben auszurichten.
- Der Kunststoff des Substrats kann einen Glasübergangstemperaturbereich von 165°C bis 175°C aufweisen. Bei diesen Temperaturen tritt weder eine Zersetzung des Kunststoffs des Substrats auf, noch versteift sich das Material, sondern es ist vielmehr formbar und kann sich an vorgegebene ebene Flächen angleichen.
- Es ist vorgesehen, daß der Glasübergangstemperaturbereich der Kunststoffgehäusemasse über 175°C liegt, so daß die Kunststoffgehäusemasse formbestimmend ist, wenn der Kunststoff des Substrats und die Kunststoffgehäusemasse gleichzeitig erwärmt werden. Der Glasübergangstemperaturbereich der Kunststoffgehäusemasse kann durch Füllmaterialgaben beeinflußt werden.
- Das Füllmaterial sorgt nicht allein für einen entsprechend hohen Glasübergangstemperaturbereich der Kunststoffgehäusemasse, sondern auch für mechanische Festigkeit und für die Einstellung unterschiedlicher Fließfähigkeiten der Kunststoffgehäusemasse.
- Um zu erreichen, daß die Kunststoffgehäusemasse einen Glasübergangstemperaturbereich über 170°C aufweist, wird der Kunststoffgehäusemasse ein Füllmaterial in der Größenordnung von mindestens 60 Vol% zugegeben. Vorzugsweise ist der Bereich für das Füllmaterial 75 bis 85 Vol%. Damit kann erreicht werden, daß der Glasübergangstemperaturbereich der Kunststoffgehäusemasse deutlich über dem Glasübergangstemperaturbereich des Kunststoffs des Substrats liegt.
- Bei homogener Verteilung des Füllmaterials in der Kunststoffgehäusemasse kann erreicht werden, daß die Kunststoffgehäusemasse in X-, Y- und in Z-Richtung einen gleichbleibenden thermischen Ausdehnungskoeffizienten aufweist, der zwischen 10 und 60 ppm/°C liegen kann.
- Durch die Glasfaserverstärkung des Substrats sind die thermischen Ausdehnungseigenschaften des Substrats anisotop, so daß in X- und Y-Richtung, in der Glasfasermatten des Substrats wirken, ein geringerer thermischer Ausdehnungskoeffizient vorherrscht als in Z-Richtung, in der keine Glasfasern ausgerichtet sind. Somit kann in X- und Y-Richtung ein thermischer Ausdehnungskoeffizient von 5 bis 15 ppm/°C vorherrschen, während in Z-Richtung der für Kunststoffmassen typische thermische Ausdehnungskoeffizient zwischen 10 bis 60 ppm/°C vorherrscht. Der Unterschied im thermischen Ausdehnungskoeffizienten des Kunststoffs mit Glasfaserverstärkung des Substrats und der Kunststoffgehäusemasse in X- und Y-Richtung bewirken beim Aufbringen einer schmelzflüssigen Kunststoffgehäusemasse zum Einbetten der Halbleiterchips auf einem nicht vorgewärmten festen glasfaserverstärkten Substrat, daß sich der Verbund zwischen Kunststoffgehäusemasse und Substrat deutlich verwölbt, zumal wenn das Substrat in seiner Dicke minimiert wird.
- Die Verwölbung wird im wesentlichen durch die stärkere Längenverkürzung der Kunststoffgehäusemasse in X- und Y-Richtung bewirkt. Trotz einer derartigen domartigen Verwölbung kann ein völlig ebenes elektronisches Bauteil dargestellt werden, wenn beispielsweise in einem Hochtemperatur- Lotschmelzprozess, der bei Temperaturen zwischen 200 und 250°C stattfindet, für beide Kunststoffkomponenten des Substrats und der Kunststoffgehäusemasse der Glasübergangstemperaturbereich überschritten wird. In diesem Fall reicht eine ebene Unterlage aus, um allein durch die Schwerkraft die Kombination aus Substratmaterial und Kunststoffgehäusemasse trotz vorhergehender anscheinend Ausschuss kennzeichnender Verwölbung ein völlig eben ausgerichtetes elektronisches Bauteil zu verwirklichen. Somit ist die Abstimmung und das Vorsehen eines Glasübergangstemperaturbereichs für das Substrat, der niedriger ist als der Glasübergangstemperaturbereich der Kunststoffgehäusemasse entscheidend, um perfekte elektronische Bauteile bereitzustellen.
- Der Volumenanteil des Substrats am Gesamtvolumen und der Volumenanteil der Kunststoffgehäusemasse am Gesamtvolumen sollte mindestens ein Verhältnis von 1 : 3 zueinander aufweisen. Ein derartiges Verhältnis garantiert, daß die Kunststoffgehäusemasse mit ihrem höheren Glasübergangstemperaturbereich verglichen mit dem Kunststoff des Substrats die Ebenheit des elektronischen Bauteils bestimmt. Gleichzeitig zeigt dieses Verhältnis die Möglichkeit, den Volumenanteil des Substrats weiter zu verkleinern und damit die Gesamtabmessungen des elektronischen Bauteils zu minimieren. Die erfindungsgemäße Kombination aus niedrigem Glasübergangstemperaturbereich für ein Substrat oder eine Umverdrahtungsplatte und hohem Glasübergangstemperaturbereich für eine Kunststoffgehäusemasse eines elektronischen Bauteils läßt sich für unterschiedlichste Ausführungsformen elektronischer Bauteile einsetzen.
- In einer der Ausführungsformen weist der Halbleiterchip auf seiner aktiven Oberseite Flipchipkontakte auf, die mit einem Umverdrahtungsmuster auf dem Substrat elektrisch verbunden sind. Bei dieser Ausführungsform der Erfindung kann die passive Rückseite des Halbleiterchips mit Kunststoffgehäusemasse bedeckt sein und das Substrat mit dem Umverdrahtungsmuster äußerst dünn ausgeführt werden, da aufgrund des höheren Glasübergangstemperaturbereichs der Kunststoffgehäusemasse die Ebenheit des Bauteils durch die Kunststoffgehäusemasse bestimmt wird. Bei dieser Ausführungsform der Erfindung weist das Umverdrahtungsmuster auf dem Substrat Kontaktanschlussflächen, Umverdrahtungsleitungen und Kontaktübergangsflächen zu Durchkontakten auf.
- Die Durchkontakte stehen mit Außenkontaktflächen elektrisch in Verbindung, wobei die Außenkontaktflächen makroskopisch große Außenkontakte aufweisen, die aus dem elektronischen Bauteil auf seiner Unterseite herausragen. Unter makroskopisch groß werden in diesem Zusammenhang Abmessungen verstanden, die mit bloßem Auge sichtbar und messbar sind und im Millimeterbereich liegen. Die Kontaktanschlussflächen des Umverdrahtungsmusters sind derart angeordnet, daß sie unmittelbar mit den Flipchipkontakten des Halbleiterchips verbunden werden können. Diese Verbindung kann über mikroskopisch kleine Lotbälle, die auf den mikroskopisch kleinen Kontaktflächen des Halbleiterchips als Flipchipkontakte angeordnet sind, realisiert werden. Unter mikroskopisch klein werden in diesem Zusammenhang Komponenten verstanden, deren Abmessungen nur unter einem Lichtmikroskop erkennbar und meßbar sind.
- Anstelle einer Verbindung über mikroskopisch kleine Lotbälle ist auch ein Flächenkontakt möglich, wobei mikroskopisch kleine Anschlußflächen sowohl auf dem Substrat im Rahmen des Umverdrahtungsmusters als auch auf dem Halbleiterchip vorbereitet sind. Die Flächenkontakt weisen eine Größenordnungen von wenigen 10 Mikrometern auf, und bilden Diffusionslotstellen mit intermetallischen Phasen aus und ermöglichen damit eine flächige mikroskopisch kleine elektrische Verbindung zwischen Kontaktflächen des Halbleiterchips und entsprechenden Kontaktanschlussflächen des Umverdrahtungsmusters auf dem Substrat.
- Bei einer derartigen Ausbildung der Erfindung ist es von Vorteil, daß der Ausdehnungskoeffizient in X- und Y-Richtung des Substrats aufgrund der Glasfaserverstärkung im Bereich von 5 ppm/°C liegt, da dieser Ausdehnungskoeffizient an den Ausdehnungskoeffizienten des Halbleiterchips, insbesondere eines Halbleiterchips aus Silizium, gut angepasst ist. Beim Verpacken eines derart gut thermisch angepassten Substrats an den Halbleiterchip in eine Kunststoffgehäusemasse, die in allen Raumrichtungen isotrop einen thermischen Ausdehnungskoeffizienten zwischen 10 und 60 ppm/°C aufweist, bewirkt eine erhebliche Verwölbung des Verbundes aus Kunststoffgehäusemasse und Substratmaterial. Diese Verwölbung wird jedoch aufgefangen und ausgeglichen beim Aufbringen von makroskopisch großen Außenkontakten auf die dem Halbleiterchip gegenüberliegende Oberfläche des Substrats. Makroskopisch groß heißt in diesem Zusammenhang, daß die Art der Außenkontakte mit bloßem Auge erkennbar ist und deren Abmessungen und Rastermaß mit bloßem Auge meßbar wird. Trotz der zunächst Ausschuss verdächtigen Verwölbung des elektronischen Bauteils wird nach dem Schmelzlöten der Außenkontakte auf den Außenkontaktflächen dieses Bauteil völlig ebene Außenflächen aufgrund der Abstimmungen der Glasübergangstemperaturbereiche von Substrat und Kunststoffgehäusemasse aufweisen.
- Eine weitere Ausführungsform der Erfindung weist einen Halbleiterchip auf, der mit seiner passiven Rückseite auf dem Substrat fixiert ist, und dessen Kontaktflächen über Bonddrähte mit einem Umverdrahtungsmuster auf dem Substrat verbunden sind. Das Umverdrahtungsmuster weist Kontaktanschlussflächen auf, auf denen die Bonddrähte gebondet sind, und Umverdrahtungsleitungen, die zu Kontaktübergangsflächen führen, welche mit Durchkontakten zur gegenüberliegenden Fläche des Substrats in Verbindung stehen. Auch bei dieser Ausführungsform der Erfindung werden die mikroskopisch kleinen Kontaktflächen des Halbleiterchips mit den makroskopisch großen Außenkontakten des elektronischen Bauteils über Durchkontakte durch das Substrat elektrisch verbunden.
- Bei einer weiteren Ausführungsform der Erfindung weist das Substrat keine Durchkontakte auf, sondern eine Bondkanalöffnung. Der Halbleiterchip ist an seiner aktiven Oberseite auf dem Substrat fixiert und derart positioniert, daß seine Kontaktflächen innerhalb des Bondkanals des Substrats angeordnet sind. Die Umverdrahtungsstruktur bei dieser Ausführungsform der Erfindung ist auf der Seite der Außenkontakte angeordnet, wobei die Außenkontakte auf Außenkontaktflächen angeordnet sind und über Umverdrahtungsleitungen mit Bondfingern am Rande der Bondkanalöffnung verbunden sind. Diese Bondfinger sind über Bonddrähte mit den Kontaktflächen des Halbleiterchips in der Bondkanalöffnung verbunden. Auf diese Weise werden mikroskopisch kleine Kontaktflächen des Halbleiterchips über die Bondkanalöffnung im Substrat über makroskopisch große Außenkontaktflächen und den Außenkontakten des elektronischen Bauteils elektrisch verbunden.
- Anstelle von Bonddrahtverbindungen können auch Flachleiterverbindungen vorgesehen werden, wobei die Flachleiter Umverdrahtungsleitungen des Umverdrahtungsmusters darstellen, die sich in die Bondkanalöffnung hinein erstrecken und mit den Kontaktflächen des Halbleiterchips elektrisch verbunden sind. Auch bei dieser Ausführungsform der Erfindung weist das Substrat keine Durchkontakte auf, sondern eine zunächst offenliegende Bondkanalöffnung, die mit Kunststoffgehäusemasse vor oder gleichzeitig mit dem Einbetten der Halbleiterchips in Kunststoffgehäusemasse zu füllen ist. Da die Kunststoffgehäusemasse auf der Rückseite der Halbleiterchips einen höheren Volumenanteil aufweist als die Kunststoffgehäusemasse in den Bondkanalöffnungen, bleibt die Kunststoffgehäusemasse auf der Rückseite der Halbleiterchips entscheidend für die Ebenheit des elektronischen Bauteils. Bei dem erfindungsgemäßen Verhältnis der Glasübergangstemperaturbereiche zwischen Substrat und Kunststoffgehäusemasse wird erreicht, daß beim Schmelzlöten der Außenkontakte das Bauteil eingeebnet wird und völlig ebene Außenflächen nach dem Erkalten aufweist.
- Die Außenkontakte selbst können als makroskopisch große Lotbälle und/oder als Kontakthöcker ausgebildet sein. Dies hat den Vorteil, daß das elektronische Bauteil mit relativ einfachen Mitteln auf einem übergeordneten Schaltungsträger angebracht und positioniert werden kann. Dazu können die Außenkontakte in Zeilen und Spalten in einer flächigen Matrix in einem vorgegebenen Rastermaß angeordnet sein. Das hat den Vorteil, daß die gesamte Außenfläche des Substrats bis auf einen möglichen Bondkanalbereich für das Anordnen von Außenkontakten zur Verfügung steht, womit es möglich ist, eine hohe Anzahl an Außenkontakten auf einem Substrat unterzubringen.
- Ein Verfahren zur Herstellung eines elektronischen Bauteils umfasst zunächst ein Verfahren zur Herstellung eines Nutzens für mehrere elektronische Bauteile gleichzeitig, die jeweils einen Halbleiterchip aufweisen, wobei dieses Verfahren zur Herstellung eines Nutzens folgende Verfahrensschritte auf:
Zunächst wird ein Substrat bereitgestellt, das mit mehreren Halbleitern bestückt und verdrahtet ist. Anschließend wird einseitig eine Kunststoffgehäusemasse auf das Substrat unter Einbetten der Halbleiterchips in die Kunststoffgehäusemasse aufgebracht. Dabei verwölbt sich der Nutzen aus Substrat und Kunststoffgehäusemasse erheblich und weit über das zulässige Maß für funktionsfähige elektronische Bauteile hinaus. Auf dem verwölbten anscheinend unbrauchbaren Nutzen werden auf die Substrataußenseite Lotbälle positioniert. - Beim Erwärmen des Nutzens auf die Temperatur für ein Schmelzlöten der Lotbälle ebnet sich der Nutzen aufgrund der Temperatur unter Eigengewicht ein, so daß ein ebener Nutzen mit Leiterbahnen vorliegt. Nach dem Abkühlen des eingeebneten Nutzens durch Unterschreiten der Glasübergangstemperatur der Kunststoffgehäusemasse und unter nachfolgendem der Glasübergangstemperatur des Substrats liegt dann ein völlig ebener Nutzen vor, der mehrere elektronische Bauteile aufweist.
- Vor einem Auftrennen des Nutzens in mehrere einzelne elektronische Bauteile kann der Nutzen in zwei Temperaturstufen unterhalb der niedrigsten Glasübergangstemperatur der Kunststoffmassen zunächst vorvernetzt oder vorgehärtet und nachfolgend vernetzt bzw. ausgehärtet werden. Dabei härten nur die Kunststoffmassen des Substrats und des Kunststoffgehäuses aus.
- Zum Vorvernetzen der Kunststoffmassen kann der Nutzen von 30°C oder Raumtemperatur mit einer Aufheizrate von 1°C/Min auf 90°C erwärmt. Anschließend wird diese Temperatur für 15 Minuten gehalten. Nach diesem Vorgang ist der Nutzen vorgehärtet bzw. der Kunststoff vorvernetzt, so daß der Nutzen ohne Schaden zu nehmen transportiert und weiterbearbeitet werden kann. Das eigentliche Aushärten und endgültige Vernetzen der Kunststoffmassen wird dann bei Temperaturen von 150°C für 60 Minuten durchgeführt. Auch diese Aushärttemperatur liegt unter den Glasübergangstemperaturbereichen der Kunststoffmassen für das Substrat und für das Gehäuse, so daß eine erneute Verwölbung des Nutzens ausgeschlossen ist.
- Zum Bestücken und Verdrahten des Substrats mit mehreren Halbleiterchips vor dem Verpacken in einer Kunststoffgehäusemasse kann die Flipchip-Technik eingesetzt werden, wobei entweder mikroskopisch kleine Lotbälle oder mikroskopisch kleine Flächenlote für Flächenkontakte bzw. Solid-Kontakte eingesetzt werden. Diese Verfahrensvariante hat den Vorteil, daß sie mit geringem Aufwand und unter minimalem Volumenbedarf den Halbleiterchip mit der Umverdrahtungsplatte bzw. dem Substrat verbindet und verdrahtet.
- Neben dieser bevorzugten Flipchip-Technik können aber auch Bondtechniken wie oben erwähnt angewandt werden, um mehrere Halbleiterchips auf dem Substrat zu bestücken und zu verdrahten. Das Aufbringen einer Kunststoffgehäusemasse kann durch Aufbringen einer flüssigen Kunststoffgehäusemasse auf ein nicht vorgewärmtes Substrat mittels Spritzguss erfolgen. Diese Spritzgusstechnik wendet einen hohen Druck auf, um sämtliche Hohlräume zwischen Substrat und verdrahteten Halbleiterchips zu füllen. Beim Erkalten der Kunststoffgehäusemasse verformt sich jedoch der Nutzen insbesondere in dem Augenblick, in dem der Nutzen aus der Spritzgussform entnommen wird und sich die Spannungen zwischen Substrat und Kunststoffgehäusemasse voll auswirken können.
- Eine andere Möglichkeit, die Kunststoffgehäusemasse auf ein nicht vorgewärmtes Substrat aufzubringen, ist eine Drucktechnik, bei welcher der Kunststoff des Nutzens mit Hilfe beispielsweise eines Siebdruckverfahrens oder eines Schablonendruckverfahrens aufgebracht wird. Nach Abkühlen der Kunststoffgehäusemasse ergibt sich ein dem äußeren Anschein nach nicht weiter verarbeitbarer gewölbter Nutzen.
- Das Positionieren von Lotbällen auf dem verwölbten Nutzen kann mit Hilfe eines Vakuumwerkzeugs erfolgen, das die Lotbälle solange in Position hält, bis sie auf dem vorgewölbten Nutzen in den vorgesehenen Positionen haften. Beim Schmelzlöten, das bei 200-250°C durchgeführt wird, wird der Nutzen aufgrund der hohen Temperatur und des Eigengewichtes eingeebnet und die Lotbälle gleichzeitig an ihren Positionen auf den Außenkontaktflächen des Umverdrahtungsmusters des. Substrats fixiert.
- Das Abkühlen des eingeebneten Nutzens mit aufgelöteten Lotbällen kann dann bei einer Abkühlungsrate von größer oder gleich 1°C/Min bis kleiner oder gleich 5°C/Min erfolgen. Diese Abkühlrate stellt sicher, daß zunächst der Glasübergangstemperaturbereich der Kunststoffgehäusemasse für die gesamte Kunststoffgehäusemasse vollständig durchschritten ist und erst danach der Kunststoff des Substrats auf eine Temperatur unterhalb seines Glasübergangstemperaturbereichs abkühlt.
- Um aus dem Nutzen einzelne elektronische Bauteile herzustellen, wird dieser nach einem vollständigen Aushärteprozess für die Kunststoffmassen, wie er oben beschrieben ist, in einzelne elektronische Bauteile getrennt. Dazu kann eine Sägetechnik eingesetzt werden, bei der das Trennen des Nutzens unmittelbar mehrere elektronische Bauteile liefert. Bei besonderer Profileinstellung des Sägeblattes können mit einem Sägeschnitt auch Fasen an den vier Oberkanten des elektronischen Bauteils erzeugt werden. Derartige Fasen können einen Fasenwinkel von 45° aufweisen.
- Zusammenfassend kann durch die Verwendung einer Vergußmasse, deren Glasübergangstemperaturbereich wesentlich höher liegt als der Glasübergangstemperaturbereich des verwendeten Substrats, erreicht werden, daß die Vergußmasse aufgrund des größten Masseanteils dem Gehäuse das Verwölbungsverhalten größtenteils definiert. Ein Überschreiten des Glasübergangstemperaturbereichs der Vergußmasse beim Schmelzlöten der Außenkontakte bedeutet, daß der eingeebnete Zustand eines Nutzens beim Abkühlen beibehalten wird, so daß die Planarität eines Substratstreifens mit mehreren Halbleiterchips und elektronischen Bauteilen praktisch durch die zwischenzeitlich erstarrte Kunststoffgehäusemasse erzwungen wird.
- Die Erfindung wird nun anhand von Ausführungsbeispielen mit Bezug auf die beigefügten Figuren näher erörtert.
- Fig. 1 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil einer ersten Ausführungsform der Erfindung,
- Fig. 2 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil einer zweiten Ausführungsform der Erfindung,
- Fig. 3 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil einer dritten Ausführungsform der Erfindung,
- Fig. 4 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil einer vierten Ausführungsform der Erfindung,
- Fig. 5 bis 9 zeigen Verfahrensschritte zum gleichzeitigen Herstellen mehrerer elektronischer Bauteile von einer der vier Ausführungsformen der Erfindung, die in den Fig. 1 bis 4 schematisch dargestellt sind.
- Fig. 5 zeigt die Prinzipskizze eines Substrats, das mit Halbleiterchips bestückt und verdrahtet ist,
- Fig. 6 zeigt als Prinzipskizze das Aufbringen einer schmelzflüssigen Kunststoffgehäusemasse auf das mit Halbleiter bestückte nicht aufgeheizte Substrat zur Herstellung eines Nutzens,
- Fig. 7 zeigt eine Prinzipskizze des Nutzens nach Abkühlen der Kunststoffmassen von Substrat und Kunststoffgehäuse vor einem Entfernen aus einer Gußform,
- Fig. 8 zeigt eine Prinzipskizze des verwölbten Nutzens nach einem Positionieren von Lotbällen auf vorgesehenen Positionen des Substrats,
- Fig. 9 zeigt eine Prinzipskizze eines Nutzens für mehrere elektronische Bauteile, der beim Schmelzlöten der Lotbälle zu Außenkontakten eingeebnet ist.
- Fig. 1 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil 1 einer ersten Ausführungsform der Erfindung. Das Bezugszeichen 2 kennzeichnet einen Halbleiterchip. Das Bezugszeichen 3 kennzeichnet einen Kunststoff eines Substrats 4. Dieser Kunststoff 3 des Substrats 4 weist einen Glasübergangstemperaturbereich Tg1 auf.
- Das Bezugszeichen 5 kennzeichnet eine passive Rückseite des Halbleiterchips 2. Das Bezugszeichen 6 kennzeichnet eine Kunststoffgehäusemasse, welche die Rückseite des Halbleiterchips in dieser Ausführungsform der Erfindung vollständig abdeckt und den Halbleiterchip 2 einseitig auf dem Substrat 4 in die Kunststoffgehäusemasse 6 einbettet, wobei die Kunststoffgehäusemasse 6 einen Glasübergangstemperaturbereich Tg2 aufweist.
- Der Glasübergangstemperaturbereich Tg1 des Kunststoffs 3 des Substrats 4 liegt in dieser Ausführungsform der Erfindung zwischen 165 und 175°C und wird durch einen Polymerzusatz in einem Epoxidharz des Substrats 4 erreicht. Das Substrat 4 weist neben dem Kunststoff 3 eine Glasfasermatte auf, wodurch der thermische Ausdehnungskoeffizient des Substrats 4 in X- und Y-Richtung an den thermischen Ausdehnungskoeffizienten des Halbleiterchips 2 angepaßt wird.
- Der Halbleiterchip 2 in dieser Ausführungsform der Erfindung besteht aus Silizium mit einem thermische Ausdehnungskoeffizient von etwa 4 ppm/°C und der thermische Ausdehnungskoeffizient des glasfaserverstärkten Materials weist einen Wert von etwa 5 ppm/°C in X- und Y-Richtung bei dieser Ausführungsform der Erfindung auf. Somit sind die mikroskopisch kleinen Flipchipkontakte 8, die mit Kontaktanschlussflächen 10 eines Umverdrahtungsmusters 9 auf dem Substrat 4 verbunden sind, vor einem Abriss geschützt, da die thermischen Ausdehnungskoeffizienten des Halbleitermaterials und des glasfaserverstärkten Substrats in X- und Y-Richtung annähernd gleich sind.
- Das Bezugszeichen 7 kennzeichnet die aktive Oberseite des Halbleiterchips 2 mit darauf angeordneten Flipchipkontakten 8. Das Bezugszeichen 11 kennzeichnet Umverdrahtungsleitungen, die einerseits mit den Kontaktanschlussflächen 10 und andererseits mit Kontaktübergangsflächen 12 des Umverdrahtungsmusters 9 verbunden sind. Die Kontaktübergangsflächen 12 bilden eine elektrische Verbindung des Umverdrahtungsmusters 9 mit Durchkontakten 13, die sich durch das Substrat 4 erstrecken und auf der Außenseite 28 des Substrats 4 mit Außenkontaktflächen 14 verbunden sind. Diese Außenkontaktflächen 14 tragen makroskopisch große Außenkontakte 15, die entweder Lotbälle 21 oder Kontakthöcker 22 aufweisen.
- Der Glasübergangstemperaturbereich Tg2 der Kunststoffgehäusemasse 6 weist höhere Temperaturen auf als der Glasübergangstemperaturbereich Tg1 des Substrats. Damit wird gewährleistet, daß beim Anlöten der Außenkontakte 15, was bei Temperaturen zwischen 200 und 250°C stattfindet, Verwölbungen des Substrats 4 und der Kunststoffgehäusemasse 6 durch das Schwergewicht der Kunststoffmassen ausgeglichen werden, so daß ein mit ebenen Oberseiten ausgestattetes elektronisches Bauteil 1 bereitgestellt werden kann. Dazu ist der Volumenanteil der Kunststoffgehäusemasse 6 im Verhältnis zum Volumenanteil des Kunststoffs 3 des Substrats 4 mit mindestens 3 : 1 vorgesehen, damit die Kunststoffgehäusemasse 6 für die Ebenheit des elektronischen Bauteils 1 beim Schmelzlöten der Lotkontakte entscheidend ist.
- Das Kunststoffgehäuse 26 weist an seinen Oberkanten 25 eine 45°-Fase 24 auf, die beispielsweise beim Vereinzeln eines Nutzens zu dem hier gezeigten elektronischen Bauteil 1 durch eine Profilsäge mit einem Sägevorgang eingearbeitet werden kann.
- Fig. 2 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil 1 einer zweiten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in Fig. 1 werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erläutert.
- Der wesentliche Unterschied zwischen der Ausführungsform der Fig. 1 und der Fig. 2 liegt darin, daß der Halbleiterchip 2 mit seiner passiven Rückseite auf der Umverdrahtungsstruktur angeordnet ist. Die Rückseite des elektronischen Bauteils 1 kann über eine Lotschicht 29 oder über eine leitende Klebschicht und die Kontaktanschlussfläche 10 sowie die Umverdrahtungsleitungen 11 und den Durchkontakt 13 mit einem Außenkontakt 15 verbunden sein, der beispielsweise auf das niedrigste Schaltungspotential für den Halbleiterchip 2 gelegt ist. Die integrierte Schaltung auf der aktiven Oberseite 7 des Halbleiterchips 2 wird mit ihren Kontaktflächen 17 über Bondverbindungen 18 mit Kontaktanschlussflächen 10 oder mit Bondfingern 20 des Umverdrahtungsmusters 9 auf dem Substrat elektrisch verbunden. Somit sind die mikroskopisch kleinen Kontaktflächen 17 des Halbleiterchips 2 über Bondverbindungen 18, Kontaktanschlussflächen 10 und Durchkontakte 13 mit den Außenkontakten 15 elektrisch verbunden. Auch bei dieser Ausführungsform der Erfindung wird der mit dem Substrat 4 verdrahtete Halbleiterchip 2 in einer Kunststoffgehäusemasse 6 eingebettet, die einen höheren Glasübergangstemperaturbereich Tg2 aufweist als der Kunststoff 3 des Substrats 4.
- Fig. 3 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil 1 einer dritten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erläutert.
- Der Unterschied der dritten Ausführungsform im Vergleich zu den Ausführungsformen der Fig. 1 und 2 liegt darin, daß das Substrat 4 keine Durchkontakte aufweist. Vielmehr weist das Substrat 4 der dritten Ausführungsform eine Bondkanalöffnung 19 auf, wobei der Halbleiterchip 2 mit seiner aktiven Oberseite 7 auf dem Substrat 4 mit einer isolierenden Klebstoffschicht 30 befestigt ist. Die Kontaktflächen 17 des elektronischen Bauteils 1 sind im Bereich der Bondkanalöffnung 19 des Substrats 4 auf der aktiven Oberseite 7 des Halbleiterchips 2 angeordnet. Das Umverdrahtungsmuster 9 des Substrats 4 ist in dieser Ausführungsform der Erfindung auf der Seite der Außenkontakte 15 angeordnet und weist im Randbereich der Bondkanalöffnung 19 Bondfinger 20 auf, von denen Bondverbindungen 18 zu den Kontaktflächen 17 des Halbleiterchips 2 führen.
- Der Bondkanalbereich 16 mit den Bonddrähten 18 in der Bondkanalöffnung 19 ist durch eine Kunststoffgehäusemasse 6 abgedeckt. Diese Kunststoffgehäusemasse 6 kann vor oder gleichzeitig mit der Kunststoffgehäusemasse 6 zur Abdeckung der Rückseite 5 des Halbleiterchips 2 auf ein nicht vorgewärmtes Substrat 4 aufgebracht werden. Nach dem Abkühlen der schmelzflüssigen Kunststoffgehäusemasse 6 wird das Substrat 4 zunächst verwölbt aufgrund des höheren thermische Ausdehnungskoeffizienten der Kunststoffgehäusemasse 6 gegenüber dem thermischen Ausdehnungskoeffizienten in X- und Y-Richtung des glasfaserverstärkten Substrats 4. Jedoch wird beim Schmelzlöten der Außenkontakte 15 auf den Außenkontaktflächen 14 das gesamte Bauteil auf 200 bis 250°C erwärmt, so daß beide Kunststoffmassen 3 und 6 erweichen und das elektronische Bauteil 1 mit seinen Oberseiten eingeebnet wird und aufgrund des früheren Erstarrens der Kunststoffgehäusemasse 6 gegenüber dem Kunststoff 3 des Substrats 4 bleibt das fertige elektronische Bauteil 1 vollständig eben.
- Fig. 4 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil 1 einer vierten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erläutert.
- Die vierte Ausführungsform unterscheidet sich von der dritten Ausführungsform dadurch, daß freiliegende Leiterbahnen des Umverdrahtungsmusters 9 in die Bondkanalöffnung 19 des Substrats 4 hineinragen und mit den Kontaktflächen 17 des Halbleiterchips 2 verbunden sind. Durch diese freiliegenden Umverdrahtungsleitungen 11 ist es möglich, ein noch flacheres Bauteil herzustellen, da keine Bondbögen für Bonddrahtverbindungen erforderlich sind.
- Die Dimensionen der einzelnen Komponenten in den Fig. 1 bis 4 sind in keiner Weise maßstabsgerecht, vielmehr ist die Dicke des Substrats d nur mehrere 10 µm groß, während die Dicke D der Kunststoffgehäusemasse 6 mindestens 100 µm beträgt. Das Rastermaß R zwischen den Außenkontakten 11 liegt bei 1 mm, während das Rastermaß r zwischen den Flipchipkontakten der Fig. 1 bei mehreren 10 µm liegt.
- Fig. 5 bis 9 zeigen Ergebnisse von Verfahrensschritten beim gleichzeitigen Herstellen mehrerer elektronischer Bauteile 1 von Ausführungsformen der Erfindung, die in den Fig. 1 bis 4 schematisch dargestellt sind. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden in den Fig. 5 bis 9 mit gleichen Bezugszeichen gekennzeichnet und nicht extra erläutert.
- Fig. 5 zeigt die Prinzipskizze eines Substrats 4, das mit Halbleiterchips 2 bestückt und verdrahtet ist. Das Substrat 4 weist einen Kunststoff 3 auf, der glasfaserverstärkt ist und einen Glasübergangstemperaturbereich Tg1 aufweist, der zwischen 165 und 175°C liegt. Der Substratstreifen 4 weist eine Dicke d von mehreren 10 Mikrometern auf.
- Fig. 6 zeigt als Prinzipskizze das Aufbringen einer schmelzflüssigen Kunststoffgehäusemasse 6 auf das mit Halbleiterchips 2 bestückte nicht aufgeheizte Substrat 4 zur Herstellung eines Nutzens 23. Bei dem Aufbringen der Kunststoffgehäusemasse 6, die zwischen 60 und 90% Füllstoffmaterial aufweist, ist die Kunststoffgehäusemasse 6 schmelzflüssig und verteilt sich in der Form 27 unter Einbetten der Halbleiterchips 2 auf dem Substrat 3 gleichmäßig in der Form, indem beispielsweise eine Rakel 31, die als gestrichelte Linie gekennzeichnet ist, über einen Siebdruckrahmen 32 unter Einpressen der Kunststoffgehäusemasse 6 durch den Siebdruckrahmen 32 auf das Substrat 4 einseitig aufgebracht wird.
- Ein anderes Verfahren sieht vor, daß die Kunststoffgehäusemasse 6 bei hohem Druck in eine geschlossene Form 27 eingebracht wird, wobei der hohe Druck einer Spritzgußmaschine dafür sorgt, daß sämtliche Hohlräume zwischen den Halbleiterchips 2, den Verdrahtungsleitungen und dem Substrat 4 mit Kunststoffgehäusemasse gefüllt werden. Die Kunststoffgehäusemasse 6 weist einen Glasübergangstemperaturbereich Tg2 auf, der höher liegt als der Glasübergangstemperaturbereich Tg1 des Substrats.
- Fig. 7 zeigt eine Prinzipskizze des Nutzens 23 nach Abkühlen der Kunststoffmassen 3 und 6 von Substrat 4 und Kunststoffgehäuse 26 vor einem Entfernen aus der Druck- bzw. Gußform 27. Aufgrund des hohen Ausdehnungskoeffizienten der heißen Kunststoffgehäusemasse 6 wird diese Kunststoffmasse in ihrer Flächenausdehnung stärker verringert als der Kunststoff 3 des nicht vorgewärmten Substrats 4, so daß sich der Nutzen 23, wie in Fig. 7 gezeigt, verwölbt. Der Nutzen 23, der aus der Form 27 entnommen werden kann, weist somit keine ebenen Oberflächen auf und zählt unter der Voraussetzung, daß ein akzeptabler Nutzen 23 nur minimalen Abweichungen von der Ebenheit aufweisen darf, zum Ausschuss.
- Fig. 8 zeigt eine Prinzipskizze des vorgewölbten Nutzens 23 nach einem Positionieren von Lotbällen 21 auf vorgesehenen Positionen des Substrats 4. Derartige Lotbälle 21 können mit Hilfe eines Vakuumwerkzeugs nach Umdrehen des Nutzens 23, wie in Fig. 8 gezeigt wird, auf die Außenseite des Substrats 4 aufgebracht werden, wobei jeder Lotball 21 mit Hilfe des Vakuumwerkzeugs so lange auf Position gehalten wird, bis ein adhesives Flußmittel den Lotball 21 vorübergehend fixiert.
- Fig. 9 zeigt eine Prinzipskizze eines beim Schmelzlöten der Lotbälle 21 zu Außenkontakten 15 eingeebneten Nutzen 23 für mehrere elektronische Bauteile 1. Aufgrund der Temperatur beim Schmelzlöten der Lotbälle 21 wird der Nutzen 23 auf einer nicht gezeigten ebenen Unterlage aufgrund eigener Schwerkraft eingeebnet und es können völlig ebene elektronische Bauteile 1 gebildet werden. Die Schmelzlottemperatur liegt mit 200 bis 250°C und damit über dem höheren Glasübergangstemperaturbereich Tg2 der Kunststoffgehäusemasse 6. Nach dem Einlöten der Lotbälle 21 zu Außenkontakten 15 wird die Kunststoffgehäusemasse 6 abgekühlt und durchläuft als erste den Glasübergangstemperaturbereich Tg2 vor dem Kunststoff 3 des Substrats 4, so daß die Kunststoffgehäusemasse 6 die endgültige Form der Bauteile bestimmt.
- Vor einem Trennen des nun vollständig ebenen Nutzens 23 mit Außenkontakten 15 in einzelne elektronische Bauteile 1 werden die Kunststoffmassen 3 und 6 des Substrats und des Kunststoffgehäuses 26 einer Vorvernetzungs- oder Vorhärttemperaturbehandlung ausgesetzt, die in dieser Ausführungsform der Erfindung ein erneutes Aufheizen des Nutzens 23 von Raumtemperatur auf 90°C bei einer Aufheizrate von 1°C/Min und einem Halten bei 90°C für 15 Minuten beinhaltet. Nach dem Vorhärten kann der Nutzen 23 beliebig transportiert und weiterverarbeitet werden. Vor dem Trennen in einzelne elektronische Bauteile wird eine Endaushärtung bei einer Temperatur von 160°C für eine Zeit von etwa 1 Stunde durchgeführt. Danach sind die Kunststoffmassen derart vernetzt, daß der Nutzen 23 mit Hilfe eines Sägevorgangs entlang der Trennlinien 33 in einzelne elektronische Bauteile 1 geteilt werden kann. Durch entsprechende Profilsägeblätter kann gleichzeitig eine beispielsweise 45°-Fase an die vier Außenkanten der Kunststoffgehäusemasse 6 angefast werden. Bezugszeichenliste 1 elektronisches Bauteil
2 Halbleiterchip
3 Kunststoff des Substrats
4 Substrat
5 passive Rückseite des Halbleiterchips
6 Kunststoffgehäusemasse
7 aktive Oberseite des Halbleiterchips
8 Flip-Chip-Kontakte
9 Umverdrahtungsmuster
10 Kontaktanschlussflächen
11 Umverdrahtungsleitungen
12 Kontaktübergangsfläche
13 Durchkontakt
14 Außenkontaktflächen
15 Außenkontakte
16 Bondkanalbereich des Halbleiterchips
17 Kontaktflächen des Halbleiterchips
18 Bondverbindungen
19 Bondkanalöffnung im Substrat
20 Bondfinger
21 Lotbälle
22 Kontakthöcker
23 Nutzen
24 45°-Fase
25 Oberkanten eines elektronischen Bauteils
26 Kunststoffgehäuse
27 Guß form
28 Außenseite des Substrats
29 Lotschicht
30 isolierende Klebstoffschicht
31 Rakel
32 Siebdruckschablone
33 Trennlinien
Tg1 Glasübergangstemperaturbereich des Kunststoffs des Substrats
Tg2 Glasübergangstemperatur der Kunststoffgehäuse
r Rastermaß zwischen Flip-Chip-Kontakten
R Rastermaß der Außenkontakte
d Dicke des Substrats
D Dicke der Kunststoffgehäuse
Claims (27)
1. Elektronisches Bauteil mit einem Halbleiterchip (2), der
auf einem Kunststoff (3) aufweisenden Substrat (4)
angeordnet ist und der in einer Kunststoffgehäusemasse (6)
eingebettet ist, wobei der Kunststoff (3) des Substrats
(4) einen Glasübergangstemperaturbereich (Tg1) aufweist,
der niedriger ist als der Glasübergangstemperaturbereich
(Tg2) der Kunststoffgehäusemasse (6).
2. Elektronisches Bauteil nach Anspruch 1,
dadurch gekennzeichnet, dass
der Kunststoff (3) des Substrats (4) ein
glasfaserverstärktes Epoxidharz mit einem Polymerzusatz aufweist.
3. Elektronisches Bauteil nach Anspruch 1 oder Anspruch 2,
dadurch gekennzeichnet, dass
der Kunststoff (3) des Substrats (4) einen
Glasübergangstemperaturbereich (Tg1) von 165°C bis 175°C aufweist.
4. Elektronisches Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
der Glasübergangstemperaturbereich (Tg2) der
Kunststoffgehäusemasse (6) über 175°C und unter der
Zersetzungstemperatur der Kunststoffgehäusemasse (6) liegt.
5. Elektronisches Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
die Kunststoffgehäusemasse (6) von 60 bis 90 Vol.%
vorzugsweise 75 bis 85 Vol.% Füllmaterial aufweist.
6. Elektronisches Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
die Kunststoffgehäusemasse (6) in X-, Y- und Z-Richtung
einen thermischen Ausdehnungskoeffizienten zwischen 10
und 60 ppm/°C aufweist.
7. Elektronisches Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
das Substrat (4) einen thermischen
Ausdehnungskoeffizienten in X- und Y-Richtung von 5 bis 15 ppm/°C und in
Zrichtung zwischen 10 und 60 ppm/°C aufweist.
8. Elektronisches Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
der Volumenanteil des Substrats (4) am Gesamtvolumen und
der Volumenanteil der Kunststoffgehäusemasse (6) am
Gesamtvolumen mindestens ein Verhältnis von 1 zu 3
zueinander aufweisen.
9. Elektronisches Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
der Halbleiterchip (2) auf seiner aktiven Oberseite (7)
Flip-Chip Kontakte (8) aufweist, die mit einem
Umverdrahtungsmuster (9) auf dem Substrat (4) elektrisch
verbunden sind.
10. Elektronisches Bauteil nach einem der vorhergehenden
Ansprüche,
dadurch gekennzeichnet, dass
das Substrat (4) ein Umverdrahtungsmuster (9) aufweist,
das Kontaktanschlussflächen (10), Umverdrahtungsleitungen (11) und Kontaktübergangsflächen (12) zu Durchkontakten (13) aufweist, wobei die Durchkontakte (13) mit Außenkontaktflächen (14) auf der gegenüberliegenden Seite des Substrats (4) verbunden sind und wobei die Außenkontaktflächen (14) Außenkontakte (15) aufweisen.
das Substrat (4) ein Umverdrahtungsmuster (9) aufweist,
das Kontaktanschlussflächen (10), Umverdrahtungsleitungen (11) und Kontaktübergangsflächen (12) zu Durchkontakten (13) aufweist, wobei die Durchkontakte (13) mit Außenkontaktflächen (14) auf der gegenüberliegenden Seite des Substrats (4) verbunden sind und wobei die Außenkontaktflächen (14) Außenkontakte (15) aufweisen.
11. Elektronisches Bauteil nach einem der Ansprüche 1 bis 9,
dadurch gekennzeichnet, dass
der Halbleiterchip (2) auf seiner aktiven Oberseite (7)
in einem Bondkanalbereich (16) Kontaktflächen (17)
aufweist, die über Bondverbindungen (18) in einer
Bondkanalöffnung (19) des Substrats (4) mit Bondfingern (20)
eines Umverdrahtungsmusters (9) des Substrats (4)
verbunden sind, wobei Bondfinger (20) über
Umverdrahtungsleitungen (11) des Umverdrahtungsmusters (9) mit
Außenkontaktflächen (14) verbunden sind, auf denen
Außenkontakte (15) angeordnet sind.
12. Elektronisches Bauteil nach Anspruch 11,
dadurch gekennzeichnet, dass
die Bondverbindungen (18) in der Bondkanalöffnung (19)
in Kunststoffgehäusemasse (6) eingebettet sind.
13. Elektronisches Bauteil nach einem der Ansprüche 10 bis
12,
dadurch gekennzeichnet, dass
die Außenkontakte (15) Lotbälle (21) und/oder
Kontakthöcker (22) aufweisen.
14. Elektronisches Bauteil nach einem der Ansprüche 10 bis
13,
dadurch gekennzeichnet, dass
die Außenkontakte (15) in Zeilen und Spalten in einer
flächigen Matrix in einem vorgegebenen Rastermaß
angeordnet sind.
15. Verfahren zur Herstellung eines Nutzens mit mehreren
elektronischen Bauteilen (1), die einen Halbleiterchip
(2) aufweisen, wobei das Verfahren folgende
Verfahrensschritte aufweist:
- Bereitstellen eines Substrats (4), das mit mehreren
Halbleiterchips (2) bestückt und verdrahtet ist,
- einseitiges Aufbringen einer Kunststoffgehäusemasse
(6) auf das Substrat (4) unter Einbetten der
Halbleiterchips (2) in die Kunststoffgehäusemasse (6)
und unter Verwölbung des Nutzens (23) aus Substrat
(4) und Kunststoffgehäusemasse (6)
- Positionieren von Lotbällen (21) auf dem verwölbten
Nutzen (23),
- Schmelzlöten der Lotbälle (21) auf dem Nutzen (23)
unter Einebnen des Nutzens (23),
- Abkühlen des eingeebneten Nutzens (23) durch
Unterschreiten der Glasübergangstemperatur (Tg2) der
Kunststoffgehäusemasse (6) und unter nachfolgendem
Unterschreiten der Glasübergangstemperatur (Tg1)
des Kunststoffs (3) des Substrats (4).
16. Verfahren nach Anspruch 15,
dadurch gekennzeichnet, dass
nach dem Einebnen beim Schmelzlöten der Lotbälle (21)
und nach dem Erstarren der Kunststoffmassen (3, 6) die
Kunststoffmassen (3, 6) in zwei Temperaturstufen
unterhalb der niedrigsten Glasübergangstemperatur (Tg1) der
Kunststoffmassen (3) zunächst vorvernetzt bzw.
vorgehärtet und nachfolgend vernetzt bzw. ausgehärtet werden.
17. Verfahren nach Anspruch 16,
dadurch gekennzeichnet, dass
zum Vorvernetzen der Kunststoffmassen (3, 6) der Nutzen
(23) von 30°C mit einer Aufheizrate von 1°C/Min auf 90°C
erwärmt und anschließend für 15 Minuten auf dieser
Temperatur gehalten wird.
18. Verfahren nach einem der Ansprüche 16 oder 17,
dadurch gekennzeichnet, dass
nach zum Vernetzen bzw. zum Aushärten der
Kunststoffmassen (3, 6) der Nutzen auf einer Temperatur von 150°C
für 60 Minuten gehalten wird.
19. Verfahren nach einem der Ansprüche 15 bis 18,
dadurch gekennzeichnet, dass
das zum Bestücken und Verdrahten des Substrats (4) mit
mehreren Halbleiterchips (2) die Flip-Chip-Technik
eingesetzt wird, wobei entweder mikroskopisch kleine
Lotbälle (21) oder mikroskopisch kleine Flächenlote für
Flächenkontakte bzw. Solidkontakte eingesetzt werden.
20. Verfahren nach einem der Ansprüche 15 bis 19,
dadurch gekennzeichnet, dass
das einseitige Aufbringen einer Kunststoffgehäusemasse
(6) auf das Substrat (4) unter Einbetten der
Halbleiterchips (2) in die Kunststoffgehäusemasse (6) und unter
Verwölbung des Nutzens (23) aus Substrat (4) und
Kunststoffgehäusemasse (6) durch Aufbringen der
Kunststoffgehäusemasse (6) auf ein nicht vorgewärmtes Substrat (4)
mittels Spritzguss erfolgt.
21. Verfahren nach einem der Ansprüche 15 bis 20,
dadurch gekennzeichnet, dass
das Positionieren von Lotbällen (21) auf dem verwölbten
Nutzen (23) mittels eines Vakuumwerkzeugs erfolgt.
22. Verfahren nach einem der Ansprüche 15 bis 21,
dadurch gekennzeichnet, dass
das Schmelzlöten der Lotbälle (21) auf dem Nutzen (23)
unter Einebnen des Nutzens (23) bei Temperaturen über
dem höchsten Glasübergangstemperaturbereich (Tg2)
erfolgt.
23. Verfahren nach einem der Ansprüche 15 bis 22,
dadurch gekennzeichnet, dass
das Abkühlen des eingeebneten Nutzens (23) mit einer
Abkühlungsrate von größer oder gleich 1°C/Min und kleiner
oder gleich 5°C/Min erfolgt.
24. Verfahren zur Herstellung eines elektronischen Bauteils
(1) mit einem Halbleiterchip (2), der auf einem
Kunststoff (3) aufweisenden Substrat (4) angeordnet ist und
der in einer Kunststoffgehäusemasse (6) eingebettet ist,
wobei der Kunststoff (3) des Substrats (4) einen
Glasübergangstemperaturbereich (Tg1) aufweist, der niedriger
ist als der Glasübergangstemperaturbereich (Tg2) der
Kunststoffgehäusemasse (6) und wobei das Verfahren
folgende Verfahrensschritte aufweist:
- Herstellen eines Nutzens (23) mit mehreren
elektronischen Bauteilen (1) nach einem der Ansprüche 15
bis 23,
- Trennen des Nutzens (23) in einzelne elektronische
Bauteile (1).
25. Verfahren nach Anspruch 24,
dadurch gekennzeichnet, dass
das Trennen des Nutzens (23) mittels Sägetechnik
erfolgt.
26. Verfahren nach Anspruch 24 oder 25,
dadurch gekennzeichnet, dass
das Trennen des Nutzens (23) mittels eines
Profilsägeblattes durchgeführt wird.
27. Verfahren nach einem der Ansprüche 24 bis 26,
dadurch gekennzeichnet, dass
das Trennen des Nutzens (23) mittels eines
Profilsägeblattes erfolgt, wobei das Profilsägeblatt eine 45 Grad
Fase (24) beim Sägen des Nutzens (23) an den vier
Oberkanten (25) jedes Bauteils erzeugt.
Priority Applications (3)
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---|---|---|---|
DE10213296A DE10213296B9 (de) | 2002-03-25 | 2002-03-25 | Elektronisches Bauteil mit einem Halbleiterchip, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Nutzens |
US10/396,841 US6873060B2 (en) | 2002-03-25 | 2003-03-25 | Electronic component with a semiconductor chip, method of producing an electronic component and a panel with a plurality of electronic components |
US10/989,650 US7223639B2 (en) | 2002-03-25 | 2004-11-16 | Method of producing an electronic component and a panel with a plurality of electronic components |
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Publication Number | Publication Date |
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DE10213296A1 true DE10213296A1 (de) | 2003-10-23 |
DE10213296B4 DE10213296B4 (de) | 2007-01-04 |
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004031889A1 (de) * | 2004-06-30 | 2006-01-26 | Infineon Technologies Ag | Halbleiterbauteil mit einem Gehäuse und einem teilweise in eine Kunststoffgehäusemasse eingebetteten Halbleiterchip und Verfahren zur Herstellung desselben |
DE102005023949A1 (de) * | 2005-05-20 | 2006-11-30 | Infineon Technologies Ag | Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung derselben |
DE102005026098B3 (de) * | 2005-06-01 | 2007-01-04 | Infineon Technologies Ag | Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung derselben |
DE102005049977B3 (de) * | 2005-10-17 | 2007-04-05 | Infineon Technologies Ag | Temperverfahren für einen Nutzen und Vorrichtung zur Durchführung des Temperverfahrens |
DE102006009789B3 (de) * | 2006-03-01 | 2007-10-04 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauteils aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse |
DE102006044525B3 (de) * | 2006-09-21 | 2008-01-31 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zur Herstellung von gemeinsam bereitstellbaren flexiblen integrierten Schaltkreisen |
US7445963B2 (en) | 2004-03-16 | 2008-11-04 | Infineon Technologies, Ag | Semiconductor package having an interfacial adhesive layer |
WO2013061183A1 (de) * | 2011-09-27 | 2013-05-02 | Rupprecht Gabriel | Elektrisch isolierendes harz - gehäuse für halbleiterbauelemente oder baugruppen und herstellungsverfahren mit einem moldprozess |
US20150359107A1 (en) * | 2012-12-20 | 2015-12-10 | Conti Temic Microelectronic Gmbh | Electronic module with a plastic-coated electronic circuit and method for the production thereof |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10213296B9 (de) * | 2002-03-25 | 2007-04-19 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Nutzens |
DE10235332A1 (de) * | 2002-08-01 | 2004-02-19 | Infineon Technologies Ag | Mehrlagiger Schaltungsträger und Herstellung desselben |
US6885102B2 (en) * | 2002-08-26 | 2005-04-26 | Intel Corporation | Electronic assembly having a more dense arrangement of contacts that allows for routing of traces to the contacts |
DE10240460A1 (de) * | 2002-08-29 | 2004-03-11 | Infineon Technologies Ag | Universelles Halbleitergehäuse mit vorvernetzten Kunststoffeinbettmassen und Verfahren zur Herstellung desselben |
JP4620515B2 (ja) * | 2005-04-11 | 2011-01-26 | ルネサスエレクトロニクス株式会社 | インターポーザおよびそれを用いた半導体装置、ならびに半導体装置の製造方法 |
DE102005035393B4 (de) * | 2005-07-28 | 2007-05-24 | Infineon Technologies Ag | Verfahren zur Herstellung eines Bauelementes mit mehreren Chips sowie ein solches Bauelement |
JP5164362B2 (ja) * | 2005-11-02 | 2013-03-21 | キヤノン株式会社 | 半導体内臓基板およびその製造方法 |
JP4469329B2 (ja) * | 2005-12-02 | 2010-05-26 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
US7633157B2 (en) * | 2005-12-13 | 2009-12-15 | Micron Technology, Inc. | Microelectronic devices having a curved surface and methods for manufacturing the same |
US20070284139A1 (en) * | 2006-06-10 | 2007-12-13 | Chee Keong Chin | Sawn integrated circuit package system |
DE102006032073B4 (de) * | 2006-07-11 | 2016-07-07 | Intel Deutschland Gmbh | Elektrisch leitfähiger Verbund aus einem Bauelement und einer Trägerplatte |
DE102007012155B4 (de) * | 2007-03-12 | 2015-01-22 | Intel Mobile Communications GmbH | Formkörper und Nutzen mit Halbleiterchips und Verfahren zur Herstellung des Nutzens |
US8258624B2 (en) * | 2007-08-10 | 2012-09-04 | Intel Mobile Communications GmbH | Method for fabricating a semiconductor and semiconductor package |
TWI339865B (en) * | 2007-08-17 | 2011-04-01 | Chipmos Technologies Inc | A dice rearrangement package method |
WO2009037531A1 (en) * | 2007-09-20 | 2009-03-26 | Freescale Semiconductor, Inc. | Improvements for reducing electromigration effect in an integrated circuit |
TWI364801B (en) * | 2007-12-20 | 2012-05-21 | Chipmos Technologies Inc | Dice rearrangement package structure using layout process to form a compliant configuration |
US7956475B2 (en) * | 2008-12-16 | 2011-06-07 | Stmicroelectronics Asia Pacific Pte. Ltd. | Step cavity for enhanced drop test performance in ball grid array package |
US8653675B2 (en) * | 2009-11-30 | 2014-02-18 | Micron Technology, Inc. | Package including at least one topological feature on an encapsulant material to resist out-of-plane deformation |
US8518752B2 (en) * | 2009-12-02 | 2013-08-27 | Stats Chippac Ltd. | Integrated circuit packaging system with stackable package and method of manufacture thereof |
US8435837B2 (en) * | 2009-12-15 | 2013-05-07 | Silicon Storage Technology, Inc. | Panel based lead frame packaging method and device |
KR20120036446A (ko) * | 2010-10-08 | 2012-04-18 | 삼성전자주식회사 | 보드 온 칩 패키지용 인쇄회로기판, 이를 포함하는 보드 온 칩 패키지 및 이의 제조 방법 |
JP5728423B2 (ja) * | 2012-03-08 | 2015-06-03 | 株式会社東芝 | 半導体装置の製造方法、半導体集積装置及びその製造方法 |
CN110168882B (zh) * | 2017-01-24 | 2021-11-19 | 华为数字能源技术有限公司 | 具有循环电流补偿的电源和供电方法 |
US9812339B1 (en) * | 2017-04-24 | 2017-11-07 | Nxp B.V. | Method of assembling semiconductor devices of varying thicknesses |
US10950551B2 (en) * | 2019-04-29 | 2021-03-16 | Advanced Semiconductor Engineering, Inc. | Embedded component package structure and manufacturing method thereof |
US11532563B2 (en) * | 2020-09-21 | 2022-12-20 | Apple Inc. | Package integration using fanout cavity substrate |
JP2022181815A (ja) * | 2021-05-27 | 2022-12-08 | 株式会社デンソー | 半導体装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999018609A1 (en) * | 1997-10-08 | 1999-04-15 | Minnesota Mining And Manufacturing Company | Chip scale ball grid array for integrated circuit package |
US5894984A (en) * | 1995-04-13 | 1999-04-20 | Matsushita Electric Industrial Co., Ltd. | Structure of electronic parts and method of soldering electronic parts to substrate |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4604644A (en) * | 1985-01-28 | 1986-08-05 | International Business Machines Corporation | Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making |
DE3686990T2 (de) * | 1985-08-23 | 1993-04-22 | Nippon Electric Co | Verfahren zum herstellen einer halbleiteranordnung wobei ein filmtraegerband angewendet wird. |
JPH0298154A (ja) | 1988-10-04 | 1990-04-10 | Mitsubishi Electric Corp | キヤリアテープ |
US5435482A (en) * | 1994-02-04 | 1995-07-25 | Lsi Logic Corporation | Integrated circuit having a coplanar solder ball contact array |
CN1117395C (zh) * | 1994-03-18 | 2003-08-06 | 日立化成工业株式会社 | 半导体组件的制造方法及半导体组件 |
US5855821A (en) * | 1995-12-22 | 1999-01-05 | Johnson Matthey, Inc. | Materials for semiconductor device assemblies |
JP3863213B2 (ja) * | 1996-03-27 | 2006-12-27 | 株式会社ルネサステクノロジ | 半導体装置 |
JP3514361B2 (ja) * | 1998-02-27 | 2004-03-31 | Tdk株式会社 | チップ素子及びチップ素子の製造方法 |
US6309916B1 (en) * | 1999-11-17 | 2001-10-30 | Amkor Technology, Inc | Method of molding plastic semiconductor packages |
DE10213296B9 (de) * | 2002-03-25 | 2007-04-19 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Nutzens |
US6949404B1 (en) * | 2002-11-25 | 2005-09-27 | Altera Corporation | Flip chip package with warpage control |
US6951775B2 (en) * | 2003-06-28 | 2005-10-04 | International Business Machines Corporation | Method for forming interconnects on thin wafers |
US6890795B1 (en) * | 2003-12-30 | 2005-05-10 | Agency For Science, Technology And Research | Wafer level super stretch solder |
US6951803B2 (en) * | 2004-02-26 | 2005-10-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method to prevent passivation layer peeling in a solder bump formation process |
US7170188B2 (en) * | 2004-06-30 | 2007-01-30 | Intel Corporation | Package stress management |
-
2002
- 2002-03-25 DE DE10213296A patent/DE10213296B9/de not_active Expired - Fee Related
-
2003
- 2003-03-25 US US10/396,841 patent/US6873060B2/en not_active Expired - Lifetime
-
2004
- 2004-11-16 US US10/989,650 patent/US7223639B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5894984A (en) * | 1995-04-13 | 1999-04-20 | Matsushita Electric Industrial Co., Ltd. | Structure of electronic parts and method of soldering electronic parts to substrate |
WO1999018609A1 (en) * | 1997-10-08 | 1999-04-15 | Minnesota Mining And Manufacturing Company | Chip scale ball grid array for integrated circuit package |
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7445963B2 (en) | 2004-03-16 | 2008-11-04 | Infineon Technologies, Ag | Semiconductor package having an interfacial adhesive layer |
US7781900B2 (en) | 2004-06-30 | 2010-08-24 | Infineon Technologies Ag | Semiconductor device comprising a housing and a semiconductor chip partly embedded in a plastic housing composition, and method for producing the same |
DE102004031889A1 (de) * | 2004-06-30 | 2006-01-26 | Infineon Technologies Ag | Halbleiterbauteil mit einem Gehäuse und einem teilweise in eine Kunststoffgehäusemasse eingebetteten Halbleiterchip und Verfahren zur Herstellung desselben |
DE102004031889B4 (de) * | 2004-06-30 | 2012-07-12 | Infineon Technologies Ag | Halbleiterbauteil mit einem Gehäuse und einem teilweise in eine Kunststoffgehäusemasse eingebetteten Halbleiterchip und Verfahren zur Herstellung desselben |
DE102005023949A1 (de) * | 2005-05-20 | 2006-11-30 | Infineon Technologies Ag | Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung derselben |
DE102005023949B4 (de) | 2005-05-20 | 2019-07-18 | Infineon Technologies Ag | Verfahren zur Herstellung eines Nutzens aus einer Verbundplatte mit Halbleiterchips und einer Kunststoffgehäusemasse und ein Verfahren zur Herstellung von Halbleiterbauteilen mittels eines Nutzens |
US7713791B2 (en) | 2005-05-20 | 2010-05-11 | Infineon Technologies Ag | Panel and semiconductor device having a composite plate with semiconductor chips |
DE102005026098B3 (de) * | 2005-06-01 | 2007-01-04 | Infineon Technologies Ag | Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung derselben |
US7619304B2 (en) | 2005-06-01 | 2009-11-17 | Infineon Technologies Ag | Panel and semiconductor component having a composite board with semiconductor chips and plastic package molding compound and method for the production thereof |
US8431063B2 (en) | 2005-10-17 | 2013-04-30 | Intel Mobile Communications GmbH | Heat treatment for a panel and apparatus for carrying out the heat treatment method |
DE102005049977B3 (de) * | 2005-10-17 | 2007-04-05 | Infineon Technologies Ag | Temperverfahren für einen Nutzen und Vorrichtung zur Durchführung des Temperverfahrens |
US7732242B2 (en) | 2006-03-01 | 2010-06-08 | Infineon Technologies Ag | Composite board with semiconductor chips and plastic housing composition and method |
DE102006009789B3 (de) * | 2006-03-01 | 2007-10-04 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauteils aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse |
DE102006044525B3 (de) * | 2006-09-21 | 2008-01-31 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zur Herstellung von gemeinsam bereitstellbaren flexiblen integrierten Schaltkreisen |
WO2013061183A1 (de) * | 2011-09-27 | 2013-05-02 | Rupprecht Gabriel | Elektrisch isolierendes harz - gehäuse für halbleiterbauelemente oder baugruppen und herstellungsverfahren mit einem moldprozess |
US20150359107A1 (en) * | 2012-12-20 | 2015-12-10 | Conti Temic Microelectronic Gmbh | Electronic module with a plastic-coated electronic circuit and method for the production thereof |
Also Published As
Publication number | Publication date |
---|---|
US6873060B2 (en) | 2005-03-29 |
DE10213296B9 (de) | 2007-04-19 |
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