DE10209405A1

DE10209405A1 - Verfahren und Vorrichtung zum Bewerten des Ladezustands eines Speichertransistors mindestens einer Speicherzelle eines mehrfach-programmierbaren Halbleiterspeichers

Info

Publication number: DE10209405A1
Application number: DE2002109405
Authority: DE
Inventors: Dieter Draxelmayr
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-03-04
Filing date: 2002-03-04
Publication date: 2003-09-25

Abstract

Die Erfindung betrifft ein Verfahren zum Bewerten des Ladezustands eines Speichertransistors (38) mindestens einer Speicherzelle (37) eines mehrfach-programmierbaren Halbleiterspeichers, bei dem eine vorgegebene Lesespannung an den Steueranschluss des Speichertransistors der mindestens einen Speicherzelle angelegt wird, von zumindest einem Referenzmittel, das über zumindest eine Leitung mit der mindestens einen Speicherzelle verbindbar bzw. verbunden ist, mindestens zwei vorgegebene Ströme oder mindestens zwei vorgegebene Spannungen bereitgestellt werden, und zumindest ein mit der Leitung verbundenes Auswertemittel den Ladezustand anhand des Kanalwiderstands des Speichertransistors bewertet. Die Feststellung des Ladezustands über den Kanalwiderstand kann schneller als bei herkömmlichen Auffrischmethoden für mehrfach-programmierbare Halbleiterspeicher durchgeführt werden. Ferner kann indirekt die im Speichertransistor vorhandene Ladungsmenge beim Ermitteln berücksichtigt werden, wodurch ein genaues Auffrischen von Speichertransistoren ermöglicht wird.

Description

Die Erfindung betrifft ein Verfahren zum Bewerten des Ladezustands eines Speichertransistors mindestens einer Speicherzelle eines mehrfach-programmierbaren Halbleiterspeichers und eine entsprechende Vorrichtung zum Bewerten des Ladezustands eines Speichertransistors.
In elektronischen Schaltungen, insbesondere solchen mit Prozessoren, werden häufig neben flüchtigen auch nichtflüchtige Halbleiterspeicher eingesetzt. In den nichtflüchtigen Halbleiterspeichern werden beispielsweise Programme für die Prozessoren oder nicht-veränderbare Daten abgelegt, die nach Abschalten der Stromversorgung einer elektronischen Schaltung erhalten bleiben sollen.
Als nichtflüchtige Halbleiterspeicher werden nicht- programmierbare Nur-Lesespeicher (ROM: Read Only Memory) oder programmierbare Nur-Lesespeicher (PROM: Programmable Read Only Memory) eingesetzt. Bei PROMs werden einmal- programmierbare Halbleiterspeicher (OTP: One Time Programmable) und mehrfach-programmierbare, also löschbare Halbleiterspeicher (EPROM: Erasable PROM) unterschieden. OTP- PROMs und EPROMs werden elektrisch programmiert. Die mehrfach-programmierbaren EPROMs können entweder elektrisch (EEPROM/E²PROM: Electrical Erasable PROM; Flash EPROM) oder per UV-Strahlung gelöscht werden.
Eine Halbleiterspeicherzelle eines mehrfach- programmierbaren Halbleiterspeichers weist zur Datenspeicherung in der Regel einen Floating-Gate(-Avalanche- Injection oder -Tunnel)-MOS (Metall Oxide Semiconductor)- Transistor (FAMOS) auf, der im folgenden kurz als EPROM- Transistor oder Speichertransistor bezeichnet wird. Bei einem EPROM-Transistor wird beim Programmieren per Avalanche- Injektion eine elektrische Ladung (Elektronen) auf seinem Floating-Gate (auch als schwebendes Gate bezeichnet) gespeichert. Dort bleibt die Ladung bei guter Isolation des Floating-Gate im Prinzip unendlich lange erhalten.
Aufgrund von Isolationsschwächen und sonstiger Einflüsse wie beispielsweise Temperaturschwankungen geht jedoch im Laufe der Zeit Ladung vom Floating-Gate verloren, wodurch die Datenspeicherung des EPROM-Transistors zunehmend schwächer wird. Die Datenkonsistenz eines EPROM-Transistors ist daher in der Praxis begrenzt. Sie beträgt in der Regel abhängig von der Technologie mehrere Jahre. Insbesondere hohe Temperaturen über längere Zeiträume verringern die Datenkonsistenz des EPROM-Transistors. Derartige Einsatzbedingungen treten beispielsweise im automotiven Bereich, insbesondere in der Nähe eines Verbrennungsmotors oder von Bremsen eines Kraftfahrzeugs auf.
Zur Erhöhung der Datenkonsistenz von EPROM-Transistoren in Speicherzellen von mehrfach-programmierbaren Halbleiterspeichern können beispielsweise prozesstechnische Verbesserungen vorgenommen werden; allerdings wird hierdurch der Herstellungsprozess für EPROMs aufwendig und damit kostenintensiv.
Möglich ist es auch, die Halbleiterspeicherzellen mit schaltungstechnischen Mitteln redundant auszulegen, beispielsweise mittels Majoritätsentscheidung, oder auch fehlerkorrigierende Codes einzusetzen, um Datenfehler aufgrund nachlassender Datenkonsistenz zu beseitigen. Allerdings sind diese Methoden insbesondere schaltungstechnisch sehr aufwendig. Zudem lässt sich dadurch nur eine begrenzte Anzahl von Fehlern korrigieren.
Aus der US 5,625,791 ist es bekannt, zur Verbesserung der Datenkonsistenz bzw. -haltung ein EEPROM während des Betriebes, beispielsweise während einer Power-up Sequenz oder im Zuge einer Diagnose oder in regelmäßigen Zeitintervallen, auszulesen und danach die ausgelesene Information wieder hineinzuschreiben. Dieser Vorgang ist vergleichbar mit einem Auffrischen (Refresh) bei einem DRAM (Dynamic Random Access Memory). Damit sollen eventuell begonnene Teilentladungen der EPROM-Transistoren wieder rückgängig gemacht werden. Das Langzeit-Problem der Datenkonsistenz reduziert sich damit auf ein Kurzzeit-Problem.
Das Auffrischen der in dem EEPROM gespeicherten Ladungen wird beim Verfahren nach der US 5,625,791 nach verschiedenen Kriterien eingeleitet: nach einer vorbestimmten Anzahl von Zeitintervallen oder am Ende einer vorbestimmten Anzahl von Einsätzen des EEPROM oder schließlich routinemäßig bei jedem Power-Up-Vorgang. Nachteilig daran ist jedoch, dass auf die tatsächlich vorhandene Ladung in den einzelnen Speichertransistoren des EEPROM keine Rücksicht genommen wird. Mit anderen Worten wird aufgefrischt, obwohl es unter Umständen schon zu spät ist, d. h. ein Speichertransistor schon zuviel Ladung verloren hat, um mit seinem ursprünglich gespeicherten Datum wieder programmiert zu werden. Insgesamt ist daher dieses bekannte Verfahren ungenau.
Aus der US 5,365,486 ist ebenfalls ein Verfahren und eine Vorrichtung zum Auffrischen eines EEPROM bekannt. Zum Feststellen des Ladezustands eines Speichertransistors wird eine Speicherzelle nicht nur mit der nominalen, sondern auch mit einer erhöhten bzw. erniedrigten Lesespannung gelesen. Wenn die Änderung der Lesespannung den ausgelesenen Bitwert ändert, liegt offensichtlich eine "schwache" Zelle vor, die ein Auffrischen benötigt. Diese Änderung der Lesespannung an einer Speicherzelle macht das Verfahren jedoch zeitaufwendig, da hier zusätzlich zu einer eventuellen Änderung der Ausgangsinformation der Speicherzelle auch noch die Lesespannung modifiziert werden muß. Vor allem die Änderung der Lesespannung benötigt in der Regel einige Zeit, da der Ladevorgang der Gatespannung über Wortdekoder und alle Kapazitäten der Wortleitung des EEPROM stattfinden muß.
Aufgabe der vorliegenden Erfindung ist es daher, ein Verfahren und eine Vorrichtung zum Bewerten des Ladezustands eines Speichertransistors mindestens einer Speicherzelle eines mehrfach-programmierbaren Halbleiterspeichers anzugeben, mit denen in relativ kurzer Zeit festgestellt werden kann, ob ein Auffrischen einer oder mehrerer Speichertransistoren des Halbleiterspeichers erforderlich ist.
Diese Aufgabe wird durch ein Verfahren zum Bewerten des Ladezustands eines Speichertransistors mindestens einer Speicherzelle eines mehrfach-programmierbaren Halbleiterspeichers mit den Merkmalen nach Anspruch 1 und durch eine entsprechende Vorrichtung mit den Merkmalen nach Anspruch 12 gelöst. Weitere vorteilhafte Ausführungsformen, Ausgestaltungen und Aspekte der vorliegenden Erfindung ergeben sich aus den abhängigen Patentansprüchen, der Beschreibung und den beiliegenden Zeichnungen.
Ein wesentlicher Punkt der Erfindung ist die Bewertung des Ladezustands des Speichertransistors eines mehrfach- programmierbaren Halbleiterspeichers über den Kanalwiderstand des Speichertransistors bei einer vorgegebenen Lesespannung am Steueranschluss des Speichertransistors. Abhängig von der Bewertung kann dann beispielsweise ein Auffrischvorgang des Speichertransistors eingeleitet werden. Die Bewertung des Ladezustands anhand des Kanalwiderstands kann schneller als bei herkömmlichen Auffrischmethoden für mehrfach- programmierbare Halbleiterspeicher durchgeführt werden, da die Lesespannung während des Ermittelns des Ladezustands nicht wesentlich verändert wird. Ferner kann indirekt die im Speichertransistor vorhandene Ladungsmenge beim Bewerten berücksichtigt werden, wodurch ein genaues Auffrischen von Speichertransistoren ermöglicht wird.
Das Verfahren soll kurz an einem konkreten Beispiel erläutert werden: bei einem normalen Speichertransistor beispielsweise eines EEPROMs ist der Kanalwiderstand im programmierten Zustand (Floating-Gate ist mit Elektronen aufgeladen) größer etwa 1 MOhm und im unprogrammierten (gelöschten) Zustand (z. B.: Floating-Gate enthält keine nennenswerte Ladung) kleiner etwa 10 kOhm. Eine Entscheidungsschwelle bzw. ein Schwellwert für die Bewertung des in dem Speichertransistor gespeicherten Datums kann nun beispielsweise derart festgesetzt sein, dass er einem Kanalwiderstand von etwa 100 kOhm entspricht. Dies entspricht einem bestimmten Ausgabestrom der Speicherzelle mit dem Speichertransistor bei vorgegebener Lesespannung. Es kann dann beim Ermitteln eines Kanalwiderstands von etwa 40 kOhm, der einem Ausgabestrom entspricht, der unterhalb eines vorgegebenen Schwellwertes liegt, ein Löschen dieses Speichertransistors eingeleitet werden, obwohl das auf dem Speichertransistor gespeicherte Datum noch richtig ("unprogrammiert") ausgelesen werden könnte.
Konkret betrifft die Erfindung ein Verfahren zum Bewerten des Ladezustands eines Speichertransistors mindestens einer Speicherzelle eines mehrfach- programmierbaren Halbleiterspeichers, bei dem eine vorgegebene Lesespannung an den Steueranschluss des Speichertransistors der mindestens einen Speicherzelle angelegt wird, von zumindest einem Referenzmittel, das über zumindest eine Leitung mit der mindestens einen Speicherzelle verbindbar bzw. verbunden ist, mindestens zwei vorgegebene Ströme oder mindestens zwei vorgegebene Spannungen bereitgestellt werden, und zumindest ein mit der Leitung verbundenes Auswertemittel den Ladezustand anhand des Kanalwiderstands des Speichertransistors bewertet.
Vorzugsweise bewerten die Auswertemittel den Ladezustand anhand des Kanalwiderstands durch einen Vergleich von zumindest einem durch die Speicherzelle fließenden Strom mit mindestens einem Referenzwert. Der Referenzwert kann einem vorgegebenen durch die Speicherzelle fließenden Strom bei einem bestimmten Ladezustand des Speichertransistors entsprechen. Bevorzugt wird dabei in Abhängigkeit des durch die Speicherzelle fließenden Stroms eine Spannung am Eingang des Auswertemittels erzeugt.
Es ist weiterhin bevorzugt, wenn die Referenzmittel auf die Leitung einen ersten vorgegebenen Strom einprägen, die Auswertemittel einen durch die Speicherzelle fließenden Strom mit einem ersten vorgegebenen Referenzwert vergleichen, die Referenzmittel auf die Leitung zumindest einen zweiten vorgegebenen Strom einprägen und die Auswertemittel einen durch die Speicherzelle fließenden Strom mit zumindest einem zweiten vorgegebenen Referenzwert vergleichen, um den Ladezustand der Speicherzelle zu bewerten.
Hierdurch kann im Prinzip eine Art (Lade-)Kennlinie des Speichertransistors durch Messung des durch die Speicherzelle fließenden Stroms in Abhängigkeit vom Eingabestrom erhalten werden. Die durch die Speicherzelle fließenden Ströme können auch mit mehreren Referenzwerten verglichen werden, die typischen Strömen bei bestimmten Ladezuständen des Speichertransistors entsprechen. Beispielsweise kann ein erster und zweiter Referenzwert entsprechend einem Kanalwiderstand von 100 kOhm bzw. 700 kOhm festgesetzt werden. Ein dritter Referenzwert kann entsprechend einem Kanalwiderstand von 250 kOhm festgesetzt sein. Bei einem Strom, der kleiner als der erste oder größer als der zweite Referenzwert ist, kann der Ladezustand des Speichertransistors als zuverlässig gelöscht bzw. programmiert beurteilt werden. Ist der Strom jedoch größer als der erste und kleiner als der dritte bzw. kleiner als der zweite und größer als der dritte Referenzwert, kann der Ladezustand als kritisch beurteilt und ein Auffrischvorgang eingeleitet werden. Dieses Verfahren lässt sich im Prinzip beliebig verfeinern (indem eine Vielzahl von Schwellwerten vorgegeben werden), um die Genauigkeit der Bestimmung des Ladezustand und das Auffrischen zu verbessern.
In einer bevorzugten Ausführungsform des Verfahrens kann der Ladezustand mehrerer Speichertransistoren parallel ermittelt werden. Im Gegensatz zu einem seriellen Ermitteln des Ladezustands bzw. Messen der Ladung von Speichertransistoren kann das erfindungsgemäße Verfahren hierdurch weiter beschleunigt werden.
Weiterhin ist es bevorzugt, wenn ein durch die Speicherzelle fließenden Strom gleichzeitig mit zumindest zwei Referenzwerten verglichen wird. Auch durch die Maßnahme kann der Zeitbedarf für die Bewertung des Ladezustands einer Speicherzelle deutlich gesenkt werden.
Das erfindungsgemäße Verfahren wird vorzugsweise während des normalen Betriebs des Halbleiterspeichers, insbesondere beim Auslesen der Speichertransistoren durchgeführt. Im Prinzip wird zusätzlich zur binären Auswertung des Ausgabestroms eines Speichertransistors zum Auslesen eines gespeicherten Datums der durch die Speicherzelle fließenden Strom ausgewertet, der Rückschlüsse auf die gespeicherte Ladungsgemenge und damit den Ladezustand des Speichertransistors zulässt.
Gemäß einem weiteren Aspekt betrifft die Erfindung eine Vorrichtung zum Ermitteln des Ladezustands eines Speichertransistors mindestens einer Speicherzelle eines mehrfach-programmierbaren Halbleiterspeichers. Die erfindungsgemäße Vorrrichtung ist dadurch gekennzeichnet, dass eine Spannungsquelle, welche eine vorgegebene Lesespannung an den Steueranschluss des Speichertransistors der mindestens einen Speicherzelle anlegt, zumindest ein Referenzmittel, das über zumindest eine Leitung mit der mindestens einen Speicherzelle verbindbar bzw. verbunden ist, mindestens zwei vorgegebene Ströme oder mindestens zwei vorgegebene Spannungen bereitstellt, und zumindest ein mit der Leitung verbundenes Auswertemittel vorgesehen sind, das den Ladezustand anhand des Kanalwiderstands des Speichertransistors bewertet.
Vorzugsweise umfassen die Referenzmittel mindestens eine Stromquelle, insbesondere in Form eines Stromspiegels oder Widerstandes.
Die mindestens eine Stromquelle kann derart ausgebildet sein, dass sie mehrere vorgegebene, insbesondere unterschiedliche Ströme erzeugen kann.
In einer bevorzugten Ausführungsform der Vorrichtung umfassen die Auswertemittel Messmittel zum Auswerten von mindestens zwei Ausgabeströmen der mindestens einen Speicherzelle.
Die Erfindung eignet sich besonders zur Verwendung bei einem EEPROM als mehrfach-programmierbaren Halbleiterspeicher, das in "rauhen" Betriebsumgebungen eingesetzt wird, in den vor allem hohe Temperaturschwankungen auftreten, insbesondere in einem Kraftfahrzeug.
Die Erfindung wird nachfolgend anhand von Figuren der Zeichnung näher dargestellt. Es zeigen:
Fig. 1 ein Blockschaltbild der erfindungsgemäßen Vorrichtung zum Ermitteln des Ladezustands eines Speichertransistors eines mehrfach- programmierbaren Halbleiterspeichers,
Fig. 2 ein Blockschaltbild eines konkreten Ausführungsbeispiels einer Schaltung zum Ermitteln des Ladezustands eines Speichertransistors eines mehrfach- programmierbaren Halbleiterspeichers gemäß der Erfindung,
Fig. 3 ein Ausführungsbeispiel der Vorrichtung zum Ermitteln des Ladezustands eines Speichertransistors eines mehrfach- programmierbaren Halbleiterspeichers mit einer einzelnen Speicherzelle,
Fig. 4A ein Ausführungsbeispiel einer Schaltungsanordnung zum Ermitteln des Ladezustands eines Speichertransistors mit drei Stromquellen gemäß der Erfindung,
Fig. 4B ein Ausführungsbeispiel einer Schaltungsanordnung zum Ermitteln des Ladezustands eines Speichertransistors mit drei Stromquellen und einem Kaskodentransistor gemäß der Erfindung,
Fig. 4C ein Ausführungsbeispiel einer Regelschaltung für den Kaskodentransistor von Fig. 4A,
Fig. 4D ein weiteres Ausführungsbeispiel einer Regelschaltung für den Kaskodentransistor von Fig. 4A mit einer Stromverstärkung,
Fig. 5 ein Ausführungsbeispiel einer Schaltungsanordnung zum Ermitteln des Ladezustand eines Speichertransistors gleichzeitig mit mehreren vorgegebenen Strömen gemäß der Erfindung, und
Fig. 6 ein Ausführungsbeispiel einer Anordnung mit drei Stromquellen, die unterschiedliche Ströme zum Ermitteln des Ladezustands eines Speichertransistors liefern.
In Fig. 1 sind ein EEPROM 10 als mehrfach- programmierbarer Halbleiterspeicher und eine Logik 12 zum Auffrischen des EEPROM 10 dargestellt. Die Logik 12 liest über Lesesignale 14 die im EEPROM gespeicherten Daten entweder seriell oder zeilenweise parallel aus. Die Lesesignale 14 entsprechen einem Ausgabestrom, der wiederum vom Ladezustand eines Speichertransistors einer Speicherzelle des EEPROM 10 abhängt.
Mittels des Ausgabestroms stellt die Logik 12 fest, ob ein Auffrischen der Speicherzelle des EEPROM 12 erforderlich ist, beispielsweise wenn der Ausgabestrom einen vorgegebenen Schwellwert über- oder unterschreitet. Ist ein Auffrischen erforderlich, so wird das dem Ausgabestrom entsprechende Datum über Schreibsignale 16 in die entsprechende Speicherzelle zurückgeschrieben. Dies entspricht einem normalen Programmiervorgang des Speichertransistors der Speicherzelle.
Hat beispielsweise der Speichertransistor Ladung von seinem Floating-Gate verloren, so ist sein Kanalwiderstand bei einer vorgegebenen Lesespannung, die an sein Gate angelegt wird, kleiner als bei einem "korrekten" Programmierung, d. h. wenn das Floating-Gate maximale Ladung aufweist. Dadurch wird der Ausgabestrom der Speicherzelle mit dem Speichertransistor größer. Überschreitet er eine vorgegebene Schwelle, so detektiert die Logik 12 einen zu niedrigen Kanalwiderstand entsprechend einer schwachen Programmierung des Speichertransistors, obwohl sie das dem Ausgabestrom entsprechende Datum noch erkennen kann. Sie leitet dann einen Auffrischvorgang ein, indem der Speichertransistor noch einmal mit dem ausgelesenen Datum programmiert wird.
Bei EEPROMs kann diese Programmierung in der Regel bit- oder byteweise erfolgen, bei Flash-PROMS erfolgt sie dagegen seitenweise. In Falle eines Flash-PROMs muss daher die Logik 12 derart ausgebildet sein, dass sie die aus einer Speicherseite ausgelesenen Daten zwischenspeichert. Anschließend entscheidet sie anhand der ermittelten Ladezustände, ob die ausgelesene Speicherseite noch mal neu programmiert wird. Diese Entscheidung kann beispielsweise abhängig von der Anzahl der "schwach" programmierten Speichertransistoren der Speicherseite sein. Sind beispielsweise bei einer 256-Bit Speicherseite mehr als 10 Speichertransistoren "schwach" programmiert, so kann die Logik 12 einen Auffrischvorgang der Speicherseite einleiten.
In diesem Fall werden alle in der Logik 12 zwischengespeicherten Daten wieder in die Speicherseite programmiert.
Fig. 2 zeigt eine konkrete Ausführungsform einer Schaltung zum Auffrischen eines EEPROM als mehrfach- programmierbaren Halbleiterspeichers. Das EEPROM umfasst ein Speicherzellen-Feld 18 mit EEPROM- bzw. Speichertransistoren. Ferner sind eine Spannungsquelle 20 zum Erzeugen einer Lesespannung, Messmittel 22 zum Messen des Ausgabestroms von Speicherzellen, Stromauswertemittel 24 zum Auswerten des Ausgabestroms von Speicherzellen, eine Steuerlogik 26 zur Steuerung des Ablaufs des Auffrischens von Speichertransistoren des Speichertransistoren-Feldes 18 und Stromquellen 28 zum Erzeugen von Eingabeströmen zum Speisen der Speicherzellen vorgesehen.
Mit der Spannungsquelle 20 wird eine vorgegebene Lesespannung erzeugt, die an einzelne Speichertransistoren des Speicherzellen-Feldes 18 angelegt wird. Die Lesespannung ist fest vorgegeben, d. h. sie wird während des Auffrischvorgangs, genauer gesagt während dem Ermitteln des Ladezustands von Speichertransistoren nicht geändert. Es ist auch möglich, dass der Steueranschluss der Speichertransistoren mit Masse verbunden wird.
Zum Auslesen einer Speicherzelle bzw. des in einem Speichertransistor gespeicherten Datums wird eine Spalte ausgewählt. Die vorgegeben Lesespannung wird sodann an die Gates der Speichertransistoren der Zeile des Speichertransistoren-Feldes 18 gelegt, in der sich der auszulesende Speichertransistor befindet. Ferner wird über die Stromquellen 28 ein Eingabestrom zum Speisen der Speicherzellen bereitgestellt.
Die Strommessmittel 22 empfangen die Ausgabeströme der einzelnen Speichertransistoren der ausgewählten Zeile. Der Ausgabestrom des zu Speichertransistors, dessen Ladezustand ermittelt werden soll, wird an die Stromauswertemittel 24 weitergegeben. Diese bestimmen anhand des Ausgabestroms die "Güte" des programmierten Datums. Konkret vergleichen sie den Ausgabestrom des Speichertransistors mit mindestens einem vorgegebenen Schwellwert und signalisieren das Vergleichsergebnis der Steuerlogik 26.
Diese kann dann entscheiden, ob ein Auffrischen bzw. eine erneute Programmierung des ausgelesenen Speichertransistors oder eine erneute Messung des Ladezustand mit einem anderen Eingabestrom erfolgen soll. Im letzten Fall kann der Eingabestrom erhöht oder auch erniedrigt und damit erneut der Ladezustand ermittelt werden.
In Fig. 3 ist eine einzelne Speicherzelle 37 mit einem Speichertransistor 38, hier ein EEPROM-Transistor, dargestellt. Der Drain des Speichertransistors 38 der Speicherzelle 37 ist mit einer Leitung 35 verbunden, in die wiederum Referenzmittel 31 einen vorgegebenen (Eingabe-)Strom IEIN einprägen. Ebenfalls mit der Leitung 35 sind Auswertemittel 33 verbunden, die einen Ausgabestrom der Speicherzelle 37 aufnehmen. Der Ausgabestrom hängt vom Eingabestrom IEIN in die Speicherzelle 37 und dem über den Kanal des Speichertransistors 38 abfließenden Strom ISP ab. Der Strom ISP wiederum ist eine Funktion des Ladezustands des Speichertransistors 38, dessen Steueranschluss 42 mit einer vorgegebenen Lesespannung beschaltet ist. Der Ausgabestrom ist somit ein direktes Maß für den über den Kanal des Speichertransistors 38 abfließenden Strom ISP.
Um den Ladezustand möglichst genau feststellen zu können, prägen die Referenzmittel 31 mindestens zwei vorgegebene Ströme in die Leitung 35 ein. Somit werden zwei entsprechende Ausgabeströme der Speicherzelle 37 erhalten, die von den Auswertemitteln 33 zum Ermitteln des Ladezustands des Speichertransistors 37 genutzt werden können. Anstatt eines Ausgabestroms können natürlich auch Spannungen, die von dem durch die Speicherzelle 37 fließenden Strom ISP abhängig sind, ausgewertet werden.
Fig. 4A zeigt eine konkrete Schaltungsanordnung zum Ermitteln des Ladezustands eines Speichertransistors mit drei Stromquellen 30 als Referenzmittel, die unterschiedliche Ströme liefern. Als einfachste Ausführung der Stromquellen sind Widerstände denkbar, an denen eine bestimmte Spannung anliegt. Jeweils einer der Ströme wird über einen Umschalter 32 als Strom IEIN in die Leitung 35 eingeprägt, die mit einem Eingang eines Auswertemittels, hier in Form eines Verstärkers oder Komparators 34, und einer Speicherzelle 37 mit einem Speichertransistor 38 verbunden ist.
Am Steueranschluss 42 des Speichertransistors 38 liegt eine vorgegebene Lesespannung. Abhängig von seiner Programmierung, konkret der auf dem Floating-Gate befindlichen Ladung, weist der Speichertransistor einen bestimmten Kanalwiderstand auf, der das Spannungsniveau am Eingang des Verstärkers 34 bestimmt. Am Ausgangsanschluss 40 des Verstärkers 34 erscheint dadurch eine Spannung entsprechend einem logischen Wert, die bzw. der von der Programmierung des Speichertransistors 38 abhängt. Diese Spannung kann als Maß für die "Güte" der Programmierung weiter verarbeitet werden, insbesondere zur Entscheidung über eine erneute Programmierung bzw. ein Auffrischen des Speichertransistors herangezogen werden.
Bei der in Fig. 4B gezeigten und der Schaltung von Fig. 4A funktional entsprechenden Schaltung ist in den Auslesepfad des Speichertransistors 38 als ein Entkopplungsmittel ein weiterer Transistor 48 (Kaskodentransistor) gelegt, der mit dem Speichertransistors 38 eine sogenannte "Kaskode" bildet und der das Ermitteln des Ladezustands bzw. Auslesen des Speichertransistors 38 noch beschleunigt. Ferner sind der Eingang des Verstärkers 34 und die Leitung 35 über Begrenzungsmittel 39, hier am Beispiel eine Zener-Diode gezeigt, mit einer Versorgungsspannung verbunden. Hierzu ist die Anode der Zener-Diode 39 mit der Leitung 35 und dem Verstärkereingang und die Kathode mit der Versorgungsspannung verbunden.
Durch den Kaskodentransistors 48 wird die Spannung am Schaltungsknoten 49 etwa konstant gehalten. Außerdem bewirkt der Kaskodentransistor 48, dass die Kapazität am Eingang des Verstärkers 34 verringert wird, wodurch das Bestimmen des Ladezustands des Speichertransistors 38 weiter beschleunigt wird, da eine kleinere Kapazität umgeladen werden muss. Schließlich verringert der Kaskodentransistor 48 den Spannungshub am Eingang des Verstärkers 34. Dadurch wird ein Umschalten des Speichertransistors beispielsweise nach Umschalten der Stromquellen 30 schneller detektiert, da am Verstärkereingang ein geringerer Spannungshub als ohne Kaskodentransistor 48 auftritt. Ein großer Vorteil besteht also darin, dass der Speichertransistor mit einer höheren Geschwindigkeit als bei der in Fig. 4A dargestellten Schaltung ausgelesen werden kann, was das Ermitteln des Ladezustands des Speichertransistors vor allem im Gegensatz zu einer Veränderung der Lesespannung zum Feststellen des Ladezustands wesentlich beschleunigt.
Die Zener-Diode 39 begrenzt das Potential am Verstärkereingang in eine Richtung auf die Versorgungsspannung + Zener-Dioden-Durchlaßspannung und in die andere Richtung auf die Versorgungsspannung - Zener- Spannung. Über die Zener-Diode fließt im leitenden Zustand ein Strom ID. Die Spannungsbegrenzung kann jedoch auch durch andere, im Stand der Technik bekannte, schaltungstechnische Maßnahmen erzielt werden.
Die Wirkung des Kaskodentransistors 48 kann durch die in Fig. 4C gezeigte Regelschaltung zur Ansteuerung des Kaskodentransistors 48 (geregelte Kaskodeschaltung) weiter verbessert werden. Dem nicht-invertierenden Eingang eines Verstärkers 51 wird über einen Anschluss 53 eine Einstellspannung zugeführt. Der Verstärker 51 vergleicht die Einstellspannung mit dem Potential des Schaltungsknotens 49, das an seinem invertierenden Eingang anliegt. Die Ausgangsspannung des Verstärkers 51 liegt am Steueranschluss des Kaskodentransistors 48 an und steuert den Transistor 48 derart, dass das Potential am Schaltungsknoten 49 etwa der am Anschluss 53 anliegenden Einstellspannung entspricht. Mit anderen Worten regelt diese Schaltung das Potential am Source des Speichertransistors 38 auf die Einstellspannung. In einer einfachen Ausführungsform dieser Schaltung kann der Verstärker 51 mit lediglich zwei Transistoren (als Differenzverstärker) oder einem Transistor und einem Widerstand realisiert werden. Der zusätzliche Schaltungsaufwand für die Regelung hält sich dadurch in Grenzen. Insbesondere bei einer Implementierung der Schaltungsanordnung in einer integrierten Schaltung bietet dies Vorteile, da nur wenige zusätzliche Bauelemente für die geregelte Kaskodenschaltung erforderlich sind.
Fig. 4D zeigt eine Schaltung, bei welcher als geregelter Kaskodentransistor 48 ein p-Kanal-MOSFET eingesetzt wird und der Strom durch den Kaskodentransistor 48 in einen weiteren p-Kanal-MOSFET 55 gespiegelt wird. Bei dieser Schaltung ist nur eine Stromquelle 30 dargestellt. Selbstverständlich kann der Strom durch den Kaskodentransistor 48 in beliebig viele weitere Transistoren gespiegelt werden, die mit entsprechend vielen Stromquellen 30 verschaltet sind. Dies kann für das parallele Messen mit verschiedenen Strömen genutzt werden (siehe hierzu auch die in Fig. 5 dargestellte Schaltungsanordnung).
Alternativ kann auch zwischen mehreren Stromquellen 30 und dem Drain des Transistors 55 sowie dem Eingang des Inverters 34 ein Umschalter (ähnlich wie bei den in den Fig. 4A und 4B dargestellten Schaltungen) vorgesehen sein, mit dem jeweils eine der Stromquellen entsprechend einem bestimmten Strom durch den Kanal des Speichertransistors in den "gespiegelten" Auslesepfad geschaltet werden kann. Der Vorteil der Schaltung von Fig. 4D liegt in der Stromverstärkung durch die Stromspiegelung vom Kaskodentransistor in weitere Transistoren, wodurch mit kleinen Versorgungsspannungen der Schaltung insbesondere aufgrund der eingesetzten p-Kanal-MOSFETs gearbeitet werden kann. Ferner können mit der dargestellten Schaltung Spannungshübe im Bereich von wenigen mV detektiert werden.
Fig. 5 zeigt eine Schaltungsanordnung, mit welcher der Ladezustand eines Speichertransistors gleichzeitig mit mehreren vorgegebenen Strömen ermittelt werden kann. Dies verringert den Zeitbedarf zum Ermitteln des Ladezustands. Hierzu werden die unterschiedlichen Ströme IEIN1, IEIN2, IEIN3 der drei Stromquellen 30 über jeweils einen Kaskodentransistor 48, 48' bzw. 48" in den Kanal des Speichertransistors parallel eingeprägt. Über den Kanälen der drei Kaskodentransistoren 48, 48' sowie 48" fallen unterschiedliche Spannungen entsprechend den unterschiedlichen Strömen ab. Vereinfacht ausgedrückt "spalten" die Kaskodentransistoren den Strom durch den Kanal des Speichertransistors entsprechend den unterschiedlichen Weiten-/Längen-Verhältnissen der als Kaskodentransistoren eingesetzten n-Kanal-MOSFETs auf, die drei getrennte Ausgabeströme bewirken. Das Potential am Schaltungsknoten 49 wird durch die Kaskodentransistoren etwa konstant gehalten. Die Verstärker 34, 34', 34" verstärken die jeweiligen Eingangspotentiale, so dass sich am Ausganganschluss des jeweiligen Verstärkers ein eindeutiger Logikpegel ergibt. Mit dieser gleichzeitigen Messung mittels verschiedener Ströme kann die Ermittlung des Ladezustands des Speichertransistors im Vergleich zu einer seriellen Messung mit zeitlich aufeinanderfolgenden unterschiedlichen Strömen wesentlich beschleunigt werden.
Fig. 6 zeigt eine konkrete Ausführung einer Schaltung mit drei Stromquellen. Die Stromquellen werden durch einen Stromspiegel 50 bzw. Stromspiegelschaltung gebildet. An einem Referenzanschluss 52 des Stromspiegels 50 wird eine Spannung angelegt, so dass der den Stromspiegel 50 speisende Transistor einem Mittelzustand zwischen programmierten und gelöschten Speichertransistor entspricht. Alternativ können beispielsweise auch lediglich zwei Stromquellen vorgesehen sein. Zum Erzeugen eines dritten Stromes werden dann einfach die Ströme der zwei Stromquellen zusammengeschaltet.
Die in den Fig. 4A-D, 5 und 6 gezeigten Schaltungen können vorteilhaft miteinander kombiniert eingesetzt werden. Beispielsweise kann grundsätzlich anstelle eines ungeregelten Kaskodentransistors die geregelte Kaskodenschaltung nach Fig. 4C verwendet werden. Ferner kann die in Fig. 6 gezeigte Schaltung als Stromquelle 30 in den in den Fig. 4A, 4B sowie 5 eingesetzt werden. Ein Fachmann kann je nach gewünschten Anwendungsfall und Schaltungsaufwand gezielt einzelne Anordnungen der oben beschriebenen erfindungsgemäßen Schaltungen einsetzen.
Schließlich sei angemerkt, dass die Erfindung auch mit Speicherzellen vorteilhaft verwendbar ist, die nicht matrixförmig wie in einem herkömmlichen EEPROM- Speicherzellenfeld verschaltet sind. Als Beispiel seien hier Schaltungen aus der Automobilelektronik erwähnt, bei den einzelne oder wenige EEPROM-Speicherzellen zur dauerhaften Speicherung von Daten verwendet werden. Bei derartigen Schaltungen ist häufig aus Kostengründen keine EEPROM- Speicherzellenfeld mit einer Vielzahl von Speicherzellen gewünscht, so dass nur einzelne wenige Speicherzellen verwendet werden.
Ferner sind auch Ausführungsformen denkbar, in denen der Ausgabestrom zuerst über Verstärkungs- oder Spiegelstufen geführt wird, bevor er ausgewertet wird. Bezugszeichenliste 10 EEPROM
12 Logik
14 Lesesignale
16 Schreibsignale
18 Speicherzellen-Feld
20 Spannungsquelle
22 Messmittel
24 Stromauswertemittel
26 Steuerlogik
28 Stromquellen
30 Stromquellen
31 Referenzmittel
32 Umschalter
33 Auswertemittel
34 Verstärker
34' Verstärker
34" Verstärker
35 Leitung
36 Dekoderschaltung
37 Speicherzelle
38 Speichertransistor
39 Zener-Diode
40 Ausgangspin
40' Ausgangspin
40" Ausgangspin
42 Steueranschluss
48 Kaskodentransistor
48' Kaskodentransistor
48" Kaskodentransistor
49 Schaltungsknoten
50 Stromspiegel
51 Verstärker
52 Referenzanschluss
53 Einstellspannung
55 Spiegeltransistor

Claims

1. Verfahren zum Bewerten des Ladezustands eines Speichertransistors (38) mindestens einer Speicherzelle (37) eines mehrfach-programmierbaren Halbleiterspeichers, dadurch gekennzeichnet, dass
eine vorgegebene Lesespannung an den Steueranschluss (42) des Speichertransistors (38) der mindestens einen Speicherzelle (37) angelegt wird,
von zumindest einem Referenzmittel (30; 31), das über zumindest eine Leitung (35) mit der mindestens einen Speicherzelle (37) verbindbar bzw. verbunden ist, mindestens zwei vorgegebene Ströme (IEIN) oder mindestens zwei vorgegebene Spannungen bereitgestellt werden, und
zumindest ein mit der Leitung (35) verbundenes Auswertemittel (33; 34) den Ladezustand anhand des Kanalwiderstands des Speichertransistors (38) bewertet.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Auswertemittel über einen Stromspiegel mit der Leitung (35) verbunden wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Auswertemittel den Ladezustand anhand des Kanalwiderstands durch einen Vergleich von zumindest einem durch die Speicherzelle (37) fließenden Strom (ISP) mit mindestens einem Referenzwert bewerten.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Referenzmittel (31) auf die Leitung (35) einen ersten vorgegebenen Strom einprägen, die Auswertemittel (33) einen durch die Speicherzelle (37) fließenden Strom (ISP) mit einem ersten vorgegebenen Referenzwert vergleichen, die Referenzmittel (31) auf die Leitung (35) zumindest einen zweiten vorgegebenen Strom einprägen und die Auswertemittel (33) einen durch die Speicherzelle (37) fließenden Strom (ISP) mit zumindest einem zweiten vorgegebenen Referenzwert vergleichen, um den Ladezustand der Speicherzelle (37) zu bewerten.

5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass ein durch die Speicherzelle (37) fließenden Strom (ISP) gleichzeitig mit zumindest zwei Referenzwerten verglichen wird.

6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Leitung (35) über Entkopplungsmittel mit der Speicherzelle (37) verbunden wird.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Entkopplungsmittel einen Kaskodetransistor (48), insbesondere einen geregelten Kaskodetransistor (48, 51), aufweisen.

8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Leitung (35) mit Bregrenzungsmitteln (39) verbunden wird, die einen Strom (ISP) durch die Speicherzelle (37) begrenzen.

9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in Abhängigkeit des durch die Speicherzelle (37) fließenden Stroms (ISP) eine Spannung am Eingang des Auswertemittels (33) erzeugt wird.

10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Ladezustand mehrerer Speichertransistoren parallel ermittelt wird.

11. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Verfahren während des normalen Betriebs des Halbleiterspeichers, insbesondere beim Auslesen der Speichertransistoren (38) durchgeführt wird.

12. Vorrichtung zum Bewerten des Ladezustands eines Speichertransistors (38) mindestens einer Speicherzelle (37) eines mehrfach-programmierbaren Halbleiterspeichers, dadurch gekennzeichnet, dass
eine vorgegebene Lesespannung an den Steueranschluss (42) des Speichertransistors (38) der mindestens einen Speicherzelle (37) anlegt wird,
zumindest ein Referenzmittel (30; 31), das über zumindest eine Leitung (35) mit der mindestens einen Speicherzelle (37) verbindbar bzw. verbunden ist, mindestens zwei vorgegebene Ströme (IEIN) oder mindestens zwei vorgegebene Spannungen bereitstellt, und
zumindest ein mit der Leitung (35) verbundenes Auswertemittel (33; 34) vorgesehen sind, das den Ladezustand anhand des Kanalwiderstands des Speichertransistors (38) bewertet.

13. Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, dass das Auswertemittel (33) über einen Stromspiegel mit der Leitung (35) verbunden ist.

14. Vorrichtung nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass die Referenzmittel mindestens eine Stromquelle (30) insbesondere in Form eines Stromspiegels oder Widerstandes, umfassen.

15. Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, dass die mindestens eine Stromquelle (30) derart ausgebildet ist, dass sie mehrere vorgegebene Ströme erzeugen kann.

16. Vorrichtung nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass die Auswertemittel (33) zumindest einen Verstärker und/oder Komparator umfassen.

17. Vorrichtung nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass die Leitung (35) über Entkopplungsmittel mit der Speicherzelle (37) verbunden ist.

18. Vorichtung nach Anspruch 17, dadurch gekennzeichnet, dass die Entkopplungsmittel zumindest einen Kaskodetransistor (48), insbesondere einen geregelten Kaskodetransistor (48, 51), aufweisen.

19. Vorrichtung nach Anspruch 18, dadurch gekennzeichnet, dass die Entkopplungsmittel zumindest zwei parallel geschaltete Kaskodentransistoren (48, 48', 48") mit unterschiedlichen Weiten-/Längen-Verhältnissen ihrer Kanäle umfassen.

20. Vorrichtung nach Anspruch 18, dadurch gekennzeichnet, dass die Drain-Anschlüsse der Kaskodentransistoren (48, 48', 48") über die Leitungen (35) mit den Referenzmitteln (30) und mit dem Eingang jeweils eines Auswertemittels (32, 32', 32") und die Source-Anschlüsse der Kaskodentransistoren (48, 48', 48") mit dem Drain- Anschluss mindestens eines Speichertransistors (38) verbunden sind.

21. Vorrichtung nach einem der Ansprüche 12 bis 20, dadurch gekennzeichnet, dass die Leitung (35) mit Bregrenzungsmitteln (39) verbunden ist, die einen Strom (ISP) durch die Speicherzelle (37) begrenzen.

22. Verwendung eines Verfahrens nach einem der Ansprüche 1 bis 11 und/oder einer Vorrichtung nach einem der Ansprüche 12 bis 13 für ein EEPROM, das zum Einsatz in einem Kraftfahrzeug vorgesehen ist.