DE102023200890A1

DE102023200890A1 - Hochfrequenzsignalverarbeitungsschaltung und drahtlose kommunikartionsvorrichtung

Info

Publication number: DE102023200890A1
Application number: DE102023200890.4A
Authority: DE
Inventors: Kenichi Shibata
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2022-02-07
Filing date: 2023-02-03
Publication date: 2023-08-10
Also published as: US20230253996A1; JP2023114644A; CN116566420A

Abstract

Gemäß einem Ausführungsbeispiel umfasst eine Hochfrequenzsignalverarbeitungsschaltung einen ersten bis vierten Wellenformsynthesizer, und jeder Wellenformsynthesizer umfasst einen ersten Anschluss und einen zweiten Anschluss, in die Eingangssignale eingegeben werden, und einen dritten Anschluss, von dem ein Ausgangssignal ausgegeben wird, das durch Synthetisieren der Eingangssignale erhalten wird. Frequenzen erster bis vierter Eingangssignale, die in jeden Wellenformsynthesizer eingegeben werden, sind zueinander gleich, und Phasen der zweiten bis vierten Eingangssignale sind Werte, die um 180 Grad oder etwa 180 Grad verzögert sind, um 90 Grad oder etwa 90 Grad verzögert sind bzw. und um 270 Grad bzw. etwa 270 Grad verzögert sind in Bezug auf eine Phase des ersten Eingangssignals. Das Ausgangssignal jedes Wellenformsynthesizers geht von einem Zustand in den anderen Zustand über in Verbindung mit dem in den ersten Anschluss eingegebenen Eingangssignal oder dem in den zweiten Anschluss eingegebenen Eingangssignal und geht von dem anderen Zustand in den einen Zustand über in Verbindung mit dem Eingangssignal, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Die Offenbarung der japanischen Patentanmeldung Nr. 2022-017073 , eingereicht am 7. Februar 2022, einschließlich der Beschreibung, der Zeichnungen und der Zusammenfassung, ist hierin durch Bezugnahme in ihrer Gesamtheit aufgenommen.
HINTERGRUND
Die vorliegende Erfindung betrifft eine Hochfrequenzsignalverarbeitungsschaltung und eine drahtlose Kommunikationsvorrichtung.
In der neueren digitalen drahtlosen Kommunikation wird ein IQ-Quadraturmodulations-/-demodulationssystem in Transceivern verwendet.
Im Folgenden sind offenbarte Techniken aufgeführt.
[Patentdokument 1] Japanische ungeprüfte Patentanmeldung Veröffentlichungsnr. 2012-090134
[Nicht-Patentdokument 1] S. Henzler et al., „High-Speed Low-Power Frequency Divider with Intrinsic Phase Rotator“, ISLPED'06 Proceedings of the 2006 International Symposium on Low Power Electronics and Design.
ZUSAMMENFASSUNG
In dem System von Patentdokument 1 ist bekannt, dass der Phasen-/Amplitudenfehler zwischen IQ-Signalen in dem Zwischenfrequenzband (IF(intermediate frequency)-Frequenzband) des Ausgangs des Mischers (MIXER) die Qualität einer drahtlosen Kommunikation nachteilig beeinflusst.
Andere Probleme und neuartige Merkmale werden aus der Beschreibung dieser Spezifikation und den beigefügten Zeichnungen ersichtlich.
Gemäß einem Ausführungsbeispiel umfasst eine Hochfrequenzsignalverarbeitungsschaltung: einen ersten Eingangsanschluss, einen zweiten Eingangsanschluss, einen dritten Eingangsanschluss und einen vierten Eingangsanschluss; einen ersten Ausgangsanschluss, einen zweiten Ausgangsanschluss, einen dritten Ausgangsanschluss und einen vierten Ausgangsanschluss; und einen ersten Wellenformsynthesizer, einen zweiten Wellenformsynthesizer, einen dritten Wellenformsynthesizer und einen vierten Wellenformsynthesizer. Jeder Wellenformsynthesizer umfasst: einen ersten Anschluss und einen zweiten Anschluss, in die Eingangssignale eingegeben werden; und einen dritten Anschluss, von dem ein durch Synthetisieren der Vielzahl von Eingangssignalen erhaltenes Ausgangssignal ausgegeben wird. Ein erstes Eingangssignal, ein zweites Eingangssignal, ein drittes Eingangssignal und ein viertes Eingangssignal werden in den ersten Eingangsanschluss, den zweiten Eingangsanschluss, den dritten Eingangsanschluss bzw. den vierten Eingangsanschluss eingegeben, eine Frequenz jedes Eingangssignals ist einander gleich, und eine Phase des zweiten Eingangssignals, eine Phase des dritten Eingangssignals und eine Phase des vierten Eingangssignals sind ein um 180 Grad oder etwa 180 Grad verzögerter Wert, ein um 90 Grad oder etwa 90 Grad verzögerter Wert und ein um 270 Grad oder etwa 270 Grad verzögerter Wert in Bezug auf eine Phase des ersten Eingangssignals. Ein Zustand des von dem dritten Anschluss jedes Wellenformsynthesizers ausgegebenen Ausgangssignals geht von einem Zustand in den anderen Zustand über in Verbindung mit dem Eingangssignal, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird, oder dem Eingangssignal, das in den zweiten Anschluss jedes Wellenformsynthesizers eingegeben wird, und geht von dem anderen Zustand in den einen Zustand über in Verbindung mit dem Eingangssignal, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird.
Gemäß einem Ausführungsbeispiel umfasst eine drahtlose Kommunikationsvorrichtung: ein Antennenimpedanzanpassungsnetzwerk; einen Empfänger; einen Sender; eine digitale Schaltung; eine PLL; und einen LO-Teiler. Der LO-Teiler umfasst einen Frequenzteiler und die oben erwähnte Hochfrequenzsignalverarbeitungsschaltung, die zwischen dem Frequenzteiler und einem Mischer verbunden ist.
Gemäß dem obigen Ausführungsbeispiel ist es möglich, die Hochfrequenzsignalverarbeitungsschaltung und die drahtlose Kommunikationsvorrichtung vorzusehen, die in der Lage sind, die Qualität der drahtlosen Kommunikation zu verbessern.
Figurenliste

1 ist ein Schaltungsdiagramm, das eine Hochfrequenzsignalverarbeitungsschaltung gemäß einem Vergleichsbeispiel darstellt.
2 ist ein Blockdiagramm, das eine Verbindung zwischen einem LO-Block und einem Mischer ohne Maßnahmen zum Reduzieren des IQ-Phasenfehlers in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem Vergleichsbeispiel darstellt.
3 ist ein Diagramm, das Wellenformen eines Ausgangs VCOOUT eines VCO und eines Ausgangs LOOUT eines LODIV in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem Vergleichsbeispiel darstellt, wobei die horizontale Achse die Zeit repräsentiert und die vertikale Achse die Intensität repräsentiert.
4A und 4B sind Diagramme, die die Ursache der IQ-Phasenfehlervariation in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem Vergleichsbeispiel darstellen.
5A bis 5E sind Diagramme, die allgemeine Maßnahmen zum Reduzieren des IQ-Phasenfehlers in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem Vergleichsbeispiel darstellen.
6 ist ein Blockdiagramm, das eine Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
7A bis 7D sind Schaltungsdiagramme, die die Konfiguration der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
8A bis 8C sind Diagramme, die die Anordnung des LODIV in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
9 ist ein Blockdiagramm zum Beschreiben der Reduzierung des IQ-Phasenfehlers durch eine Zeitumsteuerungs- bzw. Retiming(RT)-Schaltung in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel.
10A und 10B sind Bilddiagramme, die die Reduzierung des IQ-Phasenfehlers durch eine Zeitumsteuerungsschaltung in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
11A und 11B sind Blockdiagramme zum Beschreiben von Zeitabläufen von Eingangs-/Ausgangssignalen einer RT-Schaltung unter der Bedingung ohne IQ-Phasenfehler in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel.
12 ist ein Zeitdiagramm, das Eingangs-/Ausgangssignale der RT-Schaltung unter der Bedingung ohne IQ-Phasenfehler in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
13A und 13B sind Diagramme, die die Beziehung zwischen Eingangs- und Ausgangsphasen einer RT-Schaltung 30 und Phasenfehlern in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
14 ist ein Zeitdiagramm, das Eingangs-/Ausgangssignale der RT-Schaltung unter der Bedingung mit einem IQ-Phasenfehler in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
15A und 15B sind Diagramme, die die Beziehung zwischen Eingangs- und Ausgangsphasen der RT-Schaltung und Phasenfehlern in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
16 ist ein Diagramm, das den Einfluss eines Differenzphasenfehlers von differenziellen Signalen in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
17A und 17B sind Diagramme zum Beschreiben der Reduzierung des IQ-Phasenfehlers durch die RT-Schaltung in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel.
18A und 18B sind Diagramme zum Beschreiben der Reduzierung des IQ-Phasenfehlers durch die RT-Schaltung in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel.
19A bis 19C sind Diagramme, die eine Fallklassifikation eines Phasenfehlers in dem Ausgang der RT-Schaltung in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
20A bis 20C sind Diagramme, die eine Fallklassifikation eines Phasenfehlers in dem Ausgang der RT-Schaltung in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
21A bis 21C sind Diagramme, die eine Fallklassifikation eines Phasenfehlers in dem Ausgang der RT-Schaltung in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
22A bis 22C sind Diagramme, die eine Fallklassifikation eines Phasenfehlers in dem Ausgang der RT-Schaltung in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
23 ist ein Diagramm, das die Fallklassifikation eines Phasenfehlers in dem Ausgang der RT-Schaltung in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
24 ist ein Diagramm, das die Beziehung von Phasenfehlern von Eingang und Ausgang der RT-Schaltung in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
25A und 25B sind Diagramme, die den Aufhebungseffekt für VCO-Differenzphasenfehler in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
26 ist ein Diagramm, das Berechnungsergebnisse in dem Fall der um mehr als 90 Grad verzögerten Phase in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
27 ist ein Diagramm, das Berechnungsergebnisse in dem Fall der Phasenvoreilung um mehr als 90 Grad in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
28 ist ein Zeitdiagramm, das Eingangs-/Ausgangssignale der RT-Schaltung in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
29 ist ein Zeitdiagramm, das Eingangs-/Ausgangssignale der RT-Schaltung in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
30 ist ein Zeitdiagramm, das Eingangs-/Ausgangssignale der RT-Schaltung in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
31 ist ein Blockdiagramm, das eine Konfiguration darstellt, die zur Simulation der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel verwendet wird.
32 ist ein Diagramm, das Simulationsergebnisse der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
33 ist ein Diagramm, das Simulationsergebnisse der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
34 ist ein Diagramm, das Simulationsergebnisse der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
35A und 35B sind Diagramme, die eine Konfiguration zum Beschreiben der Reduzierung des IQ-Ungleichgewichtsfehlers des IQ-Puffers in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
36 ist ein Diagramm, das die Beziehung von Phasenfehlern von Eingang und Ausgang der RT-Schaltung in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
37 ist ein Diagramm, das Berechnungsbeispiele von Kombinationen von Phasenfehlern in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
38A und 38B sind Graphen, die Berechnungsergebnisse von IQ-Phasenfehlern von Relaispuffern in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
39 ist ein Graph, der eine Auswahlhäufigkeit für jeden klassifizierten Fall in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
40 ist ein Blockdiagramm, das eine Konfiguration darstellt, die zur Simulation der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel verwendet wird.
41A und 41B sind Diagramme, die Monte-Carlo-Simulationsergebnisse von IQ-Phasenfehlern in RX-Ausgängen in den Fällen mit und ohne RT-Schaltung in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
42 ist ein Blockdiagramm, das eine Konfiguration des ersten Beispiels in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
43 ist ein Blockdiagramm, das eine Konfiguration des zweiten Beispiels in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
44 ist ein Blockdiagramm, das eine Konfiguration des dritten Beispiels in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
45 ist ein Blockdiagramm, das eine Konfiguration des vierten Beispiels in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
46A bis 46C sind Blockdiagramme, die Konfigurationen des fünften bis siebten Beispiels in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
47 ist ein Blockdiagramm, das eine Konfiguration des achten Beispiels in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
48A bis 48D sind Blockdiagramme, die Konfigurationen des neunten bis zwölften Beispiels in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
49 ist ein Blockdiagramm, das eine Konfiguration des dreizehnten Beispiels in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt.
50 ist ein Blockdiagramm, das eine drahtlose Kommunikationsvorrichtung gemäß dem zweiten Ausführungsbeispiel darstellt.

DETAILLIERTE BESCHREIBUNG
Aus Gründen der Klarheit werden die folgenden Beschreibungen und Zeichnungen ausgelassen und soweit geeignet vereinfacht. Weiter sind in jeder Zeichnung die gleichen Elemente mit den gleichen Bezugszeichen bezeichnet und eine redundante Beschreibung wird nach Bedarf weggelassen.
Vergleichsbeispiel
Zuerst werden eine Hochfrequenzsignalverarbeitungsschaltung gemäß einem Vergleichsbeispiel und Probleme davon, wie von dem Erfinder erfasst, beschrieben. Es ist anzumerken, dass die Hochfrequenzsignalverarbeitungsschaltung gemäß dem Vergleichsbeispiel und deren Probleme ebenfalls im Umfang der technischen Idee des Ausführungsbeispiels enthalten sind.
Zum Beispiel kann in einem Empfänger des IQ-Quadraturmodulations-/Demodulationssystems der Phasenfehler zwischen IQ-Signalen (als IQ-Phasenfehler bezeichnet) in dem IF-Frequenzband des Mischerausgangs das Spiegelfrequenzunterdrückungsverhältnis (IRR - image rejection ratio) in dem Fall des Niedrig-IF-Systems beeinträchtigen und die IQ-Orthogonalität in dem Null-IF-System beeinträchtigen. Somit beeinflusst der Phasenfehler zwischen IQ-Signalen die Bild-CH-Interferenzwelle und die Modulationsgenauigkeit (EVM - Error Vector Magnitude). Wenn die IQ-Orthogonalität des LO(Local Oscillator) -Signals unvollständig ist und ein IQ-Phasenfehler vorliegt, ist die IQ-Orthogonalität in dem IF-Frequenzband ebenfalls unvollständig. Die später beschriebenen Ausführungsbeispiele sind, als Beispiel, Techniken zum Verbessern der IQ-Orthogonalität von LO-Signalen, das heißt, zum Reduzieren des IQ-Phasenfehlers.
1 ist ein Schaltungsdiagramm, das eine Hochfrequenzsignalverarbeitungsschaltung gemäß dem Vergleichsbeispiel darstellt. Wie in 1 gezeigt, hat eine Hochfrequenzsignalverarbeitungsschaltung 1001 gemäß dem Vergleichsbeispiel eine Schaltungskonfiguration eines Niedrig-IF-Empfängers als ein Beispiel des IQ-Quadraturmodulations-/-demodulationssystems. Die Hochfrequenzsignalverarbeitungsschaltung 1001 umfasst eine Antenne 23, ein Antennenimpedanzanpassungsnetzwerk (auch als MN (matching network) bezeichnet) 24, einen rauscharmen Verstärker (auch als LNA (low noise amplifier) bezeichnet) 27, Mischer (auch als MIXER bezeichnet) 21a und 21b, Bandpassfilter (auch als BPF (band pass filters) bezeichnet) 28a und 28b, Verstärker mit programmierbarer Verstärkung (auch als PGA (programmable gain amplifiers) bezeichnet) 28c und 28d, Analog-Digital-Wandler (auch als ADC (analog to digital converters) bezeichnet) 29a und 29b, einen LODIV (Frequenzteiler für lokalen Oszillator, auch als LO-Teiler bezeichnet) 22, einen spannungsgesteuerten Oszillator (auch als VCO (voltage controlled oscillator) bezeichnet) 19 und eine Phasenregelschleife (auch als PLL (phase locked loop) bezeichnet) 41. Es ist anzumerken, dass die Mischer 21a und 21b, die Bandpassfilter 28a und 28b, und die Analog-Digital-Wandler 29a und 29b gemeinsam als ein Mischer 21, ein Bandpassfilter 28 bzw. ein Analog-Digital-Wandler 29 bezeichnet werden.
Die Antenne 23 ist mit dem Antennenimpedanzanpassungsnetzwerk 24 verbunden. Das Antennenimpedanzanpassungsnetzwerk 24 ist mit dem rauscharmen Verstärker 27 verbunden. Der rauscharme Verstärker 27 ist mit den Mischern 21a und 21b verbunden. Der Mischer 21a ist mit dem Analog-Digital-Wandler 29a über das Bandpassfilter 28a und den Verstärker mit programmierbarer Verstärkung 28c verbunden. Der Mischer 21b ist mit dem Analog-Digital-Wandler 29b über das Bandpassfilter 28b und den Verstärker mit programmierbarer Verstärkung 28d verbunden. Die Analog-Digital-Wandler 29a und 29b sind mit einer digitalen Schaltung verbunden.
Weiter sind die Mischer 21a und 21b mit dem LODIV 22 verbunden. Weiter ist der LODIV 22 mit dem VCO 19 und der PLL 41 verbunden. Die PLL 41 ist mit der digitalen Schaltung verbunden. Der Block, der den LODIV 22, den VCO 19 und die PLL 41 umfasst, wird als ein LO-Block (auch als lokaler Oszillatorblock bezeichnet) LB bezeichnet. Der LO-Block LB umfasst den LODIV 22, den VCO 19 und die PLL 41. Der Ausgang des VCO 19 wird als ein Ausgang VCOOUT bezeichnet. Der VCO 19 liefert den Ausgang VCOOUT an den LODIV 22. Der Ausgang des LODIV 22 wird als Ausgang LOOUT bezeichnet. Der LODIV 22 liefert den Ausgang LOOUT an den Mischer 21. Daher liefert der LO-Block LB den Ausgang LOOUT an den Mischer 21. Das später beschriebene Ausführungsbeispiel ist in der Zeichnung durch den LO-Block LB gekennzeichnet.
Es ist anzumerken, dass das IQ-Quadraturmodulations-/-demodulationssystem nicht auf das Niedrig-IF-System beschränkt ist und das Null-IF-System sein kann. Weiter kann die Hochfrequenzsignalverarbeitungsschaltung 1001 nicht nur auf einen Empfänger mit dem IQ-Quadraturmodulations-/-demodulationssystem angewendet werden, sondern auch auf einen Sender mit dem IQ-Quadraturmodulationssystem.
<Ursache des IQ-Phasenfehlers>
Als nächstes wird die Ursache des IQ-Phasenfehlers beschrieben. 2 ist ein Blockdiagramm, das eine Verbindung zwischen dem LO-Block LB und dem Mischer 21 ohne Maßnahmen zum Reduzieren des IQ-Phasenfehlers in der Hochfrequenzsignalverarbeitungsschaltung 1001 gemäß dem Vergleichsbeispiel darstellt. Wie in 2 gezeigt, umfasst der LO-Block LB den VCO 19, den DIV (Frequenzteiler) 20 und eine Vielzahl von Puffern BUF. Somit umfasst der LODIV 22 den DIV 20 und die Vielzahl von Puffern BUF. Es ist anzumerken, dass einige Bezugszeichen weggelassen wurden, um die Zeichnung nicht zu verkomplizieren.
Die Hochfrequenzsignalverarbeitungsschaltung 1001 muss normalerweise den Signalpfad mit der höchsten Frequenz vor dem DIV 20 minimieren, um den Anstieg des Stromverbrauchs zu unterdrücken. Da der DIV 20 an einer Position nahe dem VCO 19 angeordnet ist, wird daher die Signalübertragungsdistanz zwischen dem DIV 20 und dem Mischer 21 verlängert. Somit ist es notwendig, den Relaispuffer BUF anzuordnen. Zum Beispiel sind in 2 die Relaispuffer BUF auf insgesamt zwei Stufen in der Nähe des DIV 20 und in der Nähe des Mischers 21 angeordnet.
Insbesondere ist der VCO 19 mit dem DIV 20 verbunden. Der VCO 19 liefert den Ausgang VCOOUT einschließlich pos-Signalen und neg-Signalen an den DIV 20. Der DIV 20 ist mit dem Mischer 21 über die Vielzahl von Puffern BUF verbunden. Der LODIV 22 einschließlich des DIV 20 und der Vielzahl von Puffern BUF liefert den Ausgang LOOUT, einschließlich I-Signalen, IB-Signalen, Q-Signalen und QB-Signalen, an den Mischer 21.
3 ist ein Diagramm, das Wellenformen des Ausgangs VCOOUT des VCO 19 und des Ausgangs LOOUT des LODIV 22 in der Hochfrequenzsignalverarbeitungsschaltung 1001 gemäß dem Vergleichsbeispiel darstellt, wobei die horizontale Achse die Zeit repräsentiert und die vertikale Achse die Intensität repräsentiert.
Wie in 3 gezeigt, wird das IQ-Signal des Ausgangs LOOUT aus der Anstiegsflanke des differenziellen Signals des Ausgangs VCOOUT des VCO 19 erzeugt. Daher wird der IQ-Phasenfehler zufällig aufgrund des Differenzungleichgewichts des VCO 19 und des IQ-Ungleichgewichts des Relaispuffers BUF erzeugt.
4A und 4B sind Diagramme, die die Ursache der IQ- Phasenfehlervariation in der Hochfrequenzsignalverarbeitungsschaltung 1001 gemäß dem Vergleichsbeispiel darstellen. Wie in 4A gezeigt, wird der Phasenfehler des Ausgangs VCOOUT des VCO 19 zum Beispiel durch den Fehler aufgrund des Differenzungleichgewichts des VCO 19 verursacht und breitet sich in einer normalen Verteilung aus. Wie in 4B gezeigt, wird der Phasenfehler des Ausgangs LOOUT des LODIV 22 durch den Phasenfehler des VCO 19 und das IQ-Signalungleichgewicht des Relaispuffers BUF verursacht und breitet sich in einer normalen Verteilung aus. Es besteht ein Bedarf an Maßnahmen zum Reduzieren eines solchen IQ-Phasenfehlers.
<Vom Erfinder erkannte Probleme>
5A bis 5E sind Diagramme, die allgemeine Maßnahmen zum Reduzieren des IQ-Phasenfehlers in der Hochfrequenzsignalverarbeitungsschaltung 1001 gemäß dem Vergleichsbeispiel darstellen. Wie in 5A bis 5E gezeigt, sind die folgenden Maßnahmen als allgemeine Maßnahmen zum Reduzieren des IQ-Phasenfehlers denkbar. Jede Maßnahme hat jedoch Probleme.
Maßnahme (1): Reduzieren einer Elementfehlanpassung. Dadurch kann, wie in 5A gezeigt, die Verteilungsbreite des Phasenfehlers verkleinert werden. Dies verursacht jedoch die Zunahme der Elementgröße und die Zunahme der parasitären Kapazität aufgrund der gemeinsamen Schwerpunktanordnung, was zu einer Zunahme der Fläche und des Stroms führt, so dass es eine Grenze für die Reduzierung der Elementfehlanpassung gibt.
Maßnahme (2): Reduzieren derjenigen mit großen Fehlern basierend auf Testsortierung, wie in 5B gezeigt. Jedoch sind Sortierkosten erforderlich und fehlerhafte Produkte werden hergestellt, was zu einer Erhöhung der Produktkosten führt.
Maßnahme (3): Installieren eines Kalibrierungsmechanismus (Anpassungsmechanismus, Detektionsmechanismus und Algorithmus), wie in 5C gezeigt. Die Installation eines solchen Mechanismus verursacht jedoch eine Vergrößerung der Fläche und eine Erhöhung des Stroms. Zum Beispiel ist es als Maßnahme (3-1) denkbar, die Kalibrierung zum Zeitpunkt der IC-Auslieferung durchzuführen, aber es ist ein Speicher zum Speichern der Kalibrierungsergebnisse erforderlich, was zu einer Erhöhung der Produktkosten führt. Als Maßnahme (3-2) ist es auch denkbar, eine Kalibrierung durchzuführen, wenn der Empfangsvorgang nicht durchgeführt wird. Jedoch steigt der Strom um den Betrag an, der der Zeitdauer zum Durchführen der Kalibrierung entspricht. Weiter wird die Steuerung verkompliziert. Als Maßnahme (3-3) ist es denkbar, eine Kalibrierung auf der Kundenseite durchzuführen, aber dies erhöht den Aufwand auf der Kundenseite und erhöht die Kosten des Endprodukts.
Wie zum Beispiel in 5D gezeigt, ermöglicht der Anpassungsmechanismus in dem Kalibrierungsmechanismus die Phasenanpassung durch Hinzufügen des Anpassungskondensators CP, der für das I-Signal und das Q-Signal unabhängig variabel ist, zu dem Teil des Puffers BUF. Um alle Fehler in 4B zu korrigieren, muss der Anpassungskondensator CP einen ausreichend breiten variablen Bereich und eine Korrekturgenauigkeit gemäß dem Ziel-Spiegelfrequenzunterdrückungsverhältnis (IRR) haben. Daher, wie in 5E gezeigt, hat der Anpassungskondensator CP eine Fläche, die größer ist als die Gesamtfläche des Hauptkörpers des LODIV 22 und des Puffers BUF. Weiter erhöht das Hinzufügen des variablen Kondensators als Anpassungskondensator CP die parasitäre Kapazität und reduziert die Amplitude. Daher ist es notwendig, die Größe des Puffers BUF zu erhöhen, und dies verursacht die Stromerhöhung.
Wie oben beschrieben, verursachen alle diese Maßnahmen die Erhöhung des Stromverbrauchs und die Erhöhung der Produktkosten (aufgrund der Chipfläche und des Testens). Bei BLE (2,4 GHz) macht zum Beispiel der Strom in dem LO-Block die Hälfte oder mehr des Gesamtstroms in dem Sende-/Empfangsmodus aus, so dass der Einfluss groß ist.
Erstes Ausführungsbeispiel
Als nächstes wird eine Hochfrequenzsignalverarbeitungsschaltung gemäß dem Ausführungsbeispiel beschrieben. Das vorliegende Ausführungsbeispiel ist ein neuartiger Maßnahmenansatz, der zu keiner der Maßnahmen (1) bis (3) in 5A bis 5E gehört, wie oben beschrieben.
<Merkmal (1)>
6 ist ein Blockdiagramm, das die Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt. Wie in 6 gezeigt, ist das Merkmal (1) des vorliegenden Ausführungsbeispiels, dass eine Retiming- bzw. Zeitumsteuerungs-Schaltung (auch als IQ-Zeitumsteuerungsschaltung bezeichnet) 34 in der Nähe des Mischers 21 angeordnet ist. Insbesondere ist die Zeitumsteuerungsschaltung 34 zwischen dem DIV 20 und dem Mischer 21 angeordnet. Auf diese Weise können der Flächen-/Strom-Nachteil reduziert werden und die Fehlerfaktoren können im Vergleich zu dem Vergleichsbeispiel reduziert werden. Die Zeitumsteuerungsschaltung 34 hat zum Beispiel eine analoge automatische Korrekturfunktion. Zusätzlich kann die Zeitumsteuerungsschaltung 34 die belegte Fläche in Bezug auf die gesamte Schaltung reduzieren und kann den Stromnachteil reduzieren. Weiter kann ein Phasenkalibrierungsmechanismus unnötig gemacht werden. Nachfolgend wird eine Beschreibung unter Bezugnahme auf die Zeichnungen gegeben. Genau genommen verbleibt der durch die Zeitumsteuerungsschaltung 34 verursachte Phasenfehler in dem LO-Signal des Ausgangs LOOUT, aber eine Kalibrierung eines solchen Phasenfehlers kann abhängig von den erforderlichen Spezifikationen unnötig sein.
<Merkmal (2)>
7A bis 7D sind Schaltungsdiagramme, die die Konfiguration der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen. Wie in 7A gezeigt, ist die Zeitumsteuerungsschaltung 34 zwischen dem DIV 20 und dem Mischer 21 angeordnet. Die Zeitumsteuerungsschaltung 34 hat die Funktion, die Flanken zwischen den IQ-Signalen zu kombinieren, um das LO-Signal zu erzeugen. Es kann jedoch jede Konfiguration verwendet werden, solange die Schaltung die gewünschte Flankenkombination durchführt. Als eine Vorbedingung für die Verwendung der Zeitumsteuerungsschaltung 34 hat die Eingangswellenform der Zeitumsteuerungsschaltung 34 vorzugsweise einen Arbeitszyklus von etwa 25% oder etwa 75% oder einen Arbeitszyklus nahe daran. Die Betriebsfrequenzen des I-Signals, des IB-Signals, des Q-Signals und des QB-Signals sind zueinander gleich.
In der tatsächlichen Implementierung sind, um den Phasenfehler nach der Zeitumsteuerungsschaltung 34 zu unterdrücken, die Zeitumsteuerungsschaltung 34 und der Mischer 21 an Positionen angeordnet, die hinsichtlich des Layouts nahe beieinander sind (siehe 8). Weiter ist ein weiteres Merkmal, dass der Mischer 21 ausgebildet ist, eine P-Typ-MOS-Konfiguration zu haben, um keinen Inverter nach der Zeitumsteuerungsschaltung 34 einzufügen, wie in 7A gezeigt. Wenn der Ausgang der Zeitumsteuerungsschaltung 34 25% ist, ist der Mischer 21 vorzugsweise ausgebildet, eine N-Typ-MOS-Konfiguration zu haben.
Insbesondere umfasst die Zeitumsteuerungsschaltung 34 einen Eingangsanschluss 1, einen Eingangsanschluss 2, einen Eingangsanschluss 3, einen Eingangsanschluss 4, einen Ausgangsanschluss 9, einen Ausgangsanschluss 10, einen Ausgangsanschluss 11, einen Ausgangsanschluss 12, eine RT-Schaltung 5, eine RT-Schaltung 6, eine RT-Schaltung 7 und eine RT-Schaltung 8. Die RT-Schaltungen 5, 6, 7 und 8 werden gemeinsam als die RT-Schaltung 30 bezeichnet. Die RT-Schaltung 30 fungiert als ein Wellenformsynthesizer, der Wellenformen synthetisiert.
Das I-Signal, das IB-Signal, das Q-Signal und das QB-Signal werden als Eingangssignale in den Eingangsanschluss 1, den Eingangsanschluss 2, den Eingangsanschluss 3 bzw. den Eingangsanschluss 4 eingegeben. Die Frequenzen jedes Eingangssignals sind zueinander gleich.
Wie in 7B gezeigt, hat jede RT-Schaltung 30 (RT-Schaltungen 5 bis 8) Anschlüsse 31 und 32, an die die Eingangssignale eingegeben werden, und einen Ausgangsanschluss 33, von dem das durch Synthetisieren der Vielzahl von Eingangssignalen erhaltene Ausgangssignal ausgegeben wird.
Wie in 7A gezeigt, ist der Anschluss 31 der RT-Schaltung 5 mit dem Eingangsanschluss 1 verbunden. Der Anschluss 32 der RT-Schaltung 5 ist mit dem Eingangsanschluss 4 verbunden. Der Anschluss 33 der RT-Schaltung 5 ist mit dem Ausgangsanschluss 9 verbunden. Der Anschluss 31 der RT-Schaltung 6 ist mit dem Eingangsanschluss 2 verbunden. Der Anschluss 32 der RT-Schaltung 6 ist mit dem Eingangsanschluss 3 verbunden. Der Anschluss 33 der RT-Schaltung 6 ist mit dem Ausgangsanschluss 10 verbunden.
Der Anschluss 31 der RT-Schaltung 7 ist mit dem Eingangsanschluss 3 verbunden. Der Anschluss 32 der RT-Schaltung 7 ist mit dem Eingangsanschluss 1 verbunden. Der Anschluss 33 der RT-Schaltung 7 ist mit dem Ausgangsanschluss 11 verbunden. Der Anschluss 31 der RT-Schaltung 8 ist mit dem Eingangsanschluss 4 verbunden. Der Anschluss 32 der RT-Schaltung 8 ist mit dem Eingangsanschluss 2 verbunden. Der Anschluss 33 der RT-Schaltung 8 ist mit dem Ausgangsanschluss 12 verbunden.
Wie in 7C und 7D gezeigt, kann die RT-Schaltung 30 mit dem Retiming- bzw. Zeitumsteuerungs-Puffer eine Vielzahl von Inverterschaltungen 13 und 14, eine Vielzahl von PMOS-Transistoren 15 und 16 und eine Vielzahl von NMOS-Transistoren 17 und 18 umfassen.
Wie zum Beispiel in 7C gezeigt, ist in der RT-Schaltung 30 der Anschluss 31 mit dem Gate des PMOS-Transistors 16 und dem Gate des NMOS-Transistors 17 verbunden. Der Anschluss 32 ist mit der Inverterschaltung 13 verbunden. Die Inverterschaltung 13 ist mit der Inverterschaltung 14 und dem Gate des NMOS-Transistors 18 verbunden. Die Inverterschaltung 14 ist mit dem Gate des PMOS-Transistors 15 verbunden. Der Drain des PMOS-Transistors 15 ist mit der Source des PMOS-Transistors 16 verbunden. Der Drain des NMOS-Transistors 18 ist mit der Source des NMOS-Transistors 17 verbunden. Der Drain des PMOS-Transistors 16 und der Drain des NMOS-Transistors 17 sind mit dem Anschluss 33 verbunden.
Weiter, wie zum Beispiel in 7D gezeigt, ist in der RT-Schaltung 30 der Anschluss 31 mit dem Gate des PMOS-Transistors 15 und dem Gate des NMOS-Transistors 18 verbunden. Der Anschluss 32 ist mit der Inverterschaltung 13 verbunden. Die Inverterschaltung 13 ist mit der Inverterschaltung 14 und dem Gate des NMOS-Transistors 17 verbunden. Die Inverterschaltung 14 ist mit dem Gate des PMOS-Transistors 16 verbunden. Der Drain des PMOS-Transistors 15 ist mit der Source des PMOS-Transistors 16 verbunden. Der Drain des NMOS-Transistors 18 ist mit der Source des NMOS-Transistors 17 verbunden. Der Drain des PMOS-Transistors 16 und der Drain des NMOS-Transistors 17 sind mit dem Anschluss 33 verbunden.
<Layout-Beispiel von LODIV>
8A bis 8C sind Diagramme, die die Anordnung des LODIV 22 in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen. Zunächst wird die Grundidee der Anordnung des LODIV 22 einschließlich des DIV 20 und der Zeitumsteuerungsschaltung 34 beschrieben. Wie in 8A gezeigt, muss der LODIV 22 Signale sowohl an eine Sendeschaltung 51 als auch an eine Empfängerschaltung 52 liefern. Um das Senden und den Empfang im Gleichgewicht zu halten, ist ein Design, bei dem der LODIV 22 entweder in der Nähe der Sendeschaltung oder der Empfängerschaltung platziert ist, gewöhnlich undenkbar. Weiter sind im Vergleich mit dem LODIV 22, der VCO 19, die Sendeschaltung 51 und die Empfängerschaltung 52 groß, da sie Induktoren umfassen, und die Übertragungsverdrahtung von dem LODIV 22 zu der Sendeschaltung 51 und der Empfängerschaltung 52 ist lang.
Wie zum Beispiel in 8B gezeigt, ist in dem Vergleichsbeispiel der Abstand zwischen dem LODIV 22 und der Empfängerschaltung 52 äquivalent zu dem Abstand zwischen dem LODIV 22 und der Sendeschaltung 51.
Andererseits, wie in 8C gezeigt, sind in diesem Ausführungsbeispiel sowohl der Abstand zwischen dem LODIV 22 und der Empfängerschaltung 52 als auch der Abstand zwischen dem LODIV 22 und der Sendeschaltung 51 kürzer als die Abstände in dem Vergleichsbeispiel. Auch ist der Abstand zwischen dem LODIV 22 und der Empfängerschaltung 52 kürzer als der Abstand zwischen dem LODIV 22 und der Sendeschaltung 51. Auf diese Weise wird in diesem Ausführungsbeispiel der Grundriss des VCO 19, der Sendeschaltung 51 und der Empfängerschaltung 52 so konzipiert, dass die Verdrahtung des LODIV 22 verkürzt ist. Weiter sind, um den Zeitumsteuerungseffekt zu maximieren, der Mischer 21 der Empfängerschaltung 52 und der LODIV 22 nahe beieinander angeordnet, so dass der Abstand dazwischen verkürzt ist.
<Effekt: Ergebnis des Effekts>
Als nächstes wird der Effekt des Reduzierens des IQ-Phasenfehlers durch die Zeitumsteuerungsschaltung 34 gemäß dem ersten Ausführungsbeispiel beschrieben. 9 ist ein Blockdiagramm zum Beschreiben der Reduzierung des IQ-Phasenfehlers durch die Zeitumsteuerungsschaltung 34 gemäß dem ersten Ausführungsbeispiel. Wie in 9 gezeigt, um die Beschreibung der Reduzierung des IQ-Phasenfehlers durch die Zeitumsteuerungsschaltung 34 zu vereinfachen, hat der Mischer 21 eine NMOS-Konfiguration und der Eingang und der Ausgang der Zeitumsteuerungsschaltung 34 sind nicht-invertiert.
10A und 10B sind Bilddiagramme, die die Reduzierung des IQ-Phasenfehlers durch die Zeitumsteuerungsschaltung 34 gemäß dem ersten Ausführungsbeispiel darstellen. Wie in 10A und 10B gezeigt, hat das vorliegende Ausführungsbeispiel zwei Typen von IQ-Phasenfehler-Reduktionseffekten. Der erste ist der Effekt, dass die IQ-Phasenfehlerkomponente aufgrund des Differenzungleichgewichts des VCO 19 in dem Ausgang LOOUT aufgehoben wird, wie durch die Änderung in 10A gezeigt. Der zweite ist der Effekt, dass der IQ-Phasenfehler aufgrund des IQ-Ungleichgewichts des Relaispuffers BUF in dem Ausgang LOOUT reduziert werden kann, wie durch die Änderung in 10B gezeigt. Zum Beispiel wird nach theoretischen Berechnungen die Reduzierung von etwa 70% als Erwartungswert berechnet. Nachfolgend wird jeder Effekt unter Verwendung eines Zeitdiagramms und anderer beschrieben.
<Effekt: Überblick des Effekts (ohne IQ-Phasenfehler)>
11A und 11B sind Diagramme zum Beschreiben von Zeitabläufen bzw. Timings von Eingangs-/Ausgangssignalen der RT-Schaltung 30 unter der Bedingung ohne IQ-Phasenfehler in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel. Wie in 11A gezeigt, hat die RT-Schaltung 30 zwei Eingänge und einen Ausgang. Das von dem Anschluss 33 der RT-Schaltung 30 ausgegebene Ausgangssignal ist ein digitales Signal, das zwei Zustände annimmt, einen ersten Zustand und einen zweiten Zustand. In Verbindung mit dem ersten Eingangssignal, das in den Anschluss 31 eingegeben wird, oder dem zweiten Eingangssignal, das in den Anschluss 32 eingegeben wird, geht das Ausgangssignal von dem ersten Zustand in den zweiten Zustand über. Auch geht in Verbindung mit dem ersten Eingangssignal, das in den Anschluss 31 eingegeben wird, das Ausgangssignal von dem zweiten Zustand in den ersten Zustand über.
Insbesondere wird zum Beispiel von der Anstiegsflanke des ersten Eingangssignals und der Abfallflanke des zweiten Eingangssignals die Flanke mit der größeren Phasenverzögerung zu der Anstiegsflanke des Ausgangs propagiert. Die Abfallflanke des ersten Eingangssignals wird an die Abfallflanke des Ausgangssignals propagiert. Wie in 11B gezeigt, haben Anstieg und Abfall eine Beziehung von 90 Grad Verzögerung in dem Signal mit einem Arbeitszyklus von 25%.
12 ist ein Zeitdiagramm, das Eingangs-/Ausgangssignale der RT-Schaltung 30 unter der Bedingung ohne IQ-Phasenfehler in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt. Wie in 12 gezeigt, werden unter der Bedingung ohne Phasenfehler sowohl die Anstiegsflanke des I-Signals als auch die Abfallflanke des QB-Signals zu der Anstiegsflanke des I'-Signals propagiert. Die Abfallflanke des I-Signals wird zu der Abfallflanke des I'-Signals propagiert. Dann geschieht auf der zweiten bis vierten Stufe dasselbe wie auf der ersten Stufe.
Sowohl die Anstiegsflanke des Q-Signals als auch die Abfallflanke des I-Signals werden zu der Anstiegsflanke des Q'-Signals propagiert. Die Abfallflanke des Q-Signals wird zu der Abfallflanke des Q'-Signals propagiert. Sowohl die Anstiegsflanke des IB-Signals als auch die Abfallflanke des Q-Signals werden zu der Anstiegsflanke des IB'-Signals propagiert. Die Abfallflanke des IB-Signals wird zu der Abfallflanke des IB'-Signals propagiert. Sowohl die Anstiegsflanke des QB-Signals als auch die Abfallflanke des IB-Signals werden zu der Anstiegsflanke des QB'-Signals propagiert. Die Abfallflanke des QB-Signals wird zu der Abfallflanke des QB'-Signals propagiert.
Auf diese Weise geht der Zustand des von dem Anschluss 33 jeder RT-Schaltung 30 ausgegebenen Ausgangssignals von einem der ersten und zweiten Zustände in den anderen der ersten und zweiten Zustände über in Verbindung mit dem an den Anschluss 31 jeder RT-Schaltung 30 eingegebenen Eingangssignal oder dem in den Anschluss 32 jeder RT-Schaltung 30 eingegeben Eingangssignal. Dann geht in Verbindung mit dem Eingangssignal, das in den Anschluss 31 jeder RT-Schaltung 30 eingegeben wird, der Zustand von dem anderen Zustand in den einen Zustand über.
13A und 13B sind Diagramme, die die Beziehung zwischen Eingangs- und Ausgangsphasen der RT-Schaltung 30 und Phasenfehlern in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen. Wie in 13A und 13B gezeigt, sind bezüglich der Beziehung der Phasen des Eingangs und des Ausgangs der RT-Schaltung 30 die Phase des IB-Signals, die Phase des Q-Signals und die Phase des QB-Signals ein um 180 Grad verzögerter Wert, ein um 90 Grad verzögerter Wert bzw. ein um 270 Grad verzögerten Wert in Bezug auf die Phase des I-Signals, das das Eingangssignal ist. Alle Phasenfehler sind 0 unter der Bedingung, dass der Anstieg und der Abfall die Beziehung einer 90-Grad-Verzögerung in dem Signal mit einem Arbeitszyklus von 25% haben.
<Effekt: Überblick (mit IQ-Phasenfehler)>
Als nächstes wird der Fall mit dem IQ-Phasenfehler beschrieben. Insbesondere sind die Phase des zweiten Eingangssignals, die Phase des dritten Eingangssignals und die Phase des vierten Eingangssignals ein um 180 Grad oder etwa 180 Grad verzögerter Wert, ein um 90 Grad oder etwa 90 Grad verzögerter Wert und ein um 270 Grad bzw. etwa 270 Grad verzögerter Wert in Bezug auf die Phase des ersten Eingangssignals. Hier sind der um etwa 180 Grad verzögerte Wert, der um etwa 90 Grad verzögerte Wert und der um etwa 270 Grad verzögerte Wert ein Wert, der den Phasenfehler bei 180 Grad umfasst, ein Wert, der den Phasenfehler bei 90 Grad umfasst, bzw. ein Wert, der den Phasenfehler bei 270 Grad umfasst. Dann ist zumindest eines des zweiten Eingangssignals, des dritten Eingangssignals und des vierten Eingangssignals der Wert, der einen Phasenfehler umfasst.
14 ist ein Zeitdiagramm, das Eingangs-/Ausgangssignale der RT-Schaltung 30 unter der Bedingung mit einem IQ-Phasenfehler in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt. Als ein Beispiel wird angenommen, dass das Q-Signal und das QB-Signal um 90 +1 Grad gegenüber dem I-Signal bzw. IB-Signal verzögert sind, wie in 14 gezeigt.
In der ersten Stufe ist die Abfallflanke des QB-Signals von der Anstiegsflanke des I-Signals verzögert, und somit ist die Anstiegsflanke des I'-Signals von der Abfallflanke des QB-Signals propagiert. In der zweiten Stufe ist die Anstiegsflanke des Q-Signals von der Abfallflanke des I-Signals verzögert, und somit ist die Anstiegsflanke des Q'-Signals von der Anstiegsflanke des Q-Signals propagiert. Danach geschieht in der dritten Stufe dasselbe wie in der obersten Stufe. Das Gleiche wie in der zweiten Stufe geschieht auch in der vierten Stufe.
In der dritten Stufe ist die Abfallflanke des Q-Signals von der Anstiegsflanke des IB-Signals verzögert, und somit ist die Anstiegsflanke des IB'-Signals von der Abfallflanke des Q-Signals propagiert. In der vierten Stufe ist die Anstiegsflanke des QB-Signals von der Abfallflanke des IB-Signals verzögert, und somit ist die Anstiegsflanke des QB'-Signals von der Anstiegsflanke des QB-Signals propagiert.
15A und 15B sind Diagramme, die die Beziehung zwischen Eingangs- und Ausgangsphasen der RT-Schaltung 30 und Phasenfehlern in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen. Wie in 15A und 15B gezeigt, wird in dem ersten Eingangssignal ein Fehler an der Anstiegsflanke und Abfallflanke des Q-Signals und des QB-Signals erzeugt, und der durchschnittliche Phasenfehler zwischen dem Q-Signal und dem QB-Signal ist 1 Grad. Andererseits ist der durchschnittliche Phasenfehler zwischen dem I-Signal und dem IB-Signal 0 Grad. Daher ist der Phasenfehler zwischen dem I-Signal und dem Q-Signal 1 Grad. Der Grund für die Verwendung des Durchschnittswerts zu diesem Zeitpunkt wird beschrieben.
16 ist ein Diagramm, das den Einfluss eines Differenzphasenfehlers von differenziellen Signalen in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt. Wie in 16 gezeigt, wird für die differenziellen Sendesignale schließlich eine Subtraktionsverarbeitung zwischen den zwei Signalen durchgeführt, wodurch Phasenfehler zwischen den differenziellen Signalen gemittelt werden. Daher werden in der obigen Beschreibung Durchschnittswerte verwendet.
Andererseits wird in dem Ausgang der RT-Schaltung 30 der Fehler von 1 Grad nicht nur zu dem Q'-Signal und dem QB'-Signal, sondern auch zu dem I'-Signal und dem IB'-Signal propagiert. Die durchschnittlichen Phasenfehler des I-Signals und des Q-Signals sind beide 1. Der Phasenfehler zwischen dem I-Signal und dem Q-Signal wird abgezogen, um 0 zu sein.
<Effekt: Vorbereitung für detaillierte Beschreibung (Eingangsseite)>
Im vorigen Abschnitt wurde die Übersicht der Effekte beschrieben. In der Praxis wird eine große Anzahl kombinatorischer Zufallsfehler behandelt. Daher wird der Ausdruck verallgemeinert und unten eine detaillierte Beschreibung gegeben.
17A und 17B und 18A und 18B sind Diagramme zum Beschreiben der Reduzierung des IQ-Phasenfehlers durch die RT-Schaltung 30 in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel. Die Reduzierung des IQ-Phasenfehlers in dem Fall der in 17A gezeigten Hochfrequenzsignalverarbeitungsschaltung wird beschrieben. Vor der detaillierten Beschreibung werden die Phase (Anstieg) in dem Eingang der RT-Schaltung 30 und der IQ-Phasenfehler wie in 17B gezeigt definiert. Basierend auf der Anstiegsflanke der Phase des I-Signals als Referenz haben das Q-Signal, das IB-Signal und das QB-Signal Phasenverzögerungen von 90 Grad, 180 Grad bzw. 270 Grad und umfassen weiter Phasenfehler a, b bzw. c. Wie in 18A gezeigt, kann der Phasenfehler zwischen dem I-Signal und dem Q-Signal aus dem Phasenfehlerdurchschnitt lave zwischen dem I-Signal und dem IB-Signal und dem Phasenfehlerdurchschnitt Qave zwischen dem Q-Signal und dem QB-Signal berechnet werden. Der Phasenfehler zwischen dem I-Signal und dem Q-Signal in dem Eingang der RT-Schaltung 30 wird durch (a + c - b)/2 erzeugt. Hier, wie in 18B gezeigt, sind die Phasen der jeweiligen Signale wie folgt definiert: das heißt, die Phase des I-Signals = 0 Grad, die Phase des Q-Signals = -90 Grad, die Phase des IB-Signals = -180 Grad und die Phase des QB-Signals = -270 Grad.
<Effekt: Vorbereitung für detaillierte Beschreibung (Ausgangsseite)>
Wie oben beschrieben, hat die RT-Schaltung 30 zwei Eingangsanschlüsse, das heißt die Anschlüsse 31 und 32. Die Anstiegsflanke des Ausgangssignals nimmt die Anstiegsflanke oder die Abfallflanke mit einer größeren Phasenverzögerung in dem Eingangssignal des Anschlusses 31 oder des Anschlusses 32. Die Abfallflanke des Ausgangssignals nimmt die Abfallflanke des Eingangssignals, das in den Anschluss 31 eingegeben wird. Der Phasenfehler in dem Ausgangssignal der RT-Schaltung 30 muss gemäß der Größenbeziehung der Phasenfehler a, b und c klassifiziert werden.
19A bis 19C, 20A bis 20C, 21A bis 21C, 22A bis 22C und 23 sind Diagramme, die eine Fallklassifikation eines Phasenfehlers in dem Ausgang der RT-Schaltung 30 in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
In dem Fall einer RT-Schaltung 5, bei der das I-Signal in den ersten Anschluss eingegeben wird und das QB-Signal in den zweiten Anschluss eingegeben wird, wie in 19A gezeigt, werden die Fälle gemäß „Phasenfehler c > 0“ und „0 ≥ Phasenfehler c“ klassifiziert, wie in 19B und 19C gezeigt.
In dem Fall einer RT-Schaltung 6, bei der das IB-Signal in den ersten Anschluss eingegeben wird und das Q-Signal in den zweiten Anschluss eingegeben wird, wie in 20A gezeigt, werden die Fälle gemäß „Phasenfehler a > Phasenfehler b“ und „Phasenfehler b ≥ Phasenfehler a“ klassifiziert, wie in 20B und 20C gezeigt.
In dem Fall einer RT-Schaltung 7, bei der das Q-Signal in den ersten Anschluss eingegeben wird und das I-Signal in den zweiten Anschluss eingegeben wird, wie in 21A gezeigt, werden die Fälle gemäß „Phasenfehler a < 0“ und „Phasenfehler a ≥ 0“ klassifiziert, wie in 21B und 21C gezeigt.
In dem Fall einer RT-Schaltung 8, bei der das QB-Signal in den ersten Anschluss eingegeben wird und das IB-Signal in den zweiten Anschluss eingegeben wird, wie in 22A gezeigt, werden die Fälle gemäß „Phasenfehler b > Phasenfehler c“ und „Phasenfehler c ≥ Phasenfehler b“ klassifiziert, wie in 22B und 22C gezeigt.
Daher können die durchschnittlichen Phasen lave und Qave des I-Signals und des Q-Signals und der Phasenfehler zwischen dem I-Signal und dem Q-Signal (IQ-Phasenfehler) durch die in 23 gezeigten Ausdrücke ausgedrückt werden. Es gibt 4×4 Kombinationen der IQ-Phasenfehler. Dies bedeutet, dass von dem durchschnittlichen Phasenfehler lave des I-Signals und dem durchschnittlichen Phasenfehler Qave des Q-Signals der IQ-Phasenfehler 0 wird und in der Kombination mit dem gleichen Fehlerausdruck aufgehoben wird.
<Effekt: Vorbereitung für detaillierte Beschreibung (Zusammenfassung von Eingang und Ausgang der Zeitumsteuerungsschaltung)>
24 ist ein Diagramm, das die Beziehung von Phasenfehlern von Eingang und Ausgang der RT-Schaltung 30 in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt. Die in 18A und 23 abgeleitete Beziehung von Phasenfehlern von Eingang und Ausgang der RT-Schaltung 30 ist in 24 zusammengefasst. Hier wird angenommen, dass die Verzögerungsphase (im Zeitdiagramm nach rechts verschoben) positiv ist. Effekt #1 und Effekt #2 werden unter Bezugnahme auf 24 und einem Zeitdiagramm entsprechend 24 beschrieben.
<Effekt #1: Vorbedingungen für Fehler>
25A und 25B sind Diagramme, die den Aufhebungseffekt in Bezug auf VCO-Differenzphasenfehler in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen. Wie in 25A gezeigt, wird angenommen, dass es in diesem Fall kein Ungleichgewicht des Puffers BUF gibt. Wie oben beschrieben, werden die vier Phasen des Ausgangs LOOUT der Zeitumsteuerungsschaltung 34 von der Anstiegsflanke des Ausgangs VCOOUT erzeugt.
Wie in 25B gezeigt, werden das I-Signal und das IB-Signal des Ausgangs LOOUT aus dem pos-Signal des Ausgangs VCOOUT erzeugt. Das Q-Signal und das QB-Signal des Ausgangs LOOUT werden aus dem neg-Signal des Ausgangs VCOOUT erzeugt. Daher wird idealerweise kein Phasenfehler zwischen dem I-Signal und dem IB-Signal oder zwischen dem Q-Signal und dem QB-Signal erzeugt. Entscheidend ist in diesem Fall die Komponente des Phasenfehlers d zwischen dem I-Signal und dem Q-Signal oder zwischen dem IB-Signal und dem QB-Signal. Dieser Phasenfehler d wird durch das 1/2-fache des Betrags des VCO-Differenzphasenfehlers bestimmt. Der Grund dafür ist, dass die Verzögerungszeit gleich ist und der Signalzyklus verdoppelt wird. Im Folgenden wird gezeigt, dass in Bezug auf den Phasenfehler d in dem Eingang der RT-Schaltung 30 der Phasenfehler zwischen dem I'-Signal und dem Q'-Signal oder zwischen dem IB'-Signal und dem QB'-Signal in dem Ausgang der RT-Schaltung 30 0 wird. Es ist anzumerken, dass dieser Fall den Bedingungen von a = c = d und b = 0 in 17B entspricht.
<Effekt #1: Berechnungsergebnis von Fehlern von Eingangs- und Ausgangfehler der RT-Schaltung, wenn Fehler erzeugt wird>
Die Fehler von Eingang und Ausgang der RT-Schaltung 30 in dem Fall, in dem es einen Phasenfehler d in Bezug auf die 90-Grad-Verzögerung auf der Q-Signalseite basierend auf dem I-Signal als Referenz gibt, werden unter Verwendung der relationalen Ausdrücke in 24 berechnet. 26 ist ein Diagramm, das Berechnungsergebnisse in dem Fall der um mehr als 90 Grad (d = 1 Grad) verzögerten Phase in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt. 27 ist ein Diagramm, das Berechnungsergebnisse in dem Fall der um mehr als 90 Grad (d = -1 Grad) Phasenvoreilung in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt. Wie in 26 und 27 gezeigt, wird in beiden Fällen der Phasenfehler +/-1, der in dem Eingangssignal der RT-Schaltung 30 enthalten ist, zu 0 in dem Ausgangssignal. Somit wird gezeigt, dass der Phasenfehler d durch die RT-Schaltung 30 aufgehoben wird.
<Effekt #1: Zeitdiagramm>
28 bis 30 sind Zeitdiagramme, die Eingangs-/Ausgangssignale der RT-Schaltung 30 in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen. 28 zeigt den Fall ohne Phasenfehler (Fall 1), 29 entspricht 26 (Fall 2) und 30 entspricht 27 (Fall 3). Alle zeigen, dass der Phasenfehler d zwischen dem I-Signal und dem Q-Signal und zwischen dem IB-Signal und dem QB-Signal zwischen dem I'-Signal und dem Q'-Signal und zwischen dem IB'-Signal und dem QB'-Signal aufgehoben wird.
<Ergänzung: Verifizierung von Effekt #1 durch Simulation>
Als nächstes werden die IRR-Simulationsergebnisse in dem RX-Ausgang in den Fällen mit und ohne die Zeitumsteuerungsschaltung 34 einschließlich der RT-Schaltung 30 beschrieben. 31 ist ein Blockdiagramm, das eine Konfiguration darstellt, die zur Simulation der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel verwendet wird. Wie in 31 gezeigt, wird angenommen, dass der VCO 19 eine ideale Signalquelle ist, die bei 5 GHz ausgibt. Der VCO-Differenzphasenfehler ist -30 Grad bis +30 Grad. Die IRR-Monitorpunkte sind die RX-Ausgänge der I- und Q-Kanäle.
32 bis 34 sind Diagramme, die Simulationsergebnisse der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen. Wie in 32 gezeigt, wird der im Prinzip aufgehobene Phasenfehler in einen Amplitudenfehler umgewandelt. Auch, wie in 33 gezeigt, wird der Phasenfehler durch die RT-Schaltung 30 auf etwa 1/5 verbessert. Wie in 34 gezeigt, kann, auch wenn ein großer IQ-Phasenfehler in dem VCO 19 erzeugt wird, die Zeitumsteuerungsschaltung 34 mit der RT-Schaltung 30 den IRR um etwa 10 dB erhöhen. Auf diese Weise, selbst wenn der VCO-Differenzphasenfehler stark von -30 Grad bis +30 Grad variiert, wird der Phasenfehler nahezu aufgehoben.
<Effekt #2: Vorbedingungen für Fehler>
Als nächstes wird die Reduzierung des Fehlers aufgrund des IQ-Ungleichgewichts des IQ-Puffers beschrieben. 35A und 35B sind Diagramme, die eine Konfiguration zum Beschreiben der Reduzierung des IQ-Ungleichgewichtsfehlers des IQ-Puffers BUF in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen. Wie in 35A gezeigt, sind vier Sätze von Puffern BUF vor der Zeitumsteuerungsschaltung 34 (nach DIV 20) angeordnet.
Es wird angenommen, dass die Puffer BUF für das IB-Signal, das Q-Signal und das QB-Signal Phasenfehler a, b und c zu den jeweiligen Signalen des IB-Signals, des Q-Signals und des QB-Signals in Bezug auf den Puffer BUF für das I-Signal geben, wie in 35B gezeigt. In diesem Fall wird angenommen, dass die Phasenfehler a, b und c nicht miteinander korreliert sind und Normalverteilungen mit ähnlicher Standardabweichung bei einem Mittelwert von 0 haben. Unter dieser Voraussetzung wird der Effekt des Reduzierens des Phasenfehlers in dem Ausgang LOOUT der Zeitumsteuerungsschaltung 34 im Folgenden unter Verwendung der Ausdrücke in 24 beschrieben. Es ist anzumerken, dass angenommen wird, dass es in diesem Fall kein VCO-Differenzungleichgewicht gibt.
<Effekt #2: Berechnungsergebnis von Eingangs-/Ausgangsfehler von Zeitumsteuerungsschaltung, wenn ein Fehler erzeugt wird>
Zunächst wird aus den vielen Kombinationen eine repräsentative gezeigt. Zum Beispiel wird der Fall betrachtet, in dem ein Phasenfehler von 1 Grad nur in dem Q-Signal erzeugt wird. D.h., der Phasenfehler a ist 1 (a = 1) und die Phasenfehler b und c sind 0 (b = c = 0). 36 ist ein Diagramm, das die Beziehung von Phasenfehlern von Eingang und Ausgang der RT-Schaltung 30 in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt. Wie in 36 gezeigt, wird in diesem Fall der IQ-Phasenfehler von 0,5 Grad, der an dem Eingang der RT-Schaltung 30 enthalten ist, zu 0 Grad an dem Ausgang der RT-Schaltung 30.
37 ist ein Diagramm, das Berechnungsbeispiele von Kombinationen von Phasenfehlern in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt. Wie in 37 gezeigt, sind in dem Fall, in dem ein Phasenfehler von +1 Grad in nur einer Phase (Q) der vier Phasen erzeugt wird, die Bedingungen a = 1 und b = c = 0. In diesem Fall ist der durchschnittliche IQ-Phasenfehler auf der Eingangsseite 0,5 und der durchschnittliche IQ-Phasenfehler auf der Ausgangsseite ist 0, was eine Verbesserung anzeigt. In dem Fall, in dem ein Phasenfehler von -1 Grad in nur einer Phase (Q) der vier Phasen erzeugt wird, sind die Bedingungen a = -1 und b = c = 0. In diesem Fall ist der durchschnittliche IQ-Phasenfehler auf der Eingangsseite -0,5 und der durchschnittliche IQ-Phasenfehler auf der Ausgangsseite ist 0, was eine Verbesserung anzeigt.
In dem Fall, in dem ein Phasenfehler von +1 Grad in zwei benachbarten Phasen (Q, QB) der vier Phasen erzeugt wird, sind die Bedingungen a = c = 1 und b = 0. In diesem Fall ist der durchschnittliche IQ-Phasenfehler auf der Eingangsseite 1 und der durchschnittliche IQ-Phasenfehler auf der Ausgangsseite ist 0, was eine Verbesserung anzeigt. In dem Fall, in dem Phasenfehler von +1 und -1 Grad in zwei benachbarten Phasen (Q, QB) der vier Phasen erzeugt werden, sind die Bedingungen a = 1, c = -1 und b = 0. In diesem Fall ist der durchschnittliche IQ-Phasenfehler auf der Eingangsseite 0 und der durchschnittliche IQ-Phasenfehler auf der Ausgangsseite ist 0, was Äquivalenz anzeigt.
In dem Fall, in dem ein Phasenfehler von +1 Grad in zwei nicht-benachbarten Phasen (IB, QB) der vier Phasen erzeugt wird, sind die Bedingungen b = c = 1 und a = 0. In diesem Fall ist der durchschnittliche IQ-Phasenfehler auf der Eingangsseite 0 und der durchschnittliche IQ-Phasenfehler auf der Ausgangsseite ist -0,5, was eine Verschlechterung anzeigt. Er ist jedoch halb so groß wie der maximale Phasenfehler auf der Eingangsseite. In dem Fall, in dem Phasenfehler von +1 und -1 Grad in zwei nicht-benachbarten Phasen (IB, QB) der vier Phasen erzeugt werden, sind die Bedingungen b = 1, c = -1 und a = 0. In diesem Fall ist der durchschnittliche IQ-Phasenfehler auf der Eingangsseite -1 und der durchschnittliche IQ-Phasenfehler auf der Ausgangsseite ist -0, was eine Verbesserung anzeigt.
Einige Berechnungsbeispiele geeigneter Kombinationen von Phasenfehlern zeigen eine Verschlechterung an. Betrachtet man jedoch den Maximalwert des Fehlerbetrags, so wird er 0,5 in dem Ausgang für den Phasenfehler von 1 Grad in dem Eingang. Mit anderen Worten, die Amplitude wird kleiner. Um zufällige Kombinationen zu berücksichtigen, werden außerdem Berechnungsergebnisse in Excel unten angezeigt.
<Effekt #2: Berechnungsergebnisse von 1000 Sätzen im Hinblick auf eine Normalverteilungsvariation>
38A und 38B sind Graphen, die Berechnungsergebnisse des IQ-Phasenfehlers des Relaispuffers in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen. Wie in 38A und 38B gezeigt, werden IQ-Phasenfehler für Phasenfehler a, b und c mit einer Normalverteilung mit einer Standardabweichung von 3 Grad berechnet. Als Ergebnis ist die Standardabweichung des IQ-Phasenfehlers vor dem Eingang in die RT-Schaltung 30 etwa 2,58 Grad in 1000 Kombinationsberechnungen. In dem Ausgang der RT-Schaltung 30 ist sie 0,71 Grad. Bei dieser Berechnung nimmt der Standardabweichungswert des Phasenfehlers um 72% ab (in dem Ausgang steigt der Aufhebungsfaktor und der Fehler ist in vielen Fällen nahe 0). Weiter ist die maximale Amplitude in dem Ausgang der RT-Schaltung 30 die Hälfte der maximalen Amplitude in dem Eingang der RT-Schaltung 30 oder weniger.
39 ist ein Graph, der eine Auswahlhäufigkeit für jeden klassifizierten Fall in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt. Wie in 39 gezeigt, ist die Auswahlhäufigkeit für jeden klassifizierten Fall eine Zahl nahe 250 in jedem der vier Fälle in den durchschnittlichen Phasenfehlern lave und Qave. Daher ist jeder vierte Fall gerade.
<Ergänzung: Verifizierung von Effekt #2 durch Simulation>
Als nächstes werden Monte-Carlo-Simulationsergebnisse des IQ-Phasenfehlers in dem RX-Ausgang in den Fällen mit und ohne die Zeitumsteuerungsschaltung 34 einschließlich der RT-Schaltung 30 beschrieben. 40 ist ein Blockdiagramm, das eine Konfiguration darstellt, die zur Simulation der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel verwendet wird. 41A und 41B sind Diagramme, die Monte-Carlo-Simulationsergebnisse von IQ-Phasenfehlern in dem RX-Ausgang in den Fällen mit und ohne die RT-Schaltung 30 in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen.
Wie in 40 gezeigt, wird angenommen, dass der VCO 19 eine ideale Signalquelle ist, die bei 5 GHz ausgibt. Die IRR-Monitorpunkte sind die RX-Ausgänge der I- und Q-Kanäle. Wie in 41A und 41B gezeigt, kann die Variation des Phasenfehlers um etwa 42% reduziert werden, indem die Zeitumsteuerungsschaltung 34 mit der RT-Schaltung 30 vorgesehen wird. Es ist anzumerken, dass andere Variationsfaktoren als die in der Simulationsberechnung angenommenen in die tatsächliche Zeitumsteuerungsschaltung 34 eintreten. Daher ist denkbar, dass der Effekt des Reduzierens des Phasenfehlers in der tatsächlichen Zeitumsteuerungsschaltung 34 geringer ist als der der Simulationsrechnung.
Mit der Zeitumsteuerungsschaltung 34 gemäß diesem Ausführungsbeispiel wird das Ausgangssignal ausgegeben, in dem der Phasenfehler in dem Eingangssignal aufgehoben ist. Daher kann die Qualität der drahtlosen Kommunikation verbessert werden. Weiter kann die Zeitumsteuerungsschaltung 34 jeden Phasenfehler aufheben, der in einem des I-Signals, des IB-Signals, des Q-Signals und des QB-Signal in dem Eingangssignal auftritt. Daher ist eine zusätzliche Konfiguration, wie eine Signalumschaltung, unnötig, und die Größe kann reduziert werden.
Die Zeitumsteuerungsschaltung 34 kann aus Inverterschaltungen und MOS-Transistoren bestehen. Daher können die Konfiguration und der Herstellungsprozess vereinfacht werden und die Kosten können reduziert werden.
Auch wenn das Eingangssignal keinen Phasenfehler enthält, beeinflusst es das Eingangssignal nicht. Daher kann die Qualität der drahtlosen Kommunikation beibehalten werden.
Das erste bis dreizehnte Beispiel wird im Folgenden beschrieben.
<Erstes Beispiel>
42 ist ein Blockdiagramm, das eine Konfiguration des ersten Beispiels in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt. Wie in 42 gezeigt, gibt in der Schaltung des LODIV 22 des ersten Beispiels der DIV 20, der das 5-GHz-Signal des VCO 19 empfangen hat, 2,5-GHz-Signale mit vier Phasen mit einem Arbeitszyklus von 25% aus (I-Signal, IB-Signal, Q-Signal, QB-Signal). Diese Signale werden in die RT-Schaltung 30 (Zeitumsteuerungspuffer) der Zeitumsteuerungsschaltung 34 eingegeben. Gleichzeitig werden die oben beschriebenen Vierphasensignale in den Taktanschluss CK der RT-Schaltung 30 eingegeben. Auf diese Weise werden die Wellenformen des I-Signals und des Q-Signals synthetisiert. Die Zeitumsteuerungsschaltung 34 liefert den Wellenformsyntheseausgang mit einem Arbeitszyklus von 75% an das Gate des PMOS des empfangenden Mischers 21 als das LO-Signal. 42 zeigt ein Schaltungsbeispiel auf Transistorebene des DIV 20 und des Mischers 21. Der DIV 20 ist zum Beispiel in dem Nicht-Patentdokument 1 beschrieben.
In diesem Beispiel hat die Frequenz jedes Eingangssignals einen Arbeitszyklus von etwa 25%. Das Ausgangssignal, das von dem Anschluss 33 jeder RT-Schaltung 30 (RT-Schaltungen 5 bis 8) ausgegeben wird, geht von dem zweiten Zustand in den ersten Zustand über in Verbindung mit der Anstiegsflanke des Eingangssignals, das in den Anschluss 31 jeder RT-Schaltung 30 eingegeben wird, oder der Abfallflanke des Eingangssignals, das in den Anschluss 32 eingegeben wird. Dann geht es von dem ersten Zustand in den zweiten Zustand über in Verbindung mit der Abfallflanke des Eingangssignals, das in den Anschluss 31 jeder RT-Schaltung 30 eingegeben wird.
Weiter ist in diesem Beispiel der Anschluss 31 der RT-Schaltung 30 mit dem Gate des PMOS-Transistors 15 und dem Gate des NMOS-Transistors 18 verbunden. Der Anschluss 32 ist mit der Inverterschaltung 13 verbunden. Die Inverterschaltung 13 ist mit der Inverterschaltung 14 und dem Gate des NMOS-Transistors 17 verbunden. Die Inverterschaltung 14 ist mit dem Gate des PMOS-Transistors 16 verbunden. Der Drain des PMOS-Transistors 15 ist mit der Source des PMOS-Transistors 16 verbunden. Der Drain des NMOS-Transistors 18 ist mit der Source des NMOS-Transistors 17 verbunden. Der Drain des PMOS-Transistors 16 und der Drain des NMOS-Transistors 17 sind mit dem Anschluss 33 verbunden. Weiter umfasst der Mischer 21 PMOS-Transistoren.
<Zweites Beispiel>
Als nächstes wird als zweites Beispiel ein Beispiel beschrieben, bei dem die Schaltungskonfiguration des Mischers 21 des ersten Beispiels geändert ist. 43 ist ein Blockdiagramm, das die Konfiguration des zweiten Beispiels in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt. Wie in 43 gezeigt, wenn der Transistor des LO-Signaleingangsabschnitts des Mischers 21 von dem PMOS-Transistor zu dem NMOS-Transistor in Bezug auf die Konfiguration von 42 geändert wird, sind Inverterschaltungen IV1 zur logischen Inversion auf ungeradzahligen Stufen (eine Stufe in der Zeichnung) zwischen der RT-Schaltung 30 und dem Mischer 21 erforderlich. Auf diese Weise wird ein 25%-Arbeitszyklus-Signal an den Eingang des Mischers 21 geliefert.
Wie oben beschrieben, umfasst die RT-Schaltung 30 in diesem Beispiel weiter die Inverterschaltung IV1. Daher sind der Drain des PMOS-Transistors 16 und der Drain des NMOS-Transistors 17 über die Inverterschaltung IV1 mit dem Anschluss 33 verbunden.
Weiter geht in diesem Beispiel das Ausgangssignal, das von dem Anschluss 33 jeder RT-Schaltung 30 ausgegeben wird, von dem ersten Zustand in den zweiten Zustand über in Verbindung mit der Anstiegsflanke des Eingangssignals, das in den Anschluss 31 jeder RT-Schaltung 30 eingegeben wird, oder der Abfallflanke des Eingangssignals, das in den Anschluss 32 eingegeben wird. Dann geht es von dem zweiten Zustand in den ersten Zustand über in Verbindung mit der Abfallflanke des Eingangssignals, das in den Anschluss 31 jeder RT-Schaltung 30 eingegeben wird.
<Drittes Beispiel>
Als nächstes wird als drittes Beispiel ein Beispiel beschrieben, bei dem der Arbeitszyklus des Eingangssignals der Zeitumsteuerungsschaltung 34 des ersten Beispiels 75% ist. 44 ist ein Blockdiagramm, das die Konfiguration des dritten Beispiels in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt. Das Beispiel, in dem der Arbeitszyklus des Eingangssignals der Zeitumsteuerungsschaltung 34 75% ist, besteht aus dem DIV 20 mit einem Arbeitszyklus von 25% und Invertern auf ungeradzahligen Stufen. In diesem Fall ist es notwendig, Inverter zur logischen Inversion auf ungeradzahligen Stufen zu dem Eingang der RT-Schaltung 30 in Bezug auf die Konfiguration von 42 hinzuzufügen.
Insbesondere umfasst die RT-Schaltung 30 weiter eine Inverterschaltung IV2. Der Anschluss 31 ist mit dem Gate des PMOS-Transistors 15 und dem Gate des NMOS-Transistors 18 über die Inverterschaltung IV2 verbunden.
Weiter geht in diesem Beispiel das Ausgangssignal, das von dem Anschluss 33 jeder RT-Schaltung 30 ausgegeben wird, von dem zweiten Zustand in den ersten Zustand über in Verbindung mit der Abfallflanke des Eingangssignals, das in den Anschluss 31 jeder RT-Schaltung 30 eingegeben wird, oder der Anstiegsflanke des Eingangssignals, das in den Anschluss 32 eingegeben wird. Dann geht es von dem ersten Zustand in den zweiten Zustand über in Verbindung mit der Anstiegsflanke des Eingangssignals, das in den Anschluss 31 jeder RT-Schaltung 30 eingegeben wird.
<Viertes Beispiel>
Als nächstes wird als viertes Beispiel ein Beispiel beschrieben, bei dem der Arbeitszyklus des Eingangssignals der Zeitumsteuerungsschaltung 34 des ersten Beispiels 75% ist und der Mischer 21 eine NMOS-Konfiguration hat. 45 ist ein Blockdiagramm, das die Konfiguration des vierten Beispiels in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt. In diesem Fall ist es notwendig, Inverter zur logischen Inversion auf ungeradzahligen Stufen zu dem Eingang der RT-Schaltung 30 in Bezug auf 43 hinzuzufügen.
Insbesondere umfasst die RT-Schaltung 30 weiter die Inverterschaltung IV1 und die Inverterschaltung IV2. Der Anschluss 31 ist mit dem Gate des PMOS-Transistors 15 und dem Gate des NMOS-Transistors 18 über die Inverterschaltung IV2 verbunden. Auch sind der Drain des PMOS-Transistors 16 und der Drain des NMOS-Transistors 17 mit dem Anschluss 33 über die Inverterschaltung IV1 verbunden.
In diesem Beispiel geht das Ausgangssignal, das von dem Anschluss 33 jeder RT-Schaltung 30 ausgegeben wird, von dem ersten Zustand in den zweiten Zustand über in Verbindung mit der Abfallflanke des Eingangssignals, das in den Anschluss 31 jeder RT-Schaltung 30 eingegeben wird, oder der Anstiegsflanke des Eingangssignals, das in den Anschluss 32 eingegeben wird. Dann geht es von dem zweiten Zustand in den ersten Zustand über in Verbindung mit der Anstiegsflanke des Eingangssignals, das in den Anschluss 31 jeder RT-Schaltung 30 eingegeben wird.
<Fünftes bis siebtes Beispiel>
Als nächstes werden als fünftes bis siebtes Beispiel die Konfigurationsbeispiele der RT-Schaltung 30 beschrieben. 46A bis 46C sind Blockdiagramme, die Konfigurationen des fünften bis siebten Beispiels in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen. In dem fünften Beispiel, wie in 46A gezeigt, wird ein Beispiel beschrieben, in dem Inverter auf geradzahligen Stufen auf der Seite des EIN-Anschlusses der RT-Schaltung 30 eingefügt werden, um den Zeitablauf bis zu dem Transistoreingang auf der Seite des CK-Anschlusses anzupassen. Insbesondere umfasst die RT-Schaltung 30 weiter die Inverterschaltung IV2 und eine Inverterschaltung IV3. Der Anschluss 31 ist mit dem Gate des PMOS-Transistors 15 und dem Gate des NMOS-Transistors 18 über die Inverterschaltung IV2 und die Inverterschaltung IV3 verbunden.
In dem sechsten Beispiel, wie in 46B gezeigt, wird ein Beispiel beschrieben, in dem der Kernteil der RT-Schaltung 30 aus einer NAND-Logikschaltung besteht. Die RT-Schaltung 30 hat eine Inverterschaltung IV4 und eine NAND-Schaltung. Der Anschluss 31 ist mit einem Eingangsanschluss der NAND-Schaltung verbunden, und der Anschluss 32 ist mit dem anderen Eingangsanschluss der NAND-Schaltung über die Inverterschaltung IV4 verbunden. Der Anschluss 33 ist mit dem Ausgangsanschluss der NAND-Schaltung verbunden. Die Funktion der RT-Schaltung 30 des sechsten Beispiels ist äquivalent zu der des ersten Beispiels. Es besteht jedoch die Möglichkeit, dass Charakteristiken der Phasenfehlervariation bei der SIM-Verifizierung unterlegen sein können.
In dem siebten Beispiel, wie in 46C gezeigt, sind die mit dem Anschluss 31 (EIN-Anschluss) und dem Anschluss 32 (CK-Anschluss) der RT-Schaltung 30 verbundenen MOS-Transistoren vertauscht, und diese Konfiguration ist ähnlich der von 7C.
<Achtes Beispiel>
Als nächstes wird als achtes Beispiel die detaillierte Schaltungskonfiguration des LODIV 22 beschrieben. 47 ist ein Blockdiagramm, das eine Konfiguration des achten Beispiels in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt. Wie in 47 gezeigt, sind in der Konfiguration des ersten Beispiels die Inverterschaltungen IV2 und IV3 auf zwei Stufen auf der Seite des EIN-Anschlusses in die RT-Schaltung 30 zum Zwecke eines Relaispuffers und einer Zeitanpassung eingefügt. In diesem Beispiel ist die Funktion des Lieferns des Signals an den Sender TX und die PLL zusätzlich zu dem Signallieferpfad zu der Empfängerschaltung vorgesehen. Weiter sind der LODIV 22, die Zeitumsteuerungsschaltung 34 und der RX-Mischer 21 im Hinblick auf das Layout, wie in 8C gezeigt, nahe beieinander angeordnet.
<Neuntes bis zwölftes Beispiel>
Als nächstes werden als neuntes bis zwölftes Beispiel Konfigurationsbeispiele beschrieben, in denen eine IQ-Phasenanpassungsfunktion zu der RT-Schaltung 30 hinzugefügt wird. 48A bis 48D sind Blockdiagramme, die Konfigurationen des neunten bis zwölften Beispiels in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellen. Die Konfiguration zum Feinabstimmen der IQ-Phasen, wie in 48A bis 48D gezeigt, ist nicht unverzichtbar. In einem drahtlosen Kommunikationssystem, in dem eine hochgenaue Orthogonalität erforderlich ist, kann jedoch eine Konfiguration zum Feinabstimmen der IQ-Phase erforderlich sein. Zum Beispiel kann in einem Null-IF-Empfänger, der eine 64-QAM-Modulation handhabt, eine Konfiguration zum Feinabstimmen der IQ-Phase erforderlich sein. Da jedoch der erforderliche variable Bereich schmal ist, ist es möglich, die Phasenanpassungsfunktion mit einem geringen Strom und einer kleinen Fläche zu konfigurieren.
48A ist ein Beispiel, in dem ein variabler Kondensator CC, der in der Lage ist, das I-Signal und das Q-Signal unabhängig anzupassen, zu dem Ausgang der RT-Schaltung 30 hinzugefügt wird. Insbesondere umfasst die RT-Schaltung 30 weiter den variablen Kondensator CC. Der Drain des PMOS-Transistors 16 und der Drain des NMOS-Transistors 17 sind mit dem Anschluss 33 über den variablen Kondensator CC verbunden. Auf diese Weise können die Phase des I-Signals und die Phase des Q-Signals angepasst werden.
48B ist ein Beispiel, in dem ein variabler Kondensator CC, der in der Lage ist, das I-Signal und das Q-Signal unabhängig anzupassen, zu dem Takt-CK-Eingangsanschluss hinzugefügt wird, so dass die Phase des I-Signals und die Phase des Q-Signals angepasst werden können. Insbesondere ist der Anschluss 32 mit der Inverterschaltung 13 über den variablen Kondensator CC verbunden.
48C ist eine Modifikation von 48B. 48C ist ein Beispiel, in dem ein variabler Kondensator CC, der in der Lage ist, das I-Signal und das Q-Signal unabhängig anzupassen, nach der Inverterschaltung 13 nach dem Takt-CK-Eingangsanschluss hinzugefügt wird. Wie zum Beispiel in 48C gezeigt, ist die Inverterschaltung 13 mit der Inverterschaltung 14 und dem variablen Kondensator CC verbunden, und der variable Kondensator CC ist mit dem Gate des NMOS-Transistors 17 verbunden. Es ist anzumerken, dass der variable Kondensator CC beliebig angeordnet sein kann, solange der Zeitablauf auf der Takt-CK-Seite angepasst werden kann.
48D ist ein Beispiel, in dem eine Inverterschaltungsgruppe, die in der Lage ist, die Anzahl von Stufen zum Extrahieren von Signalen umzuschalten, zu dem Eingang des Takt-CK-Anschlusses anstelle des variablen Kondensators CC hinzugefügt wird. Insbesondere umfasst die RT-Schaltung 30 weiter eine Inverterschaltung IV5 mit variabler Stufenanzahl, die den Verzögerungsbetrag durch Schalten der Anzahl von Stufen einer Vielzahl von Inverterschaltungen anpasst. Der Anschluss 32 ist mit der Inverterschaltung 13 über die Inverterschaltung IV5 mit variabler Stufenanzahl verbunden. Der Ausgang ist so angeordnet, dass er die Ausgänge auf geradzahligen Stufen ist, um die Logik nicht zu ändern. Der Verzögerungsbetrag wird durch Umschalten der Anzahl von Stufen der Inverter angepasst. Auf diese Weise ist es möglich, die Phase des I-Signals und die Phase des Q-Signals anzupassen.
<Dreizehntes Beispiel>
Als nächstes wird, als dreizehntes Beispiel, ein Beispiel beschrieben, bei dem ein 25% -IQ-Generator nach dem DIV 17 mit einem 50%-Arbeitszyklus-Ausgang angeordnet ist. 49 ist ein Blockdiagramm, das eine Konfiguration des dreizehnten Beispiels in der Hochfrequenzsignalverarbeitungsschaltung gemäß dem ersten Ausführungsbeispiel darstellt. Wie in 49 gezeigt, ist ein 25%-IQ-Generator (auch als Gen. bezeichnet) nach dem DIV 17 mit einem 50%-Arbeitszyklus-Ausgang in der Konfiguration des ersten Beispiels angeordnet. Der 25%-IQ-Generator kann im Allgemeinen durch die Schaltung realisiert werden, die das logische Produkt des I-Signals und des Q-Signals, das logische Produkt des Q-Signals und des IB-Signals, das logische Produkt des IB-Signals und des QB-Signals, und das logische Produkt des QB-Signals und des I-Signals nimmt. Es ist anzumerken, dass Fehlerfaktoren in dem dreizehnten Beispiel stärker zunehmen können als in dem ersten Beispiel. Daher kann das dreizehnte Beispiel den größeren IQ-Phasenfehler haben als der des ersten Beispiels.
Zweites Ausführungsbeispiel
Als nächstes wird das zweite Ausführungsbeispiel beschrieben. Dieses Ausführungsbeispiel ist ein Beispiel einer drahtlosen Kommunikationsvorrichtung, die eine Hochfrequenzsignalverarbeitungsschaltung wie die oben beschriebene Zeitumsteuerungsschaltung 34 umfasst. 50 ist ein Blockdiagramm, das die drahtlose Kommunikationsvorrichtung gemäß dem zweiten Ausführungsbeispiel darstellt. Wie in 50 gezeigt, umfasst eine drahtlose Kommunikationsvorrichtung 102 das Antennenimpedanzanpassungsnetzwerk 24, einen Empfänger 25, einen Sender 26, eine digitale Schaltung 40, die PLL 41 und den LODIV 22. Der Empfänger 25 umfasst den LNA 27, den Mischer 21, das Bandpassfilter 28 und den ADC 29. Der LODIV 22 umfasst den DIV 20 und eine Hochfrequenzsignalverarbeitungsschaltung wie die Zeitumsteuerungsschaltung 34. Wie oben beschrieben, ist die Hochfrequenzsignalverarbeitungsschaltung wie die Zeitumsteuerungsschaltung 34 zwischen dem DIV 20 und dem Mischer 21 verbunden. In der drahtlosen Kommunikationsvorrichtung 102 dieses Ausführungsbeispiels ist es bevorzugt, dass die Verbindungsverdrahtungslänge zwischen dem Mischer 21 und der Hochfrequenzsignalverarbeitungsschaltung, wie der Zeitumsteuerungsschaltung 34, kürzer ist als die Verbindungsverdrahtungslänge zwischen dem Sender 26 und dem DIV 20.
Da gemäß diesem Ausführungsbeispiel die drahtlose Kommunikationsvorrichtung 102 die oben beschriebene Hochfrequenzsignalverarbeitungsschaltung umfasst, kann die drahtlose Kommunikationsqualität verbessert werden. Andere Konfigurationen und Effekte als diese sind in der Beschreibung des ersten Ausführungsbeispiels enthalten.
Im Obigen wurde die von dem Erfinder dieser Anmeldung gemachte Erfindung spezifisch basierend auf den Ausführungsbeispielen beschrieben, aber es versteht sich von selbst, dass die vorliegende Erfindung nicht auf die oben beschriebenen Ausführungsbeispiele beschränkt ist, und auf verschiedene Weise innerhalb des Bereichs modifiziert werden kann, ohne von deren Kern abzuweichen. Auch die Kombination der Konfigurationen der ersten und zweiten Ausführungsbeispiele liegt ebenfalls innerhalb des Bereichs der technischen Idee. Weiter liegen auch die folgenden Punkte innerhalb des Bereichs der technischen Idee der Ausführungsbeispiele.
(Zusätzliche Anmerkung 1)
Hochfrequenzsignalverarbeitungsschaltung, die aufweist:

einen ersten Eingangsanschluss, einen zweiten Eingangsanschluss, einen dritten Eingangsanschluss und einen vierten Eingangsanschluss;
einen ersten Ausgangsanschluss, einen zweiten Ausgangsanschluss, einen dritten Ausgangsanschluss und einen vierten Ausgangsanschluss; und
einen ersten Wellenformsynthesizer, einen zweiten Wellenformsynthesizer, einen dritten Wellenformsynthesizer und einen vierten Wellenformsynthesizer,
wobei jeder Wellenformsynthesizer umfasst:
- einen ersten Anschluss und einen zweiten Anschluss, in die Eingangssignale eingegeben werden; und
- einen dritten Anschluss, von dem ein durch Synthetisieren der Vielzahl von
- Eingangssignalen erhaltenes Ausgangssignal ausgegeben wird,
wobei der erste Anschluss des ersten Wellenformsynthesizers mit dem ersten Eingangsanschluss verbunden ist,
wobei der zweite Anschluss des ersten Wellenformsynthesizers mit dem vierten Eingangsanschluss verbunden ist,
wobei der dritte Anschluss des ersten Wellenformsynthesizers mit dem ersten Ausgangsanschluss verbunden ist,
wobei der erste Anschluss des zweiten Wellenformsynthesizers mit dem zweiten Eingangsanschluss verbunden ist,
wobei der zweite Anschluss des zweiten Wellenformsynthesizers mit dem dritten Eingangsanschluss verbunden ist,
wobei der dritte Anschluss des zweiten Wellenformsynthesizers mit dem zweiten Ausgangsanschluss verbunden ist,
wobei der erste Anschluss des dritten Wellenformsynthesizers mit dem dritten Eingangsanschluss verbunden ist,
wobei der zweite Anschluss des dritten Wellenformsynthesizers mit dem ersten Eingangsanschluss verbunden ist,
wobei der dritte Anschluss des dritten Wellenformsynthesizers mit dem dritten Ausgangsanschluss verbunden ist,
wobei der erste Anschluss des vierten Wellenformsynthesizers mit dem vierten Eingangsanschluss verbunden ist,
wobei der zweite Anschluss des vierten Wellenformsynthesizers mit dem zweiten Eingangsanschluss verbunden ist,
wobei der dritte Anschluss des vierten Wellenformsynthesizers mit dem vierten Ausgangsanschluss verbunden ist,
wobei ein erstes Eingangssignal, ein zweites Eingangssignal, ein drittes Eingangssignal und ein viertes Eingangssignal in den ersten Eingangsanschluss, den zweiten Eingangsanschluss, den dritten Eingangsanschluss bzw. den vierten Eingangsanschluss eingegeben werden,
wobei eine Frequenz jedes Eingangssignals einander gleich ist,
wobei eine Phase des zweiten Eingangssignals, eine Phase des dritten Eingangssignals und eine Phase des vierten Eingangssignals ein um 180 Grad verzögerter Wert, ein um 90 Grad verzögerter Wert bzw. ein um 270 Grad verzögerter Wert sind, in Bezug auf eine Phase des ersten Eingangssignals,
wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, ein digitales Signal ist, das zwei Zustände annimmt, einen ersten Zustand und einen zweiten Zustand,
wobei der Zustand des Ausgangssignal von einem zu dem anderen übergeht in Verbindung mit dem Eingangssignal, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird, oder dem Eingangssignal, das in den zweiten Anschluss jedes Wellenformsynthesizers eingegeben wird, und
wobei der Zustand des Ausgangssignals von dem anderen zu dem einen übergeht in Verbindung mit dem Eingangssignal, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird.

(Zusätzliche Anmerkung 2)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 1,
wobei die Frequenz jedes Eingangssignals einen Arbeitszyklus von etwa 25% hat, wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, von dem zweiten Zustand in den ersten Zustand übergeht in Verbindung mit einer Anstiegsflanke des Eingangssignals, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird, oder einer Abfallflanke des Eingangssignals, das in den zweiten Anschluss jedes Wellenformsynthesizers eingegeben wird, und
wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, von dem ersten Zustand in den zweiten Zustand übergeht in Verbindung mit einer Abfallflanke des Eingangssignals, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird.
(Zusätzliche Anmerkung 3)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 1,
wobei die Frequenz jedes Eingangssignals einen Arbeitszyklus von etwa 25% hat, wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, von dem ersten Zustand in den zweiten Zustand übergeht in Verbindung mit einer Anstiegsflanke des Eingangssignals, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird, oder einer Abfallflanke des Eingangssignals, das in den zweiten Anschluss jedes Wellenformsynthesizers eingegeben wird, und
wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, von dem zweiten Zustand in den ersten Zustand übergeht in Verbindung mit einer Abfallflanke des Eingangssignals, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird.
(Zusätzliche Anmerkung 4)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 1,
wobei die Frequenz jedes Eingangssignals einen Arbeitszyklus von etwa 75% hat,
wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, von dem zweiten Zustand in den ersten Zustand übergeht in Verbindung mit einer Abfallflanke des Eingangssignals, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird, oder einer Anstiegsflanke des Eingangssignals, das in den zweiten Anschluss jedes Wellenformsynthesizers eingegeben wird, und
wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, von dem ersten Zustand in den zweiten Zustand übergeht in Verbindung mit einer Anstiegsflanke des Eingangssignals, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird.
(Zusätzliche Anmerkung 5)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 1,
wobei die Frequenz jedes Eingangssignals einen Arbeitszyklus von etwa 75% hat, wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, von dem ersten Zustand in den zweiten Zustand übergeht in Verbindung mit einer Abfallflanke des Eingangssignals, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird, oder einer Anstiegsflanke des Eingangssignals, das in den zweiten Anschluss jedes Wellenformsynthesizers eingegeben wird, und
wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, von dem zweiten Zustand in den ersten Zustand übergeht in Verbindung mit einer Anstiegsflanke des Eingangssignals, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird.
(Zusätzliche Anmerkung 6)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 1,
wobei der Wellenformsynthesizer umfasst:

eine erste Inverterschaltung und eine zweite Inverterschaltung; und
einen ersten P-Typ-MOS-Transistor, einen zweiten P-Typ-MOS-Transistor, einen ersten N-Typ-MOS-Transistor und einen zweiten N-Typ-MOS-Transistor.

(Zusätzliche Anmerkung 7)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 6,
wobei der erste Anschluss mit einem Gate des ersten P-Typ-MOS-Transistors und einem Gate des zweiten N-Typ-MOS-Transistors verbunden ist,
wobei der zweite Anschluss mit der ersten Inverterschaltung verbunden ist,
wobei die erste Inverterschaltung mit der zweiten Inverterschaltung und einem Gate des ersten N-Typ-MOS-Transistors verbunden ist,
wobei die zweite Inverterschaltung mit einem Gate des zweiten P-Typ-MOS-Transistors verbunden ist,
wobei ein Drain des ersten P-Typ-MOS-Transistors mit einer Source des zweiten P-Typ-MOS-Transistors verbunden ist,
wobei ein Drain des zweiten N-Typ-MOS-Transistors mit einer Source des ersten N-Typ-MOS-Transistors verbunden ist, und
wobei ein Drain des zweiten P-Typ-MOS-Transistors und ein Drain des ersten N-Typ-MOS-Transistors mit dem dritten Anschluss verbunden sind.
(Zusätzliche Anmerkung 8)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 7,
wobei der Wellenformsynthesizer weiter eine dritte Inverterschaltung umfasst, und
wobei der Drain des zweiten P-Typ-MOS-Transistors und der Drain des ersten N-Typ-MOS-Transistors mit dem dritten Anschluss über die dritte Inverterschaltung verbunden sind.
(Zusätzliche Anmerkung 9)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 7,
wobei der Wellenformsynthesizer weiter eine vierte Inverterschaltung umfasst, und
wobei der erste Anschluss mit dem Gate des ersten P-Typ-MOS-Transistors und dem Gate des zweiten N-Typ-MOS-Transistors über die vierte Inverterschaltung verbunden ist.
(Zusätzliche Anmerkung 10)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 7,
wobei der Wellenformsynthesizer weiter eine dritte Inverterschaltung und eine vierte Inverterschaltung umfasst,
wobei der erste Anschluss mit dem Gate des ersten P-Typ-MOS-Transistors und dem Gate des zweiten N-Typ-MOS-Transistors über die vierte Inverterschaltung verbunden ist, und
wobei der Drain des zweiten P-Typ-MOS-Transistors und der Drain des ersten N-Typ-MOS-Transistors mit dem dritten Anschluss über die dritte Inverterschaltung verbunden sind.
(Zusätzliche Anmerkung 11)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 7,
wobei der Wellenformsynthesizer weiter eine vierte Inverterschaltung und eine fünfte Inverterschaltung umfasst, und
wobei der erste Anschluss mit dem Gate des ersten P-Typ-MOS-Transistors und dem Gate des zweiten N-Typ-MOS-Transistors über die vierte Inverterschaltung und die fünfte Inverterschaltung verbunden ist.
(Zusätzliche Anmerkung 12)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 1,
wobei der Wellenformsynthesizer weiter umfasst:

eine Inverterschaltung; und
eine NAND-Schaltung,
wobei der erste Anschluss mit einem Eingangsanschluss der NAND-Schaltung verbunden ist,
wobei der zweite Anschluss mit dem anderen Eingangsanschluss der NAND-Schaltung über die Inverterschaltung verbunden ist, und
wobei der dritte Anschluss mit einem Ausgangsanschluss der NAND-Schaltung verbunden ist.

(Zusätzliche Anmerkung 13)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 6,
wobei der erste Anschluss mit einem Gate des zweiten P-Typ-MOS-Transistors und einem Gate des ersten N-Typ-MOS-Transistors verbunden ist,
wobei der zweite Anschluss mit der ersten Inverterschaltung verbunden ist,
wobei die erste Inverterschaltung mit der zweiten Inverterschaltung und einem Gate des zweiten N-Typ-MOS-Transistors verbunden ist,
wobei die zweite Inverterschaltung mit einem Gate des ersten P-Typ-MOS-Transistors verbunden ist,
wobei ein Drain des ersten P-Typ-MOS-Transistors mit einer Source des zweiten P-Typ-MOS-Transistors verbunden ist,
wobei ein Drain des zweiten N-Typ-MOS-Transistors mit einer Source des ersten N-Typ-MOS-Transistors verbunden ist, und
wobei ein Drain des zweiten P-Typ-MOS-Transistors und ein Drain des ersten N-Typ-MOS-Transistors mit dem dritten Anschluss verbunden sind.
(Zusätzliche Anmerkung 14)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 7,
wobei der Wellenformsynthesizer weiter einen variablen Kondensator umfasst, und
wobei der Drain des zweiten P-Typ-MOS-Transistors und der Drain des ersten N-Typ-MOS-Transistors mit dem dritten Anschluss über den variablen Kondensator verbunden sind.
(Zusätzliche Anmerkung 15)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 7,
wobei der Wellenformsynthesizer weiter einen variablen Kondensator umfasst, und
wobei der zweite Anschluss mit der ersten Inverterschaltung über den variablen Kondensator verbunden ist.
(Zusätzliche Anmerkung 16)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 7,
wobei der Wellenformsynthesizer weiter einen variablen Kondensator umfasst, wobei die erste Inverterschaltung mit der zweiten Inverterschaltung und dem variablen Kondensator verbunden ist, und
wobei der variable Kondensator mit dem Gate des ersten N-Typ-MOS-Transistors verbunden ist.
(Zusätzliche Anmerkung 17)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 7,
wobei der Wellenformsynthesizer weiter eine Inverterschaltung mit variabler Stufenanzahl umfasst, die konfiguriert ist, um einen Verzögerungsbetrag durch Umschalten der Anzahl von Stufen einer Vielzahl von Inverterschaltungen anzupassen, und
wobei der zweite Anschluss mit der ersten Inverterschaltung über die Inverterschaltung mit variabler Stufenanzahl verbunden ist.
(Zusätzliche Anmerkung 18)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 2,
wobei eine Frequenz jedes Eingangssignals durch einen Generator erzeugt wird, der konfiguriert ist, um einen 25%-Arbeitszyklus-Ausgang zu erzeugen, wobei der Generator hinter einem Frequenzteiler eines 50%-Arbeitszyklus-Ausgangs angeordnet ist.
(Zusätzliche Anmerkung 19)
Die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 1, wobei ein um etwa 180 Grad verzögerter Wert, ein um etwa 90 Grad verzögerter Wert und ein um etwa 270 Grad verzögerter Wert ein Wert sind, der einen Phasenfehler bei 180 Grad umfasst, ein Wert, der den Phasenfehler bei 90 Grad umfasst, bzw. ein Wert, der den Phasenfehler bei 270 Grad umfasst, und wobei zumindest eines des zweiten Eingangssignals, des dritten Eingangssignals und des vierten Eingangssignals ein Wert ist, der den Phasenfehler umfasst.
(Zusätzliche Anmerkung 20)
Drahtlose Kommunikationsvorrichtung, die aufweist:

ein Antennenimpedanzanpassungsnetzwerk;
einen Empfänger;
einen Sender;
eine digitale Schaltung;
eine PLL; und
einen LO-Teiler,
wobei zumindest entweder der Empfänger oder der Sender einen LNA, einen Mischer, ein Filter und einen ADC umfasst, und
wobei der LO-Teiler einen Frequenzteiler und die Hochfrequenzsignalverarbeitungsschaltung gemäß der zusätzlichen Anmerkung 1 umfasst, wobei die Hochfrequenzsignalverarbeitungsschaltung zwischen dem Frequenzteiler und dem Mischer verbunden ist.

(Zusätzliche Anmerkung 21)
Die drahtlose Kommunikationsvorrichtung gemäß der zusätzlichen Anmerkung 20,
wobei eine Verbindungsverdrahtungslänge zwischen dem Mischer und der Hochfrequenzsignalverarbeitungsschaltung kürzer ist als eine Verbindungsverdrahtungslänge zwischen dem Sender und dem Frequenzteiler.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

JP 2022017073 [0001]
JP 2012090134 [0005]

Claims

Hochfrequenzsignalverarbeitungsschaltung, die aufweist: einen ersten Eingangsanschluss, einen zweiten Eingangsanschluss, einen dritten Eingangsanschluss und einen vierten Eingangsanschluss; einen ersten Ausgangsanschluss, einen zweiten Ausgangsanschluss, einen dritten Ausgangsanschluss und einen vierten Ausgangsanschluss; und einen ersten Wellenformsynthesizer, einen zweiten Wellenformsynthesizer, einen dritten Wellenformsynthesizer und einen vierten Wellenformsynthesizer, wobei jeder Wellenformsynthesizer umfasst: einen ersten Anschluss und einen zweiten Anschluss, in die Eingangssignale eingegeben werden; und einen dritten Anschluss, von dem ein durch Synthetisieren der Vielzahl von Eingangssignalen erhaltenes Ausgangssignal ausgegeben wird, wobei der erste Anschluss des ersten Wellenformsynthesizers mit dem ersten Eingangsanschluss verbunden ist, wobei der zweite Anschluss des ersten Wellenformsynthesizers mit dem vierten Eingangsanschluss verbunden ist, wobei der dritte Anschluss des ersten Wellenformsynthesizers mit dem ersten Ausgangsanschluss verbunden ist, wobei der erste Anschluss des zweiten Wellenformsynthesizers mit dem zweiten Eingangsanschluss verbunden ist, wobei der zweite Anschluss des zweiten Wellenformsynthesizers mit dem dritten Eingangsanschluss verbunden ist, wobei der dritte Anschluss des zweiten Wellenformsynthesizers mit dem zweiten Ausgangsanschluss verbunden ist, wobei der erste Anschluss des dritten Wellenformsynthesizers mit dem dritten Eingangsanschluss verbunden ist, wobei der zweite Anschluss des dritten Wellenformsynthesizers mit dem ersten Eingangsanschluss verbunden ist, wobei der dritte Anschluss des dritten Wellenformsynthesizers mit dem dritten Ausgangsanschluss verbunden ist, wobei der erste Anschluss des vierten Wellenformsynthesizers mit dem vierten Eingangsanschluss verbunden ist, wobei der zweite Anschluss des vierten Wellenformsynthesizers mit dem zweiten Eingangsanschluss verbunden ist, wobei der dritte Anschluss des vierten Wellenformsynthesizers mit dem vierten Ausgangsanschluss verbunden ist, wobei ein erstes Eingangssignal, ein zweites Eingangssignal, ein drittes Eingangssignal und ein viertes Eingangssignal in den ersten Eingangsanschluss, den zweiten Eingangsanschluss, den dritten Eingangsanschluss bzw. den vierten Eingangsanschluss eingegeben werden, wobei eine Frequenz jedes Eingangssignals einander gleich ist, wobei eine Phase des zweiten Eingangssignals, eine Phase des dritten Eingangssignals und eine Phase des vierten Eingangssignals ein um 180 Grad verzögerter Wert, ein um 90 Grad verzögerter Wert bzw. ein um 270 Grad verzögerter Wert sind, in Bezug auf eine Phase des ersten Eingangssignals, wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, ein digitales Signal ist, das zwei Zustände annimmt, einen ersten Zustand und einen zweiten Zustand, wobei der Zustand des Ausgangssignal von einem zu dem anderen übergeht in Verbindung mit dem Eingangssignal, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird, oder dem Eingangssignal, das in den zweiten Anschluss jedes Wellenformsynthesizers eingegeben wird, und wobei der Zustand des Ausgangssignals von dem anderen zu dem einen übergeht in Verbindung mit dem Eingangssignal, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird.
Die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 1, wobei die Frequenz jedes Eingangssignals einen Arbeitszyklus von etwa 25% hat, wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, von dem zweiten Zustand in den ersten Zustand übergeht in Verbindung mit einer Anstiegsflanke des Eingangssignals, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird, oder einer Abfallflanke des Eingangssignals, das in den zweiten Anschluss jedes Wellenformsynthesizers eingegeben wird, und wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, von dem ersten Zustand in den zweiten Zustand übergeht in Verbindung mit einer Abfallflanke des Eingangssignals, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird.
Die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 1, wobei die Frequenz jedes Eingangssignals einen Arbeitszyklus von etwa 25% hat, wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, von dem ersten Zustand in den zweiten Zustand übergeht in Verbindung mit einer Anstiegsflanke des Eingangssignals, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird, oder einer Abfallflanke des Eingangssignals, das in den zweiten Anschluss jedes Wellenformsynthesizers eingegeben wird, und wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, von dem zweiten Zustand in den ersten Zustand übergeht in Verbindung mit der Abfallflanke des Eingangssignals, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird.
Die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 1, wobei die Frequenz jedes Eingangssignals einen Arbeitszyklus von etwa 75% hat, wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, von dem zweiten Zustand in den ersten Zustand übergeht in Verbindung mit einer Abfallflanke des Eingangssignals, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird, oder einer Anstiegsflanke des Eingangssignals, das in den zweiten Anschluss jedes Wellenformsynthesizers eingegeben wird, und wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, von dem ersten Zustand in den zweiten Zustand übergeht in Verbindung mit einer Anstiegsflanke des Eingangssignals, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird.
Die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 1, wobei die Frequenz jedes Eingangssignals einen Arbeitszyklus von etwa 75% hat, wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, von dem ersten Zustand in den zweiten Zustand übergeht in Verbindung mit einer Abfallflanke des Eingangssignals, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird, oder einer Anstiegsflanke des Eingangssignals, das in den zweiten Anschluss jedes Wellenformsynthesizers eingegeben wird, und wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, von dem zweiten Zustand in den ersten Zustand übergeht in Verbindung mit einer Anstiegsflanke des Eingangssignals, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird.
Die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 1, wobei der Wellenformsynthesizer umfasst: eine erste Inverterschaltung und eine zweite Inverterschaltung; und einen ersten P-Typ-MOS-Transistor, einen zweiten P-Typ-MOS-Transistor, einen ersten N-Typ-MOS-Transistor und einen zweiten N-Typ-MOS-Transistor.
Die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 6, wobei der erste Anschluss mit einem Gate des ersten P-Typ-MOS-Transistors und einem Gate des zweiten N-Typ-MOS-Transistors verbunden ist, wobei der zweite Anschluss mit der ersten Inverterschaltung verbunden ist, wobei die erste Inverterschaltung mit der zweiten Inverterschaltung und einem Gate des ersten N-Typ-MOS-Transistors verbunden ist, wobei die zweite Inverterschaltung mit einem Gate des zweiten P-Typ-MOS-Transistors verbunden ist, wobei ein Drain des ersten P-Typ-MOS-Transistors mit einer Source des zweiten P-Typ-MOS-Transistors verbunden ist, wobei ein Drain des zweiten N-Typ-MOS-Transistors mit einer Source des ersten N-Typ-MOS-Transistors verbunden ist, und wobei ein Drain des zweiten P-Typ-MOS-Transistors und ein Drain des ersten N-Typ-MOS-Transistors mit dem dritten Anschluss verbunden sind.
Die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 7, wobei der Wellenformsynthesizer weiter eine dritte Inverterschaltung umfasst, und wobei der Drain des zweiten P-Typ-MOS-Transistors und der Drain des ersten N-Typ-MOS-Transistors mit dem dritten Anschluss über die dritte Inverterschaltung verbunden sind.
Die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 7, wobei der Wellenformsynthesizer weiter eine vierte Inverterschaltung umfasst, und wobei der erste Anschluss mit dem Gate des ersten P-Typ-MOS-Transistors und dem Gate des zweiten N-Typ-MOS-Transistors über die vierte Inverterschaltung verbunden ist.
Die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 7, wobei der Wellenformsynthesizer weiter eine dritte Inverterschaltung und eine vierte Inverterschaltung umfasst, wobei der erste Anschluss mit dem Gate des ersten P-Typ-MOS-Transistors und dem Gate des zweiten N-Typ-MOS-Transistors über die vierte Inverterschaltung verbunden ist, und wobei der Drain des zweiten P-Typ-MOS-Transistors und der Drain des ersten N-Typ-MOS-Transistors mit dem dritten Anschluss über die dritte Inverterschaltung verbunden sind.
Die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 7, wobei der Wellenformsynthesizer weiter eine vierte Inverterschaltung und eine fünfte Inverterschaltung umfasst, und wobei der erste Anschluss mit dem Gate des ersten P-Typ-MOS-Transistors und dem Gate des zweiten N-Typ-MOS-Transistors über die vierte Inverterschaltung und die fünfte Inverterschaltung verbunden ist.
Die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 1, wobei der Wellenformsynthesizer weiter umfasst: eine Inverterschaltung; und eine NAND-Schaltung, wobei der erste Anschluss mit einem Eingangsanschluss der NAND-Schaltung verbunden ist, wobei der zweite Anschluss mit dem anderen Eingangsanschluss der NAND-Schaltung über die Inverterschaltung verbunden ist, und wobei der dritte Anschluss mit einem Ausgangsanschluss der NAND-Schaltung verbunden ist.
Die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 6, wobei der erste Anschluss mit einem Gate des zweiten P-Typ-MOS-Transistors und einem Gate des ersten N-Typ-MOS-Transistors verbunden ist, wobei der zweite Anschluss mit der ersten Inverterschaltung verbunden ist, wobei die erste Inverterschaltung mit der zweiten Inverterschaltung und einem Gate des zweiten N-Typ-MOS-Transistors verbunden ist, wobei die zweite Inverterschaltung mit einem Gate des ersten P-Typ-MOS-Transistors verbunden ist, wobei ein Drain des ersten P-Typ-MOS-Transistors mit einer Source des zweiten P-Typ-MOS-Transistors verbunden ist, wobei ein Drain des zweiten N-Typ-MOS-Transistors mit einer Source des ersten N-Typ-MOS-Transistors verbunden ist, und wobei ein Drain des zweiten P-Typ-MOS-Transistors und ein Drain des ersten N-Typ-MOS-Transistors mit dem dritten Anschluss verbunden sind.
Die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 7, wobei der Wellenformsynthesizer weiter einen variablen Kondensator umfasst, und wobei der Drain des zweiten P-Typ-MOS-Transistors und der Drain des ersten N-Typ-MOS-Transistors mit dem dritten Anschluss über den variablen Kondensator verbunden sind.
Die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 7, wobei der Wellenformsynthesizer weiter einen variablen Kondensator umfasst, und wobei der zweite Anschluss mit der ersten Inverterschaltung über den variablen Kondensator verbunden ist.
Die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 7, wobei der Wellenformsynthesizer weiter einen variablen Kondensator umfasst, wobei die erste Inverterschaltung mit der zweiten Inverterschaltung und dem variablen Kondensator verbunden ist, und wobei der variable Kondensator mit dem Gate des ersten N-Typ-MOS-Transistors verbunden ist.
Die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 1, wobei der um etwa 180 Grad verzögerte Wert, der um etwa 90 Grad verzögerte Wert und der um etwa 270 Grad verzögerte Wert ein Wert sind, der einen Phasenfehler bei 180 Grad umfasst, ein Wert, der den Phasenfehler bei 90 Grad umfasst, bzw. ein Wert, der den Phasenfehler bei 270 Grad umfasst, und wobei zumindest eines des zweiten Eingangssignals, des dritten Eingangssignals und des vierten Eingangssignals ein Wert ist, der den Phasenfehler umfasst.
Eine Hochfrequenzsignalverarbeitungsschaltung, die aufweist einen ersten Eingangsanschluss, einen zweiten Eingangsanschluss, einen dritten Eingangsanschluss und einen vierten Eingangsanschluss; einen ersten Ausgangsanschluss, einen zweiten Ausgangsanschluss, einen dritten Ausgangsanschluss und einen vierten Ausgangsanschluss; und einen ersten Wellenformsynthesizer, einen zweiten Wellenformsynthesizer, einen dritten Wellenformsynthesizer und einen vierten Wellenformsynthesizer, wobei jeder Wellenformsynthesizer umfasst: einen ersten Anschluss und einen zweiten Anschluss, in die Eingangssignale eingegeben werden; und einen dritten Anschluss, von dem ein durch Synthetisieren der Vielzahl von Eingangssignalen erhaltenes Ausgangssignal ausgegeben wird, wobei der erste Anschluss des ersten Wellenformsynthesizers mit dem ersten Eingangsanschluss verbunden ist, wobei der zweite Anschluss des ersten Wellenformsynthesizers mit dem vierten Eingangsanschluss verbunden ist, wobei der dritte Anschluss des ersten Wellenformsynthesizers mit dem ersten Ausgangsanschluss verbunden ist, wobei der erste Anschluss des zweiten Wellenformsynthesizers mit dem zweiten Eingangsanschluss verbunden ist, wobei der zweite Anschluss des zweiten Wellenformsynthesizers mit dem dritten Eingangsanschluss verbunden ist, wobei der dritte Anschluss des zweiten Wellenformsynthesizers mit dem zweiten Ausgangsanschluss verbunden ist, wobei der erste Anschluss des dritten Wellenformsynthesizers mit dem dritten Eingangsanschluss verbunden ist, wobei der zweite Anschluss des dritten Wellenformsynthesizers mit dem ersten Eingangsanschluss verbunden ist, wobei der dritte Anschluss des dritten Wellenformsynthesizers mit dem dritten Ausgangsanschluss verbunden ist, wobei der erste Anschluss des vierten Wellenformsynthesizers mit dem vierten Eingangsanschluss verbunden ist, wobei der zweite Anschluss des vierten Wellenformsynthesizers mit dem zweiten Eingangsanschluss verbunden ist, wobei der dritte Anschluss des vierten Wellenformsynthesizers mit dem vierten Ausgangsanschluss verbunden ist, wobei ein erstes Eingangssignal, ein zweites Eingangssignal, ein drittes Eingangssignal und ein viertes Eingangssignal in den ersten Eingangsanschluss, den zweiten Eingangsanschluss, den dritten Eingangsanschluss bzw. den vierten Eingangsanschluss eingegeben werden, wobei eine Frequenz jedes Eingangssignals einander gleich ist, wobei eine Phase des zweiten Eingangssignals, eine Phase des dritten Eingangssignals und eine Phase des vierten Eingangssignals ein um 180 Grad verzögerter Wert, ein um 90 Grad verzögerter Wert bzw. ein um 270 Grad verzögerter Wert sind, in Bezug auf eine Phase des ersten Eingangssignals, wobei das Ausgangssignal, das von dem dritten Anschluss jedes Wellenformsynthesizers ausgegeben wird, ein digitales Signal ist, das zwei Zustände annimmt, einen ersten Zustand und einen zweiten Zustand, wobei der Zustand des Ausgangssignal von einem zu dem anderen übergeht in Verbindung mit dem Eingangssignal, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird, oder dem Eingangssignal, das in den zweiten Anschluss jedes Wellenformsynthesizers eingegeben wird, und wobei der Zustand des Ausgangssignals von dem anderen zu dem einen übergeht in Verbindung mit dem Eingangssignal, das in den ersten Anschluss jedes Wellenformsynthesizers eingegeben wird.
Drahtlose Kommunikationsvorrichtung, die aufweist: ein Antennenimpedanzanpassungsnetzwerk; einen Empfänger; einen Sender; eine digitale Schaltung; eine PLL; und einen LO-Teiler, wobei zumindest entweder der Empfänger oder der Sender einen LNA, einen Mischer, ein Filter und einen ADC umfasst, und wobei der LO-Teiler einen Frequenzteiler und die Hochfrequenzsignalverarbeitungsschaltung gemäß Anspruch 1 umfasst, wobei die Hochfrequenzsignalverarbeitungsschaltung zwischen dem Frequenzteiler und dem Mischer verbunden ist.
Die drahtlose Kommunikationsvorrichtung gemäß Anspruch 19, wobei eine Verbindungsverdrahtungslänge zwischen dem Mischer und der Hochfrequenzsignalverarbeitungsschaltung kürzer ist als eine Verbindungsverdrahtungslänge zwischen dem Sender und dem Frequenzteiler.