CN116566420A - 高频信号处理电路系统和无线通信设备 - Google Patents

Abstract

本公开的实施例涉及一种高频信号处理电路系统和无线通信设备。根据一个实施例，一种高频信号处理电路系统包括第一波形合成器至第四波形合成器，并且每个波形合成器包括被输入有输入信号的第一端子和第二端子、以及通过合成输入信号而获取的输出信号从其输出的第三端子。输入到每个波形合成器的第一输入信号至第四输入信号的频率彼此相等，并且第二输入信号至第四输入信号的相位是相对于第一输入信号的相位分别延迟180度或约180度、延迟90度或约90度以及延迟270度或约270度的值。每个波形合成器的输出信号与输入到第一端子的输入信号或输入到第二端子的输入信号一起从一个状态转变到另一状态，并且与输入到每个波形合成器的第一端子的输入信号一起从上述另一状态转变到上述一个状态。

Description

高频信号处理电路系统和无线通信设备

相关申请的交叉引用

于2022年2月7日提交的日本专利申请No.2022-017073的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。

背景技术

本发明涉及高频信号处理电路系统和无线通信设备。

在最近的数字无线通信中，收发器中采用IQ正交调制/解调系统。

下面列出了公开的技术。

[专利文献1]日本未审查专利申请公开No.2012-090134

[非专利文献1]S.Henzler等人的“High-Speed Low-Power Frequency Dividerwith Intrinsic Phase Rotator”(2006年低功率电子与设计国际研讨会论文集的ISLPED'06)。

发明内容

在专利文献1的系统中，已知混频器(MIXER)输出的中频带(IF频带)中的IQ信号之间的相位/幅度误差对无线通信的质量产生不利影响。

从本说明书的描述和附图中，其他问题和新颖特征将变得明显。

根据一个实施例，一种高频信号处理电路系统包括：第一输入端子、第二输入端子、第三输入端子和第四输入端子；第一输出端子、第二输出端子、第三输出端子和第四输出端子；以及第一波形合成器、第二波形合成器、第三波形合成器和第四波形合成器。每个波形合成器包括：被输入有输入信号的第一端子和第二端子；以及通过合成多个输入信号而获取的输出信号从其输出的第三端子。第一输入信号、第二输入信号、第三输入信号和第四输入信号分别被输入到第一输入端子、第二输入端子、第三输入端子和第四输入端子，每个输入信号的频率彼此相等，并且第二输入信号的相位、第三输入信号的相位和第四输入信号的相位相对于第一输入信号的相位分别是延迟180度或约180度的值、延迟90度或约90度的值和延迟270度或约270度的值。从每个波形合成器的第三端子输出的输出信号的状态与被输入到每个波形合成器的第一端子的输入信号或被输入到每个波形合成器的第二端子的输入信号一起从一个状态转变到另一状态，并且与被输入到每个波形合成器的第一端子的输入信号一起从上述另一状态转变到上述一个状态。

根据一个实施例，一种无线通信设备包括：天线阻抗匹配网络；接收器；发射器；数字电路；PLL；以及LO分频器。LO分频器包括分频器和连接在分频器与混频器之间的上述高频信号处理电路系统。

根据上述实施例，可以提供能够提高无线通信的质量的高频信号处理电路系统和无线通信设备。

附图说明

图1是示出根据比较示例的高频信号处理电路系统的电路图。

图2是示出根据比较示例的高频信号处理电路系统中在没有用于减小IQ相位误差的措施的情况下LO块与混频器之间的连接的框图。

图3是示出根据比较示例的高频信号处理电路系统中的VCO的输出VCOOUT和LODIV的输出LOOUT的波形的图，其中横轴表示时间，纵轴表示强度。

图4A和图4B是示出根据比较示例的高频信号处理电路系统中的IQ相位误差变化的原因的图。

图5A至图5E是示出根据比较示例的高频信号处理电路系统中用于减小IQ相位误差的一般措施的图。

图6是示出根据第一实施例的高频信号处理电路系统的框图。

图7A至图7D是示出根据第一实施例的高频信号处理电路系统的配置的电路图。

图8A至图8C是示出根据第一实施例的高频信号处理电路系统中的LODIV的布置的图。

图9是用于描述根据第一实施例的高频信号处理电路系统中通过重定时电路来减小IQ相位误差的框图。

图10A和图10B是示出根据第一实施例的高频信号处理电路系统中通过重定时电路来减小IQ相位误差的图像图。

图11A和图11B是用于描述根据第一实施例的高频信号处理电路系统中在没有IQ相位误差的条件下RT电路的输入/输出信号的时序的框图。

图12是示出根据第一实施例的高频信号处理电路系统中在没有IQ相位误差的条件下RT电路的输入/输出信号的时序图。

图13A和图13B是示出根据第一实施例的高频信号处理电路系统中RT电路30的输入和输出的相位与相位误差之间的关系的图。

图14是示出根据第一实施例的高频信号处理电路系统中在具有IQ相位误差的条件下RT电路的输入/输出信号的时序图。

图15A和图15B是示出根据第一实施例的高频信号处理电路系统中RT电路的输入和输出的相位与相位误差之间的关系的图。

图16是示出根据第一实施例的高频信号处理电路系统中的差分信号的差分相位误差的影响的图。

图17A和图17B是用于描述根据第一实施例的高频信号处理电路系统中通过RT电路来减小IQ相位误差的图。

图18A和图18B是用于描述根据第一实施例的高频信号处理电路系统中通过RT电路来减小IQ相位误差的图。

图19A至图19C是示出根据第一实施例的高频信号处理电路系统中的RT电路的输出中的相位误差的情况分类的图。

图20A至图20C是示出根据第一实施例的高频信号处理电路系统中的RT电路的输出中的相位误差的情况分类的图。

图21A至图21C是示出根据第一实施例的高频信号处理电路系统中的RT电路的输出中的相位误差的情况分类的图。

图22A至图22C是示出根据第一实施例的高频信号处理电路系统中的RT电路的输出中的相位误差的情况分类的图。

图23是示出根据第一实施例的高频信号处理电路系统中的RT电路的输出中的相位误差的情况分类的图。

图24是示出根据第一实施例的高频信号处理电路系统中的RT电路的输入和输出的相位误差的关系的图。

图25A和图25B是示出根据第一实施例的高频信号处理电路系统中对VCO差分相位误差的抵消效果的图。

图26是示出根据第一实施例的高频信号处理电路系统中在相位延迟超过90度的情况下的计算结果的图。

图27是示出根据第一实施例的高频信号处理电路系统中在相位超前超过90度的情况下的计算结果的图。

图28是示出根据第一实施例的高频信号处理电路系统中的RT电路的输入/输出信号的时序图。

图29是示出根据第一实施例的高频信号处理电路系统中的RT电路的输入/输出信号的时序图。

图30是示出根据第一实施例的高频信号处理电路系统中的RT电路的输入/输出信号的时序图。

图31是示出根据第一实施例的用于仿真高频信号处理电路系统的配置的框图。

图32是示出根据第一实施例的高频信号处理电路系统的仿真结果的图。

图33是示出根据第一实施例的高频信号处理电路系统的仿真结果的图。

图34是示出根据第一实施例的高频信号处理电路系统的仿真结果的图。

图35A和图35B是示出根据第一实施例的用于描述高频信号处理电路系统中的IQ缓冲器的IQ不平衡误差的减小的配置的图。

图36是示出根据第一实施例的高频信号处理电路系统中的RT电路的输入和输出的相位误差的关系的图。

图37是示出根据第一实施例的高频信号处理电路系统中的相位误差的组合的计算示例的图。

图38A和图38B是示出根据第一实施例的高频信号处理电路系统中的中继缓冲器的IQ相位误差的计算结果的曲线图。

图39是示出根据第一实施例的高频信号处理电路系统中的每个分类情况的选择频率的曲线图。

图40是示出根据第一实施例的用于仿真高频信号处理电路系统的配置的框图。

图41A和图41B是示出根据第一实施例的高频信号处理电路系统中在具有RT电路和没有RT电路的情况下RX输出中的IQ相位误差的蒙特卡洛仿真结果的图。

图42是示出根据第一实施例的高频信号处理电路系统中的第一示例的配置的框图。

图43是示出根据第一实施例的高频信号处理电路系统中的第二示例的配置的框图。

图44是示出根据第一实施例的高频信号处理电路系统中的第三示例的配置的框图。

图45是示出根据第一实施例的高频信号处理电路系统中的第四示例的配置的框图。

图46A至图46C是示出根据第一实施例的高频信号处理电路系统中的第五示例至第七示例的配置的框图。

图47是示出根据第一实施例的高频信号处理电路系统中的第八示例的配置的框图。

图48A至图48D是示出根据第一实施例的高频信号处理电路系统中的第九示例至第十二示例的配置的框图。

图49是示出根据第一实施例的高频信号处理电路系统中的第十三示例的配置的框图。

图50是示出根据第二实施例的无线通信设备的框图。

具体实施方式

为了清楚起见，以下描述和附图被适当地省略和简化。此外，在每个附图中，相同的元素由相同的附图标记表示，并且必要时省略冗余描述。

比较示例

首先，将描述根据比较示例的高频信号处理电路系统及本发明人发现的其问题。注意，根据比较示例的高频信号处理电路系统及其问题也被包括在实施例的技术思想的范围内。

例如，在IQ正交调制/解调系统的接收器中，混频器输出的IF频带中的IQ信号之间的相位误差(称为IQ相位误差)可能在低IF系统的情况下损害图像抑制比(IRR)，并且损害零IF系统中的IQ正交性。因此，IQ信号之间的相位误差影响图像CH干扰波和调制精度(EVM，误差矢量幅度)。如果LO(本地振荡器)信号的IQ正交性不完整并且存在IQ相位误差，则IF频带中的IQ正交性也不完整。作为示例，稍后描述的实施例是用于改善LO信号的IQ正交性(即，用于减小IQ相位误差)的技术。

图1是示出根据比较示例的高频信号处理电路系统的电路图。如图1所示，根据比较示例的高频信号处理电路系统1001具有作为IQ正交调制/解调系统的示例的低IF接收器的电路配置。高频信号处理电路系统1001包括天线23、天线阻抗匹配网络(也称为MN)24、低噪声放大器(也称为LNA)27、混频器(也称为MIXER)21a和21b、带通滤波器(也称为BPF)28a和28b、可编程增益放大器(也称称为PGA)28c和28d、模数转换器(也称为ADC)29a和29b、LODIV(用于本地振荡器的分频器，也称为LO分频器)22、压控振荡器(也称为VCO)19、和锁相环(也称为PLL)41。注意，混频器21a和21b、带通滤波器28a和28b以及模数转换器29a和29b分别统称为混频器21、带通过滤器28和模数转换器29。

天线23连接到天线阻抗匹配网络24。天线阻抗匹配网络24连接到低噪声放大器27。低噪声放大器27连接到混频器21a和21b。混频器21a经由带通滤波器28a和可编程增益放大器28c连接到模数转换器29a。混频器21b经由带通滤波器28b和可编程增益放大器28d连接到模数转换器29b。模数转换器29a和29b连接到数字电路。

此外，混频器21a和21b连接到LODIV 22。此外，LODIV 22连接到VCO 19和PLL 41。PLL 41连接到数字电路。包括LODIV 22、VCO 19和PLL 41的块被称为LO块(也称为本地振荡器块)LB。也就是说，LO块LB包括LODIV 22、VCO 19和PLL 41。VCO 19的输出被称为输出VCOOUT。VCO 19将输出VCOOUT提供给LODIV22。LODIV 22的输出被称为输出LOOUT。LODIV 22将输出LOOUT提供给混频器21。因此，LO块LB将输出LOOUT提供给混频器21。稍后将描述的实施例的特征在于附图中的LO块LB。

注意，IQ正交调制/解调系统不限于低IF系统，并且可以是零IF系统。此外，高频信号处理电路系统1001不仅可以应用于具有IQ正交调制/解调系统的接收器，而且还可以应用于IQ正交调制系统的发射器。

<IQ相位误差的原因>

接下来，将描述IQ相位误差的原因。图2是示出根据比较示例的高频信号处理电路系统1001中的在没有用于减小IQ相位误差的措施的情况下LO块LB与混频器21之间的连接的框图。如图2所示，LO块LB包括VCO 19、DIV(分频器)20和多个缓冲器BUF。因此，LODIV 22包括DIV 20和多个缓冲器BUF。注意，省略了一些附图标记，以免使附图复杂化。

高频信号处理电路系统1001通常需要在DIV 20之前最小化具有最高频率的信号路径，以便抑制电流消耗的增加。因此，由于DIV 20布置在靠近VCO 19的位置处，DIV 20与混频器21之间的信号传输距离被延长。因此，有必要布置中继缓冲器BUF。例如，在图2中，总共两级的中继缓冲器BUF布置在DIV 20附近和混频器21附近。

具体地，VCO 19连接到DIV 20。VCO 19向DIV 20提供包括正信号和负信号的输出VCOOUT。DIV 20经由多个缓冲器BUF连接到混频器21。包括DIV 20和多个缓冲器BUF的LODIV22向混频器21提供包括I信号、IB信号、Q信号和QB信号的输出LOOUT。

图3是示出根据比较示例的高频信号处理电路系统1001中的VCO 19的输出VCOOUT和LODIV 22的输出LOOUT的波形的图，其中横轴表示时间，纵轴表示强度。如图3所示，输出LOOUT的IQ信号是从VCO 19的输出VCOOUT的差分信号的上升沿生成的。因此，由于VCO 19的差分不平衡和中继缓冲器BUF的IQ不平衡，IQ相位误差被随机生成。

图4A和图4B是示出根据比较示例的高频信号处理电路系统1001中的IQ相位误差变化的原因的图。如图4A所示，VCO 19的输出VCOOUT的相位误差例如是由VCO 19的差分不平衡引起的误差引起的，并且以正态分布扩展。如图4B所示，LODIV 22的输出LOOUT的相位误差是由VCO 19的相位误差和中继缓冲器BUF的IQ信号不平衡引起的，并且以正态分布扩展。需要采取措施来减小这样的IQ相位误差。

<本发明人发现的问题>

图5A至图5E是示出根据比较示例的高频信号处理电路系统1001中用于减小IQ相位误差的一般措施的图。如图5A至图5E所示，可以设想以下措施作为用于减小IQ相位误差的一般措施。然而，每项措施都有问题。

措施(1)：减小元件不匹配。以这种方式，如图5A所示，可以缩小相位误差的分布宽度。然而，由于公共质心布置，这会导致元件尺寸的增加和寄生电容的增加，从而导致面积和电流的增加，因此元件不匹配的减小是有限的。

措施(2)：基于如图5B所示的测试排序来减小具有较大误差的那些。然而，需要分类成本，并且产生了缺陷产品，从而导致产品成本增加。

措施(3)：如图5C所示安装校准机制(调节机制、检测机制和算法)。然而，安装这种机制会导致面积增加和电流增加。例如，作为措施(3-1)，可以设想在IC装运时执行校准，但需要用于存储校准结果的存储器，导致产品成本增加。此外，作为措施(3-2)，可以设想在不执行接收操作时执行校准。然而，首先，电流增加与用于执行校准的时间相对应的量。此外，控制变得复杂。作为措施(3-3)，可以设想在客户侧执行校准，但这增加了客户侧的负担并且增加了最终产品的成本。

例如，如图5D所示，校准机制中的调节机制通过将对于I信号和Q信号独立可变的调节电容器CP添加到缓冲器BUF的一部分来启用相位调节。为了校正图4B中的所有误差，需要调节电容器CP根据目标图像抑制比(IRR)具有足够宽的可变范围和校正精度。因此，如图5E所示，调节电容器CP的面积大于LODIV 22和缓冲器BUF的主体的总面积。此外，将可变电容器添加为调节电容器CP增加了寄生电容并且减小了幅度。因此，有必要增加缓冲器BUF的大小，并且这会导致电流增加。

如上所述，所有措施导致电流消耗的增加和产品成本的增加(由于芯片面积和测试)。例如，在BLE(2.4GHz)中，LO块中的电流在传输/接收模式下占总电流的一半以上，因此影响很大。

第一实施例

接下来，将描述根据实施例的高频信号处理电路系统。本实施例是不属于上述图5A至图5E中的任何措施(1)至(3)的新颖措施方法。

<特征(1)>

图6是示出根据第一实施例的高频信号处理电路系统的框图。如图6所示，本实施例的特征(1)是，重定时电路(也称为IQ重定时电路)34布置在混频器21附近。具体地，重定时电路34布置在DIV20与混频器21之间。以这种方式，与比较示例相比，可以减小面积/电流损失，并且可以减少误差因子。例如，重定时电路34具有模拟自动校正功能。此外，重定时电路34可以减小相对于整个电路而占用的面积，并且可以减小电流损失。此外，相位校准机制可能是不必要的。以下将参考附图进行描述。严格地说，由重定时电路34引起的相位误差保留在输出LOOUT的LO信号中，但是根据所需要的规格，这样的相位误差的校准可能是不必要的。

<特征(2)>

图7A至图7D是示出根据第一实施例的高频信号处理电路系统的配置的电路图。如图7A所示，重定时电路34布置在DIV 20与混频器21之间。重定时电路34具有组合IQ信号之间的各沿以生成LO信号的功能。然而，可以使用任何配置，只要电路执行期望的沿组合即可。此外，作为使用重定时电路34的先决条件，重定时电路34的输入波形优选地具有约25％或约75％的占空比或与其接近的占空比。I信号、IB信号、Q信号和QB信号的操作频率彼此相等。

在实际实现中，为了抑制重定时电路34之后的相位误差，重定时电路34和混频器21布置在布局上彼此接近的位置处(参见图8)。此外，另一特征是，混频器21被设计为具有P型MOS配置，以便不在重定时电路34之后插入反相器，如图7A所示。如果重定时电路34的输出为25％，则混频器21优选地被设计为具有N型MOS配置。

具体地，重定时电路34包括输入端子1、输入端子2、输入端子3、输入端子4、输出端子9、输出端子10、输出端子11、输出端子12、RT电路5、RT电路6、RT电路7和RT电路8。RT电路5、6、7和8统称为RT电路30。RT电路30用作合成波形的波形合成器。

I信号、IB信号、Q信号和QB信号分别作为输入信号输入到输入端子1、输入端子2、输入端子3和输入端子4。每个输入信号的频率彼此相等。

如图7B所示，每个RT电路30(RT电路5至8)具有被输入有输入信号的端子31和32、以及通过合成多个输入信号而获取的输出信号从其输出的输出端子33。

如图7A所示，RT电路5的端子31连接到输入端子1。RT电路5的端子32连接到输入端子4。RT电路5的端子33连接到输出端子9。RT电路6的端子31连接到输入端子2。RT电路6的端子32连接到输入端子3。RT电路6的端子33连接到输出端子10。

RT电路7的端子31连接到输入端子3。RT电路7的端子32连接到输入端子1。RT电路7的端子33连接到输出端子11。RT电路8的端子31连接到输入端子4。RT电路8的端子32连接到输入端子2。RT电路8的端子33连接到输出端子12。

如图7C和图7D所示，具有重定时缓冲器的RT电路30可以包括多个反相器电路13和14、多个PMOS晶体管15和16、以及多个NMOS晶体管17和18。

例如，如图7C所示，在RT电路30中，端子31连接到PMOS晶体管16的栅极和NMOS晶体管17的栅极。端子32连接到反相器电路13。反相器电路13连接到反相器电路14和NMOS晶体管18的栅极。反相器电路14连接到PMOS晶体管15的栅极。PMOS晶体管15的漏极连接到PMOS晶体管16的源极。NMOS晶体管18的漏极连接到NMOS晶体管17的源极。PMOS晶体管16的漏极和NMOS晶体管17的漏极连接到端子33。

此外，例如，如图7D所示，在RT电路30中，端子31连接到PMOS晶体管15的栅极和NMOS晶体管18的栅极。端子32连接到反相器电路13。反相器电路13连接到反相器电路14和NMOS晶体管17的栅极。反相器电路14连接到PMOS晶体管16的栅极。PMOS晶体管15的漏极连接到PMOS晶体管16的源极。NMOS晶体管18的漏极连接到NMOS晶体管17的源极。PMOS晶体管16的漏极和NMOS晶体管17的漏极连接到端子33。

<LODIV的布局示例>

图8A至图8C是示出根据第一实施例的高频信号处理电路系统中的LODIV 22的布置的图。首先，将描述包括DIV 20和重定时电路34的LODIV 22的布置的基本思想。如图8A所示，LODIV 22需要向发射电路51和接收电路52两者提供信号。为了平衡发射和接收，LODIV22放置在发射电路或接收电路附近的设计通常是不可想象的。此外，与LODIV 22相比，VCO19、发射电路51和接收电路52的尺寸较大，因为它们包括电感器，并且从LODIV 22到发射电路51和接收电路52的传输布线较长。

例如，如图8B所示，在比较示例中，LODIV 22与接收电路52之间的距离等于LODIV22与发射电路51之间的距离。

另一方面，如图8C所示，在本实施例中，LODIV 22与接收电路52之间的距离以及LODIV 22与发射电路51之间的距离都短于比较示例中的距离。此外，LODIV 22与接收电路52之间的距离短于LODIV 22与发射电路51之间的距离。以这种方式，在本实施例中，VCO19、发射电路51和接收电路52的平面布置图被设计为使得LODIV 22的布线被缩短。此外，为了最大化重定时效果，接收电路52的混频器21和LODIV 22布置为彼此靠近，使得它们之间的距离缩短。

<效果：效果的结论>

接下来，将描述通过根据第一实施例的重定时电路34减小IQ相位误差的效果。图9是用于描述通过根据第一实施例的重定时电路34减小IQ相位误差的框图。如图9所示，为了简化对通过重定时电路34减小IQ相位误差的描述，混频器21具有NMOS配置并且重定时电路34的输入和输出是同相的。

图10A和图10B是示出通过根据第一实施例的重定时电路34减小IQ相位误差的图像图。如图10A和图10B所示，本实施例具有两种类型的IQ相位误差减小效果。第一效果是，由于VCO 19的差分不平衡导致的IQ相位误差分量在输出LOOUT中被抵消，如图10A中的变化所示。第二效果是，由于中继缓冲器BUF的IQ不平衡导致的IQ相位误差可以在输出LOOUT中减小，如图10B中的变化所示。例如，根据理论计算，约70％的减小被计算为预期值。在下文中，将使用时序图等来描述每个效果。

<效果：效果的概述(没有IQ相位误差)>

图11A和图11B是用于描述根据第一实施例的高频信号处理电路系统中在没有IQ相位误差的条件下RT电路30的输入/输出信号的时序的图。如图11A所示，RT电路30具有两个输入和一个输出。从RT电路30的端子33输出的输出信号是具有两种状态(第一状态和第二状态)的数字信号。与被输入到端子31的第一输入信号或被输入到端子32的第二输入信号一起，输出信号从第一状态转变到第二状态。此外，与被输入到端子31的第一输入信号一起，输出信号从第二状态转变到第一状态。

具体地，例如，在第一输入信号的上升沿和第二输入信号的下降沿中，具有较大相位延迟的沿传播到输出信号的上升沿。第一输入信号的下降沿传播到输出信号的下降沿。如图11B所示，上升和下降在占空比为25％的信号中具有90度延迟的关系。

图12是示出根据第一实施例的高频信号处理电路系统中在没有IQ相位误差的条件下RT电路30的输入/输出信号的时序图。如图12所示，在没有相位误差的条件下，I信号的上升沿和QB信号的下降沿都传播到I'信号的上升沿。I信号的下降沿传播到I'信号的下降沿。然后，在第二级到第四级，发生与第一级相同的情况。

也就是说，Q信号的上升沿和I信号的下降沿都传播到Q'信号的上升沿。Q信号的下降沿传播到Q'信号的下降沿。IB信号的上升沿和Q信号的下降沿都传播到IB'信号的上升沿。IB信号的下降沿传播到IB'信号的下降沿。QB信号的上升沿和IB信号的下降沿都传播到QB'信号的上升沿。QB信号的下降沿传播到QB'信号的下降沿。

以这种方式，从每个RT电路30的端子33输出的输出信号的状态与被输入到每个RT电路30的端子31的输入信号或被输入到每个RT电路30的端子32的输入信号一起从第一状态和第二状态中的一个状态转变到第一状态和第二状态中的另一状态。然后，与被输入到每个RT电路30的端子31的输入信号一起，状态从上述另一状态转变到上述一个状态。

图13A和图13B是示出根据第一实施例的高频信号处理电路系统中RT电路30的输入和输出的相位与相位误差之间的关系的图。如图13A和图13B所示，关于RT电路30的输入和输出的相位关系，IB信号的相位、Q信号的相位和QB信号的相位相对于作为输入信号的I信号的相位分别是延迟180度的值、延迟90度的值和延迟270度的值。在占空比为25％的信号中，上升和下降具有90度延迟关系的条件下，所有相位误差均为0。

<效果：概述(具有IQ相位误差)>

接下来，将描述具有IQ相位误差的情况。具体地，第二输入信号的相位、第三输入信号的相位和第四输入信号的相位相对于第一输入信号的相位分别是延迟180度或约180度的值、延迟90度或约90度的值和延迟270度或约270度的值。这里，延迟约180度的值、延迟约90度的值和延迟约270度的值分别是包括在180度处相位误差的值、包括在90度处相位误差的值和包括在270度处相位误差的值。然后，第二输入信号、第三输入信号和第四输入信号中的至少一者是包括相位误差的值。

图14是示出根据第一实施例的高频信号处理电路系统中在具有IQ相位误差的条件下RT电路30的输入/输出信号的时序图。作为示例，假定Q信号和QB信号分别与I信号和IB信号延迟90+1度，如图14所示。

在第一级，QB信号的下降沿从I信号的上升沿延迟，并且因此I'信号的上升沿从QB信号下降沿传播。在第二级，Q信号的上升沿从I信号的下降沿延迟，并且因此Q'信号的上升沿从Q信号的上升沿传播。此后，在第三级发生与最上面一级相同的情况。同样，在第四级发生与第二级相同的情况。

也就是说，在第三级，Q信号的下降沿从IB信号的上升沿延迟，并且因此IB'信号的上升沿从Q信号的下降沿传播。在第四级，QB信号的上升沿从IB信号的下降沿延迟，并且因此QB'信号的上升沿从QB信号的上升沿传播。

图15A和图15B是示出根据第一实施例的高频信号处理电路系统中RT电路30的输入和输出的相位与相位误差之间的关系的图。如图15A和图15B所示，在第一输入信号中，在Q信号和QB信号的上升沿和下降沿处生成一个误差，并且Q信号与QB信号之间的平均相位误差为1度。另一方面，I信号与IB信号之间的平均相位误差为0度。因此，I信号与Q信号之间的相位误差为1度。将描述此时使用平均值的原因。

图16是示出根据第一实施例的高频信号处理电路系统中的差分信号的差分相位误差的影响的图。如图16所示，对于差分传输信号，最终执行两个信号之间的减法处理，从而对差分信号之间的相位误差进行平均。因此，在上述描述中使用平均值。

另一方面，在RT电路30的输出中，1度的误差不仅传播到Q'信号和QB'信号，而且还传播到I'信号和IB'信号。I信号和Q信号的平均相位误差均为1。I信号与Q信号之间的相位误差被扣除为0。

<效果：详细描述的准备(输入侧)>

在上一节中，已经描述了效果的概述。实际上，处理大量组合随机误差。因此，该表达式是广义的，并且下面给出详细描述。

图17A和图17B以及图18A和图18B是用于描述在根据第一实施例的高频信号处理电路系统中通过RT电路30来减小IQ相位误差的图。将描述在图17A所示的高频信号处理电路系统的情况下IQ相位误差的减小。在详细描述之前，如图17B所示定义RT电路30的输入中的相位(上升)和IQ相位误差。基于作为参考的I信号的相位的上升沿，Q信号、IB信号和QB信号分别具有90度、180度和270度的相位延迟，并且还分别包括相位误差a、b和c。如图18A所示，I信号与Q信号之间的相位误差可以根据I信号与IB信号之间的相位误差平均值Iave以及Q信号与QB信号之间的相位误差平均值Qave来计算。RT电路30的输入中的I信号与Q信号之间的相位误差是由(a+c-b)/2生成的。这里，如图18B所示，相应信号的相位定义如下：即，I信号的相位＝0度，Q信号的相位＝-90度，IB信号的相位＝-180度，QB信号的相位＝-270度。

<效果：详细描述的准备(输出侧)>

如上所述，RT电路30具有两个输入端子，即端子31和32。输出信号的上升沿取端子31或端子32的输入信号中具有较大相位延迟的上升沿或下降沿。输出信号的下降沿取被输入到端子31的输入信号的下降沿。RT电路30的输出信号中的相位误差需要根据相位误差a、b和c的大小关系来分类。

图19A至图19C、图20A至图20C、图21A至图21C、图22A至图22C和图23是示出根据第一实施例的高频信号处理电路系统中的RT电路30的输出中的相位误差的情况分类的图。

在RT电路5的情况下，如图19A所示，其中I信号被输入到第一端子并且QB信号被输入到第二端子，根据“相位误差c>0”和“0≥相位误差c”来对各种情况进行分类，如图19B和图19C所示。

在RT电路6的情况下，如图20A所示，其中IB信号被输入到第一端子并且Q信号被输入到第二端子，根据“相位误差a>相位误差b”和“相位误差b≥相位误差a”来对各种情况进行分类，如图20B和图20C所示。

在RT电路7的情况下，如图21A所示，其中Q信号被输入到第一端子并且I信号输入到第二端子，根据“相位误差a<0”和“相位误差a≥0”来对各种情况进行分类，如图21B和图21C所示。

在RT电路8的情况下，如图22A所示，其中QB信号被输入到第一端子并且IB信号被输入到第二端子，根据“相位误差b>相位误差c”和“相位误差c≥相位误差b”来对各种情况进行分类，如图22B和图22C所示。

因此，I信号和Q信号的平均相位Iave和Qave以及I信号与Q信号之间的相位误差(IQ相位误差)可以由图23所示的表达式表示。IQ相位误差有4×4个组合。这表示，在I信号的平均相位误差Iave和Q信号的平均相位误差Qave中，IQ相位误差变为0并且在具有相同误差项的组合中被抵消。

<效果：详细描述的准备(重定时电路的输入和输出的总结)>

图24是示出根据第一实施例的高频信号处理电路系统中的RT电路30的输入和输出的相位误差的关系的图。图18A和图23中导出的RT电路30的输入和输出的相位误差的关系在图24中总结。这里，假定延迟相位(在时序图中向右移动)为正。将参考图24和与图24相对应的时序图来描述效果#1和效果#2。

<效果#1：误差的前提条件>

图25A和图25B是示出根据第一实施例的高频信号处理电路系统中对VCO差分相位误差的抵消效果的图。如图25A所示，假定在这种情况下不存在缓冲器BUF的不平衡。如上所述，重定时电路34的输出LOOUT的四个相位是从输出VCOOUT的上升沿生成的。

如图25B所示，输出LOOUT的I信号和IB信号是从输出VCOOUT的正信号生成的。输出LOOUT的Q信号和QB信号是从输出VCOOUT的负信号生成的。因此，理想地，在I信号与IB信号之间或者在Q信号与QB信号之间没有生成相位误差。在这种情况下，重要的是I信号与Q信号之间或者IB信号与QB信号之间的相位误差d的分量。该相位误差d由VCO差分相位误差的量的1/2来确定。原因是，延迟时间相同并且信号周期加倍。在下文中，示出了，关于RT电路30的输入中的相位误差d，在RT电路30的输出中，I'信号与Q'信号之间或IB'信号与QB'信号之间的相位误差变为0。注意，这种情况对应于图17B中的条件a＝c＝d和b＝0。

<效果#1：在误差被生成时RT电路的输入和输出的误差的计算结果>

在基于作为参考的I信号在Q信号侧相对于90度延迟存在相位误差d的情况下，RT电路30的输入和输出的误差是使用图24中的关系式来计算的。图26是示出根据第一实施例的高频信号处理电路系统中在相位延迟超过90度(d＝1度)的情况下的计算结果的图。

图27是示出根据第一实施例的高频信号处理电路系统中在相位超前超过90度(d＝-1度)的情况下的计算结果的图。如图26和图27所示，在这两种情况下，RT电路30的输入信号中包含的相位误差+/-1在输出信号中变为0。因此，示出了相位误差d被RT电路30消除。

<效果#1：时序图>

图28至图30是示出根据第一实施例的高频信号处理电路系统中的RT电路30的输入/输出信号的时序图。图28示出了没有相位误差的情况(情况1)，图29对应于图26(情况2)，图30对应于图27(情况3)。所有这些都表明，I信号与Q信号之间以及IB信号与QB信号之间的相位误差d在I'信号与Q'信号之间以及在IB'信号与QB'信号之间被消除。

<补充：通过仿真验证效果#1>

接下来，将描述在具有和没有包括RT电路30的重定时电路34的情况下RX输出中的IRR仿真结果。图31是示出根据第一实施例的用于仿真高频信号处理电路系统的配置的框图。如图31所示，假定VCO 19是以5GHz输出的理想信号源。VCO差分相位误差为-30度到+30度。IRR监测点是I和Q通道的RX输出。

图32至图34是示出根据第一实施例的高频信号处理电路系统的仿真结果的图。如图32所示，原则上被消除的相位误差被转换为幅度误差。此外，如图33所示，通过RT电路30，相位误差改善到约1/5。如图34所示，即使在VCO 19中生成较大IQ相位误差，具有RT电路30的重定时电路34也可以将IRR增加约10dB。以这种方式，即使VCO差分相位误差在-30度到+30度之间变化很大，相位误差也几乎被抵消。

<效果#2：误差的前提条件>

接下来，将描述由于IQ缓冲器的IQ不平衡导致的误差的减小。图35A和图35B是示出根据第一实施例的用于描述高频信号处理电路系统中的IQ缓冲器BUF的IQ不平衡误差的减小的配置的图。如图35A所示，四组缓冲器BUF布置在重定时电路34之前(在DIV 20之后)。

如图35B所示，假定用于IB信号、Q信号和QB信号的缓冲器BUF相对于用于I信号的缓冲器BUF对IB信号、Q信号和QB信号中的相应信号给出相位误差a、b和c。在这种情况下，假定相位误差a、b和c彼此不相关，并且在平均值为0处具有相似标准偏差的正态分布。在该前提下，下面将使用图24中的表达式来描述减小重定时电路34的输出LOOUT中的相位误差的效果。注意，假定在这种情况下不存在VCO差分不平衡。

<效果#2：在误差被生成时重定时电路的输入/输出误差的计算结果>

首先，将示出很多组合中的具有代表性的组合。例如，考虑其中仅在Q信号中生成1度相位误差的情况。也就是说，相位误差a为1(a＝1)，并且相位误差b和c为0(b＝c＝0)。图36是示出根据第一实施例的高频信号处理电路系统中的RT电路30的输入和输出的相位误差的关系的图。如图36所示，在这种情况下，RT电路30的输入处包括的0.5度的IQ相位误差在RT电路30的输出处变为0度。

图37是示出根据第一实施例的高频信号处理电路系统中的相位误差的组合的计算示例的图。如图37所示，在其中仅在四个相位中的一个相位(Q)中生成+1度的相位误差的情况下，条件为a＝1和b＝c＝0。在这种情况下，输入侧的平均IQ相位误差为0.5，并且输出侧的平均IQ相位误差为0，这指示有所改善。在其中仅在四个相位中的一个相位(Q)中生成-1度的相位误差的情况下，条件为a＝-1并且b＝c＝0。在这种情况下，输入侧的平均IQ相位误差为-0.5，并且输出侧的平均IQ相位误差为0，这指示有所改善。

在其中在四个相位中的两个相邻相位(Q、QB)中生成+1度的相位误差的情况下，条件为a＝c＝1并且b＝0。在这种情况下，输入侧的平均IQ相位误差为1，并且输出侧的平均IQ相位误差为0，这指示有所改善。在其中在四个相位中的两个相邻相位(Q、QB)中生成+1和-1度的相位误差的情况下，条件为a＝1、c＝-1并且b＝0。在这种情况下，输入侧的平均IQ相位误差为0，并且输出侧的平均IQ相位误差为0，这指示相等。

在其中在四个相位中的两个非相邻相位(IB、QB)中生成+1度的相位误差的情况下，条件为b＝c＝1并且a＝0。在这种情况下，输入侧的平均IQ相位误差为0，并且输出侧的平均IQ相位误差为-0.5，这指示劣化。然而，它是输入侧的最大相位误差的一半。在其中在四个相位中的两个非相邻相位(IB、QB)中生成+1和-1度的相位误差的情况下，条件为b＝1、c＝-1并且a＝0。在这种情况下，输入侧的平均IQ相位误差为-1，并且输出侧的平均IQ相位误差为-0，这指示有所改善。

相位误差的合适组合的一些计算示例指示劣化。然而，当观察误差量的最大值时，对于输入中1度的相位误差，它在输出中变为0.5。换言之，幅度变小。此外，为了考虑随机组合，Excel中的计算结果如下所示。

<效果#2：考虑到正态分布变化的1000组的计算结果>

图38A和图38B是示出根据第一实施例的高频信号处理电路系统中的中继缓冲器的IQ相位误差的计算结果的曲线图。如图38A和图38B所示，对于具有标准偏差为3度的正态分布的相位误差a、b和c，计算IQ相位误差。结果，在输入到RT电路30之前的IQ相位误差的标准偏差在1000次组合计算中约为2.58度。在RT电路30的输出中，它是0.71度。在该计算中，相位误差的标准偏差值减小72％(在输出中，抵消因子增加，并且在很多情况下，误差接近0)。此外，RT电路30的输出中的最大幅度是RT电路30的输入中的最大幅度的一半或以下。

图39是示出根据第一实施例的高频信号处理电路系统中的每个分类情况的选择频率的曲线图。如图39所示，在平均相位误差Iave和Qave的四种情况中的每种情况下，每个分类情况的选择频率是接近250的数字。因此，每种情况都是偶数。

<补充：通过仿真验证效果#2>

接下来，将描述在具有和没有包括RT电路30的重定时电路34的情况下RX输出中的IQ相位误差的蒙特卡洛仿真结果。图40是示出根据第一实施例的用于仿真高频信号处理电路系统的配置的框图。图41A和图41B是示出根据第一实施例的高频信号处理电路系统中在具有和没有RT电路30的情况下RX输出中的IQ相位误差的蒙特卡洛仿真结果的图。

如图40所示，假定VCO 19是以5GHz输出的理想信号源。IRR监测点是I和Q通道的RX输出。如图41A和图41B所示，通过提供包括RT电路30的重定时电路34，相位误差的变化可以减小约42％。注意，除了在仿真计算中假定的变化因素之外的其他变化因素进入实际重定时电路34。因此，可以想象，减小实际重定时电路34中的相位误差的效果低于仿真计算的效果。

利用根据本实施例的重定时电路34，可以输出其中输入信号中的相位误差被消除的输出信号。因此，可以提高无线通信质量。此外，重定时电路34可以消除在输入信号中的I信号、IB信号、Q信号和QB信号中的任何一个中出现的任何相位误差。因此，不需要诸如信号切换等额外配置，并且可以减小尺寸。

重定时电路34可以由反相器电路和MOS晶体管构成。因此，可以简化配置和制造过程，并且可以降低成本。

此外，即使输入信号不包含相位误差，它也不会影响输入信号。因此，可以误差无线通信质量。

下面将描述第一示例至第十三示例。

<第一示例>

图42是示出根据第一实施例的高频信号处理电路系统中的第一示例的配置的框图。如图42所示，在第一示例的LODIV 22的电路中，已经接收到VCO 19的5GHz信号的DIV 20输出具有四个相位并且占空比为25％的2.5GHz信号(I信号、IB信号、Q信号、QB信号)。这些信号被输入到重定时电路34的RT电路30(重定时缓冲器)。同时，上述四个相位信号被输入到RT电路30的时钟端子CK。以这种方式，I信号和Q信号的波形被合成。重定时电路34将占空比为75％的波形合成输出作为LO信号提供给接收混频器21的PMOS的栅极。图42示出DIV 20和混频器21的晶体管级电路示例。例如，DIV 20在非专利文献1中有描述。

在该示例中，每个输入信号的频率具有约25％的占空比。从每个RT电路30(RT电路5至8)的端子33输出的输出信号与被输入到每个RT电路30的端子31的输入信号的上升沿或被输入到端子32的输入信号的下降沿一起从第二状态转变到第一状态。然后，它与被输入到每个RT电路30的端子31的输入信号的下降沿一起从第一状态转变到第二状态。

此外，在该示例中，RT电路30的端子31连接到PMOS晶体管15的栅极和NMOS晶体管18的栅极。端子32连接到反相器电路13。反相器电路13连接到反相器电路14和NMOS晶体管17的栅极。反相器电路14连接到PMOS晶体管16的栅极。PMOS晶体管15的漏极连接到PMOS晶体管16的源极。NMOS晶体管18的漏极连接到NMOS晶体管17的源极。PMOS晶体管16的漏极和NMOS晶体管17的漏极连接到端子33。此外，混频器21包括PMOS晶体管。

<第二示例>

接下来，作为第二示例，将描述其中第一示例的混频器21的电路配置发生改变的示例。图43是示出根据第一实施例的高频信号处理电路系统中的第二示例的配置的框图。如图43所示，当相对于图42的配置将混频器21的LO信号输入部分的晶体管从PMOS晶体管改变为NMOS晶体管时，在RT电路30与混频器21之间需要用于奇数级(图中的一个级)上的逻辑反相的反相器电路IV1。以这种方式，25％占空比信号被提供给混频器21的输入。

如上所述，在该示例中，RT电路30还包括反相器电路IV1。因此，PMOS晶体管16的漏极和NMOS晶体管17的漏极经由反相器电路IV1连接到端子33。

此外，在该示例中，从每个RT电路30的端子33输出的输出信号与被输入到每个RT电路30的端子31的输入信号的上升沿或被输入到端子32的输入信号的下降沿一起从第一状态转变到第二状态。然后，它与输入到每个RT电路30的端子31的输入信号的下降沿一起从第二状态转变到第一状态。

<第三示例>

接下来，作为第三示例，将描述其中第一示例的重定时电路34的输入信号的占空比为75％的示例。图44是示出根据第一实施例的高频信号处理电路系统中的第三示例的配置的框图。其中重定时电路34的输入信号的占空比为75％的示例由占空比为25％的DIV 20和奇数级上的反相器构成。在这种情况下，相对于图42的配置，有必要向RT电路30的输入添加用于奇数级上的逻辑反相的反相器。

具体地，RT电路30还包括反相器电路IV2。端子31经由反相器电路IV2连接到PMOS晶体管15的栅极和NMOS晶体管18的栅极。

此外，在该示例中，从每个RT电路30的端子33输出的输出信号与被输入到每个RT电路30的端子31的输入信号的下降沿或被输入到端子32的输入信号的上升沿一起从第二状态转变到第一状态。然后，它与被输入到每个RT电路30的端子31的输入信号的上升沿一起从第一状态转变到第二状态。

<第四示例>

接下来，作为第四示例，将描述其中第一示例的重定时电路34的输入信号的占空比为75％并且混频器21具有NMOS配置的示例。图45是示出根据第一实施例的高频信号处理电路系统中的第四示例的配置的框图。在这种情况下，有必要相对于图43向RT电路30的输入添加用于奇数级上的逻辑反相的反相器。

具体地，RT电路30还包括反相器电路IV1和反相器电路IV2。端子31经由反相器电路IV2连接到PMOS晶体管15的栅极和NMOS晶体管18的栅极。此外，PMOS晶体管16的漏极和NMOS晶体管17的漏极经由反相器电路IV1连接到端子33。

在该示例中，从每个RT电路30的端子33输出的输出信号与被输入到每个RT电路30的端子31的输入信号的下降沿或被输入到端子32的输入信号的上升沿一起从第一状态转变到第二状态。然后，它与被输入到每个RT电路30的端子31的输入信号的上升沿一起从第二状态转变到第一状态。

<第五示例至第七示例>

接下来，作为第五示例至第七示例，将描述RT电路30的配置示例。图46A至图46C是示出根据第一实施例的高频信号处理电路系统中的第五示例至第七示例的配置的框图。在第五示例中，如图46A所示，将描述其中在RT电路30的IN端子侧插入有偶数级上的反相器以调节直到CK端子侧的晶体管输入的定时的示例。具体地，RT电路30还包括反相器电路IV2和反相器电路IV3。端子31经由反相电路IV2和反相电路IV3连接到PMOS晶体管15的栅极和NMOS晶体管18的栅极。

在第六示例中，如图46B所示，将其中描述RT电路30的核心部分由NAND逻辑电路构成的示例。RT电路30具有反相器电路IV4和NAND电路。端子31连接到NAND电路的一个输入端子，并且端子32经由反相器电路IV4连接到NAND电路的另一输入端子。端子33连接到NAND电路的输出端子。第六示例的RT电路30的功能等同于第一示例的RT电路30的功能。然而，在SIM验证中，相位误差变化特性可能较差。

在第七示例中，如图46C所示，连接到RT电路30的端子31(IN端子)和端子32(CK端子)的MOS晶体管被互换，并且该配置类似于图7C的配置。

<第八示例>

接下来，作为第八示例，将描述LODIV 22的详细电路配置。图47是示出根据第一实施例的高频信号处理电路系统中的第八示例的配置的框图。如图47所示，在第一示例的配置中，两个级上的反相器电路IV2和IV3被插入RT电路30中的IN端子侧，以用于中继缓冲器和定时调节的目的。在该示例中，除了到接收电路的信号供应路径之外，还提供用于向发射器TX和PLL供应信号的功能。此外，LODIV 22、重定时电路34和RX混频器21在布局方面彼此接近地布置，如图8C所示。

<第九示例至第十二示例>

接下来，作为第九示例至第十二示例，将描述其中向RT电路30添加IQ相位调节功能的配置示例。图48A至图48D是示出根据第一实施例的高频信号处理电路系统中的第九示例至第十二示例的配置的框图。图48A至图48D所示的用于精细调节IQ相位的配置不是必不可少的。然而，在需要高精度正交性的无线通信系统中，可能需要用于精细调节IQ相位的配置。例如，在处理64QAM调制的零IF接收器中，可能需要用于精细调节IQ相位的配置。然而，由于所需要的可变范围较窄，因此可以为相位调节功能配置低电流和小面积。

图48A是能够独立地调节I信号和Q信号的可变电容器CC被添加到RT电路30的输出的示例。具体地，RT电路30还包括可变电容器CC。PMOS晶体管16的漏极和NMOS晶体管17的漏极经由可变电容器CC连接到端子33。以这种方式，可以调节I信号的相位和Q信号的相位。

图48B是能够独立地调节I信号和Q信号的可变电容器CC被添加到时钟CK输入端子使得I信号的相位和Q信号相位可以被调节的示例。具体地，端子32经由可变电容器CC连接到反相器电路13。

图48C是图48B的修改。图48C是能够独立地调节I信号和Q信号的可变电容器CC被添加在时钟CK输入端子之后的反相器电路13之后的示例。例如，如图48C所示，反相器电路13连接到反相器电路14和可变电容器CC，并且可变电容器CC连接到NMOS晶体管17的栅极。注意，可变电容器CC可以布置在任何地方，只要时钟CK侧的定时可以调节即可。

图48D是能够切换用于提取信号的级数的反相器电路组被添加到时钟CK端子的输入而不是可变电容器CC的示例。具体地，RT电路30还包括通过切换多个反相器电路的级数来调节延迟量的可变级数反相器电路IV5。端子32经由可变级数反相器电路IV5连接到反相器电路13。出口被布置为偶数级上的输出，以便不改变逻辑。通过切换反相器的级数来调节延迟量。以这种方式，可以调节I信号的相位和Q信号的相位。

<第十三示例>

接下来，作为第十三示例，将描述其中在具有50％占空比输出的DIV 17之后布置有25％ IQ发生器的示例。图49是示出根据第一实施例的高频信号处理电路系统中的第十三示例的配置的框图。如图49所示，在第一示例的配置中，25％ IQ发生器(也称为Gen.)布置在具有50％占空比输出的DIV 17之后。25％ IQ发生器通常可以通过采用I信号和Q信号的逻辑乘积、Q信号和IB信号的逻辑乘积、IB信号和QB信号的逻辑乘积以及QB信号和I信号的逻辑乘积的电路来实现。注意，第十三示例中的误差因子可以比第一示例增加得更多。因此，第十三示例可以具有大于第一示例的IQ相位误差。

第二实施例

接下来，将描述第二实施例。本实施例是包括诸如上述重定时电路34等高频信号处理电路系统的无线通信设备的示例。图50是示出根据第二实施例的无线通信设备的框图。如图50所示，无线通信设备102包括天线阻抗匹配网络24、接收器25、发射器26、数字电路40、PLL 41和LODIV 22。接收器25包括LNA 27、混频器21、带通滤波器28和ADC 29。LODIV22包括DIV 20和诸如重定时电路34等高频信号处理电路系统。如上所述，诸如重定时电路34等高频信号处理电路系统连接在DIV 20与混频器21之间。在本实施例的无线通信设备102中，优选的是，混频器21与诸如重定时电路34等高频信号处理电路系统之间的连接布线长度短于发射器26与DIV 20之间的连接布线长度。

根据本实施例，由于无线通信设备102包括上述高频信号处理电路系统，因此无线通信质量可以提高。除此之外的其他配置和效果被包括在第一实施例的描述中。

在上文中，已经基于实施例具体描述了本申请的发明人所做的发明，但不言而喻，本发明不限于上述实施例，并且可以在不偏离其主旨的范围内以各种方式修改。此外，第一实施例和第二实施例的配置的组合也在本技术思想的范围内。此外，以下事项也在实施例的技术思想的范围内。

(附加注释1)

一种高频信号处理电路系统，包括：

第一输入端子、第二输入端子、第三输入端子和第四输入端子；

第一输出端子、第二输出端子、第三输出端子和第四输出端子；以及

第一波形合成器、第二波形合成器、第三波形合成器和第四波形合成器，

其中每个波形合成器包括：

第一端子和第二端子，被输入有输入信号；以及

第三端子，通过合成多个输入信号而获取的输出信号从所述第三端子输出，

其中所述第一波形合成器的所述第一端子连接到所述第一输入端子，

其中所述第一波形合成器的所述第二端子连接到所述第四输入端子，

其中所述第一波形合成器的所述第三端子连接到所述第一输出端子，

其中所述第二波形合成器的所述第一端子连接到所述第二输入端子，

其中所述第二波形合成器的所述第二端子连接到所述第三输入端子，

其中所述第二波形合成器的所述第三端子连接到所述第二输出端子，

其中所述第三波形合成器的所述第一端子连接到所述第三输入端子，

其中所述第三波形合成器的所述第二端子连接到所述第一输入端子，

其中所述第三波形合成器的所述第三端子连接到所述第三输出端子，

其中所述第四波形合成器的所述第一端子连接到所述第四输入端子，

其中所述第四波形合成器的所述第二端子连接到所述第二输入端子，

其中所述第四波形合成器的所述第三端子连接到所述第四输出端子，

其中第一输入信号、第二输入信号、第三输入信号和第四输入信号分别被输入到所述第一输入端子、所述第二输入端子、所述第三输入端子和所述第四输入端子，

其中每个输入信号的频率彼此相等，

其中所述第二输入信号的相位、所述第三输入信号的相位和所述第四输入信号的相位相对于所述第一输入信号的相位分别是延迟180度的值、延迟90度的值和延迟270度的值，

其中从每个波形合成器的所述第三端子输出的所述输出信号是采用第一状态和第二状态两种状态的数字信号，

其中所述输出信号的所述状态与被输入到每个波形合成器的所述第一端子的所述输入信号或被输入到每个波形合成器的所述第二端子的所述输入信号一起从一个状态转变到另一状态，并且

其中所述输出信号的所述状态与被输入到每个波形合成器的所述第一端子的所述输入信号一起从所述另一状态转变到所述一个状态。

(附加注释2)

根据附加注释1所述的高频信号处理电路系统，

其中每个输入信号的所述频率具有约25％的占空比，

其中从每个波形合成器的所述第三端子输出的所述输出信号与被输入到每个波形合成器的所述第一端子的所述输入信号的上升沿或被输入到每个波形合成器的所述第二端子的所述输入信号的下降沿一起从所述第二状态转变到所述第一状态，并且

其中从每个波形合成器的所述第三端子输出的所述输出信号与被输入到每个波形合成器的所述第一端子的所述输入信号的下降沿一起从所述第一状态转变到所述第二状态。

(附加注释3)

根据附加注释1所述的高频信号处理电路系统，

其中每个输入信号的所述频率具有约25％的占空比，

其中从每个波形合成器的所述第三端子输出的所述输出信号与被输入到每个波形合成器的所述第一端子的所述输入信号的上升沿或被输入到每个波形合成器的所述第二端子的所述输入信号的下降沿一起从所述第一状态转变到所述第二状态，并且

其中从每个波形合成器的所述第三端子输出的所述输出信号与输入到每个波形合成器的所述第一端子的所述输入信号的下降沿一起从所述第二状态转变到所述第一状态。

(附加注释4)

根据附加注释1所述的高频信号处理电路系统，

其中每个输入信号的所述频率具有约75％的占空比，

其中从每个波形合成器的所述第三端子输出的所述输出信号与被输入到每个波形合成器的所述第一端子的所述输入信号的下降沿或被输入到每个波形合成器的所述第二端子的所述输入信号的上升沿一起从所述第二状态转变到所述第一状态，并且

其中从每个波形合成器的所述第三端子输出的所述输出信号与被输入到每个波形合成器的所述第一端子的所述输入信号的上升沿一起从所述第一状态转变到所述第二状态。

(附加注释5)

根据附加注释1所述的高频信号处理电路系统，

其中每个输入信号的所述频率具有约75％的占空比，

其中从每个波形合成器的所述第三端子输出的所述输出信号与被输入到每个波形合成器的所述第一端子的所述输入信号的下降沿或被输入到每个波形合成器的所述第二端子的所述输入信号的上升沿一起从所述第一状态转变到所述第二状态，并且

其中从每个波形合成器的所述第三端子输出的所述输出信号与被输入到每个波形合成器的所述第一端子的所述输入信号的上升沿一起从所述第二状态转变到所述第一状态。

(附加注释6)

根据附加注释1所述的高频信号处理电路系统，

其中所述波形合成器包括：

第一反相器电路和第二反相器电路；以及

第一P型MOS晶体管、第二P型MOS晶体、第一N型MOS晶体管和第二N型MOS晶体。

(附加注释7)

根据附加注释6所述的高频信号处理电路系统，

其中所述第一端子连接到所述第一P型MOS晶体管的栅极和所述第二N型MOS晶体管的栅极，

其中所述第二端子连接到所述第一反相器电路，

其中所述第一反相器电路连接到所述第二反相器电路以及所述第一N型MOS晶体管的栅极，

其中所述第二反相器电路连接到所述第二P型MOS晶体管的栅极，

其中所述第一P型MOS晶体管的漏极连接到所述第二P型MOS晶体管的源极，

其中所述第二N型MOS晶体管的漏极连接到所述第一N型MOS晶体管的源极，并且

其中所述第二P型MOS晶体管的漏极和所述第一N型MOS晶体管的漏极连接到所述第三端子。

(附加注释8)

根据附加注释7所述的高频信号处理电路系统，

其中所述波形合成器还包括第三反相器电路，并且

其中所述第二P型MOS晶体管的所述漏极和所述第一N型MOS晶体管的所述漏极经由所述第三反相器电路连接到所述第三端子。

(附加注释9)

根据附加注释7所述的高频信号处理电路系统，

其中所述波形合成器还包括第四反相器电路，并且

其中所述第一端子经由所述第四反相器电路连接到所述第一P型MOS晶体管的所述栅极和所述第二N型MOS晶体管的所述栅极。

(附加注释10)

根据附加注释7所述的高频信号处理电路系统，

其中所述波形合成器还包括第三反相器电路和第四反相器电路，

其中所述第一端子经由所述第四反相器电路连接到所述第一P型MOS晶体管的所述栅极和所述第二N型MOS晶体管的所述栅极，并且

其中所述第二P型MOS晶体管的所述漏极和所述第一N型MOS晶体管的所述漏极经由所述第三反相器电路连接到所述第三端子。

(附加注释11)

根据附加注释7所述的高频信号处理电路系统，

其中所述波形合成器还包括第四反相器电路和第五反相器电路，并且

其中所述第一端子经由所述第四反相器电路和所述第五反相器电路连接到所述第一P型MOS晶体管的所述栅极和所述第二N型MOS晶体管的所述栅极。

(附加注释12)

根据附加注释1所述的高频信号处理电路系统，

其中所述波形合成器还包括：

反相器电路；以及

NAND电路，

其中所述第一端子连接到所述NAND电路的一个输入端子，

其中所述第二端子经由所述反相器电路连接到所述NAND电路的另一输入端子，并且

其中所述第三端子连接到所述NAND电路的输出端子。

(附加注释13)

根据附加注释6所述的高频信号处理电路系统，

其中所述第一端子连接到所述第二P型MOS晶体管的栅极和所述第一N型MOS晶体管的栅极，

其中所述第二端子连接到所述第一反相器电路，

其中所述第一反相器电路连接到所述第二反相器电路和所述第二N型MOS晶体管的栅极，

其中所述第二反相器电路连接到所述第一P型MOS晶体管的栅极，

其中所述第一P型MOS晶体管的漏极连接到所述第二P型MOS晶体管的源极，

其中所述第二N型MOS晶体管的漏极连接到所述第一N型MOS晶体管的源极，并且

其中所述第二P型MOS晶体管的漏极和所述第一N型MOS晶体管的漏极连接到所述第三端子。

(附加注释14)

根据附加注释7所述的高频信号处理电路系统，

其中所述波形合成器还包括可变电容器，并且

其中所述第二P型MOS晶体管的所述漏极和所述第一N型MOS晶体管的所述漏极经由所述可变电容器连接到所述第三端子。

(附加注释15)

根据附加注释7所述的高频信号处理电路系统，

其中所述波形合成器还包括可变电容器，并且

其中所述第二端子经由所述可变电容器连接到所述第一反相器电路。

(附加注释16)

根据附加注释7所述的高频信号处理电路系统，

其中所述波形合成器还包括可变电容器，

其中所述第一反相器电路连接到所述第二反相器电路和所述可变电容器，并且

其中所述可变电容器连接到所述第一N型MOS晶体管的所述栅极。

(附加注释17)

根据附加注释7所述的高频信号处理电路系统，

其中所述波形合成器还包括可变级数反相器电路，所述可变级数反相器电路被配置为通过切换多个反相器电路的级数来调节延迟量，并且

其中所述第二端子经由所述可变级数反相器电路连接到所述第一反相器电路。

(附加注释18)

根据附加注释2所述的高频信号处理电路系统，

其中每个输入信号的频率由被配置为生成25％占空比输出的发生器生成，所述发生器布置在50％占空比输出的分频器之后。

(附加注释19)

根据附加注释1所述的高频信号处理电路系统，

其中所述延迟约180度的值、所述延迟约90度的值和所述延迟约270度的值分别是包括在180度处相位误差的值、包括在90度处所述相位误差的值和包括在270度处所述相位误差的值，并且

其中所述第二输入信号、所述第三输入信号和所述第四输入信号中的至少一者是包括所述相位误差的值。

(附加注释20)

一种无线通信设备，包括：

天线阻抗匹配网络；

接收器；

发射器；

数字电路；

PLL；以及

LO分频器，

其中至少所述接收器或所述发射器中的包括LNA、混频器、滤波器和ADC，并且

其中所述LO分频器包括分频器和根据附加注释1所述的高频信号处理电路系统，所述高频信号处理系统连接在所述分频器与所述混频器之间。

(附加注释21)

根据附加注释20所述的无线通信设备，

其中所述混频器与所述高频信号处理电路系统之间的连接布线长度短于所述发射器与所述分频器之间的连接布线长度。

Claims (20)

1.一种高频信号处理电路系统，包括：

第一输入端子、第二输入端子、第三输入端子和第四输入端子；

第一输出端子、第二输出端子、第三输出端子和第四输出端子；以及

第一波形合成器、第二波形合成器、第三波形合成器和第四波形合成器，

其中每个波形合成器包括：

第一端子和第二端子，被输入有输入信号；以及

第三端子，通过合成多个输入信号而获取的输出信号从所述第三端子输出，

其中所述第一波形合成器的所述第一端子连接到所述第一输入端子，

其中所述第一波形合成器的所述第二端子连接到所述第四输入端子，

其中所述第一波形合成器的所述第三端子连接到所述第一输出端子，

其中所述第二波形合成器的所述第一端子连接到所述第二输入端子，

其中所述第二波形合成器的所述第二端子连接到所述第三输入端子，

其中所述第二波形合成器的所述第三端子连接到所述第二输出端子，

其中所述第三波形合成器的所述第一端子连接到所述第三输入端子，

其中所述第三波形合成器的所述第二端子连接到所述第一输入端子，

其中所述第三波形合成器的所述第三端子连接到所述第三输出端子，

其中所述第四波形合成器的所述第一端子连接到所述第四输入端子，

其中所述第四波形合成器的所述第二端子连接到所述第二输入端子，

其中所述第四波形合成器的所述第三端子连接到所述第四输出端子，

其中第一输入信号、第二输入信号、第三输入信号和第四输入信号分别被输入到所述第一输入端子、所述第二输入端子、所述第三输入端子和所述第四输入端子，

其中每个输入信号的频率彼此相等，

其中所述第二输入信号的相位、所述第三输入信号的相位和所述第四输入信号的相位相对于所述第一输入信号的相位分别是延迟180度或约180度的值、延迟90度或约90度的值和延迟270度或约270度的值，

其中从每个波形合成器的所述第三端子输出的所述输出信号是采用第一状态和第二状态两种状态的数字信号，

其中所述输出信号的所述状态与被输入到每个波形合成器的所述第一端子的所述输入信号或被输入到每个波形合成器的所述第二端子的所述输入信号一起从一个状态转变到另一状态，并且

其中所述输出信号的所述状态与被输入到每个波形合成器的所述第一端子的所述输入信号一起从所述另一状态转变到所述一个状态。

2.根据权利要求1所述的高频信号处理电路系统，

其中每个输入信号的所述频率具有约25％的占空比，

其中从每个波形合成器的所述第三端子输出的所述输出信号与被输入到每个波形合成器的所述第一端子的所述输入信号的上升沿或被输入到每个波形合成器的所述第二端子的所述输入信号的下降沿一起从所述第二状态转变到所述第一状态，并且

其中从每个波形合成器的所述第三端子输出的所述输出信号与被输入到每个波形合成器的所述第一端子的所述输入信号的下降沿一起从所述第一状态转变到所述第二状态。

3.根据权利要求1所述的高频信号处理电路系统，

其中每个输入信号的所述频率具有约25％的占空比，

其中从每个波形合成器的所述第三端子输出的所述输出信号与被输入到每个波形合成器的所述第一端子的所述输入信号的上升沿或被输入到每个波形合成器的所述第二端子的所述输入信号的下降沿一起从所述第一状态转变到所述第二状态，并且

其中从每个波形合成器的所述第三端子输出的所述输出信号与输入到每个波形合成器的所述第一端子的所述输入信号的下降沿一起从所述第二状态转变到所述第一状态。

4.根据权利要求1所述的高频信号处理电路系统，

其中每个输入信号的所述频率具有约75％的占空比，

其中从每个波形合成器的所述第三端子输出的所述输出信号与被输入到每个波形合成器的所述第一端子的所述输入信号的下降沿或被输入到每个波形合成器的所述第二端子的所述输入信号的上升沿一起从所述第二状态转变到所述第一状态，并且

其中从每个波形合成器的所述第三端子输出的所述输出信号与被输入到每个波形合成器的所述第一端子的所述输入信号的上升沿一起从所述第一状态转变到所述第二状态。

5.根据权利要求1所述的高频信号处理电路系统，

其中每个输入信号的所述频率具有约75％的占空比，

其中从每个波形合成器的所述第三端子输出的所述输出信号与被输入到每个波形合成器的所述第一端子的所述输入信号的下降沿或被输入到每个波形合成器的所述第二端子的所述输入信号的上升沿一起从所述第一状态转变到所述第二状态，并且

其中从每个波形合成器的所述第三端子输出的所述输出信号与被输入到每个波形合成器的所述第一端子的所述输入信号的上升沿一起从所述第二状态转变到所述第一状态。

6.根据权利要求1所述的高频信号处理电路系统，

其中所述波形合成器包括：

第一反相器电路和第二反相器电路；以及

第一P型MOS晶体管、第二P型MOS晶体、第一N型MOS晶体管和第二N型MOS晶体。

7.根据权利要求6所述的高频信号处理电路系统，

其中所述第一端子连接到所述第一P型MOS晶体管的栅极和所述第二N型MOS晶体管的栅极，

其中所述第二端子连接到所述第一反相器电路，

其中所述第一反相器电路连接到所述第二反相器电路以及所述第一N型MOS晶体管的栅极，

其中所述第二反相器电路连接到所述第二P型MOS晶体管的栅极，

其中所述第一P型MOS晶体管的漏极连接到所述第二P型MOS晶体管的源极，

其中所述第二N型MOS晶体管的漏极连接到所述第一N型MOS晶体管的源极，并且

其中所述第二P型MOS晶体管的漏极和所述第一N型MOS晶体管的漏极连接到所述第三端子。

8.根据权利要求7所述的高频信号处理电路系统，

其中所述波形合成器还包括第三反相器电路，并且

其中所述第二P型MOS晶体管的所述漏极和所述第一N型MOS晶体管的所述漏极经由所述第三反相器电路连接到所述第三端子。

9.根据权利要求7所述的高频信号处理电路系统，

其中所述波形合成器还包括第四反相器电路，并且

其中所述第一端子经由所述第四反相器电路连接到所述第一P型MOS晶体管的所述栅极和所述第二N型MOS晶体管的所述栅极。

10.根据权利要求7所述的高频信号处理电路系统，

其中所述波形合成器还包括第三反相器电路和第四反相器电路，

其中所述第一端子经由所述第四反相器电路连接到所述第一P型MOS晶体管的所述栅极和所述第二N型MOS晶体管的所述栅极，并且

其中所述第二P型MOS晶体管的所述漏极和所述第一N型MOS晶体管的所述漏极经由所述第三反相器电路连接到所述第三端子。

11.根据权利要求7所述的高频信号处理电路系统，

其中所述波形合成器还包括第四反相器电路和第五反相器电路，并且

其中所述第一端子经由所述第四反相器电路和所述第五反相器电路连接到所述第一P型MOS晶体管的所述栅极和所述第二N型MOS晶体管的所述栅极。

12.根据权利要求1所述的高频信号处理电路系统，

其中所述波形合成器还包括：

反相器电路；以及

NAND电路，

其中所述第一端子连接到所述NAND电路的一个输入端子，其中所述第二端子经由所述反相器电路连接到所述NAND电路的另一输入端子，并且

其中所述第三端子连接到所述NAND电路的输出端子。

13.根据权利要求6所述的高频信号处理电路系统，

其中所述第一端子连接到所述第二P型MOS晶体管的栅极和所述第一N型MOS晶体管的栅极，

其中所述第二端子连接到所述第一反相器电路，

其中所述第一反相器电路连接到所述第二反相器电路和所述第二N型MOS晶体管的栅极，

其中所述第二反相器电路连接到所述第一P型MOS晶体管的栅极，

其中所述第一P型MOS晶体管的漏极连接到所述第二P型MOS晶体管的源极，

其中所述第二N型MOS晶体管的漏极连接到所述第一N型MOS晶体管的源极，并且

其中所述第二P型MOS晶体管的漏极和所述第一N型MOS晶体管的漏极连接到所述第三端子。

14.根据权利要求7所述的高频信号处理电路系统，

其中所述波形合成器还包括可变电容器，并且

其中所述第二P型MOS晶体管的所述漏极和所述第一N型MOS晶体管的所述漏极经由所述可变电容器连接到所述第三端子。

15.根据权利要求7所述的高频信号处理电路系统，

其中所述波形合成器还包括可变电容器，并且

其中所述第二端子经由所述可变电容器连接到所述第一反相器电路。

16.根据权利要求7所述的高频信号处理电路系统，

其中所述波形合成器还包括可变电容器，

其中所述第一反相器电路连接到所述第二反相器电路和所述可变电容器，并且

其中所述可变电容器连接到所述第一N型MOS晶体管的所述栅极。

17.根据权利要求1所述的高频信号处理电路系统，

其中所述延迟约180度的值、所述延迟约90度的值和所述延迟约270度的值分别是包括在180度处相位误差的值、包括在90度处所述相位误差的值和包括在270度处所述相位误差的值，并且

其中所述第二输入信号、所述第三输入信号和所述第四输入信号中的至少一者是包括所述相位误差的值。

18.一种高频信号处理电路系统，包括：

第一输入端子、第二输入端子、第三输入端子和第四输入端子；

第一输出端子、第二输出端子、第三输出端子和第四输出端子；以及

第一波形合成器、第二波形合成器、第三波形合成器和第四波形合成器，

其中每个波形合成器包括：

第一端子和第二端子，被输入有输入信号；以及

第三端子，通过合成多个输入信号而获取的输出信号从所述第三端子输出，

其中所述第一波形合成器的所述第一端子连接到所述第一输入端子，

其中所述第一波形合成器的所述第二端子连接到所述第四输入端子，

其中所述第一波形合成器的所述第三端子连接到所述第一输出端子，

其中所述第二波形合成器的所述第一端子连接到所述第二输入端子，

其中所述第二波形合成器的所述第二端子连接到所述第三输入端子，

其中所述第二波形合成器的所述第三端子连接到所述第二输出端子，

其中所述第三波形合成器的所述第一端子连接到所述第三输入端子，

其中所述第三波形合成器的所述第二端子连接到所述第一输入端子，

其中所述第三波形合成器的所述第三端子连接到所述第三输出端子，

其中所述第四波形合成器的所述第一端子连接到所述第四输入端子，

其中所述第四波形合成器的所述第二端子连接到所述第二输入端子，

其中所述第四波形合成器的所述第三端子连接到所述第四输出端子，

其中第一输入信号、第二输入信号、第三输入信号和第四输入信号分别被输入到所述第一输入端子、所述第二输入端子、所述第三输入端子和所述第四输入端子，

其中每个输入信号的频率彼此相等，

其中所述第二输入信号的相位、所述第三输入信号的相位和所述第四输入信号的相位相对于所述第一输入信号的相位分别是延迟180度的值、延迟90度的值和延迟270度的值，

其中从每个波形合成器的所述第三端子输出的所述输出信号是采用第一状态和第二状态两种状态的数字信号，

其中所述输出信号的所述状态与被输入到每个波形合成器的所述第一端子的所述输入信号或被输入到每个波形合成器的所述第二端子的所述输入信号一起从一个状态转变到另一状态，并且

其中所述输出信号的所述状态与被输入到每个波形合成器的所述第一端子的所述输入信号一起从所述另一状态转变到所述一个状态。

19.一种无线通信设备，包括：

天线阻抗匹配网络；

接收器；

发射器；

数字电路；

PLL；以及

LO分频器，

其中至少所述接收器或所述发射器包括LNA、混频器、滤波器和ADC，并且

其中所述LO分频器包括分频器和根据权利要求1所述的高频信号处理电路系统，所述高频信号处理系统连接在所述分频器与所述混频器之间。

20.根据权利要求19所述的无线通信设备，

其中所述混频器与所述高频信号处理电路系统之间的连接布线长度短于所述发射器与所述分频器之间的连接布线长度。