DE102022109492A1 - Halbleitervorrichtung - Google Patents

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Jens Peter Konrath
Gregor Pobegen
Georg Pfusterschmied
Ulrich Schmid
Fabian Triendl
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Infineon Technologies Austria AG
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Abstract

Eine Halbleitervorrichtung (100) und ein Verfahren zum Herstellen einer Halbleitervorrichtung (100) werden bereitgestellt. In einer Ausführungsform ist ein erster Graben (110A) in einer Siliziumcarbid-Schicht (104) ausgebildet. Ein zweiter Graben (110B) ist in der Siliziumcarbid-Halbleiterschicht (104) ausgebildet, um eine Mesa (112A) in der Siliziumcarbid-Schicht (104) zwischen dem ersten Graben (110A) und dem zweiten Graben (110B) zu definieren. Ein erstes dotiertes Halbleitermaterial ist im ersten Graben (110A) ausgebildet, und ein zweites dotiertes Halbleitermaterial ist im zweiten Graben (110B) ausgebildet. Ein drittes dotiertes Halbleitermaterial ist über der Mesa (112A) ausgebildet, um einen Heteroübergang (142C) an einer Grenzfläche zwischen dem dritten dotierten Halbleitermaterial und der Mesa (112A) zu definieren.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung bezieht sich auf Halbleitervorrichtungen, zum Beispiel auf Siliziumcarbid-(SiC-)Halbleitervorrichtungen, und Herstellungsverfahren dafür.
  • HINTERGRUND
  • Halbleitervorrichtungen, die Dioden enthalten, weisen einen Heteroübergang an einer Grenzfläche zwischen einem Substratmaterial und einem Junction- bzw. Übergangsmaterial auf.
  • ZUSAMMENFASSUNG
  • Diese Zusammenfassung dient dazu, eine Auswahl an Konzepten in vereinfachter Form einzuführen, die weiter unten in der detaillierten Beschreibung beschrieben werden. Diese Zusammenfassung ist nicht dazu gedacht, Schlüsselfaktoren oder wesentliche Merkmale des beanspruchten Gegenstands zu kennzeichnen, noch soll sie dazu genutzt werden, den Umfang des beanspruchten Gegenstands zu begrenzen. Die Erfindung ist in den unabhängigen Ansprüchen definiert. Weitere Ausführungsformen sind in den abhängigen Ansprüchen definiert.
  • Gemäß einigen Ausführungsformen wird eine Halbleitervorrichtung bereitgestellt. Die Halbleitervorrichtung weist eine Siliziumcarbid-Schicht, die eine Mesa aufweist, eine Schicht eines ersten dotierten Gebiets, die einer ersten Seite der Mesa benachbart ist, ein zweites dotiertes Gebiet, das einer zweiten Seite der Mesa benachbart ist, ein drittes dotiertes Gebiet über der Mesa und einen Heteroübergang auf, der an einer Grenzfläche zwischen dem dritten dotierten Gebiet und der Mesa definiert ist.
  • Gemäß einigen Ausführungsformen wird eine Halbleitervorrichtung bereitgestellt. Die Halbleitervorrichtung weist eine erste Schicht mit einer ersten Bandlücke, die eine Mesa aufweist, ein erstes Gebiet, das einer ersten Seite der Mesa benachbart ist und eine erste Materialzusammensetzung aufweist, die von einer zweiten Materialzusammensetzung der ersten Schicht verschieden ist, ein zweites Gebiet, das einer zweiten Seite der Mesa benachbart ist und eine dritte Materialzusammensetzung aufweist, die von der zweiten Materialzusammensetzung der ersten Schicht verschieden ist, eine zweite Schicht, die ein zweites Material mit einer zweiten Bandlücke aufweist, die geringer als die erste Bandlücke ist, über der ersten Schicht und einen Heteroübergang auf, der an einer Grenzfläche zwischen der ersten Schicht und der zweiten Schicht definiert ist.
  • Gemäß einigen Ausführungsformen wird ein Verfahren zum Ausbilden einer Halbleitervorrichtung bereitgestellt. Das Verfahren umfasst ein Ausbilden eines ersten Grabens in einer Siliziumcarbid-Schicht. Ein zweiter Graben wird in der Siliziumcarbid-Schicht ausgebildet, um eine Mesa in der Siliziumcarbid-Schicht zwischen dem ersten Graben und dem zweiten Graben zu definieren. Ein erstes dotiertes Halbleitermaterial wird in dem ersten Graben ausgebildet, und ein zweites dotiertes Halbleitermaterial wird in dem zweiten Graben ausgebildet. Ein drittes dotiertes Halbleitermaterial wird über der Mesa ausgebildet, um einen Heteroübergang an einer Grenzfläche zwischen dem dritten dotierten Halbleitermaterial und der Mesa zu definieren.
  • Gemäß einigen Ausführungsformen sind das erste dotierte Gebiet, das zweite dotierte Gebiet und das dritte dotierte Gebiet insofern zusammenhängend, als sie aus einer in dem ersten Graben, in dem zweiten Graben und über der Mesa ausgebildeten Halbleiterschicht gebildet sind. In einigen Ausführungsformen kann eine Dotierstoffkonzentration des ersten dotierten Gebiets, des zweiten dotierten Gebiets und des dritten dotierten Gebiets gleich, wie etwa eine (n++)-Konzentration, sein.
  • Gemäß einigen Ausführungsformen wird eine Einrichtung bereitgestellt. Die Einrichtung enthält Mittel zum Ausbilden eines ersten Grabens in einer Siliziumcarbid-Schicht. Die Einrichtung enthält Mittel zum Ausbilden eines zweiten Grabens in der Siliziumcarbid-Schicht, um eine Mesa in der Siliziumcarbid-Schicht zwischen dem ersten Graben und dem zweiten Graben zu definieren. Die Einrichtung enthält Mittel zum Ausbilden eines ersten dotierten Halbleitiermaterials im ersten Graben. Die Einrichtung enthält Mittel zum Ausbilden eines zweiten dotierten Halbleitermaterials im zweiten Graben. Die Einrichtung enthält Mittel zum Ausbilden eines dritten dotierten Halbleitermaterials über der Mesa, um einen Heteroübergang an einer Grenzfläche zwischen dem dritten Halbleitermaterial und der Mesa zu definieren.
  • Um die vorgenannten und verwandte Ziele zu erreichen, veranschaulichen die folgende Beschreibung und beigefügten Zeichnungen, die dargelegt werden, bestimmte Aspekte und Ausführungen. Diese geben aber nur einige der verschiedenen Möglichkeiten an, in denen ein oder mehr Aspekte verwendet werden können. Andere Aspekte, Vorteile und neuartige Merkmale der Offenbarung werden aus der folgenden detaillierten Beschreibung ersichtlich werden, wenn sie in Verbindung mit den beigefügten Zeichnungen betrachtet wird.
  • Figurenliste
    • 1A veranschaulicht schematisch Vorgänge beim Herstellen einer Halbleitervorrichtung gemäß verschiedenen Beispielen.
    • 1B veranschaulicht schematisch Vorgänge beim Herstellen einer Halbleitervorrichtung gemäß verschiedenen Beispielen.
    • 1C veranschaulicht schematisch Vorgänge beim Herstellen einer Halbleitervorrichtung gemäß verschiedenen Beispielen.
    • 2A veranschaulicht schematisch Vorgänge beim Herstellen einer Halbleitervorrichtung gemäß verschiedenen Beispielen.
    • 2B veranschaulicht schematisch Vorgänge beim Herstellen einer Halbleitervorrichtung gemäß verschiedenen Beispielen.
    • 2C veranschaulicht schematisch Vorgänge beim Herstellen einer Halbleitervorrichtung gemäß verschiedenen Beispielen.
    • 3A veranschaulicht schematisch Vorgänge beim Herstellen einer Halbleitervorrichtung gemäß verschiedenen Beispielen.
    • 3B veranschaulicht schematisch Vorgänge beim Herstellen einer Halbleitervorrichtung gemäß verschiedenen Beispielen.
    • 3C veranschaulicht schematisch Vorgänge beim Herstellen einer Halbleitervorrichtung gemäß verschiedenen Beispielen.
    • 4A veranschaulicht schematisch Vorgänge beim Herstellen einer Halbleitervorrichtung gemäß verschiedenen Beispielen.
    • 4B veranschaulicht schematisch Vorgänge beim Herstellen einer Halbleitervorrichtung gemäß verschiedenen Beispielen.
    • 5A veranschaulicht schematisch Vorgänge beim Herstellen einer Halbleitervorrichtung gemäß verschiedenen Beispielen.
    • 5B veranschaulicht schematisch Vorgänge beim Herstellen einer Halbleitervorrichtung gemäß verschiedenen Beispielen.
    • 6 ist eine Veranschaulichung eines beispielhaften Verfahrens gemäß den hierin präsentierten Techniken.
  • DETAILLIERTE BESCHREIBUNG
  • Der beanspruchte Gegenstand wird nun mit Verweis auf die Zeichnungen beschrieben, wobei gleiche Bezugsziffern durchgehend verwendet werden, um auf gleiche Elemente zu verweisen. In der folgenden Beschreibung sind zu Zwecken der Erläuterung zahlreiche spezifische Details dargelegt, um ein umfassendes Verständnis des beanspruchten Gegenstands zu liefern. Es dürfte jedoch evident sein, dass der beanspruchte Gegenstand ohne diese spezifischen Details in die Praxis umgesetzt werden kann. In anderen Fällen sind allgemein bekannte Strukturen und Vorrichtungen in Form von Blockdiagrammen dargestellt, um eine Beschreibung des beanspruchten Gegenstands zu erleichtern.
  • Es versteht sich, dass die folgende Beschreibung von Ausführungsformen nicht in einem einschränkenden Sinn zu verstehen ist. Der Umfang der vorliegenden Offenbarung soll nicht durch die hier im folgenden beschriebenen Ausführungsformen oder durch die Zeichnungen eingeschränkt werden, die nur der Veranschaulichung dienen. Die Zeichnungen sollen als schematische Darstellungen betrachtet werden, und die in den Zeichnungen veranschaulichten Elemente sind nicht notwendigerweise maßstabsgetreu dargestellt. Vielmehr sind die verschiedenen Elemente so dargestellt, dass ihre Funktion und ihr allgemeiner Zweck dem Fachmann ersichtlich werden.
  • Alle numerischen Werte innerhalb der detaillierten Beschreibung und der Ansprüche hierin sind der durch „etwa“ oder „annähernd“ modifizierte angegebene Wert und berücksichtigen einen experimentellen Fehler oder Schwankungen, die vom Fachmann erwartet werden würden.
  • Der Begriff „über“ und/oder „darüber liegend bzw. auf“ ist nicht so zu verstehen, dass er nur „direkt über“ und/oder „einen direkten Kontakt damit aufweisend“ bedeutet. Vielmehr kann, falls ein Element „über“ und/oder „auf“ einem anderen Element liegt (z. B. ein Gebiet auf einem anderen Gebiet liegt), ein weiteres Element (z. B. ein weiteres Gebiet) zwischen den zwei Elementen positioniert sein (z. B. kann ein weiteres Gebiet zwischen einem ersten Gebiet und einem zweiten Gebiet positioniert sein, falls das erste Gebiet „über“ und/oder „auf“ dem zweiten Gebiet liegt). Falls ein erstes Element „über“ und/oder „auf“ einem zweiten Element liegt, kann ferner zumindest ein gewisser Teil des ersten Elements mit dem zweiten Element vertikal zusammenfallen, sodass eine vertikale Linie das erste Element und das zweite Element schneiden kann.
  • Das Halbleitersubstrat oder der Halbleiterkörper kann sich entlang einer Haupterstreckungsebene erstrecken. Der Begriff „horizontal“, wie er in dieser Beschreibung verwendet wird, soll eine zur Haupterstreckungsrichtung im Wesentlichen parallele Orientierung beschreiben. Eine erste oder hauptsächliche horizontale Seite des Halbleitersubstrats oder -körpers kann im Wesentlichen parallel zu horizontalen Richtungen verlaufen oder kann Oberflächenabschnitte aufweisen, die einen Winkel von höchstens 8° (oder höchstens 6° oder höchstens 4°) mit der Haupterstreckungsebene einschließen. Die erste oder hauptsächliche horizontale Seite kann beispielsweise die Oberfläche eines Wafers oder eines Die bzw. Chips sein. Manchmal wird auf die horizontale Richtung auch als laterale Richtung verwiesen.
  • Der Begriff „vertikal“, wie er in dieser Beschreibung verwendet wird, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zur horizontalen Richtung (z. B. parallel zur Normalenrichtung der ersten Seite des Halbleitersubstrats oder -körpers oder parallel zur Normalenrichtung eines Oberflächenabschnitts der ersten Seite des Halbleitersubstrats oder -körpers) eingerichtet ist.
  • Die Abbildungen veranschaulichen relative Dotierungskonzentrationen, indem neben dem Dotierungstyp „n“ oder „p“ „-“ oder „+“ angegeben ist. Beispielsweise meint „n-“ eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines „n“-Dotierungsgebiets ist, während ein „n+“-Dotierungsgebiet eine höhere Dotierungskonzentration als ein „n“-Dotierungsgebiet aufweist. Dotierungsgebiete der gleichen relativen Dotierungskonzentration weisen nicht notwendigerweise die gleiche absolute Dotierungskonzentration auf. Beispielsweise können zwei verschiedene „n“-Dotierungsgebiete die gleichen oder unterschiedliche absolute Dotierungskonzentrationen aufweisen.
  • Gemäß der vorliegenden Offenbarung werden eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung bereitgestellt. Die Halbleitervorrichtung kann ein dotiertes Halbleitermaterial aufweisen, das in Gräben und über einer Mesa ausgebildet ist, die zwischen benachbarten Gräben definiert ist. Das Dotierungsprofil des Halbleitermaterials kann variiert werden, um den Durchlassstrom und den Leckstrom der Vorrichtung zu beeinflussen.
  • Gemäß einigen Ausführungsformen wird eine Halbleitervorrichtung bereitgestellt. Die Halbleitervorrichtung weist eine Siliziumcarbid-Schicht mit einer Mesa, ein erstes dotiertes Gebiet, das einer ersten Seite der Mesa benachbart ist, ein zweites dotiertes Gebiet, das einer zweiten Seite der Mesa benachbart ist, ein drittes dotiertes Gebiet über der Mesa und einen Heteroübergang auf, der an einer Grenzfläche zwischen dem dritten dotierten Gebiet und der Mesa definiert ist.
  • Gemäß einigen Ausführungsformen weist das erste dotierte Gebiet eine erste Störstelle mit einem ersten Leitfähigkeitstyp auf, weist das zweite dotierte Gebiet eine zweite Störstelle mit dem ersten Leitfähigkeitstyp auf und weist das dritte dotierte Gebiet eine dritte Störstelle mit einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp auf.
  • Gemäß einigen Ausführungsformen liegt das dritte dotierte Gebiet über zumindest einem des ersten dotierten Gebiets oder des zweiten dotierten Gebiets.
  • Gemäß einigen Ausführungsformen weist das dritte dotierte Gebiet einen der ersten Seite der Mesa benachbarten ersten Bereich, einen der zweiten Seite der Mesa benachbarten zweiten Bereich und einen dritten Bereich über dem ersten dotierten Gebiet, dem zweiten dotierten Gebiet und der Mesa auf.
  • Gemäß einigen Ausführungsformen kontaktiert bzw. berührt ein erster leitfähiger Kontakt das erste dotierte Gebiet und den ersten Bereich des dritten dotierten Gebiets und berührt ein zweiter leitfähiger Kontakt das zweite dotierte Gebiet und den zweiten Bereich des dritten dotierten Gebiets.
  • Gemäß einigen Ausführungsformen liegt eine leitfähige Schicht über dem dritten dotierten Gebiet und berührt den ersten leitfähigen Kontakt und den zweiten leitfähigen Kontakt.
  • Gemäß einigen Ausführungsformen weisen das erste dotierte Gebiet, das zweite dotierte Gebiet und das dritte dotierte Gebiet eine Störstelle mit einem ersten Leitfähigkeitstyp auf.
  • Gemäß einigen Ausführungsformen weist zumindest eines des ersten dotierten Gebiets, des zweiten dotierten Gebiets oder des dritten dotierten Gebiets ein Dotierungsprofil auf, das in einer vertikalen Richtung variiert.
  • Gemäß einigen Ausführungsformen weist das erste dotierte Gebiet eine erste Störstellenkonzentration auf und weist das zweite dotierte Gebiet eine zweite Störstellenkonzentration auf, die größer als die erste Störstellenkonzentration ist.
  • Gemäß einigen Ausführungsformen liegt ein viertes dotiertes Gebiet in der Siliziumcarbid-Schicht unter dem ersten dotierten Gebiet, dem zweiten dotierten Gebiet und dem dritten dotierten Gebiet.
  • Gemäß einigen Ausführungsformen liegt ein erstes dielektrisches Gebiet unter dem ersten dotierten Gebiet, liegt ein zweites dielektrisches Gebiet unter dem zweiten dotierten Gebiet und liegt die Siliziumcarbid-Schicht zwischen dem ersten dielektrischen Gebiet und dem zweiten dielektrischen Gebiet.
  • Gemäß einigen Ausführungsformen liegt ein viertes dotiertes Gebiet in der Siliziumcarbid-Schicht unter dem ersten dotierten Gebiet und berührt dieses direkt und liegt ein fünftes dotiertes Gebiet in der Siliziumcarbid-Schicht unter dem zweiten dotierten Gebiet und berührt dieses direkt, weist das dritte dotierte Gebiet eine erste Störstelle mit einem ersten Leitfähigkeitstyp auf, weist das vierte dotierte Gebiet eine zweite Störstelle mit einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp auf und weist das fünfte dotierte Gebiet eine dritte Störstelle mit dem zweiten Leitfähigkeitstyp auf.
  • Gemäß einigen Ausführungsformen ist das vierte dotierte Gebiet eine Stromspreizschicht in der Siliziumcarbid-Schicht. In zusätzlichen oder alternativen Ausführungsformen kann das vierte dotierte Gebiet ein erstes blockierendes bzw. Sperrgebiet unter dem ersten dotierten Gebiet sein. In einigen Ausführungsformen kann das fünfte dotierte Gebiet ein zweites Sperrgebiet unter dem zweiten dotierten Gebiet sein. In einigen Ausführungsformen berührt das vierte dotierte Gebiet das erste dotierte Gebiet direkt. In einigen Ausführungsformen berührt das fünfte dotierte Gebiet das zweite dotierte Gebiet direkt. In einigen Ausführungsformen ist die Stromspreizschicht ein sechstes dotiertes Gebiet in der Siliziumcarbid-Schicht unter dem vierten dotierten Gebiet und dem fünften dotierten Gebiet. In einigen Ausführungsformen berührt das sechste dotierte Gebiet das vierte dotierte Gebiet oder das fünfte dotierte Gebiet direkt.
  • Gemäß einigen Ausführungsformen wird eine Halbleitervorrichtung bereitgestellt. Die Halbleitervorrichtung umfasst eine erste Schicht mit einer ersten Bandlücke, die eine Mesa aufweist, ein erstes Gebiet, das einer ersten Seite der Mesa benachbart ist und eine erste Materialzusammensetzung aufweist, die sich von einer zweiten Materialzusammensetzung der ersten Schicht unterscheidet, ein zweites Gebiet, das einer zweiten Seite der Mesa benachbart ist und eine dritte Materialzusammensetzung aufweist, die sich von der zweiten Materialzusammensetzung der ersten Schicht unterscheidet, eine zweite Schicht, die ein zweites Material mit einer zweiten Bandlücke aufweist, die geringer als die erste Bandlücke ist, über der ersten Schicht und einen Heteroübergang, der an einer Grenzfläche zwischen der ersten Schicht und der zweiten Schicht definiert ist.
  • Gemäß einigen Ausführungsformen weist das erste Gebiet eine dritte Bandlücke auf, die geringer als die erste Bandlücke ist, und weist das zweite Gebiet eine vierte Bandlücke auf, die geringer als die erste Bandlücke ist.
  • Gemäß einigen Ausführungsformen liegt eine erste dielektrische Schicht zwischen dem ersten Gebiet und der ersten Schicht und liegt eine zweite dielektrische Schicht zwischen dem zweiten Gebiet und der ersten Schicht.
  • Gemäß einigen Ausführungsformen wird ein Verfahren zum Ausbilden einer Halbleitervorrichtung bereitgestellt. Das Verfahren umfasst ein Ausbilden eines ersten Grabens in einer Siliziumcarbid-Schicht. Ein zweiter Graben wird in der Siliziumcarbid-Schicht ausgebildet, um eine Mesa in der Siliziumcarbid-Schicht zwischen dem ersten Graben und dem zweiten Graben zu definieren. Ein erstes dotiertes Halbleitermaterial wird im ersten Graben ausgebildet, und ein zweites dotiertes Material wird im zweiten Graben ausgebildet. Ein drittes dotiertes Halbleitermaterial wird über der Mesa ausgebildet, um einen Heteroübergang an einer Grenzfläche zwischen dem dritten dotierten Halbleitermaterial und der Mesa zu definieren.
  • Gemäß einigen Ausführungsformen wird das erste dotierte Halbleitermaterial gebildet, indem eine erste Störstelle mit einem ersten Leitfähigkeitstyp im ersten Graben vorgesehen wird, wird das zweite Halbleitermaterial ausgebildet, indem eine zweite Störstelle mit dem ersten Leitfähigkeitstyp im zweiten Graben vorgesehen wird, und wird das dritte dotierte Halbleitermaterial ausgebildet, indem eine dritte Störstelle mit einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp über dem Graben vorgesehen wird. Ein das erste dotierte Halbleitermaterial und das dritte dotierte Halbleitermaterial berührender erster leitfähiger Kontakt wird ausgebildet. Ein zweiter leitfähiger Kontakt, der das zweite dotierte Halbleitermaterial und das dritte dotierte Halbleitermaterial berührt, wird ausgebildet.
  • Gemäß einigen Ausführungsformen legt ein erster Hohlraum das erste dotierte Halbleitermaterial und das dritte dotierte Halbleitermaterial frei. Ein zweiter Hohlraum legt das zweite dotierte Halbleitermaterial und das dritte dotierte Halbleitermaterial frei. Der erste leitfähige Kontakt und der zweite leitfähige Kontakt werden gebildet, indem eine leitfähige Barrierenschicht im ersten Hohlraum und im zweiten Hohlraum ausgebildet wird.
  • Gemäß einigen Ausführungsformen wird eine Störstelle mit dem ersten Leitfähigkeitstyp in einem ersten Gebiet unter dem ersten Graben und in einem zweiten Gebiet unter dem zweiten Graben implantiert.
  • Gemäß einigen Ausführungsformen weist zumindest eines des ersten dotierten Halbleitermaterials, des zweiten dotierten Halbleitermaterials oder des dritten dotierten Halbleitermaterials ein Dotierungsprofil auf, das in einer vertikalen Richtung variiert.
  • Gemäß einigen Ausführungsformen wird eine erste dielektrische Schicht in einem unteren bzw. Bodenbereich des ersten Grabens ausgebildet und wird eine zweite dielektrische Schicht in einem Bodenbereich des zweiten Grabens ausgebildet.
  • Die hierin beschriebenen Ausführungsformen können auf beliebige Weise kombiniert werden.
  • 1A - 1C veranschaulichen Aspekte in Bezug auf eine Herstellung einer Halbleitervorrichtung 100 gemäß verschiedenen Beispielen der vorliegenden Offenbarung. Bei 1001 (veranschaulicht in 1A) umfasst die Halbleitervorrichtung 100 einen Halbleiterkörper 102, eine über dem Halbleiterkörper 102 ausgebildete Driftschicht 104 und eine Maskenschicht 106, die über der Driftschicht 104 ausgebildet ist.
  • In einigen Ausführungsformen weist der Halbleiterkörper 102 ein kristallines Halbleitermaterial auf. Das Halbleitersubstrat 102 kann Siliziumcarbid (SiC) und/oder andere Halbleiterverbindungen aufweisen. Der Halbleiterkörper 102 kann Dotierstoffe (z. B. Stickstoff (N), Phosphor (P), Beryllium (Be), Bor (B), Aluminium (Al), Gallium (Ga) und/oder andere Dotierstoffe) aufweisen. Alternativ dazu und/oder zusätzlich kann der Halbleiterkörper 102 Verunreinigungen bzw. Störstellen (z. B. Wasserstoff, Fluor, Sauerstoff und/oder andere Störstellen) aufweisen. Der Halbleiterkörper 102 kann eine hexagonale Phase von Siliziumcarbid, z. B. 4H-SiC, aufweisen. Die <0001>-Kristallachse kann um einen Off-Axis-Winkel bzw. Winkel α zur Achse zu einer Oberflächennormalen der ersten Oberfläche geneigt sein. Die <11-20>-Kristallachse kann um den Winkel α zur Achse in Bezug auf die horizontale Ebene geneigt sein. Die <1-100>-Kristallachse kann zur Querschnittsebene orthogonal sein. Der Winkel α zur Achse kann in einem Bereich von 2° bis 8° liegen. Beispielsweise kann der Winkel α zur Achse 4° betragen.
  • In einigen Ausführungsformen wird ein Verfahren für epitaktisches Wachstum durchgeführt, um die Driftschicht 104 unter Verwendung des Halbleiterkörpers 102 als Wachstumsvorlage auszubilden. Bei dem Halbleiterkörper 102 und der Driftschicht 104 kann es sich um ein Halbleitermaterial wie etwa SiC (z. B. mit einer hexagonalen Kristallstruktur) GaN, Ga2O3, Diamant, InP, AlP, einen ternären Halbleiter der Gruppe III-V wie etwa AlGaN, InGaN, InGaP, InAlP oder irgendein anderes geeignetes Material allein oder in Kombination handeln. In einigen Ausführungsformen weisen der Halbleiterkörper 102 und die Driftschicht 104 eine Bandlücke von etwa 2,4 eV bis 3,4 eV auf. In einigen Ausführungsformen weisen der Halbleiterkörper 102 und die Driftschicht 104 eine größere Bandlücke als 2 eV (ein sogenannter Halbleiter mit breiter Bandlücke) auf. In einigen Ausführungsformen weisen/weist der Halbleiterkörper 102 und/oder die Driftschicht 104 eine Störstelle vom n-Typ wie etwa zumindest eine von Phosphor, Arsen oder einen anderen geeigneten Dotierstoff vom n-Typ auf, der in einer n-Konzentration vorgesehen wird.
  • Gemäß einigen Ausführungsformen weist die Maskenschicht 106 eine Vielzahl von individuell ausgebildeten Schichten auf, die zusammen einen Maskenstapel definieren. In einigen Ausführungsformen weist die Maskenschicht 106 zumindest eine einer Hartmaskenschicht, einer unteren Schicht einer antireflektierenden Beschichtung (BARC), einer organischen Planarisierungsschicht (OPL) oder einer Fotoresistschicht auf.
  • Die Hartmaskenschicht kann durch zumindest eine Technik einer physikalischen Gasphasenabscheidung (PVD) (z. B. Sputtern und/oder Verdampfung), einer chemischen Gasphasenabscheidung (CVD) (z. B. CVD mit niedrigem Druck (LPCVD), einer CVD im Ultrahochvakuum (UHVCVD), einer CVD bei reduziertem Druck (RPCVD), einer plasmaunterstützten CVD (PECVD) und/oder einer CVD unter Atmosphärendruck (APCVD)), einer Aufschleuder-, Aufwachstechnik oder anderen geeigneten Technik gebildet werden. In einigen Ausführungsformen weist die Hartmaskenschicht zumindest eines von Silizium und Sauerstoff, Silizium und Stickstoff, Stickstoff, Silizium (z. B. polykristallines Silizium) oder andere geeignete Materialien auf. In einigen Ausführungsformen ist die BARC-Schicht eine Polymerschicht, die unter Anwendung eines Schleuderbeschichtungsprozesses aufgebracht wird. In einigen Ausführungsformen weist die OPL ein lichtempfindliches organisches Polymer auf, das unter Anwendung eines Schleuderbeschichtungsprozesses aufgebracht wird. In einigen Ausführungsformen umfasst die OPL eine dielektrische Schicht. In einigen Ausführungsformen wird die Fotoresistschicht durch zumindest eine einer Aufschleuder-, Sprühbeschichtungstechnik oder einer anderen geeigneten Technik gebildet. Das Fotoresist ist ein Negativ-Fotoresist oder ein Positiv-Fotoresist. Bezüglich eines Negativ-Fotoresists werden Gebiete des Negativ-Fotoresists unlöslich, wenn sie mittels einer Lichtquelle beleuchtet werden, sodass die Anwendung eines Lösungsmittels auf das Negativ-Fotoresist während einer nachfolgenden Entwicklungsphase nicht belichtete Gebiete des Negativ-Fotoresists entfernt. Eine im Negativ-Fotoresist ausgebildete Struktur ist somit ein Negativbild einer Struktur, die durch opake Gebiete einer Vorlage bzw. Schablone wie etwa einer Maske zwischen der Lichtquelle und dem negativen Fotoresist definiert ist. Bei einem Positiv-Fotoresist werden beleuchtete Gebiete des Positiv-Fotoresists löslich und werden über die Anwendung eines Lösungsmittels während einer Entwicklung entfernt. Somit ist eine im Positiv-Fotoresist ausgebildete Struktur ein Positivbild opaker Gebiete der Schablone wie etwa einer Maske zwischen der Lichtquelle und dem Positiv-Fotoresist. Ein oder mehr Ätzmittel weisen Selektivität auf, sodass das eine oder die mehreren Ätzmittel eine oder mehr Schichten, die freiliegen oder vom Fotoresist nicht bedeckt sind, mit einer größeren Rate entfernen oder wegätzen, als das eine oder die mehreren Ätzmittel das Fotoresist entfernen oder wegätzen. Dementsprechend ermöglicht eine Öffnung im Fotoresist, dass das eine oder die mehreren Ätzmittel eine entsprechende Öffnung in der einen oder den mehreren Schichten unter dem Fotoresist ausbilden und dadurch eine Struktur im Fotoresist auf die eine oder die mehreren Schichten unter dem Fotoresist zu übertragen. Das Fotoresist wird nach der Strukturübertragung abgelöst oder abgewaschen.
  • Bei 1002 (veranschaulicht in 1A) ist die Maskenschicht 106 strukturiert, um eine Maske 108 zu definieren. In einigen Ausführungsformen wird die Fotoresistschicht unter Verwendung einer Strahlungsquelle und eines Retikels, um eine Struktur in der Fotoresistschicht zu definieren, freigelegt und werden Bereiche der Fotoresistschicht entfernt, um eine strukturierte Fotoresistschicht zu definieren. Die darunterliegende OPL, BARC-Schicht und die Hartmaskenschicht werden unter Ausnutzung der strukturierten Fotoresistschicht als Schablone geätzt, um die Maske 108 auszubilden und Bereiche der Driftschicht 104 unter der Maske 108 freizulegen.
  • Bei 1003 (veranschaulicht in 1A) werden Gräben 110A, 110B, 110C in der Driftschicht 104 ausgebildet und werden Mesas 112A, 112B zwischen benachbarten Gräben 110A, 110B, 110C definiert. Ein Ätzprozess kann durchgeführt werden, um die Driftschicht 104 unter Verwendung der Maske 108 als Ätzschablone zu strukturieren, um die Gräben 110A, 110B, 110C und Mesas 112A, 112B zu definieren. Der Ätzprozess umfasst zumindest einen eines Plasmaätzprozesses, eines Prozesses für reaktives Ionenätzen (RIE) oder andere geeignete Techniken.
  • Eine vertikale Ausdehnung bzw. Erstreckung der Gräben 110A, 110B, 110C kann in einem Bereich von 0,3 µm bis 5 µm, z. B. in einem Bereich von 0,5 µm bis 2,0 µm, liegen. Seitenwände der Gräben 110A, 110B, 110C können vertikal sein oder können sich mit zunehmendem Abstand von einer ersten Oberfläche des Halbleiterkörpers aus verjüngen. Eine Breite der Gräben 110A, 110B, 110C in der Ebene der ersten Oberfläche kann in einem Bereich von 500 nm bis 5 µm, z. B. in einem Bereich von 1 µm bis 3 µm, liegen. Beispielsweise kann ein Verjüngungswinkel der Gräben 110A, 110B, 110C in Bezug auf die vertikale Richtung gleich dem Winkel α zur Achse sein oder kann vom Winkel α zur Achse um nicht mehr ± 1 Grad abweichen, sodass zumindest eine erste Seitenwand zweier gegenüberliegender longitudinaler Mesa-Seitenwände von einer Hauptkristallebene mit einer hohen Ladungsträgerbeweglichkeit, z. B. einer {11-20}-, einer {1-100}- oder einer {-1100}-Kristallebene, gebildet wird. Eine der ersten Mesa-Seitenwand gegenüberliegende zweite Mesa-Seitenwand kann um den doppelten Winkel α zur Achse, z. B. um 4 Grad oder mehr, zum Beispiel um etwa 8 Grad, zu einer Hauptkristallebene geneigt sein. Gemäß einer Ausführungsform können die Gräben 110A, 110B, 110C und Mesas 112A, 112B entlang einer ersten lateralen Richtung parallelverlaufend streifenförmig sein.
  • Bei 1004 (veranschaulicht in 1B) wird die Maske 108 entfernt und wird eine Halbleiterschicht 114 in den Gräben 110A, 110B, 110C und über den Mesas 112A, 112B ausgebildet. In einigen Ausführungsformen wird die Halbleiterschicht 114 durch zumindest eine einer CVD- (z. B. LPCVD), Epitaxie- (z. B. VPE, MBE, LPE), Aufwachstechnik oder einer anderen geeigneten Technik ausgebildet. In einigen Ausführungsformen weist die Halbleiterschicht 114 Silizium wie etwa Polysilizium oder andere geeignete Materialien auf. In einigen Ausführungsformen ist die Bandlücke der Halbleiterschicht 114 geringer als eine Bandlücke des Halbleiterkörpers 102. In einigen Ausführungsformen weist die Halbleiterschicht 114 eine Bandlücke von etwa 1,1 eV auf. In einigen Ausführungsformen weist die Halbleiterschicht 114 eine geringere Bandlücke als 2 eV auf. In einigen Ausführungsformen weist die Halbleiterschicht 114 eine kubische Kristallstruktur auf, die an die Kristallstruktur (z. B. eine hexagonale Kristallstruktur) der Driftschicht 104 anschließt, wobei an den Grenzflächen Heteroübergänge definiert sind. In einigen Ausführungsformen wird ein Planarisierungsprozess wie etwa eine chemisch-mechanische Planarisierung (CMP) durchgeführt, um die Halbleiterschicht 114 zu planarisieren.
  • Bei 1005 (veranschaulicht in 1B) werden ein oder mehr Implantationsprozesse 116 durchgeführt, um eine Störstelle in der Halbleiterschicht 114 vorzusehen. In einigen Ausführungsformen weist die Halbleiterschicht 114 eine Störstelle vom n-Typ auf. Gemäß einigen Ausführungsformen wird eine (n-)-Konzentration der Störstelle in der Halbleiterschicht 114 während der Ausbildung der Halbleiterschicht in situ vorgesehen. In einigen Ausführungsformen liefert der Implantationsprozess 116 ein vertikales Dotierstoffprofil, das die Halbleiterschicht 114 hindurch variiert. Beispielsweise können Bereiche der Halbleiterschicht 114 in einem unteren Gebiet 118 der Gräben 110A, 110B, 110C eine (n-)-Konzentration aufweisen, können Bereiche der Halbleiterschicht 114 in einem Zwischengebiet 120 der Gräben 110A, 110B, 110C eine (n+)-Konzentration aufweisen und können Bereiche der Halbleiterschicht 114 in einem oberen Gebiet 122, das den Bereich der Halbleiterschicht 114 über den Mesas 112A, 112B einschließt, eine (n++)-Konzentration aufweisen. Das vertikale Dotierstoffprofil kann entlang einem linearen Gradienten oder einem nichtlinearen Gradienten wie etwa einem exponentiellen, einem quadratischen, einem Quadratwurzel- oder einem logarithmischen Gradienten von der (n-)-Konzentration zur (n++)-Konzentration variieren. Alternativ dazu können ausgeprägte Übergänge zwischen verschiedenen Dotierstoffkonzentrationen in den Gebieten 118, 120, 122 vorgesehen werden. Verschiedene Konfigurationen der Gebiete 118, 120, 122 liegen innerhalb des Umfangs der vorliegenden Offenbarung. Beispielsweise können die Leitfähigkeitstypen umgekehrt werden und können anstelle von Störstellen vom n-Typ Störstellen vom p-Typ verwendet werden.
  • Bei 1006 (veranschaulicht in 1C) werden ein oder mehr Implantationsprozesse 124 durchgeführt, um in der Driftschicht 104 eine Stromspreizschicht 126 unter dem Gebiet 118 auszubilden. In einigen Ausführungsformen weist die Stromspreizschicht 126 eine Störstelle mit dem gleichen Leitfähigkeitstyp wie der Halbleiterkörper 102 und die Driftschicht 104, wie etwa eine Störstelle vom n-Typ, auf. Gemäß einigen Ausführungsformen weist die Stromspreizschicht 126 eine (n+)-Konzentration auf. In einigen Ausführungsformen kompensiert die Stromspreizschicht 126 eine geringe transversale Leitfähigkeit bzw. Querleitfähigkeit der Driftschicht 104. Ein oder mehr Ausheilprozesse können durchgeführt werden, um die Dotierstoffe in der Halbleiterschicht 114 oder der Stromspreizschicht 126 zu aktivieren. Verschiedene Konfigurationen der Stromspreizschicht 126 liegen innerhalb des Umfangs der vorliegenden Offenbarung. Beispielsweise können die Leitfähigkeitstypen umgekehrt werden und können anstelle von Störstellen vom n-Typ Störstellen vom p-Typ verwendet werden.
  • Bei 1007 (veranschaulicht in 1C) wird eine Barrierenschicht 128 über der Halbleiterschicht 114 ausgebildet, wird eine oberseitige leitfähige Schicht 130 über der Barrierenschicht 128 ausgebildet und wird eine rückseitige leitfähige Schicht 132 über dem Halbleiterkörper 102 ausgebildet. In einigen Ausführungsformen weist die Barrierenschicht 128 eine leitfähige Schicht auf, die eine Elektromigration von Material der oberseitigen leitfähigen Schicht 130 in die Halbleiterschicht 114 hemmt. In einigen Ausführungsformen weist die Barrierenschicht 124 TaN, TiN oder ein anderes geeignetes Material auf. In einigen Ausführungsformen werden die Barrierenschicht 128, die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 durch zumindest einen eines CVD-, PVD-, Elektroplattierungs- oder anderen geeigneten Prozesses abgeschieden. In einigen Ausführungsformen weisen die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 zumindest eines von AlCu, AlSiCu, Cu, NiPPd oder ein anderes geeignetes Material auf. Die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 können verschiedene Materialien aufweisen.
  • Der Bereich der Halbleiterschicht 114 im Graben 110A umfasst ein erstes dotiertes Gebiet 134, das einer ersten Seite der Mesa 112A benachbart ist, der Bereich der Halbleiterschicht 114 im Graben 110B umfasst ein zweites dotiertes Gebiet 136, das einer zweiten Seite der Mesa 112A benachbart ist, und der Bereich der Halbleiterschicht 114 über der Mesa 112A umfasst ein drittes dotiertes Gebiet 138. Das erste dotierte Gebiet 134, das zweite dotierte Gebiet 136, das dritte dotierte Gebiet 138 und das Material der Driftschicht 104 in der Mesa 112A definieren eine Diode 140 wie etwa eine Schottky-Diode. In einigen Ausführungsformen sind das erste dotierte Gebiet 134, das zweite dotierte Gebiet 136 und das dritte dotierte Gebiet 138 insofern zusammenhängend, als sie aus der Halbleiterschicht 114 gebildet sind. In einigen Ausführungsformen kann die Dotierstoffkonzentration des ersten dotierten Gebiets 134, des zweiten dotierten Gebiets 136 und des dritten dotierten Gebiets 138 gleich, wie etwa eine (n++)-Konzentration, sein. In einigen Ausführungsformen ist die Stromspreizschicht 126 ein viertes dotiertes Gebiet in der Driftschicht 104. Heteroübergänge 142A, 142B, 142C sind jeweils an den Grenzflächen zwischen dem ersten dotierten Gebiet 134, dem zweiten dotierten Gebiet 136, dem dritten dotierten Gebiet 138 und dem Material der Driftschicht 104 definiert. Die Charakteristiken der Heteroübergänge variieren in Abhängigkeit von den Dotierstoffprofilen des ersten dotierten Gebiets 134, des zweiten dotierten Gebiets 136 und des dritten dotierten Gebiets 138. Die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 stellen Anschlüsse der Diode 140 bereit.
  • Die 2A - 2C veranschaulichen Aspekte in Bezug auf die Herstellung einer Halbleitervorrichtung gemäß verschiedenen Beispielen der vorliegenden Offenbarung. Ein oder mehr Vorgänge der 2A - 2C entsprechen im Allgemeinen einem oder mehreren Vorgängen der 1A - 1C. Beispielsweise kann der Vorgang 2004 von 2A einem Vorgang 1004 von 1A entsprechen. Bei 2001 (veranschaulicht in 2A) werden Sperrgebiete 202 in der Driftschicht 104 unter den Gräben 110A, 110B, 110C ausgebildet. In einigen Ausführungsformen wird zumindest ein Implantationsprozess durchgeführt, um die Sperrgebiete 202 zu bilden. In einigen Ausführungsformen wird der Implantationsprozess nach Ausbilden der Gräben 110A, 110B, 110C bei 1003 vor einem Entfernen der Maske 108 durchgeführt.
  • Bei 2004 (veranschaulicht in 2A) wird die Halbleiterschicht 114 in den Gräben 110A, 110B, 110C und über den Mesas 112A, 112B ausgebildet. In einigen Ausführungsformen wird die Halbleiterschicht 114 durch zumindest eine einer CVD-, LPCVD-, Epitaxie- (z. B. VPE, MBE, LPE), einer Wachstumstechnik oder eine andere geeignete Technik gebildet. In einigen Ausführungsformen weist die Halbleiterschicht 114 Silizium wie etwa Polysilizium oder andere geeignete Materialien auf. In einigen Ausführungsformen weist die Halbleiterschicht 114 eine Bandlücke von etwa 1,1 eV auf. In einigen Ausführungsformen weist die Halbleiterschicht 114 eine geringere Bandlücke als 2 eV auf. In einigen Ausführungsformen weist die Halbleiterschicht 114 eine kubische Kristallstruktur auf, die an die Kristallstruktur (z. B. eine hexagonale Kristallstruktur) der Driftschicht 114 anschließt, wo Heteroübergänge an den Grenzflächen definiert sind. In einigen Ausführungsformen wird ein Planarisierungsprozess durchgeführt, um die Halbleiterschicht 114 zu planarisieren.
  • Bei 2005 (veranschaulicht in 2B) werden ein oder mehr Implantationsprozesse 116 durchgeführt, um eine Störstelle in der Halbleiterschicht 114 bereitzustellen. In einigen Ausführungsformen weist der Bereich der Halbleiterschicht 114 in den Gräben 110A, 110B, 110C eine Störstelle vom p-Typ und den Bereich der Halbleiterschicht 114 über den Mesas 112A auf. Gemäß einigen Ausführungsformen wird eine (n-)-Konzentration der Störstelle in der Halbleiterschicht 114 während der Ausbildung der Halbleiterschicht 114 in situ bereitgestellt. In einigen Ausführungsformen liefert der Implantationsprozess 116 ein vertikales Dotierstoffprofil, das die Halbleiterschicht 114 hindurch variiert. Beispielsweise können Bereiche der Halbleiterschicht 114 in einem unteren Gebiet 118 der Gräben 110A, 110B, 110C eine (n-)-Konzentration aufweisen, können Bereiche der Halbleiterschicht 114 in einem Zwischengebiet 120 der Gräben 110A, 110B, 110C eine (n+)-Konzentration aufweisen und können Bereiche der Halbleiterschicht 114 in einem oberen Gebiet 122, das den Bereich der Halbleiterschicht 114 über den Mesas 11A, 112B einschließt, eine (n++)-Konzentration aufweisen. Das vertikale Dotierstoffprofil kann entlang einem linearen Gradienten oder einem nichtlinearen Gradienten wie etwa einem exponentiellen, einem quadratischen, einer Quadratwurzel- oder einem logarithmischen Gradienten von der (n-)-Konzentration zur (n++)-Konzentration variieren. Alternativ dazu können ausgeprägte Übergänge zwischen verschiedenen Störstellenkonzentrationen in den Gebieten 118, 120, 122 vorgesehen werden. Unterschiedliche Konfigurationen der Gebiete 118, 120 122 liegen innerhalb des Umfangs der vorliegenden Offenbarung. Beispielsweise können die Leitfähigkeitstypen umgekehrt werden und können anstelle von Störstellen vom n-Typ Störstellen vom p-Typ verwendet werden. In einigen Ausführungsformen sind die Sperrgebiete 202 mit Störstellen vom p-Typ wie etwa B, BF3 oder anderen geeigneten Störstellen mit einer (p++)-Konzentration gegendotiert.
  • Bei 2006 (veranschaulicht in 2B) werden ein oder mehr Implantationsprozesse 124 durchgeführt, um in der Driftschicht 104 eine Stromspreizschicht 126 unter dem Gebiet 118 auszubilden. In einigen Ausführungsformen weist die Stromspreizschicht 126 eine Störstelle mit dem gleichen Leitfähigkeitstyp wie der Halbleiterkörper 102 und die Driftschicht 104 wie etwa eine Störstelle vom n-Typ auf. Gemäß einigen Ausführungsformen weist die Stromspreizschicht 126 eine (n+)-Konzentration der Störstelle auf. In einigen Ausführungsformen kompensiert die Stromspreizschicht 126 eine niedrige Querleitfähigkeit der Driftschicht 104. Ein oder mehr Ausheilprozesse können durchgeführt werden, um die Dotierstoffe in der Halbleiterschicht 114 oder der Stromspreizschicht 126 zu aktivieren. In einigen Ausführungsformen überlappt die Stromspreizschicht 126 die Sperrgebiete 202. Unterschiedliche Konfigurationen der Stromspreizschicht 126 liegen innerhalb des Umfangs der vorliegenden Offenbarung. Beispielsweise können die Leitfähigkeitstypen umgekehrt werden und können anstelle von Störstellen vom n-Typ Störstellen vom p-Typ verwendet werden.
  • Bei 2007 (veranschaulicht in 2C) wird eine Barrierenschicht 128 über der Halbleiterschicht 114 ausgebildet, wird eine oberseitige leitfähige Schicht 130 über der Barrierenschicht 128 ausgebildet und wird eine rückseitige leitfähige Schicht 132 über dem Halbleiterkörper 102 ausgebildet. In einigen Ausführungsformen weist die Barrierenschicht 128 eine leitfähige Schicht auf, die eine Elektromigration von Material der oberseitigen leitfähigen Schicht 130 in die Halbleiterschicht 114 hemmt. In einigen Ausführungsformen weist die Barrierenschicht 128 TaN, TiN oder ein anderes geeignetes Material auf. In einigen Ausführungsformen werden die Barrierenschicht 128, die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 durch zumindest einen eines CVD-, PVD-, Elektroplattierungs- oder anderen geeigneten Prozesses abgeschieden. In einigen Ausführungsformen weisen die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 zumindest eines von AlCu, AlSiCu, Cu, NiPPd oder einem anderen geeigneten Material auf. Die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 können verschiedene Materialien aufweisen.
  • Der Bereich der Halbleiterschicht 114 im Graben 110A umfasst ein erstes dotiertes Gebiet 134, das einer ersten Seite der Mesa 112A benachbart ist, der Bereich der Halbleiterschicht 114 im Graben 110B umfasst ein zweites dotiertes Gebiet 136, das einer zweiten Seite der Mesa 112A benachbart ist, und der Bereich der Halbleiterschicht 114 über der Mesa 112A umfasst ein drittes dotiertes Gebiet 138. Das erste dotierte Gebiet 134, das zweite dotierte Gebiet 136, das dritte dotierte Gebiet 138 und das Material der Driftschicht 104 in der Mesa 112A definieren eine Diode 140 wie etwa eine Schottky-Diode. In einigen Ausführungsformen sind das erste dotierte Gebiet 134, das zweite dotierte Gebiet 136 und das dritte dotierte Gebiet 138 insofern zusammenhängend, als sie aus der Halbleiterschicht 114 gebildet sind. In einigen Ausführungsformen kann eine Dotierstoffkonzentration des ersten dotierten Gebiets 134, des zweiten dotierten Gebiets 136 und des dritten dotierten Gebiets 138 gleich, wie etwa eine (n++)-Konzentration, sein. In einigen Ausführungsformen sind die Sperrgebiete 202 vierte und fünfte Gebiete in der Driftschicht 104 und ist die Stromspreizschicht 126 ein sechstes dotiertes Gebiet in der Driftschicht 104. Heteroübergänge 142A, 142B, 142C sind jeweils an den Grenzflächen zwischen dem ersten dotierten Gebiet 134, dem zweiten dotierten Gebiet 136, dem dritten dotierten Gebiet 138 und dem Material der Driftschicht 104 definiert. Die Charakteristiken der Heteroübergänge 142A, 142B, 142C variieren in Abhängigkeit von den Dotierstoffprofilen des ersten dotierten Gebiets 134, des zweiten dotierten Gebiets 136 und des dritten dotierten Gebiets 138. Die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 stellen Anschlüsse der Diode 140 bereit.
  • 3A - 3C veranschaulichen Aspekte in Bezug auf die Herstellung einer Halbleitervorrichtung gemäß verschiedenen Beispielen der vorliegenden Offenbarung. Ein oder mehr Vorgänge der 3A - 3C entsprechen im Allgemeinen einem oder mehreren Vorgängen der 1A - 1C. Beispielsweise kann ein Vorgang 3004 von 3A einem Vorgang 1004 von 1A entsprechen. Bei 3001 (veranschaulicht in 3A) werden dielektrische Schichten 302 in unteren bzw. Bodenbereichen der Gräben 110A, 110B, 110C ausgebildet. In einigen Ausführungsformen werden ein Abscheidungsprozess und ein Rückätzprozess durchgeführt, um die dielektrischen Schichten 302 auszubilden. In einigen Ausführungsformen weisen die dielektrischen Schichten 302 Silizium und Sauerstoff, Silizium und Stickstoff oder andere geeignete Materialien auf.
  • Bei 3004 (veranschaulicht in 3A) wird die Halbleiterschicht 114 in den Gräben 110A, 110B, 110C und über den Mesas 112A, 112B ausgebildet. In einigen Ausführungsformen wird die Halbleiterschicht 114 durch zumindest eine einer CVD-, LPCVD-, Epitaxie- (z. B. VPE, MBE, LPE), Wachstumstechnik oder anderen geeigneten Technik gebildet. In einigen Ausführungsformen weist die Halbleiterschicht 114 Silizium wie etwa Polysilizium oder andere geeignete Materialien auf. In einigen Ausführungsformen weist die Halbleiterschicht 114 eine Bandlücke von etwa 1,1 eV auf. In einigen Ausführungsformen weist die Halbleiterschicht 114 eine geringere Bandlücke als 2 eV auf. In einigen Ausführungsformen weist die Halbleiterschicht 114 eine kubische Kristallstruktur auf, die an die Kristallstruktur der Driftschicht 104 (z. B. eine hexagonale Kristallstruktur) anschließt, wo Heteroübergänge an den Grenzflächen definiert sind. In einigen Ausführungsformen wird ein Planarisierungsprozess durchgeführt, um die Halbleiterschicht 114 zu planarisieren.
  • Bei 3005 (veranschaulicht in 3B) werden ein oder mehr Implantationsprozesse 116 durchgeführt, um eine Störstelle in der Halbleiterschicht 114 bereitzustellen. In einigen Ausführungsformen weist die Halbleiterschicht 114 eine Störstelle vom n-Typ auf. Gemäß einigen Ausführungsformen wird während der Ausbildung der Halbleiterschicht 114 eine (n-)-Konzentration der Störstelle in der Halbleiterschicht 114 in situ bereitgestellt. In einigen Ausführungsform liefert der Implantationsprozess 116 ein vertikales Dotierstoffprofil, das die Halbleiterschicht 114 hindurch variiert. Beispielsweise können Bereiche der Halbleiterschicht 114 in einem unteren Gebiet 118 der Gräben 110A, 110B, 110C eine (n-)-Konzentration aufweisen, können Bereiche der Halbleiterschicht 114 in einem Zwischengebiet 120 der Gräben 110A, 110B, 110C eine (n+)-Konzentration aufweisen und können Bereiche der Halbleiterschicht 114 in einem oberen Gebiet 122, das den Bereich der Halbleiterschicht 114 über den Mesas 112A, 112B einschließt, eine (n++)-Konzentration aufweisen. Das vertikale Dotierstoffprofil kann entlang einem linearen Gradienten oder einem nichtlinearen Gradienten wie etwa einem exponentiellen, einem quadratischen, einem Quadratwurzel- oder einem logarithmischen Gradienten von der (n-)-Konzentration zur (n++)-Konzentration variieren. Alternativ dazu können ausgeprägte Übergänge zwischen verschiedenen Störstellenkonzentrationen in den Gebieten 118, 120, 122 vorgesehen werden. Unterschiedliche Konfigurationen der Gebiete 118, 120, 122 liegen innerhalb des Umfangs der vorliegenden Offenbarung. Beispielsweise können die Leitfähigkeitstypen umgekehrt werden und können anstelle von Störstellen vom n-Typ Störstellen vom p-Typ verwendet werden. In einigen Ausführungsformen hemmen die dielektrischen Schichten 302 eine Ausbildung eines Heteroübergangs an einer Grenzfläche 304 am Boden der Gräben 110A, 110B, 110C.
  • Bei 3006 (veranschaulicht in 3B) werden ein oder mehr Implantationsprozesse 124 durchgeführt, um eine Stromspreizschicht 126 in der Driftschicht 104 unter dem Gebiet 118 auszubilden. In einigen Ausführungsformen weist die Stromspreizschicht 126 einen Dotierstoff mit dem gleichen Leitfähigkeitstyp wie der Halbleiterkörper 102 und die Driftschicht 104 wie etwa eine Störstelle vom n-Typ auf. Gemäß einigen Ausführungsformen liegt eine (n+)-Konzentration der Störstelle in der Stromspreizschicht 126 vor. In einigen Ausführungsformen kompensiert die Stromspreizschicht 126 eine niedrige Querleitfähigkeit der Driftschicht 104. Ein oder mehr Ausheilprozesse können durchgeführt werden, um die Dotierstoffe in der Halbleiterschicht 114 oder der Stromspreizschicht 126 zu aktivieren. Unterschiedliche Konfigurationen der Stromspreizschicht 126 liegen innerhalb des Umfangs der vorliegenden Offenbarung. Beispielsweise können die Leitfähigkeitstypen umgekehrt werden und können anstelle von Störstellen vom n-Typ Störstellen vom p-Typ verwendet werden.
  • Bei 3007 (veranschaulicht in 3C) wird eine Barrierenschicht 128 über der Halbleiterschicht 114 ausgebildet, wird eine oberseitige leitfähige Schicht 130 über der Barrierenschicht 128 ausgebildet und wird eine rückseitige leitfähige Schicht 132 über dem Halbleiterkörper 102 ausgebildet. In einigen Ausführungsformen weist die Barrierenschicht 128 eine leitfähige Schicht auf, die eine Elektromigration von Material der oberseitigen leitfähigen Schicht 130 in die Halbleiterschicht 114 hemmt. In einigen Ausführungsformen weist die Barrierenschicht 128 TaN, TiN oder ein anderes geeignetes Material auf. In einigen Ausführungsformen werden die Barrierenschicht 128, die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 durch zumindest einen eines CVD-, PVD-, Elektroplattierungsprozesses oder anderen geeigneten Prozesses abgeschieden. In einigen Ausführungsformen weisen die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 zumindest eines von AlCu, AlSiCu, Cu, NiPPd oder eines anderen geeigneten Materials auf. Die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 können verschiedene Materialien aufweisen.
  • Der Bereich der Halbleiterschicht 114 im Graben 110A umfasst ein erstes dotiertes Gebiet 134, das einer ersten Seite der Mesa 112A benachbart ist, der Bereich der Halbleiterschicht 114 im Graben 110B umfasst ein zweites dotiertes Gebiet 136, das einer zweiten Seite der Mesa 112A benachbart ist, und der Bereich der Halbleiterschicht 114 über der Mesa 112A umfasst ein drittes dotiertes Gebiet 138. Das erste dotierte Gebiet 134, das zweite dotierte Gebiet 136, das dritte dotierte Gebiet 138 und das Material der Driftschicht 104 in der Mesa 112A definieren eine Diode 140 wie etwa eine Schottky-Diode. In einigen Ausführungsformen sind das erste dotierte Gebiet 134, das zweite dotierte Gebiet 136 und das dritte dotierte Gebiet 138 insofern zusammenhängend, als sie aus der Halbleiterschicht 114 gebildet sind. In einigen Ausführungsformen kann eine Dotierstoffkonzentration des ersten dotierten Gebiets 134, des zweiten dotierten Gebiets 136 und des dritten dotierten Gebiets 138 gleich, wie etwa eine (n++)-Konzentration, sein. In einigen Ausführungsformen ist die Stromspreizschicht 126 ein viertes dotiertes Gebiet in der Driftschicht 104. Heteroübergänge 142A, 142B, 142C sind jeweils an den Grenzflächen zwischen dem ersten dotierten Gebiet 134, dem zweiten dotierten Gebiet 136, dem dritten dotierten Gebiet 138 und dem Material der Driftschicht 104 definiert. Die Charakteristiken der Heteroübergänge 142A, 142B, 142C können in Abhängigkeit von den Dotierstoffprofilen des ersten dotierten Gebiets 134, des zweiten dotierten Gebiets 136 und des dritten dotierten Gebiets 138 variieren. Die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 stellen Anschlüsse der Diode 140 bereit.
  • 4A - 4B veranschaulichen Aspekte in Bezug auf die Herstellung einer Halbleitervorrichtung gemäß verschiedenen Beispielen der vorliegenden Offenbarung. Ein oder mehr Vorgänge der 4A - 4B entsprechen im Allgemeinen einem oder mehr Vorgängen der 1A - 1C. Beispielsweise kann ein Vorgang 4004 von 4A einem Vorgang 1004 von 1A entsprechen. Bei 4004 (veranschaulicht in 4A) wird die Halbleiterschicht 114 in den Gräben 110A, 110B, 110C und über den Mesas 112A, 112B ausgebildet, ohne dass die Gräben 110A, 110B, 110C vollständig gefüllt werden. In einigen Ausführungsformen kann die Halbleiterschicht 114 durch zumindest eine einer CVD-, LPCVD-, Epitaxie- (z. B. VPE, MBE, LPE), Wachstumstechnik oder anderen geeigneten Technik gebildet werden. In einigen Ausführungsformen weist die Halbleiterschicht 114 Silizium wie etwa Polysilizium oder andere geeignete Materialien auf. In einigen Ausführungsformen weist die Halbleiterschicht 114 eine Bandlücke von etwa 1,1 eV auf. In einigen Ausführungsformen weist die Halbleiterschicht 114 eine geringere Bandlücke als 2 eV auf. In einigen Ausführungsformen weist die Halbleiterschicht 114 eine kubische Kristallstruktur auf, die an die Kristallstruktur (z. B. eine hexagonale Kristallstruktur) der Driftschicht 104 anschließt, wo Heteroübergänge an den Grenzflächen definiert sind. In einigen Ausführungsformen ist der Prozess zum Ausbilden der Halbleiterschicht 114 ein konformer Abscheidungsprozess, der vor dem Auffüllen der Gräben 110A, 110B, 110C endet, was zu Hohlräumen 400A, 400B, 400C führt. In einigen Ausführungsformen wird die Halbleiterschicht 114 so ausgebildet, dass sie die Gräben 110A, 110B, 110C vollständig füllt, und wird ein Ätzprozess in Gegenwart einer Maske durchgeführt, um Bereiche der Halbleiterschicht 114 zu entfernen, um die Hohlräume 400A, 400B, 400C auszubilden.
  • Bei 4005 (veranschaulicht in 4B) werden ein oder mehr Implantationsprozesse 116 durchgeführt, um Störstellen in der Halbleiterschicht 114 bereitzustellen. In einigen Ausführungsformen weist die Halbleiterschicht 114 eine Störstelle vom n-Typ auf. Gemäß einigen Ausführungsform wird eine (n-)-Konzentration der Störstelle in der Halbleiterschicht 114 während der Ausbildung der Halbleiterschicht 114 in situ bereitgestellt. In einigen Ausführungsformen liefert der Implantationsprozess 116 ein vertikales Dotierstoffprofil, das die Halbleiterschicht 114 hindurch variiert. Beispielsweise können Bereiche der Halbleiterschicht 114 in einem Zwischengebiet 120 der Gräben 110A, 110B, 110C eine (n+)-Konzentration aufweisen und können Bereiche der Halbleiterschicht 114 in einem oberen Gebiet 122, das den Bereich der Halbleiterschicht 114 über den Mesas 112A, 112B einschließt, eine (n++)-Konzentration aufweisen. Das vertikale Dotierstoffprofil kann entlang einem linearen Gradienten oder einem nichtlinearen Gradienten wie etwa einem exponentiellen, einem quadratischen, einem Quadratwurzel- oder einem logarithmischen Gradienten von der (n-)-Konzentration zur (n++)-Konzentration variieren. Alternativ dazu können ausgeprägte Übergänge zwischen verschiedenen Störstellenkonzentrationen in den Gebieten 118, 120, 122 vorgesehen werden. Gemäß einigen Ausführungsformen wird zumindest ein Implantationsprozess durchgeführt, um im unteren Gebiet 118 gegendotierte Sperrgebiete 402 mit einer (p+)- oder einer (p++)-Störstellenkonzentration auszubilden. Unterschiedliche Konfigurationen von Gebieten 118, 120, 122 liegen innerhalb des Umfangs der vorliegenden Offenbarung. Beispielsweise können die gegendotierten Sperrgebiete 402 einen Großteil der oder alle Gräben 110A, 110B, 110C füllen und können die (n++)-Bereiche über den Mesas 112A, 112B vorgesehen werden. In einigen Ausführungsformen können die Störstellen vom n-Typ und die Störstellen vom p-Typ umgekehrt werden.
  • Bei 4006 (veranschaulicht in 4B) werden ein oder mehr Implantationsprozesse 124 durchgeführt, um unter dem Gebiet 118 eine Stromspreizschicht 126 als ein viertes dotiertes Gebiet in der Driftschicht 104 auszubilden. In einigen Ausführungsformen weist die Stromspreizschicht 126 eine Störstelle mit dem gleichen Leitfähigkeitstyp wie der Halbleiterkörper 102 und die Driftschicht 104, wie etwa eine Störstelle vom n-Typ, auf. Gemäß einigen Ausführungsformen liegt eine (n+)-Konzentration der Störstelle in der Stromspreizschicht 126 vor. In einigen Ausführungsformen kompensiert die Stromspreizschicht 126 eine niedrige Querleitfähigkeit der Driftschicht 104. Ein oder mehr Ausheilprozesse können durchgeführt werden, um die Dotierstoffe in der Halbleiterschicht 114 oder der Stromspreizschicht 126 zu aktivieren. Unterschiedliche Konfigurationen der Stromspreizschicht 126 liegen innerhalb des Umfangs der vorliegenden Offenbarung. Beispielsweise können die Leitfähigkeitstypen umgekehrt werden und können anstelle von Störstellen vom n-Typ Störstellen vom p-Typ verwendet werden.
  • Bei 4007 veranschaulicht in 4B) wird eine Barrierenschicht 128 über der Halbleiterschicht 114 und in den Hohlräumen 400A, 400B, 400C ausgebildet, wird eine oberseitige leitfähige Schicht 130 über der Barrierenschicht 128 ausgebildet und wird eine rückseitige leitfähige Schicht 132 über dem Halbleiterkörper 102 ausgebildet. In einigen Ausführungsformen weist die Barrierenschicht 124 eine leitfähige Schicht auf, die eine Elektromigration von Material der oberseitigen leitfähigen Schicht 130 in die Halbleiterschicht 114 hemmt. Die Barrierenschicht 128 definiert einen ersten leitfähigen Kontakt 128A und einen zweiten leitfähigen Kontakt 128B, die die Sperrgebiete 402 und die Bereiche der Halbleiterschicht, die mit Störstellen vom n-Typ dotiert sind, elektrisch verbinden, was somit einen PN-Übergang zwischen den Sperrgebieten 402 und der Halbleiterschicht 114 vermeidet. In einigen Ausführungsformen weist die Barrierenschicht 128 TaN, TiN oder ein anderes geeignetes Material auf. In einigen Ausführungsformen werden die Barrierenschicht 128, die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 durch zumindest einen eines CVD, eines PVD-, eines Elektroplattierungsprozesses oder eines anderen geeigneten Prozesses abgeschieden. In einigen Ausführungsformen weisen die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 zumindest eines von AlCu, AlSiCu, Cu, NiPPd oder eines anderen geeigneten Materials auf. Die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 können verschiedene Materialien aufweisen.
  • Der Bereich der Halbleiterschicht 114 im Graben 110A umfasst ein erstes dotiertes Gebiet 134, das einer ersten Seite der Mesa 112A benachbart ist, der Bereich der Halbleiterschicht 114 im Graben 110B umfasst ein zweites dotiertes Gebiet 136, das einer zweiten Seite der Mesa 112A benachbart ist, und der Bereich der Halbleiterschicht 114 über der Mesa 112A umfasst ein drittes dotiertes Gebiet 138. Das erste dotierte Gebiet 134, das zweite dotierte Gebiet 136, das dritte dotierte Gebiet 138 und das Material der Driftschicht 104 in der Mesa 112A definieren eine Diode 140 wie etwa eine Schottky-Diode. Heteroübergänge 142A, 142B, 142C sind jeweils an den Grenzflächen zwischen dem ersten dotierten Gebiet 134, dem zweiten dotierte Gebiet 136, dem dritten dotierten Gebiet 138 und dem Material der Driftschicht 104 definiert. Die Charakteristiken der Heteroübergänge 142A, 142B, 142C variieren in Abhängigkeit von den Dotierstoffprofilen des ersten dotierten Gebiets 134, des zweiten dotierten Gebiets 136 und des dritten dotierten Gebiets 138. Die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 stellen Anschlüsse der Diode 140 bereit.
  • In einigen Ausführungsformen kann die Sperrschicht 202 von 2C oder die dielektrische Schicht 302 von 3C in der Vorrichtung 100 von 4B vorgesehen werden.
  • 5A - 5B veranschaulichen Aspekte in Bezug auf die Herstellung einer Halbleitervorrichtung gemäß verschiedenen Beispielen der vorliegenden Offenbarung. Ein oder mehr Vorgänge der 5A - 5B entsprechen im Allgemeinen einem oder mehr Vorgängen der 1A - 1C. Beispielsweise kann ein Vorgang 5004 von 5A einem Vorgang 1004 von 1A entsprechen. Bei 5004 (veranschaulicht in 5A) wird eine erste Halbleiterschicht 114A in den Gräben 110A, 110B, 110C ausgebildet und wird eine zweite Halbleiterschicht 114B über den Mesas 112A, 112B ausgebildet. In einigen Ausführungsformen werden die erste Halbleiterschicht 114A und die zweite Halbleiterschicht 114B durch zumindest eine einer CVD-, LPCVD-, Epitaxie- (z. B. VPE, MBE, LPE), Wachstumstechnik oder einer anderen geeigneten Technik gebildet werden. In einigen Ausführungsformen weist zumindest eine der ersten Halbleiterschicht 114A oder der zweiten Halbleiterschicht 114B Silizium wie etwa Polysilizium oder andere geeignete Materialien auf. In einigen Ausführungsformen weist zumindest eine der ersten Halbleiterschicht 114A oder der zweiten Halbleiterschicht 114B eine Bandlücke von etwa 1,1 eV auf. In einigen Ausführungsformen weist zumindest eine der ersten Halbleiterschicht 114A oder der zweiten Halbleiterschicht 114B eine geringere Bandlücke als 2 eV auf. In einigen Ausführungsformen weist zumindest eine der ersten Halbleiterschicht 114A oder der zweiten Halbleiterschicht 114B eine kubische Kristallstruktur auf, die an die Kristallstruktur (z. B. eine hexagonale Kristallstruktur) der Driftschicht 104 anschließt, wo Heteroübergänge an den Grenzflächen definiert sind. In einigen Ausführungsformen wird die Halbleiterschicht 114A ausgebildet, indem die Gräben 110A, 110B, 110C gefüllt werden und ein Planarisierungsprozess durchgeführt wird, um einen Bereich der Halbleiterschicht 114A über der Driftschicht 104 zu entfernen. Ein nachfolgender Abscheidungsprozess wird durchgeführt, um die zweite Halbleiterschicht 114B über der ersten Halbleiterschicht 114A auszubilden. Ein Ätzprozess wird in Gegenwart einer Maske durchgeführt, um Bereiche der Halbleiterschicht 114B über den Mesas 112A, 112B zu entfernen.
  • In einigen Ausführungsformen weist die erste Halbleiterschicht 114A eine Störstelle vom p-Typ auf. Gemäß einigen Ausführungsformen wird eine (p+)- oder (p++)-Konzentration der Störstelle in der ersten Halbleiterschicht 114A währen der Ausbildung der ersten Halbleiterschicht 114A in situ bereitgestellt. In einigen Ausführungsformen wird ein Implantationsprozess durchgeführt, um die Störstelle in der ersten Halbleiterschicht 114A bereitzustellen. In einigen Ausführungsformen variiert ein vertikales Dotierstoffprofil der ersten Halbleiterschicht 114A die erste Halbleiterschicht 114A hindurch entlang einem linearen oder nichtlinearen Gradienten. Gemäß einigen Ausführungsformen weist die zweite Halbleiterschicht 114B eine Störstelle vom n-Typ mit einer (n++)-Störstellenkonzentration auf. In einigen Ausführungsformen können die Störstellen vom n-Typ und die Störstellen vom p-Typ umgekehrt werden.
  • Bei 5006 (veranschaulicht in 5A) werden ein oder mehr Implantationsprozesse 124 durchgeführt, um unter dem Gebiet 118 eine Stromspreizschicht 126 in der Driftschicht 104 auszubilden. In einigen Ausführungsformen weist die Stromspreizschicht 126 eine Störstelle mit dem gleichen Leitfähigkeitstyp wie der Halbleiterkörper 102 und die Driftschicht 104, wie etwa eine Störstelle vom n-Typ, auf. Gemäß einigen Ausführungsformen liegt eine (n+)-Konzentration der Störstelle in der Stromspreizschicht 126 vor. In einigen Ausführungsformen kompensiert die Stromspreizschicht 126 eine niedrige Querleitfähigkeit der Driftschicht 104. Ein oder mehr Ausheilprozesse können durchgeführt werden, um die Dotierstoffe in der ersten Halbleiterschicht 114A, der zweiten Halbleiterschicht 114B oder der Stromspreizschicht 126 zu aktivieren. Unterschiedliche Konfigurationen der Stromspreizschicht 126 liegen innerhalb des Umfangs der vorliegenden Offenbarung. Beispielsweise können die Leitfähigkeitstypen umgekehrt werden und können anstelle von Störstellen vom n-Typ Störstellen vom p-Typ verwendet werden.
  • Bei 5007 (veranschaulicht in 5B) wird eine Barrierenschicht 128 über der Halbleiterschicht 114 und in den Hohlräumen 400A, 400B, 400C ausgebildet, wird eine oberseitige leitfähige Schicht 130 über der Barrierenschicht 128 ausgebildet und wird eine rückseitige leitfähige Schicht 132 über dem Halbleiterkörper 102 ausgebildet. In einigen Ausführungsformen weist die Barrierenschicht 124 eine leitfähige Schicht auf, die eine Elektromigration von Material der oberseitigen leitfähigen Schicht 130 in die erste Halbleiterschicht 114A oder die zweite Halbleiterschicht 114B hemmt. Die Barrierenschicht 128 definiert einen ersten leitfähigen Kontakt 128A und einen zweiten leitfähigen Kontakt 128B, die die erste Halbleiterschicht 114A und die zweite Halbleiterschicht 114B elektrisch berühren, was somit einen PN-Übergang zwischen der ersten Halbleiterschicht 114A und der zweiten Halbleiterschicht 114B vermeidet. In einigen Ausführungsformen weist die Barrierenschicht 128 TaN, TiN, oder ein anderes geeignetes Material auf. In einigen Ausführungsformen werden die Barrierenschicht 128, die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 durch zumindest einen eines CVD-, PVD-, Elektroplattierungsprozesses oder anderen geeigneten Prozesses abgeschieden. In einigen Ausführungsformen weisen die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 zumindest eines von AlCu, AlSiCu, Cu, NiPPd oder eines anderen geeigneten Materials auf. Die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 können verschiedene Materialien aufweisen.
  • Der Bereich der ersten Halbleiterschicht 114A im Graben 110A umfasst ein erstes dotiertes Gebiet 134, das einer ersten Seite der Mesa 112A benachbart ist, der Bereich der ersten Halbleiterschicht 114A im Graben 110B umfasst ein zweites dotiertes Gebiet 136, das einer zweiten Seite der Mesa 112 benachbart ist, und der Bereich der Halbleiterschicht 114B über der Mesa 112A umfasst ein drittes dotiertes Gebiet 138. Das erste dotierte Gebiet 134, das zweite dotierte Gebiet 136, das dritte dotierte Gebiet 138 und das Material der Driftschicht 104 in der Mesa 112A definieren eine Diode 140 wie etwa eine Schottky-Diode. In einigen Ausführungsformen ist die Stromspreizschicht 126 ein viertes dotiertes Gebiet in der Driftschicht 104. Heteroübergänge 142A, 142B, 142C sind jeweils an den Grenzflächen zwischen dem ersten dotierten Gebiet 134, dem zweiten dotierten Gebiet 136, dem dritten dotierten Gebiet 138 und dem Material der Driftschicht 104 definiert. Die Charakteristiken der Heteroübergänge 142A, 142B, 142C variieren in Abhängigkeit von den Dotierstoffprofilen des ersten dotierten Gebiets 134, des zweiten dotierten Gebiets 136 und des dritten dotierten Gebiets 138. Die oberseitige leitfähige Schicht 130 und die rückseitige leitfähige Schicht 132 stellen Anschlüsse der Diode 140 bereit.
  • In einigen Ausführungsformen kann die Sperrschicht 202 von 2C oder die dielektrische Schicht 302 von 3C in der Vorrichtung 100 von 5B vorgesehen werden.
  • 6 ist eine Veranschaulichung eines beispielhaften Verfahrens 600 zum Herstellen einer Halbleitervorrichtung. Bei 602 wird ein erster Graben in einer Siliziumcarbid-Schicht ausgebildet. Bei 604 wird ein zweiter Graben in der Siliziumcarbid-Schicht ausgebildet, um eine Mesa in der Siliziumcarbid-Schicht zwischen dem ersten Graben und dem zweiten Graben zu definieren. Bei 606 wird ein erstes dotiertes Halbleitermaterial im ersten Graben ausgebildet und wird ein zweites dotiertes Halbleitermaterial im zweiten Graben ausgebildet. Bei 608 wird ein drittes dotiertes Halbleitermaterial über der Mesa ausgebildet, um einen Heteroübergang an einer Grenzfläche zwischen dem dritten dotierten Halbleitermaterial und der Mesa zu definieren.
  • Man kann verstehen, dass, indem man eine oder mehrere der hierin beschriebenen Techniken anwendet, wie etwa indem man eine Diode in den Gräben und über der Mesa ausbildet, die Halbleitervorrichtung aufgrund der Anpassung bzw. des Zuschnitts des Dotierstoffprofils eine verbesserte Leistung aufweisen kann. Leistungsdioden sollten die niedrigstmögliche Kniespannung und einen niedrigen Leckstrom aufweisen. Auf SiC basierende Dioden sind als Schottky-Dioden für Sperrspannungen von z. B. über 400 V (z. B. über 500 V oder über 1 kV oder über 2 kV) ausgelegt. In einigen Beispielen kann die Sperrspannung unter 15 kV (oder unter 10 kV oder unter 6 kV oder unter 3,3 kV) liegen.
  • Das Vorsehen eines gegendotiertes Abschirmgebiets in der Driftzone reduziert einen Leckstrom, da im Sperrmodus die Raumladungszonen zwischen den p-Gebieten überlappen, sodass das elektrische Feld am Kontakt begrenzt ist. Unter Verwendung der hierin beschriebenen Dotierstoffprofile mit Gradienten kann eine Schottky-Barriere schrittweise geändert werden. Das Vorsehen eines gegendotierten Materials im unteren Gebiet des Grabens liefert einen Schottky-Kontakt mit hoher Schottky-Barriere am oberen Gebiet des Grabens, worin das elektrische Feld im Sperrmodus höher ist. Das obere Gebiet weist eine niedrigere Barriere und somit eine niedrigere Kniespannung im Durchlass- oder Leitungsmodus der Diode auf. Im Sperrmodus weist das untere Gebiet eine höhere Schottky-Barriere aufgrund der Gegendotierung und somit einen niedrigeren Leckstrom im Sperrmodus auf. Im Durchlassfall leitet jedoch das obere Gebiet den Großteil des Stroms. Daher ermöglicht die Diode eine hohe Sperrspannung bei niedrigem Durchlasswiderstand.
  • Man kann verstehen, dass Kombinationen von einer oder mehreren, hierin beschriebenen Ausführungsformen einschließlich Kombinationen von Ausführungsformen, die in Bezug auf verschiedene Figuren beschrieben wurden, hierin in Erwägung gezogen sind.
  • Obgleich der Gegenstand in einer spezifischen Sprache für strukturelle Merkmale und/oder methodische Vorgänge beschrieben wurde, versteht es sich, dass der in den beigefügten Ansprüchen definierte Gegenstand nicht notwendigerweise auf die spezifischen Merkmale oder Vorgänge beschränkt ist, die oben beschrieben wurden. Vielmehr sind die oben beschriebenen spezifischen Merkmale und Vorgänge als beispielhafte Formen zum Realisieren der Ansprüche offenbart.
  • Jeder hierin als ein „Beispiel“ beschriebene Aspekt oder Entwurf soll nicht notwendigerweise als vorteilhaft gegenüber anderen Aspekten oder Entwürfen aufgefasst werden. Vielmehr soll die Verwendung des Worts „Beispiel“ einen möglichen Aspekt und/oder eine mögliche Implementierung präsentieren, die sich auf die hierin präsentierten Techniken beziehen können. Solche Beispiele sind für solche Techniken nicht notwendig oder als Einschränkung gedacht. Verschiedene Ausführungsformen solcher Techniken können solch ein Beispiel, allein oder in Kombination mit anderen Merkmalen, einschließen und/oder können das veranschaulichte Beispiel variieren und/oder weglassen.
  • Wie in dieser Anmeldung verwendet, soll der Begriff „oder“ anstelle eines exklusiven „oder“ ein inklusives „oder“ meinen. Das heißt, sofern es nicht anders spezifiziert oder aus dem Zusammenhang klar ist, soll „X verwendet A oder B“ bedeuten, dass jede der natürlichen, inklusiven Perlmutationen gemeint ist. Das heißt, falls X A verwendet, X B verwendet oder X sowohl A als auch B verwendet, ist dann in jedem der vorgehenden Fälle „X verwendet A oder B“ erfüllt. Außerdem kann der unbestimmte Artikel „ein/eine“, wie er in dieser Anmeldung und den beigefügten Ansprüchen verwendet wird, im Allgemeinen so aufgefasst werden, dass er „ein/eine oder mehr“ meint, sofern es nicht anders spezifiziert oder aus dem Kontext klar ist, dass er sich auf eine Singularform bezieht. Sofern nicht anders spezifiziert soll auch „erster“, „zweiter“ oder dergleichen nicht einen zeitlichen Aspekt, räumlichen Aspekt, eine Reihenfolge etc. implizieren. Vielmehr werden solche Begriffe nur als Identifikatoren, Bezeichnungen etc. für Merkmale, Elemente, Gegenstände etc. verwendet. Beispielsweise entsprechen ein erstes Element und ein zweites Element im Allgemeinem einem Element A und einem Element B oder zwei verschiedenen oder zwei identischen Elementen oder demselben Element.
  • Obgleich die Offenbarung in Bezug auf eine oder mehrere Implementierungen dargestellt und beschrieben wurde, wird der Fachmann auch auf äquivalente Änderungen und Modifikationen basierend auf dem Lesen und Verständnis dieser Beschreibung und der beigefügten Zeichnungen kommen. Die Offenbarung schließt all solche Modifikationen und Änderungen ein und ist nur durch den Umfang der folgenden Ansprüche eingeschränkt.
  • Insbesondere im Hinblick auf die verschiedenen Funktionen, die von den oben beschriebenen Komponenten (z. B. Elementen, Ressourcen etc.) ausgeführt werden, sollen die Begriffe, die verwendet werden, um solche Komponenten zu beschreiben, sofern nicht anders angegeben, jeder beliebigen Komponente entsprechen, die eine spezifizierte Funktion der beschriebenen Komponente ausführt (z. B. die funktional äquivalent ist), selbst wenn sie der offenbarten Struktur, die die Funktion in den hierin veranschaulichten beispielhaften Implementierungen der Offenbarung ausführt, nicht strukturell äquivalent ist. Während ein bestimmtes Merkmal der Offenbarung in Bezug auf nur eine von mehreren Implementierungen offenbart worden sein kann, kann solch ein Merkmal außerdem mit einem oder mehreren anderen Merkmalen der anderen Implementierungen kombiniert werden, wie es für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. In dem Maße, in dem die Begriffe „enthält“, „aufweisend“, „aufweist“, „mit“ oder Varianten davon in entweder der detaillierten Beschreibung oder den Ansprüchen verwendet werden, sollen darüber hinaus solche Begriffe in einer dem Begriff „umfassen“ ähnlichen Art und Weise inklusiv sein.
  • Obgleich der Gegenstand mit Verweis auf veranschaulichte Ausführungsformen beschrieben wurde, soll diese Beschreibung nicht in einem einschränkenden Sinn aufgefasst werden. Verschiedene Modifikationen und Kombinationen der veranschaulichten Ausführungsformen sowie andere Ausführungsformen der vorliegenden Offenbarung werden für den Fachmann bei Bezugnahme auf die Beschreibung offensichtlich sein. Es versteht sich daher, dass die beigefügten Ansprüche jegliche derartige Modifikationen oder Ausführungsformen umfassen.

Claims (21)

  1. Halbleitervorrichtung (100), aufweisend: eine Siliziumcarbid-Schicht (114) die eine Mesa (112A) aufweist; ein erstes dotiertes Gebiet (134), das einer ersten Seite der Mesa (112A) benachbart ist; ein zweites dotiertes Gebiet (136), das einer zweiten Seite der Mesa benachbart ist; ein drittes dotiertes Gebiet (138) über der Mesa; und einen Heteroübergang (142C), der an einer Grenzfläche zwischen dem dritten dotierten Gebiet (138) und der Mesa (112A) definiert ist.
  2. Halbleitervorrichtung (100) nach Anspruch 1, wobei: das erste dotierte Gebiet (134) eine erste Störstelle mit einem ersten Leitfähigkeitstyp aufweist; das zweite dotierte Gebiet (136) eine zweite Störstelle mit dem ersten Leitfähigkeitstyp aufweist; und das dritte dotierte Gebiet (138) eine dritte Störstelle mit einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp aufweist.
  3. Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche, wobei: das dritte dotierte Gebiet (138) über zumindest einem des ersten dotierten Gebiets (134) oder des zweiten dotierten Gebiets (136) liegt.
  4. Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche, wobei das dritte dotierte Gebiet aufweist: einen ersten Bereich, der der ersten Seite der Mesa (112A) benachbart ist; einen zweiten Bereich, der der zweiten Seite der Mesa (112A) benachbart ist; und einen dritten Bereich über dem ersten dotierten Gebiet (134), dem zweiten dotierten Gebiet (136) und der Mesa (112A).
  5. Halbleitervorrichtung (100) nach Anspruch 4, aufweisend: einen ersten leitfähigen Kontakt (128A), der das erste dotierte Gebiet (134) und den ersten Bereich des dritten dotierten Gebiets (138) berührt; und einen zweiten leitfähigen Kontakt (128B), der das zweite dotierte Gebiet (136) und den zweiten Bereich des dritten dotierten Gebiets (138) berührt.
  6. Halbleitervorrichtung (100) nach Anspruch 5, aufweisend: eine leitfähige Schicht (130), die über dem dritten dotierten Gebiet (138) liegt und den ersten leitfähigen Kontakt (128A) und den zweiten leitfähigen Kontakt (128B) berührt.
  7. Halbleitervorrichtung (100) nach Anspruch 1, wobei: das erste dotierte Gebiet (134), das zweite dotierte Gebiet (136) und das dritte dotierte Gebiet (138) eine Störstelle mit einem ersten Leitfähigkeitstyp aufweisen.
  8. Halbleitervorrichtung (100) nach Anspruch 7, wobei: zumindest eines des ersten dotierten Gebiets (134), des zweiten dotierten Gebiets (136) oder des dritten dotierten Gebiets (138) ein Dotierungsprofil aufweist, das in einer vertikalen Richtung variiert.
  9. Halbleitervorrichtung (100) nach Anspruch 7, wobei: das erste dotierte Gebiet (134) eine erste Störstellenkonzentration aufweist und das zweite dotierte Gebiet (136) eine zweite Störstellenkonzentration aufweist, die größer als die erste Störstellenkonzentration ist.
  10. Halbleitervorrichtung (100) nach Anspruch 1, aufweisend: ein viertes dotiertes Gebiet (126) in der Siliziumcarbid-Schicht (114) unter dem ersten dotierten Gebiet (134), dem zweiten dotierten Gebiet (136) und dem dritten dotierten Gebiet (138).
  11. Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche, aufweisend: ein erstes dielektrisches Gebiet (302) unter dem ersten dotierten Gebiet (134); und ein zweites dielektrisches Gebiet unter dem zweiten dotierten Gebiet (136), wobei: die Siliziumcarbid-Schicht (104) zwischen dem ersten dielektrischen Gebiet (302) und dem zweiten dielektrischen Gebiet liegt.
  12. Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche, aufweisend: ein viertes dotiertes Gebiet (402) in der Siliziumcarbid-Schicht (104), das unter dem ersten dotierten Gebiet (134) liegt und dieses direkt berührt; und ein fünftes dotiertes Gebiet in der Siliziumcarbid-Schicht (104), das unter dem zweiten dotierten Gebiet (136) liegt und dieses direkt berührt, wobei: das dritte dotierte Gebiet (138) eine erste Störstelle mit einem ersten Leitfähigkeitstyp aufweist; das vierte dotierte Gebiet (402) eine zweite Störstelle mit einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp aufweist; und das fünfte dotierte Gebiet eine dritte Störstelle mit dem zweiten Leitfähigkeitstyp aufweist.
  13. Halbleitervorrichtung (100), aufweisend: eine erste Schicht (104), die ein erstes Material mit einer ersten Bandlücke aufweist und eine Mesa (112A) aufweist; ein zweites Gebiet (134), das einer ersten Seite der Mesa (112A) benachbart ist und eine erste Materialzusammensetzung aufweist, die sich von einer zweiten Materialzusammensetzung der ersten Schicht (104) unterscheidet; ein zweites Gebiet (136), das einer zweiten Seite der Mesa (112A) benachbart ist und eine dritte Materialzusammensetzung aufweist, die sich von der zweiten Materialzusammensetzung der ersten Schicht (104) unterscheidet; eine zweite Schicht (114) mit einem zweiten Material, das eine zweite Bandlücke aufweist, die geringer als die erste Bandlücke ist, über der ersten Schicht (104); und einen Heteroübergang (142A, 142B, 142C), der an einer Grenzfläche zwischen der ersten Schicht (104) und der zweiten Schicht (114) definiert ist.
  14. Halbleitervorrichtung nach Anspruch 13, wobei: das erste Gebiet (134) eine dritte Bandlücke aufweist, die geringer als die erste Bandlücke ist; und das zweite Gebiet (136) eine vierte Bandlücke aufweist, die geringer als die erste Bandlücke ist.
  15. Halbleitervorrichtung nach Anspruch 13, aufweisend: eine erste dielektrische Schicht (302) zwischen dem ersten Gebiet (134) und der ersten Schicht (104); und eine zweite dielektrische Schicht zwischen dem zweiten Gebiet (136) und der ersten Schicht (104).
  16. Verfahren zum Ausbilden einer Halbleitervorrichtung (100), aufweisend: ein Ausbilden eines ersten Grabens (110A) in einer Siliziumcarbid-Schicht (104); ein Ausbilden eines zweiten Grabens (110B) in der Siliziumcarbid-Schicht (104), um eine Mesa (112A) in der Siliziumcarbid-Schicht (104) zwischen dem ersten Graben (110A) und dem zweiten Graben (110B) zu definieren; ein Ausbilden eines ersten dotierten Halbleitermaterials im ersten Graben (110A); ein Ausbilden eines zweiten dotierten Halbleitermaterials im zweiten Graben (110B); und ein Ausbilden eines dritten dotierten Halbleitermaterials über der Mesa (112A), um einen Heteroübergang an einer Grenzfläche zwischen dem dritten dotierten Halbleitermaterial und der Mesa (112A) zu definieren.
  17. Verfahren nach Anspruch 16, wobei: ein Ausbilden des ersten dotierten Halbleitermaterials aufweist: ein Vorsehen einer ersten Störstelle mit einem ersten Leitfähigkeitstyp im ersten Graben (110A); ein Ausbilden des zweiten dotierten Halbleitermaterials aufweist: ein Vorsehen einer zweiten Störstelle mit dem ersten Leitfähigkeitstyp im zweiten Graben (110B), ein Ausbilden des dritten dotierten Halbleitermaterials aufweist: ein Vorsehen einer dritten Störstelle mit einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp über der Mesa (112A), und das Verfahren aufweist: ein Ausbilden eines ersten leitfähigen Kontakts, der das erste dotierte Halbleitermaterial und das dritte dotierte Halbleitermaterial berührt; und ein Ausbilden eines zweiten leitfähigen Kontakts, der das zweite dotierte Halbleitermaterial und das dritte dotierte Halbleitermaterial berührt.
  18. Verfahren nach Anspruch 16 oder 17, wobei: ein erster Hohlraum das erste dotierte Halbleitermaterial und das dritte dotierte Halbleitermaterial freilegt; ein zweiter Hohlraum das zweite dotierte Halbleitermaterial und das dritte dotierte Halbleitermaterial freilegt; und ein Ausbilden des ersten leitfähigen Kontakts und des zweiten leitfähigen Kontakts ein Ausbilden einer leitfähigen Barrierenschicht (128) in dem ersten Hohlraum und in dem zweiten Hohlraum umfasst.
  19. Verfahren nach einem der Ansprüche 16 bis 18, aufweisend: ein Implantieren einer Störstelle mit dem ersten Leitfähigkeitstyp in einem ersten Gebiet unter dem ersten Graben und in einem zweiten Gebiet unter dem zweiten Graben (110B).
  20. Verfahren nach einem der Ansprüche 16 bis 19, wobei zumindest eines des ersten dotierten Halbleitermaterials, des zweiten dotierten Halbleitermaterials oder des dritten dotierten Halbleitermaterials ein Dotierungsprofil aufweist, das in einer vertikalen Richtung variiert.
  21. Verfahren nach einem der Ansprüche 16 bis 20, aufweisend: ein Ausbilden einer ersten dielektrischen Schicht in einem Bodenbereich des ersten Grabens (110A); und ein Ausbilden einer zweiten dielektrischen Schicht in einem Bodenbereich des zweiten Grabens (110B).
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