DE102022106663A1 - Verfahren und struktur für eine brücken-verbindung - Google Patents

Verfahren und struktur für eine brücken-verbindung Download PDF

Info

Publication number
DE102022106663A1
DE102022106663A1 DE102022106663.0A DE102022106663A DE102022106663A1 DE 102022106663 A1 DE102022106663 A1 DE 102022106663A1 DE 102022106663 A DE102022106663 A DE 102022106663A DE 102022106663 A1 DE102022106663 A1 DE 102022106663A1
Authority
DE
Germany
Prior art keywords
die
bridge
bond
bond pad
device die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102022106663.0A
Other languages
English (en)
Inventor
Ming-Fa Chen
Min-Chien Hsiao
Chih-Chia Hu
Han-Ping Pu
Ching-Yu Huang
Chen-Sheng Lin
Sung-Feng Yeh
Chao-Wen Shih
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102022106663A1 publication Critical patent/DE102022106663A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053—Bonding environment
    • H01L2224/83091—Under pressure
    • H01L2224/83092—Atmospheric pressure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053—Bonding environment
    • H01L2224/83095—Temperature settings
    • H01L2224/83096—Transient conditions
    • H01L2224/83097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06531—Non-galvanic coupling, e.g. capacitive coupling
    • H01L2225/06534—Optical coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes

Abstract

Ausführungsformen nutzen einen Brücken-Die, der direkt an zwei oder mehr Vorrichtungs-Dies bondet und diese überbrückt. Jeder der Vorrichtungs-Dies kann zusätzliche Vorrichtungs-Dies aufweisen, die darauf gestapelt sind. In einigen Ausführungsformen kann der Brücken-Die Vorrichtungs-Dies sowohl unter als auch über dem Brücken-Die angeordnet überbrücken. In einigen Ausführungsformen können mehrere Brücken-Dies verwendet werden, um einen Vorrichtungs-Die zu anderen angrenzenden Vorrichtungs-Dies zu überbrücken.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/251,099 , eingereicht am 1. Oktober 2021, und der vorläufigen US-Anmeldung Nr. 63/249,861 , eingereicht am 29. September 2021, welche Anmeldungen hiermit durch Bezugnahme hierin aufgenommen werden.
  • HINTERGRUND
  • Die Packages von integrierten Schaltungen werden immer komplexer, wobei mehr Vorrichtungs-Dies im gleichen Package gepackt werden, um mehr Funktionen zu erreichen. Zum Beispiel wurde System-on-Integrate-Chip (SoIC) entwickelt, um eine Mehrzahl von Vorrichtungs-Dies, wie beispielsweise Prozessoren und Speicherwürfel, im gleichen Package zu umfassen. Der SoIC kann Vorrichtungs-Dies aufweisen, die unter Verwendung unterschiedlicher Technologien gebildet wurden, und unterschiedliche Funktionen aufweisen, die an den gleichen Vorrichtungs-Die gebondet sind, wodurch ein System gebildet wird. Dies kann Herstellungskosten sparen und die Vorrichtungsleistung optimieren.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Merkmale beliebig vergrößert oder verkleinert sein.
    • 1 veranschaulicht eine Perspektivansicht einer Package-Struktur in einem Zwischenschritt gemäß einigen Ausführungsformen.
    • 2 veranschaulicht eine Draufsicht auf eine Package-Komponente mit mehreren darin definierten Vorrichtungs-Dies.
    • 3 bis 4 veranschaulichen Querschnittsansichten von Zwischenstufen bei der Bildung einer Package-Komponente gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 5 bis 6 veranschaulichen Querschnittsansichten von Zwischenstufen bei der Herstellung einer Package-Komponente gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 7 bis 8 veranschaulichen Querschnittsansichten von Zwischenstufen bei der Herstellung einer Brücken-Komponente gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 9 bis 20 veranschaulichen Zwischenstufen zum Herstellen einer Package-Struktur mit einem darin genutzten Brücken-Die gemäß einigen Ausführungsformen.
    • 21 bis 23 veranschaulichen Zwischenschritte zum Herstellen einer Package-Vorrichtung mit einem anderen Brücken-Die gemäß einigen Ausführungsformen.
    • 24 bis 26 veranschaulichen Zwischenschritte zum Bilden einer Package-Vorrichtung mit einem anderen Brücken-Die gemäß einigen Ausführungsformen.
    • 27 bis 29 veranschaulichen Zwischenschritte zum Herstellen einer Package-Vorrichtung mit einem anderen Brücken-Die gemäß einigen Ausführungsformen.
    • 30, 31A und 31B veranschaulichen verschiedene Konfigurationen für den Brücken-Die und Vorrichtungs-Dies gemäß einigen Ausführungsformen.
    • 32 bis 34 veranschaulichen Zwischenschritte bei der Herstellung eines vierfach vernetzten Brücken-Dies und einer Vorrichtungsstruktur gemäß einigen Ausführungsformen.
    • 35 veranschaulicht einen vierfach vernetzten Brücken-Die gemäß anderen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal so ausgebildet werden können, dass das erste und das zweite Merkmal nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter liegend“, „unter“, „untere(r)“/„unteres“, „darüber liegend“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung verschiedene Orientierungen der Vorrichtung im Gebrauch oder Betrieb einschließen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung), und die hierin verwendeten räumlich relativen Deskriptoren können entsprechend interpretiert werden.
  • Siliziumbrücken können verwendet werden, um Metallmerkmale von einem Halbleiterchip mit einem anderen Halbleiterchip elektrisch zu koppeln. Zum Beispiel kann eine Siliziumbrücke einen elektrischen Pfad von einem ersten externen Anschluss der Siliziumbrücke zu einem zweiten externen Anschluss der Siliziumbrücke bereitstellen. Der erste Anschluss kann dann zum Beispiel durch einen Lötkontakthügel mit einem ersten Chip verbunden werden, und der zweite Anschluss kann mit einem zweiten Chip verbunden werden, wodurch eine Brücke zwischen dem ersten Chip und dem zweiten Chip gebildet wird. Ein Problem bei einer solchen Siliziumbrücke besteht darin, dass der Verbindungspfad zwischen den Chips und der Siliziumbrücke einen Widerstand aufweisen kann, der Signalverlust, erhöhten Energieverbrauch und erhöhte Abwärmeerzeugung verursacht.
  • Ausführungsformen stellen mehrere Konfigurationen für einen Siliziumbrücken-Die bereit, der direkt an die Ziel-Halbleiterchips gebondet ist, wodurch eine erhöhte Leistung bereitgestellt wird, wie durch erhöhte Anschlussdichte, verringerten Energieverbrauch, verringerte Abwärmeerzeugung und erhöhten Signaldurchsatz gemessen, wodurch die Fähigkeit bereitgestellt wird, Signale mit höherer Geschwindigkeit zwischen den Ziel-Chips zu verwenden. Ausführungsformen stellen die Fähigkeit bereit, einen lokalen Silizium-Interconnect als eine Siliziumbrücke, einen integrierten passiven Vorrichtungs-Die als eine Siliziumbrücke, einen aktiven Vorrichtungs-Die als eine Siliziumbrücke und/oder einen photonischen Die als eine Siliziumbrücke zu nutzen. Ausführungsformen stellen auch die Fähigkeit bereit, eine Siliziumbrücke zu nutzen, um mehr als zwei Dies miteinander zu verbinden, wie etwa drei, vier, fünf oder sechs usw. Ausführungsformen können auch verwendet werden, um mehrere Siliziumbrücken zusammen in einem einzigen Package bereitzustellen, um mehrere Dies miteinander zu verbinden. Zusätzliche Dies können auch in Verbindung mit den Siliziumbrücken verwendet werden, um eine erhöhte Flexibilität und Funktionalität bereitzustellen.
  • Die hierin erörterten Ausführungsformen werden im Kontext eines System-on-Integrate-Chip (SoIC)-Packages und des Verfahrens zum Herstellen desselben erörtert, obwohl es sich versteht, dass die offenbarten Techniken und Vorrichtungen in anderen Packaging-Kontexten verwendet werden können. Die Zwischenstufen zum Herstellen des SoIC-Packages werden gemäß einigen Ausführungsformen veranschaulicht. Einige Variationen einiger Ausführungsformen werden erörtert. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszahlen verwendet, um gleiche Elemente zu bezeichnen. Es versteht sich, dass, obwohl die Herstellung von SoIC-Packages als Beispiel verwendet wird, um das Konzept der Ausführungsformen der vorliegenden Offenbarung zu erläutern, die Ausführungsformen der vorliegenden Offenbarung ohne weiteres auf andere Bondingverfahren und -strukturen anwendbar sind, in denen Metallpads und Durchkontaktierungen aneinander gebondet sind.
  • 1 veranschaulicht eine Perspektivansicht einer SoIC-Package-Vorrichtung in einem Zwischenschritt gemäß einigen Ausführungsformen. Während einige Beispiele für Typen von Vorrichtungs-Dies 105 und 205 nachstehend aufgelistet sind, können die Vorrichtungs-Dies 105 und 205 beliebige Dies sein. Der Vorrichtungs-Die 105 kann ein Logik-Die, wie beispielsweise ein Central Processing Unit (CPU)-Die, ein Micro Control Unit (MCU)-Die, ein Input-Output (IO)-Die, ein BaseBand (BB)-Die, ein Application Processor (AP)-Die oder dergleichen sein. Der Vorrichtungs-Die 105 kann auch ein Speicher-Die, wie beispielsweise ein Dynamic Random Access Memory (DRAM)-Die oder ein Static Random Access Memory (SRAM)-Die oder dergleichen sein. Der Vorrichtungs-Die 105 kann Teil eines Wafers sein (siehe 2). Der Vorrichtungs-Die 205 ist elektrisch an den Vorrichtungs-Die 105 gebondet. Der Vorrichtungs-Die 205 kann ein Logik-Die sein, der ein CPU-Die, MCU-Die, IO-Die, Base-Band-Die oder AP-Die sein kann. Der Vorrichtungs-Die 205 kann auch ein Speicher-Die sein. Mehrere Vorrichtungs-Dies 205 können an den Vorrichtungs-Die 105 gebondet sein, wobei jeder eine unterschiedliche Funktionalität aufweist.
  • Der Siliziumbrücken-Die 305/405/505/605 ist an einen ersten Vorrichtungs-Die 105a und einen zweiten Vorrichtungs-Die 105b gebondet und überbrückt eine Verbindung zwischen dem ersten Vorrichtungs-Die 105a und dem zweiten Vorrichtungs-Die 105b. Unterschiedliche Konfigurationen für jeden der Siliziumbrücken-Dies 305/405/505/605 werden nachstehend ausführlicher erörtert. In einigen Ausführungsformen können Vielfache der Siliziumbrücken-Dies 305/405/505/605 in verschiedenen Kombinationen des Brücken-Dies 305, Brücken-Dies 405, Brücken-Dies 505 und Brücken-Dies 605 verwendet werden.
  • 2 veranschaulicht eine Package-Komponente 100 (die ein Wafer sein kann, wie veranschaulicht) mit mehreren Vorrichtungs-Dies 105, die darin definiert oder gebildet sind. Die Vorrichtungs-Dies 105 können alle von demselben Design und derselben Funktion sein oder können von unterschiedlichen Designs und Funktionen sein. Die gestrichelten Linien stellen Zerteilungslinien 106 dar, wo die Vorrichtungs-Dies 105 in einem nachfolgenden Vereinzelungsprozess voneinander getrennt werden.
  • 3 bis 5 veranschaulichen Querschnittsansichten von Zwischenstufen bei der Herstellung eines SoIC-Packages gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 3 veranschaulicht die Querschnittsansicht bei der Herstellung der Package-Komponente 100. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Package-Komponente 100 ein Abschnitt eines Vorrichtungs-Wafers, der IC-Bauteile 122, z. B. aktive Vorrichtungen wie Transistoren und/oder Dioden, und möglicherweise passive Vorrichtungen wie Kondensatoren, Induktoren, Widerstände oder dergleichen aufweist. Die Package-Komponente 100 kann eine Mehrzahl von Vorrichtungs-Dies 105 darin aufweisen, wobei ein Abschnitt des Vorrichtungs-Dies 105a und ein Abschnitt des Vorrichtungs-Dies 105b veranschaulicht sind. Es versteht sich, dass diese Ansichten lediglich veranschaulichend und nicht beschränkend sind.
  • Gemäß anderen Ausführungsformen der vorliegenden Offenbarung weist die Package-Komponente 100 passive Bauelemente (ohne aktive Bauelemente) auf. In einigen Ausführungsformen, und wie in der nachstehenden Erörterung erwähnt, kann die Package-Komponente 100 ein Bauelementwafer sein. Die Ausführungsformen der vorliegenden Offenbarung können auch auf andere Typen von Package-Komponenten wie Interposer-Wafer angewendet werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist der Wafer 100 ein Halbleitersubstrat 120 und die an einer oberen Oberfläche des Halbleitersubstrats 120 gebildeten Merkmale auf. Das Halbleitersubstrat 120 kann aus kristallinem Silizium, kristallinem Germanium, kristallinem Siliziumgermanium und/oder einem III-V-Verbindungshalbleiter wie GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP und dergleichen gebildet sein. Das Halbleitersubstrat 120 kann auch ein Bulk-Siliziumsubstrat oder ein Silizium-auf-Isolator(SOI)-Substrat sein. Flache Grabenisolations (Shallow Trench Isolation, STI)-Regionen (nicht dargestellt) können in dem Halbleitersubstrat 120 gebildet sein, um die aktiven Regionen in dem Halbleitersubstrat 120 zu isolieren. Optionale Durchkontaktierungen 116 können gebildet sein, um sich in das Halbleitersubstrat 120 zu erstrecken, und die optionalen Durchkontaktierungen 116 können verwendet werden, um Merkmale auf entgegengesetzten Seiten des Wafers 100 elektrisch miteinander zu koppeln.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist der Wafer 100 IC-Bauteile 122 auf, die auf der oberen Oberfläche des Halbleitersubstrats 120 gebildet sind. Beispielhafte IC-Bauteile 122 können komplementäre Metalloxid-Halbleiter(Complementary Metal-Oxide Semiconductor, CMOS)-Transistoren, Widerstände, Kondensatoren, Dioden und/oder dergleichen aufweisen. Die Einzelheiten der IC-Bauteile 122 sind hierin nicht veranschaulicht. Gemäß anderen Ausführungsformen wird der Wafer 100 zum Herstellen von Interposern verwendet, in denen das Halbleitersubstrat 120 ein Halbleitersubstrat oder ein dielektrisches Substrat sein kann.
  • Ein Zwischenschicht-Dielektrikum (Inter-Layer Dielectric, ILD) 124 wird über dem Halbleitersubstrat 120 gebildet und füllt den Zwischenraum zwischen den Gate-Stapeln von Transistoren (nicht dargestellt) in den IC-Bauteilen 122. Gemäß einigen Ausführungsformen wird das ILD 124 aus Phosphorsilikatglas (Phospho Silicate Glass, PSG), Borsilikatglas (Boro Silicate Glass, BSG), bordotiertem Phosphorsilikatglas (Boron-Doped Phospho Silicate Glass, BPSG), fluordotiertem Silikatglas (Fluorine-Doped Silicate Glass, FSG), Tetraethylorthosilikat(Tetra Ethyl Ortho Silicate, TEOS)-gebildetem Siliziumoxid oder dergleichen gebildet. Das ILD 124 kann unter Verwendung von Schleuderbeschichtung, fließfähiger chemischer Gasphasenabscheidung (Flowable Chemical Vapor Deposition, FCVD), chemischer Gasphasenabscheidung (Chemical Vapor Deposition, CVD), plasmaunterstützter chemischer Gasphasenabscheidung (Plasma Enhanced Chemical Vapor Deposition, PECVD), chemischer Niederdruck-Gasphasenabscheidung (Low Pressure Chemical Vapor Deposition, LPCVD) oder dergleichen gebildet werden.
  • Kontaktstecker 128 werden in dem ILD 124 gebildet und werden verwendet, um die IC-Bauteile 122 elektrisch mit darüber liegenden Metallleitungen 134 und Durchkontaktierungen 136 zu verbinden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Kontaktstecker 128 aus einem leitfähigen Material gebildet, das aus Wolfram, Aluminium, Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, Legierungen davon und/oder Mehrfach-Schichten davon ausgewählt wird. Das Bilden der Kontaktstecker 128 kann das Bilden von Kontaktöffnungen in dem ILD 124, das Füllen eines leitfähigen Materials (leitfähiger Materialien) in die Kontaktöffnungen und das Durchführen einer Planarisierung (wie etwa eines chemisch-mechanischen Polier-(CMP)-Prozesses) umfassen, um die oberen Flächen der Kontaktstecker 128 mit der oberen Fläche des ILD 124 zu ebnen.
  • Über dem ILD 124 und den Kontaktsteckern 128 befindet sich die Interconnect-Struktur 130. Die Interconnect-Struktur 130 umfasst dielektrische Schichten 132 und Metallleitungen 134 und Durchkontaktierungen 136, die in dielektrischen Schichten 132 gebildet werden. Die dielektrischen Schichten 132 werden im Folgenden alternativ als Intermetall-Dielektrikum-(IMD)-Schichten 132 bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden mindestens die unteren der dielektrischen Schichten 132 aus einem dielektrischen Low-k-Material mit einer Dielektrizitätskonstante (k-Wert) von weniger als etwa 3,0 oder etwa 2,5 gebildet. Die dielektrischen Schichten 132 können aus Black Diamond (einem eingetragenen Warenzeichen von Applied Materials), einem kohlenstoffhaltigen dielektrischen Low-k-Material, Wasserstoff-Silsesquioxan (HSQ), MethylSilsesquioxan (MSQ) oder dergleichen gebildet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden einige oder alle der dielektrischen Schichten 132 aus dielektrischen Nicht-Low-k-Materialien wie Siliziumoxid, Siliziumcarbid (SiC), Siliziumcarbonitrid (SiCN), Siliziumoxycarbonitrid (SiOCN) oder dergleichen gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Bildung der dielektrischen Schichten 132 das Abscheiden eines porogenhaltigen dielektrischen Materials und dann das Durchführen eines Aushärtungsprozesses, um das Porogen auszutreiben, und somit werden die verbleibenden dielektrischen Schichten 132 porös. Ätzstoppschichten (nicht dargestellt), die aus Siliziumcarbid, Siliziumnitrid oder dergleichen gebildet werden können, können zwischen IMD-Schichten 132 gebildet werden und sind der Einfachheit halber nicht dargestellt.
  • Metallleitungen 134 und Durchkontaktierungen 136 werden in dielektrischen Schichten 132 gebildet. Die Metallleitungen 134 auf einer gleichen Ebene können im Folgenden gemeinsam als Metallschicht bezeichnet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Interconnect-Struktur 130 eine Mehrzahl von Metallschichten, die durch Durchkontaktierungen 136 miteinander verbunden sind. Metallleitungen 134 und Durchkontaktierungen 136 können aus Kupfer oder Kupferlegierungen gebildet werden, und sie können auch aus anderen Metallen gebildet werden. Der Herstellungsprozess kann Single-Damascene- und Dual-Damascene-Prozesse umfassen. In einem Single-Damascene-Prozess wird zuerst ein Graben in einer der dielektrischen Schichten 132 gebildet, gefolgt von einem Füllen des Grabens mit einem leitfähigen Material. Dann wird ein Planarisierungsprozess wie etwa ein CMP-Prozess durchgeführt, um die überschüssigen Abschnitte des leitfähigen Materials, die höher als die obere Fläche der IMD-Schicht sind, zu entfernen, wobei eine Metallleitung in dem Graben verbleibt. In einem Dual-Damascene-Prozess werden sowohl ein Graben als auch eine Durchkontaktierungsöffnung in einer IMD-Schicht gebildet, wobei die Durchkontaktierungsöffnung unter dem Graben liegt und mit diesem verbunden ist. Das leitfähige Material wird dann in den Graben und die Durchkontaktierungsöffnung gefüllt, um eine Metallleitung bzw. eine Durchkontaktierung zu bilden. Das leitfähige Material kann eine Diffusionsbarriere und ein kupferhaltiges metallisches Material über der Diffusionsbarriere enthalten. Die Diffusionsbarriere kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten.
  • Die Metallleitungen 134 umfassen Metallleitungen 134A, die als obere Metallleitungen bezeichnet werden können. Die oberen Metallleitungen 134A werden auch gemeinsam als eine obere Metallschicht bezeichnet. Die jeweilige dielektrische Schicht 132A kann aus einem dielektrischen Nicht-Low-k-Material wie undotiertem Silikatglas (Un-Doped Silicate Glass, USG), Siliziumoxid, Siliziumnitrid oder dergleichen gebildet werden. Die dielektrische Schicht 132A kann auch aus einem dielektrischen Low-k-Material gebildet werden, das aus den ähnlichen Materialien der darunter liegenden IMD-Schichten 132 ausgewählt werden kann.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden dielektrische Schichten 138 und dielektrische Bondschichten 152 über den oberen Metallleitungen 134A gebildet. Die dielektrischen Schichten 138 und die dielektrische Bondschicht 152 können aus Siliziumoxid, Siliziumoxynitrid, Siliziumoxycarbid oder dergleichen gebildet werden, und in einigen Ausführungsformen kann die dielektrische Schicht 138 zum Beispiel aus mehreren dielektrischen Teilschichten 138A, 138B und 138C gebildet werden. Zuerst kann die dielektrische Teilschicht 138A gebildet werden. Durchkontaktierungsöffnungen, die den Durchkontaktierungen 146 entsprechen, können als Nächstes in der dielektrischen Teilschicht 138A unter Verwendung eines fotolithografischen Prozesses, zum Beispiel unter Verwendung von Fotoresists und/oder Hartmasken, die über der dielektrischen Teilschicht 138A gebildet und strukturiert werden, um die Bildung von Durchkontaktierungsöffnungen, die den Durchkontaktierungen 146 entsprechen, zu unterstützen, gebildet werden. Ein anisotropes Ätzen kann verwendet werden, um diese Gräben durch die Fotoresists und/oder Hartmasken zu bilden.
  • Durchkontaktierungen 146 und Metallmerkmale 144 können über der dielektrischen Teilschicht 138A gebildet werden. Durchkontaktierungen 146 und Metallmerkmale 144 können durch Prozesse, die der oben beschriebenen Bildung von Durchkontaktierungen 136 und Metallleitungen 134 ähnlich sind, gebildet werden, obwohl ein anderer geeigneter Prozess verwendet werden kann. Metallmerkmale 144 und Durchkontaktierungen 146 können aus Kupfer oder Kupferlegierungen gebildet werden, und sie können auch aus anderen Metallen gebildet werden. In einer Ausführungsform können die Metallmerkmale 144 und/oder Durchkontaktierungen 146 aus Aluminium oder einer Aluminiumkupferlegierung gebildet werden. In einigen Ausführungsformen können die Metallmerkmale 144 zum Die-Testen verwendet werden.
  • In einigen Ausführungsformen können die Metallmerkmale 144 direkt zum Durchführen von Chip-Sonden(CP)-Tests des Wafers 100 untersucht werden. Optional können Lötregionen (z. B. Lötkugeln oder Lötkontakthügel) auf den Metallmerkmalen 144 angeordnet werden, und die Lötregionen können verwendet werden, um CP-Tests auf dem Wafer 100 durchzuführen. CP-Tests können auf dem Wafer 100 durchgeführt werden, um festzustellen, ob jeder Vorrichtungs-Die 105 des Wafers 100 ein bekannter guter Die (known good die, KGD) ist. Somit werden nur Vorrichtungs-Dies 105, die KGDs sind, einer nachfolgenden Verarbeitung zum Packaging unterzogen, und Dies, die die CP-Tests nicht bestehen, werden nicht gepackaged. Nach dem Testen können die Lötregionen (falls vorhanden) in nachfolgenden Verarbeitungsschritten entfernt werden.
  • Die dielektrische Teilschicht 138B kann dann über den Metallmerkmalen 144 bis zu einer gewünschten Dicke abgeschieden werden. In einigen Ausführungsformen kann die dielektrische Teilschicht 138B dann planarisiert werden, um die obere Oberfläche zu nivellieren, während in anderen Ausführungsformen der Nivellierungsschritt weggelassen werden kann. In einigen Ausführungsformen wird dann die dielektrische Teilschicht 138C abgeschieden. Andere Ausführungsformen verwenden möglicherweise nicht die dielektrische Teilschicht 138C, und sie kann weggelassen werden.
  • Als Nächstes können Bond-Pad-Durchkontaktierungen 156 und Bond-Pad-Durchkontaktierungen 157 gebildet werden. Bond-Pad-Durchkontaktierungen 156 erstrecken sich durch die gesamte(n) dielektrische(n) Schicht(en) 138 zu der Interconnect-Struktur 130, und Bond-Pad-Durchkontaktierungen 157 erstrecken sich zu den Metallmerkmalen 144 und koppeln mit diesen elektrisch. Öffnungen für die Bond-Pad-Durchkontaktierungen 156 und Bond-Pad-Durchkontaktierungen 157 können unter Verwendung von Fotoresists (nicht gezeigt) und/oder Hartmasken (nicht gezeigt) gebildet werden, die über der dielektrischen Schicht 138 gebildet und strukturiert werden, um die Bildung der Öffnungen für die Bond-Pad-Durchkontaktierungen 156 und Bond-Pad-Durchkontaktierungen 157 zu unterstützen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein anisotropes Ätzen durchgeführt, um die Öffnungen zu bilden. Das Ätzen kann entweder auf dem Metallmerkmal 144 für Bond-Pad-Durchkontaktierungen 157 oder auf den Metallleitungen 134 der Interconnect-Struktur 130 für Bond-Pad-Durchkontaktierungen 156 stoppen.
  • Die Öffnungen für die Bond-Pad-Durchkontaktierungen 156 und die Bond-Pad-Durchkontaktierungen 157 können als Nächstes mit leitfähigen Materialien gefüllt werden. Eine leitfähige Diffusionsbarriere (nicht gezeigt) kann zuerst gebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann die leitfähige Diffusionsbarriere aus Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen gebildet werden. Die leitfähige Diffusionsbarriere kann zum Beispiel unter Verwendung von Atomlagenabscheidung (Atomic Layer Deposition, ALD), physikalischer Gasphasenabscheidung (Physical Vapor Deposition, PVD) oder dergleichen gebildet werden. Die leitfähige Diffusionsbarriere kann eine Schicht in den Öffnungen für die Bond-Pad-Durchkontaktierungen 156 und die Bond-Pad-Durchkontaktierungen 157 und eine Schicht aufweisen, die sich über der oberen Fläche der dielektrischen Schicht 138 erstreckt.
  • Als Nächstes wird ein metallisches Material abgeschieden, um die Bond-Pad-Durchkontaktierungen 156 und die Bond-Pad-Durchkontaktierungen 157 zum Beispiel durch elektrochemische Plattierung (Electro-Chemical Plating, ECP) oder einen anderen geeigneten Abscheidungsprozess zu bilden. Das metallische Material wird auf der leitfähigen Diffusionsbarriere abgeschieden und füllt die verbleibenden Öffnungen für die Bond-Pad-Durchkontaktierungen 156 und die Bond-Pad-Durchkontaktierungen 157. Das metallische Material kann sich auch über der oberen Fläche der dielektrischen Schicht 138 erstrecken. Das metallische Material kann Kupfer oder Kupferlegierung enthalten. Die Bond-Pad-Durchkontaktierungen 156 und Bond-Pad-Durchkontaktierungen 157 können gleichzeitig gebildet werden.
  • Dann kann ein Planarisierungsprozess wie etwa ein chemisch-mechanischer Polier-(CMP)-Prozess durchgeführt werden, um überschüssige Abschnitte des metallischen Materials und der Diffusionsbarriere zu entfernen, bis die dielektrische Schicht 138 freigelegt ist. Die verbleibenden Abschnitte der Diffusionsbarriere und des metallischen Materials weisen Bond-Pad-Durchkontaktierungen 156 und Bond-Pad-Durchkontaktierungen 157 auf.
  • Als Nächstes kann eine dielektrische Bondschicht 152 über der dielektrischen Schicht 138 und darin gebildeten Öffnungen für Bond-Pads 154 gebildet werden. Die Öffnungen können unter Verwendung von Fotoresists (nicht gezeigt) und/oder Hartmasken (nicht gezeigt) gebildet werden, die über der dielektrischen Bondschicht 152 gebildet und strukturiert werden, um die Bildung der Öffnungen für die Bond-Pads 154 zu unterstützen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein anisotropes Ätzen oder Nassätzen durchgeführt, um die Öffnungen für die Bond-Pads 154 zu bilden. Das Ätzen kann in einigen Ausführungsformen auf der dielektrischen Teilschicht 138C stoppen, die als Ätzstopp fungieren kann. In anderen Ausführungsformen kann die dielektrische Bondschicht 152 Ätzselektivität mit der dielektrischen Schicht 138 aufweisen, so dass die dielektrische Schicht 138 nicht durchgeätzt wird, nachdem die dielektrische Bondschicht 152 durchgeätzt wurde. In einigen Ausführungsformen kann das Ätzen zeitbasiert sein. Die Öffnungen für die Bond-Pads 154 können obere Flächen der Bond-Pad-Durchkontaktierungen 156 und Bond-Pad-Durchkontaktierungen 157 freilegen.
  • Als Nächstes können eine Diffusionsbarriere und metallisches Material in den Öffnungen abgeschieden werden, um die Bond-Pads 154 zu bilden. Das Bilden der Bond-Pads 154 kann Prozesse und Materialien verwenden, die denjenigen ähnlich sind, die zum Bilden der Bond-Pad-Durchkontaktierungen 156 und Bond-Pad-Durchkontaktierungen 157 verwendet werden, wie oben beschrieben. Dann kann ein Planarisierungsprozess wie etwa ein chemisch-mechanischer Polier-(CMP)-Prozess durchgeführt werden, um überschüssige Abschnitte des metallischen Materials und der Diffusionsbarriere zu entfernen, bis die dielektrische Bondschicht 152 freigelegt ist. Die verbleibenden Abschnitte der Diffusionsbarriere und des metallischen Materials umfassen Bond-Pads 154, die anschließend zum Bonden an eine andere Vorrichtung verwendet werden. Es versteht sich, dass Metallleitungen auch gleichzeitig als Bond-Pads 154 gebildet werden können.
  • In einigen Ausführungsformen können die Bond-Pad-Durchkontaktierungen 156 und 157 zur gleichen Zeit wie die Bond-Pads 154 gebildet werden. In solchen Ausführungsformen werden, nachdem die dielektrische Bondschicht 152 gebildet wurde, Öffnungen in der dielektrischen Bondschicht 152 hergestellt, wie oben beschrieben. Dann werden weitere Öffnungen in der dielektrischen Schicht 138 für die Bond-Pad-Durchkontaktierungen 156 und Bond-Pad-Durchkontaktierungen 157 hergestellt, wie oben beschrieben. Dann können die leitfähige Diffusionsbarriere und das metallische Material gebildet werden, wie oben beschrieben, sowohl für die Bond-Pad-Durchkontaktierungen 156 und 157 als auch die Bond-Pads 154 im gleichen Prozess. Danach kann ein Planarisierungsprozess wie etwa ein CMP-Prozess verwendet werden, um überschüssige Abschnitte des metallischen Materials und der Diffusionsbarriere zu entfernen, bis die dielektrische Bondschicht 152 freigelegt ist. Die verbleibenden Abschnitte der Diffusionsbarriere und des metallischen Materials umfassen Bond-Pads 154, die anschließend zum Bonden an eine andere Vorrichtung verwendet werden. Metallleitungen, die in der gleichen Schicht wie die Bond-Pads 154 verlaufen, können auch gleichzeitig als Bond-Pads 154 gebildet werden.
  • Der Ort und die Anzahl der Bond-Pads 154 können basierend auf den Vorrichtungen eingestellt werden, die in nachfolgenden Prozessen an sie gebondet werden sollen. In einigen Ausführungsformen können eines oder mehrere der Bond-Pads 154 nicht elektrisch mit irgendwelchen Vorrichtungen in dem Vorrichtungs-Die 105 verbunden sein. Solche Bond-Pads 154 können als Dummy-Bond-Pads betrachtet werden. In einigen Ausführungsformen können Dummy-Bond-Pads 154 über die Oberfläche des Vorrichtungs-Dies 105 hinweg fortgesetzt werden, während in anderen Ausführungsformen Bond-Pads 154, die Dummy-Bond-Pads umfassen, nur dort angeordnet sein können, wo andere Vorrichtungen angebracht werden sollen.
  • 4 veranschaulicht den Vorrichtungs-Die 105, nachdem er von dem Wafer 100 vereinzelt wurde. Der Vereinzelungsprozess 160 (siehe 3), der verwendet wird, um den Vorrichtungs-Die von dem Wafer 100 zu vereinzeln, kann irgendein geeigneter Prozess sein, wie beispielsweise unter Verwendung einer Die-Säge, eines Laserschneidens oder dergleichen, um den Wafer 100 und darauf gebildete Strukturen zu durchschneiden.
  • 5 veranschaulicht die Herstellung des Wafers 200, der Vorrichtungs-Dies 205 (z. B. Vorrichtungs-Die 205a und Vorrichtungs-Die 205b) darin aufweist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind Vorrichtungs-Dies 205 Logik-Dies, die CPU-Dies, MCU-Dies, IO-Dies, Base-Band-Dies oder AP-Dies sein können. Vorrichtungs-Dies 205 können auch Speicher-Dies sein. Der Wafer 200 weist ein Halbleitersubstrat 220 auf, das ein Siliziumsubstrat sein kann.
  • Vorrichtungs-Dies 205 können IC-Bauteile 222, ILD 224 über den IC-Bauteilen 222 und Kontaktstecker 228 aufweisen, um elektrisch mit den IC-Bauteilen 222 verbunden zu werden. Vorrichtungs-Dies 205 können auch Interconnect-Strukturen 230 zum Verbinden mit den aktiven Vorrichtungen und passiven Vorrichtungen in Vorrichtungs-Dies 205 aufweisen. Die Interconnect-Strukturen 230 umfassen Metallleitungen 234 und Durchkontaktierungen 236.
  • Silizium-Durchkontaktierungen (Through-Silicon Vias, TSVs) 216, die manchmal als Halbleiter-Durchkontaktierungen oder Durchkontaktierungen bezeichnet werden, können optional gebildet sein, um in das Halbleitersubstrat 220 einzudringen (und schließlich durch das Halbleitersubstrat 220, indem sie von der entgegengesetzten Seite freigelegt werden). Falls verwendet, können die TSVs 216 verwendet werden, um die Vorrichtungen und Metallleitungen, die auf der Vorderseite (der veranschaulichten Oberseite) des Halbleitersubstrats 220 gebildet sind, mit der Rückseite zu verbinden. TSVs 216 können unter Verwendung von Prozessen und Materialien, die denjenigen ähnlich sind, die zum Bilden der Bond-Pad-Durchkontaktierungen 156 verwendet werden, wie oben erörtert, gebildet werden und werden nicht wiederholt, einschließlich zum Beispiel eines zeitbasierten Ätzprozesses, so dass die TSVs 216 eine Unterseite aufweisen können, die zwischen der Oberseite und der Unterseite des Halbleitersubstrats 220 angeordnet ist.
  • Der Vorrichtungs-Die 205 kann dielektrische Schichten 238 und eine dielektrische Bondschicht 252 umfassen. Durchkontaktierungen 246 und Metallmerkmale 244 können in den dielektrischen Schichten 238 (die mehrere dielektrische Schichten 238A, 238B und 238C aufweisen können) gebildet und angeordnet werden. Bond-Pad-Durchkontaktierungen 256 und Bond-Pad-Durchkontaktierungen 257 werden auch in dielektrischen Schichten 238 gebildet und angeordnet, und Bond-Pads 254 werden in der dielektrischen Bondschicht 252 gebildet und angeordnet.
  • Die Prozesse und Materialien, die zum Bilden der verschiedenen Merkmale des Vorrichtungs-Die 205 verwendet werden, können dem Prozess und den Materialien, die zum Bilden ihrer gleichen Merkmale in dem Vorrichtungs-Die 105 verwendet werden, ähnlich sein, und daher werden die Einzelheiten hierin nicht wiederholt. Gleiche Merkmale zwischen dem Vorrichtungs-Die 105 und dem Vorrichtungs-Die 205 teilen sich die gleichen letzten zwei Zahlen in ihren Beschriftungen.
  • In 6 wird der Wafer 200 in eine Mehrzahl von diskreten Vorrichtungs-Dies 205 vereinzelt, einschließlich zum Beispiel des Vorrichtungs-Die 205a und des Vorrichtungs-Die 205b. Der Vereinzelungsprozess 160 (siehe 5) kann dem oben in Bezug auf 4 erörterten Vereinzelungsprozess gleich oder ähnlich sein.
  • 7 veranschaulicht die Herstellung des Wafers 300, der Brücken-Dies 305 (z. B. Silizium-Brücken-Dies 305a und 305b) darin aufweist, gemäß einigen Ausführungsformen. Das Substrat 320 kann ein beliebiges der Kandidatensubstrate aufweisen, die oben in Bezug auf das Halbleitersubstrat 120 erörtert wurden. Eine Interconnect-Struktur 330 wird bereitgestellt, um die verschiedenen Bond-Pads 354 mit anderen der verschiedenen Bond-Pads 354 und/oder mit den optionalen TSVs 316 elektrisch zu verbinden.
  • Die Interconnect-Struktur 330 weist dielektrische Schichten 332 und Metallleitungen 334 und Durchkontaktierungen 336 auf, die in dielektrischen Schichten 332 gebildet werden. Das Bilden der Interconnect-Struktur 330 kann die gleichen Prozesse und Materialien verwenden wie die oben in Bezug auf die Interconnect-Struktur 130 beschriebenen (und dielektrische Schichten 132 für die dielektrischen Schichten 332, Metallleitungen 134 für die Metallleitungen 334 und Durchkontaktierungen 136 für die Durchkontaktierungen 336).
  • Optionale TSVs 316 sind auch in 7 veranschaulicht. Die TSVs 316 können vor oder zur gleichen Zeit wie das Bilden des Abscheidens der unteren Metallleitungen 334d gebildet werden. Die TSVs 316 dringen in das Substrat 320 ein (und können optional von der entgegengesetzten Seite in einem nachfolgenden Prozess freigelegt werden). Falls verwendet, können die TSVs 316 verwendet werden, um die Vorrichtungen und Metallleitungen, die auf der Vorderseite (der veranschaulichten Oberseite) des Substrats 320 gebildet sind, mit der Rückseite zu verbinden. TSVs 316 können unter Verwendung von Prozessen und Materialien, die denjenigen ähnlich sind, die zum Bilden der Bond-Pad-Durchkontaktierungen 156 verwendet werden, wie oben erörtert, gebildet werden und werden nicht wiederholt, einschließlich zum Beispiel eines zeitbasierten Ätzprozesses, so dass die TSVs 316 eine Unterseite aufweisen können, die zwischen der Oberseite und der Unterseite des Substrats 320 angeordnet ist.
  • Brücken-Dies 305 können dielektrische Schichten 338 und eine dielektrische Bondschicht 352 aufweisen. Bond-Pad-Durchkontaktierungen 356 und Bond-Pad-Durchkontaktierungen 357 werden in dielektrischen Schichten 338 gebildet und angeordnet, und Bond-Pads 354 werden in der dielektrischen Bondschicht 352 gebildet und angeordnet. Die Prozesse und Materialien, die zum Bilden der verschiedenen Merkmale der Brücken-Dies 305 verwendet werden, können den Prozessen und Materialien, die zum Bilden ihrer gleichen Merkmale in dem Vorrichtungs-Die 105 verwendet werden, ähnlich sein, und daher werden die Einzelheiten hierin nicht wiederholt. Gleiche Merkmale zwischen dem Vorrichtungs-Die 105 und dem Brücken-Die 305 teilen sich die gleichen letzten zwei Zahlen in ihren Beschriftungen.
  • In 8 wird der Wafer 300 in eine Mehrzahl von diskreten Brücken-Dies 305 vereinzelt, einschließlich zum Beispiel des Silizium-Brücken-Die 305a und des Silizium-Brücken-Die 305b. Der Vereinzelungsprozess 160 (siehe 7) kann dem oben in Bezug auf 4 erörterten Vereinzelungsprozess gleich oder ähnlich sein.
  • 9 bis 20 veranschaulichen Zwischenschritte bei der Herstellung eines SOIC-Packages unter Nutzung eines Silizium-Brücken-Die (wie des Brücken-Die 305). Obwohl die Prozesse in Bezug auf die Nutzung des Brücken-Die 305 beschrieben sind, kann der Brücken-Die 405, 505 oder 605 ersetzt werden. 9 bis 16 veranschaulichen Draufsichten gemäß einigen beispielhaften Ausführungsformen an der Oberseite jeder der Figuren und Querschnittsansichten an der Unterseite jeder der Figuren. Es versteht sich, dass diese Ansichten lediglich Beispiele sind und Variationen innerhalb des Umfangs dieser Beschreibung liegen. Zum Beispiel können die für jede der Figuren bereitgestellte Draufsicht und Querschnittsansicht nur Teilansichten sein und andere Vorrichtungen oder Strukturen können aufgenommen werden.
  • In 9 wird ein Trägersubstrat 10 bereitgestellt und eine Release-Schicht 12 wird auf dem Trägersubstrat 10 gebildet. Das Trägersubstrat 10 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das Trägersubstrat 10 kann ein Wafer sein, so dass mehrere Packages gleichzeitig auf dem Trägersubstrat 10 gebildet werden können.
  • Die Release-Schicht 12 kann aus einem Material auf Polymerbasis gebildet werden, das zusammen mit dem Trägersubstrat 10 von den darüber liegenden Strukturen, die in nachfolgenden Schritten gebildet werden, entfernt werden kann. In einigen Ausführungsformen ist die Release-Schicht 12 ein Wärmerelease-Material auf Epoxidbasis, das bei Erwärmung seine Hafteigenschaft verliert, wie etwa eine LTHC-Release-Beschichtung (LTHC: Licht-Wärme-Umwandlung). In anderen Ausführungsformen kann die Release-Schicht 12 ein Ultraviolett(UV)-Klebstoff sein, der bei Exposition gegenüber UV-Licht seine Hafteigenschaft verliert. Die Release-Schicht 12 kann als eine Flüssigkeit abgegeben und ausgehärtet werden, kann ein Laminatfilm sein, der auf das Trägersubstrat 10 laminiert ist, oder kann dergleichen sein. Die obere Fläche der Release-Schicht 12 kann nivelliert sein und kann einen hohen Grad an Planarität aufweisen.
  • Zwei oder mehr der Vorrichtungs-Dies 105 können auf dem Trägersubstrat 10 platziert und an der Release-Schicht 12 angebracht werden. Jeder der Vorrichtungs-Dies 105, wie etwa Vorrichtungs-Die 105a und 105b, kann durch einen Pick-and-Place-Prozess auf dem Trägersubstrat 10 platziert werden, um die Vorrichtungs-Dies 105 nach unten (Rückseite nach oben) zu platzieren. Es versteht sich, dass jeder der Dies 105 die gleichen oder unterschiedliche Funktionalitäten aufweisen kann und die gleiche Größe wie jeder andere oder unterschiedliche Größen voneinander aufweisen kann.
  • In 10 kann ein Füllmaterial, wie etwa ein isolierendes Material oder Verkapselungsmittel 14, über und seitlich umgebend die Vorrichtungs-Dies 105 abgeschieden werden. Das Verkapselungsmittel 14 kann ein dielektrisches Material wie etwa ein Harz, Epoxid, Polymer, Oxid, Nitrid oder dergleichen oder Kombinationen davon enthalten, das durch einen beliebigen geeigneten Prozess abgeschieden werden kann, wie etwa durch fließfähige CVD, Schleudern, PVD oder dergleichen oder Kombinationen davon.
  • In 11 kann ein Planarisierungsprozess verwendet werden, um die obere Fläche des Verkapselungsmittels 14 mit den oberen Flächen der Vorrichtungs-Dies 105 zu nivellieren. Der Planarisierungsprozess kann einen Schleif- und/oder einen chemisch-mechanischen Polier-(CMP)-Prozess umfassen. Der Planarisierungsprozess kann fortgesetzt werden, bis die TSVs 116 durch die Halbleitersubstrate 120 (siehe 4) der Vorrichtungs-Dies 105 freigelegt sind.
  • In 12 kann das Halbleitersubstrat 120 (siehe 4) jedes der Vorrichtungs-Dies 105 vertieft werden, um die TSVs 116 weiter freizulegen, wodurch bewirkt wird, dass sie von der oberen Fläche des Halbleitersubstrats 120 vorstehen. In Ausführungsformen, die keine TSVs 116 verwenden, können TSVs durch Ätzen von Öffnungen durch das Halbleitersubstrat 120 zu der Interconnect-Struktur 130 und Bilden der TSVs (z. B. unter Verwendung von Prozessen und Materialien, die oben in Bezug auf die TSVs 116 beschrieben wurden) gebildet werden. Nach dem Vertiefen des Halbleitersubstrats 120 kann eine isolierende Schicht 16 durch Abscheiden eines isolierenden Materials über den oberen Flächen (d. h. den Rückseiten) der Vorrichtungs-Dies 105 und Planarisieren des isolierenden Materials gebildet werden, um die oberen Flächen des isolierenden Materials mit den oberen Flächen des Verkapselungsmittels 14 zu nivellieren, wodurch die isolierende Schicht 16 über jedem der Vorrichtungs-Dies 105 gebildet wird.
  • In 13 kann eine Bondschicht 18 über der oberen Fläche des Verkapselungsmittels 14 und den isolierenden Schichten 16 gebildet werden. Bond-Pads 20 werden in der Bondschicht 18 gebildet. Die Bond-Pads 20 können aktive Bond-Pads 20b aufweisen, die physisch mit einer TSV 116 und Dummy-Bond-Pads 20d gekoppelt sind, die nicht mit irgendwelchen Metallmerkmalen der Vorrichtungs-Dies 105 verbunden sind. Die Bondschicht 18 kann aus einer beliebigen geeigneten isolierenden Schicht wie etwa Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxycarbid, Siliziumoxynitrid oder dergleichen oder Kombinationen davon gebildet werden und kann unter Verwendung einer beliebigen geeigneten Technik wie etwa CVD, PVD, Schleudern usw. abgeschieden werden. Um die Bond-Pads 20 zu bilden, können Öffnungen in der Bondschicht 18 gemäß den Positionen der Bond-Pads 20 gebildet werden. Die Öffnungen können unter Verwendung von Fotoresists (nicht gezeigt) und/oder Hartmasken (nicht gezeigt) gebildet werden, die über der Bondschicht 18 gebildet und strukturiert werden, um die Bildung der Öffnungen für die Bond-Pads 20 zu unterstützen. In einigen Ausführungsformen wird ein anisotropes Ätzen oder Nassätzen durchgeführt, um die Öffnungen für die Bond-Pads 20 zu bilden. Das Ätzen kann auf dem Verkapselungsmittel 14 und den isolierenden Schichten 16 stoppen. Die Öffnungen für die Bond-Pads 20 können obere Flächen der TSVs 116 freilegen.
  • Als Nächstes können eine Diffusionsbarriere und metallisches Material in den Öffnungen abgeschieden werden, um die Bond-Pads 20 zu bilden. Die Diffusionsbarriere und das metallische Material können unter Verwendung von Materialien und Techniken abgeschieden werden, wie jenen, die oben für die Bildung der Bond-Pad-Durchkontaktierungen 156 und 157 erörtert wurden. Dann kann ein Planarisierungsprozess wie etwa ein chemisch-mechanischer Polier-(CMP)-Prozess durchgeführt werden, um überschüssige Abschnitte des metallischen Materials und der Diffusionsbarriere zu entfernen, bis die Bondschicht 18 freigelegt ist. Die verbleibenden Abschnitte der Diffusionsbarriere und des metallischen Materials umfassen Bond-Pads 20, die anschließend zum Bonden an eine andere Vorrichtung verwendet werden.
  • Wie in 13 veranschaulicht, können in einigen Ausführungsformen ein oder mehrere Dummy-Bond-Pads 20d über einem Abschnitt des Verkapselungsmittels 14 angeordnet sein, der sich zwischen den zwei Vorrichtungs-Dies 105 befindet. Die Dummy-Bond-Pads 20d können für Struktur-Loading-Überlegungen enthalten sein und können auch dazu beitragen, ein besseres direktes Bonden bereitzustellen, das weniger wahrscheinlich ist, dass es zu einem Ausfall kommt.
  • In 14 wird der Brücken-Die 305 gleichzeitig an mindestens zwei der Vorrichtungs-Dies 105 gebondet. Außerdem können, wie in 14 veranschaulicht, ein oder mehrere sekundäre Vorrichtungs-Dies 205 auch optional an die Vorrichtungs-Dies 105 gebondet werden. Jedes der Stücke kann unter Verwendung eines Pick-and-Place-Prozesses über den Bond-Pads 20 positioniert werden. In einigen Ausführungsformen können jeder Vorrichtungs-Die 205 und jeder Brücken-Die 305 nacheinander platziert und gebondet werden, während in anderen Ausführungsformen alle der Vorrichtungs-Dies 205 und Brücken-Dies 305 platziert und dann alle gleichzeitig aneinander gebondet werden können. Der Bondmechanismus zum Bonden des Brücken-Dies 305 an die Vorrichtungs-Dies 105a und 105b kann einen Hybridbondprozess verwenden, wobei das Metall der Bond-Pads 20 direkt an das Metall der Bond-Pads 354 (siehe 8) und an das Metall der Bond-Pads 254 (siehe 6) gebondet wird, ohne dass Lötmaterial an einer Grenzfläche der Bond-Pads 354 und der Bond-Pads 254 verwendet wird.
  • Jeder der Vorrichtungs-Dies 205, die an die Vorrichtungs-Dies 105 gebondet sind, kann vor dem Bonden an die Vorrichtungs-Dies 105 getestet und als KGD bestimmt worden sein. Während ein Vorrichtungs-Die 205 als an jeden der Vorrichtungs-Dies 105a und 105b gebondet veranschaulicht ist, versteht es sich, dass andere Vorrichtungs-Dies wie der Vorrichtungs-Die 205 an die Vorrichtungs-Dies 105 gebondet werden können. Die anderen Vorrichtungs-Dies können mit dem Vorrichtungs-Die 205 identisch sein oder können von dem Vorrichtungs-Die 205 verschieden sein. Zum Beispiel können die Vorrichtungs-Dies 205 und andere Vorrichtungs-Dies verschiedene Typen von Dies sein, die aus den vorstehend aufgelisteten Typen ausgewählt werden. Außerdem können Vorrichtungs-Dies 205 ein digitaler Schaltungs-Die sein, während die anderen Vorrichtungs-Dies ein analoger Schaltungs-Die sein können. Vorrichtungs-Dies 105 und 205 (und andere Vorrichtungs-Dies, falls vorhanden) in Kombination fungieren als ein System. Das Aufteilen der Funktionen und Schaltungen eines Systems in unterschiedliche Dies, wie etwa Vorrichtungs-Dies 105 und 205, kann die Bildung dieser Dies optimieren und kann zu der Reduzierung von Herstellungskosten führen.
  • Das Bonden von Vorrichtungs-Dies 205 und Brücken-Dies 305 an Vorrichtungs-Dies 105a und 105b kann durch Hybridbonden erreicht werden. Zum Beispiel werden Bond-Pads 254 und 354 an Bond-Pads 20 durch Metall-zu-Metall-Direktbonden gebondet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Metall-zu-Metall-Direktbonden Kupfer-zu-Kupfer-Direktbonden. Bond-Pads 254 und 354 können Größen aufweisen, die größer als, gleich oder kleiner als die Größen der jeweiligen Bond-Pads 20 sind. Des Weiteren werden dielektrische Bondschichten 252 und 352 an Bondschicht 18 durch Dielektrikum-zu-Dielektrikum-Bonden gebondet, was zum Beispiel mit erzeugten Si-O-Si-Bonds Schmelzbonden sein kann.
  • Um das Hybridbonden zu erreichen, werden Vorrichtungs-Dies 205 und die Brücken-Dies 305 in Bezug auf die Vorrichtungs-Dies 105 positioniert, um ihre jeweiligen Bond-Pads 20 (d. h. 20b und 20d) und Bond-Pads 254 der Vorrichtungs-Dies 205 und Bond-Pads 354 der Brücken-Dies 305 auszurichten. Die oberen Dies (Vorrichtungs-Dies 205 und Brücken-Die 305) werden mit den unteren Vorrichtungs-Dies 105a und 105b zusammengepresst. Dann wird ein Tempern durchgeführt, um die Interdiffusion der Metalle in den Bond-Pads 20 und den entsprechenden darüber liegenden Bond-Pads 254 und 354 zu verursachen. Die Tempertemperatur kann höher als etwa 350 °C sein und kann gemäß einigen Ausführungsformen im Bereich zwischen etwa 350 °C und etwa 550 °C liegen. Die Temperzeit kann gemäß einigen Ausführungsformen im Bereich zwischen etwa 1,5 Stunden und etwa 3,0 Stunden liegen und kann im Bereich zwischen etwa 1,0 Stunde und etwa 2,5 Stunden liegen. Durch das Hybridbonden werden Bond-Pads 254 und Bond-Pads 354 an die entsprechenden Bond-Pads 20 durch direktes Metallbonden gebondet, das durch Metallinterdiffusion verursacht wird. Gleichermaßen werden die dielektrische Bondschicht 252 und dielektrische Bondschicht 352 an die entsprechende Bondschicht 18 schmelzgebondet.
  • Wie in 14 zu sehen, kann das Dummy-Bond-Pad 20d, das über dem Verkapselungsmittel 14 zwischen den Vorrichtungs-Dies 105a und 105b angeordnet ist, an ein entsprechendes Bond-Pad 354 des Brücken-Die 305 gekoppelt sein.
  • Unter Verwendung von Hybridbonden zum Anbringen des Brücken-Die 305 kann der Vorrichtungs-Die 105a mit dem Vorrichtungs-Die 105b kreuzverbunden werden, während der Energieverbrauch verringert wird, ein geringerer Kontaktwiderstand bereitgestellt wird und eine höhere Frequenzdurchkontaktierung bereitgestellt wird als Brückenvorrichtungen, die unter Verwendung von Kontakthügelanschlüssen angebracht werden.
  • Falls 15 kann ein Füllmaterial, wie etwa ein isolierendes Material oder Verkapselungsmittel 22, über und seitlich umgebend die Vorrichtungs-Dies 105 abgeschieden werden. Das Verkapselungsmittel 22 kann ein dielektrisches Material wie etwa ein Harz, Epoxid, Polymer, Oxid, Nitrid oder dergleichen oder Kombinationen davon enthalten, das durch einen beliebigen geeigneten Prozess abgeschieden werden kann, wie etwa durch fließfähige CVD, Schleudern, PVD oder dergleichen oder Kombinationen davon.
  • In 16 kann ein Planarisierungsprozess verwendet werden, um die obere Fläche des Verkapselungsmittels 22 mit den oberen Flächen der Vorrichtungs-Dies 205 und oberen Flächen des Brücken-Die 305 zu nivellieren. Der Planarisierungsprozess kann einen Schleif- und/oder einen chemisch-mechanischen Polier-(CMP)-Prozess umfassen. Der Planarisierungsprozess kann fortgesetzt werden, bis die TSVs 216 (falls verwendet) (siehe 6) durch das Substrat 220 der Vorrichtungs-Dies 205 freigelegt sind und bis die TSVs 316 (falls verwendet) (siehe 8) durch das Substrat 320 des Brücken-Die 305 freigelegt sind.
  • In einigen Ausführungsformen ist die Struktur von 16 lediglich eine Package-Stelle in einer Mehrzahl von Package-Stellen. Zum Beispiel kann das Trägersubstrat 10 ein Wafer sein, der sich über die veranschaulichten Seitenwände des Verkapselungsmittels 14 hinaus erstreckt, und zusätzliche Package-Flächen können angrenzend an die veranschaulichte Package-Fläche ausgebildet werden. Solche Package-Flächen können in einem nachfolgenden Prozess voneinander vereinzelt werden. In solchen Ausführungsformen können sich das Verkapselungsmittel 14, die Bondschicht 18 und das Verkapselungsmittel 22 auch zu den seitlichen Ausmaßen des Trägersubstrats 10 erstrecken. In anderen Ausführungsformen ist die in 16 veranschaulichte Struktur eine eigenständige Struktur und kann einzeln auf einzelnen Trägersubstraten 10 gebildet werden.
  • In 17 kann eine Wafer-Bondschicht 24 über der Struktur von 16 abgeschieden werden und ein Wafer 26 kann an die Struktur von 16 gebondet werden. In einigen Ausführungsformen kann der Wafer 26 ein Stützwafer sein und kann aus einem beliebigen geeigneten Material hergestellt sein, wie etwa Silizium, Saphir oder dergleichen. Die Wafer-Bondschicht 24 kann unter Verwendung einer Aufschleudertechnik abgeschieden werden, um einen hohen Grad an Planarität zu erreichen, und der Wafer kann gegen die Wafer-Bondschicht 24 gepresst werden, um an dieser zu haften. Die Wafer-Bondschicht kann ein beliebiges geeignetes Material enthalten, wie etwa Siliziumoxynitrid, Siliziumcarbonitrid, undotiertes Siliziumglas, ein TEOS-gebildetes Siliziumoxid oder dergleichen oder Kombinationen davon, abgeschieden durch CVD, PECVD, HDP-CVD (High Density Plasma, CVD) und so weiter. In einigen Ausführungsformen kann die Wafer-Bondschicht Gold, Indium, Zinn, Kupfer oder dergleichen oder Kombinationen davon enthalten, abgeschieden durch Sputtern, PVD, Plattieren (elektro- oder stromlos) und so weiter. In noch anderen Ausführungsformen kann die Wafer-Bondschicht ein Polymer oder einen Klebstoff enthalten und kann durch Aufschleudern, Laminieren und so weiter abgeschieden werden.
  • In 18 wird ein Trägersubstrat-Debonden durchgeführt, um das Trägersubstrat 10 von der Vorderseite der Vorrichtungs-Dies 105 und des Verkapselungsmittels 14 zu lösen (oder „zu debonden“). Gemäß einigen Ausführungsformen umfasst das Debonden das Projizieren eines Lichts wie etwa eines Laserlichts oder eines UV-Lichts auf die Release-Schicht 12, so dass sich die Release-Schicht 12 unter der Wärme des Lichts zersetzt und das Trägersubstrat 10 entfernt werden kann. Die Struktur kann dann umgedreht und auf einem Band (nicht dargestellt) platziert werden.
  • In 19 wird eine Passivierungsschicht 28 über der Vorderseite der Vorrichtungs-Dies 105a und 105b und dem Verkapselungsmittel 14 gebildet. Die Passivierungsschicht 28 kann eine einzelne Schicht oder eine Verbundschicht sein und kann aus einem nicht porösen Material gebildet werden. In einigen Ausführungsformen ist die Passivierungsschicht 28 eine Verbundschicht, die eine Siliziumoxidschicht (nicht separat dargestellt) und eine Siliziumnitridschicht (nicht separat dargestellt) über der Siliziumoxidschicht enthält. Die Passivierungsschicht 28 kann auch aus anderen nicht porösen dielektrischen Materialien wie etwa undotiertem Silikatglas (USG), Siliziumoxynitrid und/oder dergleichen gebildet werden. Die Passivierungsschicht 28 kann auch aus Polyimid, Polybenzoxazol (PBO) oder dergleichen gebildet werden. Die Passivierungsschicht 28 kann durch eine beliebige geeignete Technik abgeschieden werden, wie etwa durch PVD, CVD, Schleudern, dergleichen oder Kombinationen davon.
  • In 20 wird die Passivierungsschicht 28 strukturiert, so dass Öffnungen in der Passivierungsschicht 28 die Bond-Pads 154 der Vorrichtungs-Dies 105a und 105b freilegen. Kontakte 34 können in den Öffnungen gebildet und elektrisch und physisch mit den Bond-Pads 154 der Vorrichtungs-Dies 105a und 105b gekoppelt werden. In einigen Ausführungsformen können die Kontakte 34 eine Underbump-Metallisierung 30 und einen Lötkontakthügel 32 aufweisen. In anderen Ausführungsformen kann der Lötkontakthügel 32 direkt auf den Bond-Pads 154 gebildet werden.
  • Die resultierende Package-Struktur 50 kann ferner in einem Flip-Chip-Package, einem Chip-on-Wafer-on-Substrate-Package oder einem integrierten Fan-out-Package genutzt werden.
  • 21 bis 23 veranschaulichen die Herstellung einer Package-Struktur 50 mit einem Brücken-Die 405, wobei der Brücken-Die 405 eine integrierte passive Vorrichtung (IPD) aufweist. 21 veranschaulicht die Herstellung des Wafers 400, der Brücken-Dies 405 (z. B. Brücken-Die 405a und 405b) aufweist. Die Brücken-Dies 405 haben einen ersten Zweck zum Bilden einer Brücke zwischen Bond-Pads 454 an einer Seite des Dies (d. h. zum Koppeln mit einem ersten Vorrichtungs-Die) und Bond-Pads 454 an einer anderen Seite des Dies (d. h. zum Koppeln mit einem zweiten Vorrichtungs-Die). Die Brücken-Dies 405 haben auch einen zweiten Zweck zum Aufweisen einer oder mehrerer IPDs 422, wie etwa eines Kondensators, eines Widerstands, einer Induktivität, einer Diode, eines Transformators, eines Thermistors, eines Varaktors, eines Wandlers usw. In einigen Ausführungsformen können die IPDs 422 entlang eines Schaltungspfads von einem oder mehreren der Bond-Pads 454 an einer Seite des Brücken-Dies 405 zu einem oder mehreren der Bond-Pads 454 an der anderen Seite des Brücken-Dies 405 genutzt werden. In einigen Ausführungsformen können IPDs 422 entlang eines Schaltungspfads von einem oder mehreren der Bond-Pads 454 an einer Seite des Brücken-Dies 405 zu einem oder mehreren Bond-Pads 454 auf der gleichen Seite des Brücken-Dies 405 genutzt werden.
  • Die Brücken-Dies 405 können optionale TSVs 416 aufweisen, die mit der Interconnect-Struktur 430 elektrisch gekoppelt sind. Die Brücken-Dies 405 können auch Metallmerkmale 444 aufweisen, die zum Testen verwendet werden können, dass die Funktionalität des Brücken-Dies 405 wie beabsichtigt ist, um zu bestimmen, ob die Brücken-Dies 405 bekannte gute Dies (KGDs) sind. Die Prozesse und Materialien, die zum Bilden der verschiedenen Merkmale des Brücken-Dies 405 verwendet werden, können dem Prozess und den Materialien, die zum Bilden ihrer gleichen Merkmale im Vorrichtungs-Die 105 verwendet werden, ähnlich sein, und daher werden die Einzelheiten hierin nicht wiederholt. Gleiche Merkmale zwischen dem Vorrichtungs-Die 105 und dem Brücken-Die 405 teilen sich die gleichen letzten zwei Zahlen in ihren Beschriftungen.
  • In 22 wird der Wafer 400 in eine Mehrzahl von diskreten Brücken-Dies 405 vereinzelt, einschließlich zum Beispiel des Brücken-Die 405a und des Brücken-Die 405b. Der Vereinzelungsprozess 160 (siehe 5) kann dem oben in Bezug auf 4 erörterten Vereinzelungsprozess gleich oder ähnlich sein.
  • In 23 ist die Package-Struktur 50 veranschaulicht, die den Brücken-Die 405 anstelle des Brücken-Die 305 nutzt (siehe 9 bis 20).
  • 24 bis 26 veranschaulichen die Herstellung einer Package-Struktur 50 mit einem Brücken-Die 505, wobei der Brücken-Die 505 eine aktive Vorrichtung aufweist. 21 veranschaulicht die Herstellung des Wafers 500, der Brücken-Dies 505 (z. B. Brücken-Die 505a und 505b) aufweist. Die Brücken-Dies 505 haben einen ersten Zweck zum Bilden einer Brücke zwischen Bond-Pads 554 an einer Seite des Dies (d. h. zum Koppeln mit einem ersten Vorrichtungs-Die) und Bond-Pads 554 an einer anderen Seite des Dies (d. h. zum Koppeln mit einem zweiten Vorrichtungs-Die). Die Brücken-Dies 505 haben auch einen zweiten Zweck zum Aufweisen einer oder mehrerer aktiver Vorrichtungen 522, wie z. B. Transistoren. In einigen Ausführungsformen können die aktiven Vorrichtungen 522 entlang eines Schaltungspfads von einem oder mehreren der Bond-Pads 554 an einer Seite des Brücken-Dies 505 zu einem oder mehreren der Bond-Pads 554 an der anderen Seite des Brücken-Dies 505 genutzt werden. In einigen Ausführungsformen können aktive Vorrichtungen 522 entlang eines Schaltungspfads von einem oder mehreren der Bond-Pads 554 an einer Seite des Brücken-Dies 505 zu einem oder mehreren Bond-Pads 554 auf der gleichen Seite des Brücken-Dies 505 genutzt werden.
  • Die Brücken-Dies 505 können optionale TSVs 516 aufweisen, die mit der Interconnect-Struktur 530 elektrisch gekoppelt sind. Die Brücken-Dies 505 können auch Metallmerkmale 544 aufweisen, die zum Testen verwendet werden können, dass die Funktionalität des Brücken-Dies 505 wie beabsichtigt ist, um zu bestimmen, ob die Brücken-Dies 505 bekannte gute Dies (KGDs) sind. Die Prozesse und Materialien, die zum Bilden der verschiedenen Merkmale des Brücken-Dies 505 verwendet werden, können dem Prozess und den Materialien, die zum Bilden ihrer gleichen Merkmale in dem Vorrichtungs-Die 505 verwendet werden, ähnlich sein, und daher werden die Einzelheiten hierin nicht wiederholt. Gleiche Merkmale zwischen dem Vorrichtungs-Die 105 und dem Brücken-Die 505 teilen sich die gleichen letzten zwei Zahlen in ihren Beschriftungen.
  • In 25 wird der Wafer 500 in eine Mehrzahl von diskreten Brücken-Dies 505 vereinzelt, einschließlich zum Beispiel des Brücken-Die 505a und des Brücken-Die 505b. Der Vereinzelungsprozess 160 (siehe 5) kann dem oben in Bezug auf 4 erörterten Vereinzelungsprozess gleich oder ähnlich sein.
  • In 26 ist die Package-Struktur 50 veranschaulicht, die den Brücken-Die 505 anstelle des Brücken-Die 305 nutzt (siehe 9 bis 20).
  • 27 bis 29 veranschaulichen die Herstellung einer Package-Struktur 50 mit einem Brücken-Die 605, wobei der Brücken-Die 605 ein photonisches Element aufweist. 27 veranschaulicht die Herstellung des Wafers 600, der Brücken-Dies 605 (z. B. Brücken-Die 605a und 605b) aufweist. Die Brücken-Dies 605 haben einen ersten Zweck zum Bilden einer Brücke zwischen Bond-Pads 654 an einer Seite des Dies (d. h. zum Koppeln mit einem ersten Vorrichtungs-Die) und Bond-Pads 654 an einer anderen Seite des Dies (d. h. zum Koppeln mit einem zweiten Vorrichtungs-Die). Die Brücken-Dies 605 haben auch einen zweiten Zweck zum Aufweisen eines oder mehrerer photonischer Elemente 623, wie etwa Leuchtdioden, Laserdioden, Solar- und Fotovoltaikzellen, Displays, optische Verstärker, Fotodetektoren, Demultiplexer, Multiplexer und Dämpfungsglieder usw. In einigen Ausführungsformen können die photonischen Elemente 623 genutzt werden, um Signale in die oder aus den Bond-Pads 654 entlang eines Schaltungspfads von einem oder mehreren der Bond-Pads 654 an einer Seite des Brücken-Dies 605 zu einem oder mehreren der Bond-Pads 654 an der anderen Seite des Brücken-Dies 605 zu beeinflussen. In einigen Ausführungsformen können photonische Elemente 623 entlang eines Schaltungspfads von einem oder mehreren der Bond-Pads 654 an einer Seite des Brücken-Dies 605 zu einem oder mehreren Bond-Pads 654 auf der gleichen Seite des Brücken-Dies 605 genutzt werden. Die Brücken-Dies 605 können auch aktive oder passive Vorrichtungen 622 aufweisen, die optional bereitgestellt sind, um zum Beispiel beim Verarbeiten optischer Informationen von den photonischen Elementen 623 zu unterstützen.
  • Metallische Elemente können von den photonischen Elementen 623 freigehalten werden. Dementsprechend können, wie in 27 veranschaulicht, metallische Merkmale von den photonischen Elementen 623 getrennt gebildet werden. Eine optionale Lichtbarriere 625 kann in der Schicht als die photonischen Elemente 623 abgeschieden werden, um Licht zu und von Seiten des Brücken-Dies 605 zu blockieren.
  • Die Brücken-Dies 605 können optionale TSVs 616 aufweisen, die mit der Interconnect-Struktur 630 elektrisch gekoppelt sind. Die Brücken-Dies 605 können auch Metallmerkmale 644 aufweisen, die zum Testen verwendet werden können, dass die Funktionalität des Brücken-Dies 605 wie beabsichtigt ist, um zu bestimmen, ob die Brücken-Dies 605 bekannte gute Dies (KGDs) sind. Die Prozesse und Materialien, die zum Bilden der verschiedenen Merkmale des Brücken-Dies 605 verwendet werden, können dem Prozess und den Materialien, die zum Bilden ihrer gleichen Merkmale in dem Vorrichtungs-Die 605 verwendet werden, ähnlich sein, und daher werden die Einzelheiten hierin nicht wiederholt. Gleiche Merkmale zwischen dem Vorrichtungs-Die 105 und dem Brücken-Die 605 teilen sich die gleichen letzten zwei Zahlen in ihren Beschriftungen.
  • In 28 wird der Wafer 600 in eine Mehrzahl von diskreten Brücken-Dies 605 vereinzelt, einschließlich zum Beispiel des Brücken-Die 605a und des Brücken-Die 605b. Der Vereinzelungsprozess 160 (siehe 5) kann dem oben in Bezug auf 4 erörterten Vereinzelungsprozess gleich oder ähnlich sein.
  • In 29 ist die Package-Struktur 50 veranschaulicht, die den Brücken-Die 605 anstelle des Brücken-Die 305 nutzt (siehe 9 bis 20).
  • 30 ist eine Draufsichtsveranschaulichung der Verwendung mehrerer Brücken-Dies SB (Brücken-Dies 305/405/505/605), um Signale von mehreren Vorrichtungs-Dies 105 zu überbrücken. Wie in 30 angegeben, kann eine beliebige Anzahl von Brücken-Dies SB verwendet werden und eine beliebige Anzahl von Vorrichtungs-Dies 105 kann verwendet werden. Außerdem können mehrere Brücken-Dies SB verwendet werden, um zwei der gleichen Vorrichtungs-Dies 105 zu verbinden. Vorrichtungs-Dies 205 können über einem oder mehreren der Vorrichtungs-Dies 105 montiert sein. Jeder der mehreren Brücken-Dies SB, der verwendet werden kann, kann von unterschiedlichen Typen sein, wie vorstehend beschrieben.
  • 31A und 31B sind Draufsichtsveranschaulichungen der Verwendung von Brücken-Dies über mehr als zwei Vorrichtungs-Dies 105 hinweg. 31B veranschaulicht eine Ausführungsform, die einen Brücken-Die verwendet, um drei verschiedene darunter liegende Vorrichtungs-Dies 105 zu überbrücken, und 31A veranschaulicht eine Ausführungsform, die einen Brücken-Die verwendet, um vier Dies zu überbrücken.
  • 32 bis 37 veranschaulichen Zwischenschritte bei der Herstellung einer Package-Struktur 50 gemäß einigen Ausführungsformen, die zwei oder mehr Vorrichtungs-Dies aufweist, die über dem Brücken-Die hinzugefügt und mit dem Brücken-Die verbunden sind, um den Brücken-Die als Querverbindung zwischen gestapelten Vorrichtungs-Dies und/oder seitlich positionierten Vorrichtungs-Dies zu verwenden. Die veranschaulichte Vorrichtung in 32 stellt einen Prozess dar, der auf die in 16 veranschaulichte Vorrichtung angewendet wird.
  • In 32 kann eine Bondschicht 36 über der oberen Fläche des Verkapselungsmittels 22 und den isolierenden Schichten 16 gebildet werden. Bond-Pads 38 werden in der Bondschicht 18 gebildet. Die Bond-Pads 38 können aktive Bond-Pads 38b aufweisen, die physisch mit einer TSV 116 und Dummy-Bond-Pads 38d gekoppelt sind, die nicht mit irgendwelchen Metallmerkmalen der Brücken-Dies 305 /405/505/605 oder Vorrichtungs-Dies 205 verbunden sind. Die Materialien und Prozesse, die zum Bilden der Bondschicht 36 und Bond-Pads 38 verwendet werden, können die gleichen sein wie diejenigen, die zum Bilden der Bondschicht 18 und Bond-Pads 20 verwendet werden, wie oben beschrieben. Eine isolierende Schicht (nicht separat dargestellt) kann vor dem Bilden der Bondschicht 36 über dem Brücken-Die gebildet werden. Die isolierende Schicht kann unter Verwendung von Prozessen und Materialien gebildet werden, die denjenigen ähnlich sind, die oben in Bezug auf die isolierende Schicht 16 beschrieben wurden.
  • In 33 werden Vorrichtungs-Dies 105c und 105d an die Bond-Pads 38 und an die Bondschicht 36 gebondet. Die Vorrichtungs-Dies 105c und 105d können unter Verwendung einer Hybridbondtechnik gebondet werden, wie jener, die oben in Bezug auf 14 beschrieben wurde. Die Vorrichtungs-Dies 105c und 105d können gleichzeitig an den Brücken-Die 305/405/505/605 sowie den Vorrichtungs-Die 205 gebondet werden. Ein Verkapselungsmittel 40 kann über und seitlich umgebend die Vorrichtungs-Dies 105c und 105d abgeschieden werden, auf eine Weise, die dem oben beschriebenen Verkapselungsmittel 14 ähnlich ist.
  • In 34 werden die oben in Bezug auf 17 bis 20 beschriebenen Prozesse an der Struktur durchgeführt, um die Package-Struktur 50 zu bilden. In 35 wurden die Vorrichtungs-Dies 205 von der Package-Struktur 50 weggelassen.
  • Es versteht sich und versteht sich, dass jede der oben beschriebenen Ausführungsformen ohne Beschränkung miteinander kombiniert werden kann.
  • Ausführungsformen bieten Vorteile durch Verwendung von Hybridbondtechniken beim Verwenden einer Siliziumbrücke, hohe Leistungsgewinne können durch Verringern des Widerstands, Erhöhen der Hochfrequenzdurchkontaktierung und Verringern des Energieverbrauchs und der Abwärmeerzeugung realisiert werden. Der Brücken-Die kann flexibel passive Vorrichtungen, aktive Vorrichtungen oder photonische Vorrichtungen aufweisen. Somit kann der Brücken-Die mehrere Funktionen erfüllen, um Dies durch die Brücke zu verbinden sowie passiv oder aktiv Signale durch den Brücken-Die zu steuern.
  • Eine Ausführungsform ist ein Verfahren, das das Montieren eines ersten Vorrichtungs-Dies an einem Träger umfasst. Das Verfahren umfasst auch das Montieren eines zweiten Vorrichtungs-Dies an dem Träger. Das Verfahren umfasst auch das Umgeben des ersten Vorrichtungs-Dies und des zweiten Vorrichtungs-Dies mit einem ersten Verkapselungsmittel. Das Verfahren umfasst auch das Ausdünnen des ersten Verkapselungsmittels, des ersten Vorrichtungs-Dies und des zweiten Vorrichtungs-Dies, um eine erste Rückseiten-Durchkontaktierung des ersten Vorrichtungs-Dies freizulegen und eine zweite Rückseiten-Durchkontaktierung des zweiten Vorrichtungs-Dies freizulegen. Das Verfahren umfasst auch das Bilden eines ersten Bond-Pads über der ersten Rückseiten-Durchkontaktierung und eines zweiten Bond-Pads über der zweiten Rückseiten-Durchkontaktierung. Das Verfahren umfasst auch das direkte Bonden eines ersten Metallpads eines Brücken-Dies an das erste Bond-Pad und eines zweiten Metallpads des Brücken-Dies an das zweite Bond-Pad. Das Verfahren umfasst auch das Entfernen des Trägers und das Bilden erster Anschlüsse, die an einer Vorderseite des ersten Vorrichtungs-Dies und des zweiten Vorrichtungs-Dies angeordnet sind. In einer Ausführungsform umfasst das direkte Bonden des ersten Metallpads an das erste Bond-Pad das Platzieren des Brücken-Dies auf dem ersten Vorrichtungs-Die und dem zweiten Vorrichtungs-Die; das Pressen des ersten Metallpads gegen das erste Bond-Pad; und das Tempern der Kombination des Brücken-Dies, des ersten Vorrichtungs-Dies und des zweiten Vorrichtungs-Dies, um ein metallisches Material des ersten Metallpads mit einem metallischen Material des ersten Bond-Pads zu interdiffundieren. In einer Ausführungsform umfasst das Verfahren ferner das Bilden eines dritten Bond-Pads, das zwischen dem ersten Bond-Pad und dem zweiten Bond-Pad angeordnet ist, wobei das dritte Bond-Pad so ausgerichtet ist, dass es über dem ersten Verkapselungsmittel zwischen dem ersten Vorrichtungs-Die und dem zweiten Vorrichtungs-Die ist, wobei das dritte Bond-Pad ein Dummy-Bond-Pad ist. In einer Ausführungsform weist der Brücken-Die eine integrierte passive Vorrichtung, eine aktive Vorrichtung oder ein photonisches Element auf. In einer Ausführungsform umfasst das Verfahren ferner das direkte Bonden eines ersten Metallpads eines Vorrichtungs-Dies an ein drittes Bond-Pad, das über dem ersten Vorrichtungs-Die gebildet ist. In einer Ausführungsform ist der Brücken-Die ein erster Brücken-Die, und das Verfahren umfasst ferner das direkte Bonden eines dritten Metallpads eines zweiten Brücken-Dies an ein drittes Bond-Pad, das über dem ersten Vorrichtungs-Die gebildet ist, und das direkte Bonden eines vierten Metallpads des zweiten Brücken-Dies an ein viertes Bond-Pad, das über einem dritten Vorrichtungs-Die gebildet ist. In einer Ausführungsform umfasst das Verfahren ferner das Abscheiden eines zweiten Verkapselungsmittels über und umgebend den Brücken-Die und das Planarisieren des zweiten Verkapselungsmittels und des Brücken-Dies. In einer Ausführungsform legt das Planarisieren des Brücken-Dies eine dritte Metall-Durchkontaktierung und eine vierte Metall-Durchkontaktierung des Brücken-Dies frei, und das Verfahren umfasst ferner das Bilden eines dritten Bond-Pads auf der dritten Metall-Durchkontaktierung und eines vierten Bond-Pads auf der vierten Metall-Durchkontaktierung; das Ausrichten eines dritten Vorrichtungs-Dies über dem dritten Bond-Pad; das Ausrichten eines vierten Vorrichtungs-Dies über dem vierten Bond-Pad; und das direkte Bonden des dritten Vorrichtungs-Dies an das dritte Bond-Pad und des vierten Vorrichtungs-Dies an das vierte Bond-Pad, wobei eine Grenzfläche des dritten Bond-Pads und des dritten Vorrichtungs-Dies frei von einem Lötmaterial ist, wobei der Brücken-Die den dritten Vorrichtungs-Die elektrisch mit dem vierten Vorrichtungs-Die koppelt.
  • Eine andere Ausführungsform ist ein Verfahren, das das Anbringen einer Vorderseite eines ersten Dies und einer Vorderseite eines zweiten Dies an einem Trägersubstrat umfasst. Das Verfahren umfasst auch das Verkapseln des ersten Dies und des zweiten Dies durch ein erstes Verkapselungsmittel. Das Verfahren umfasst auch das Freilegen eines ersten Metallmerkmals in dem ersten Die und eines zweiten Metallmerkmals in dem zweiten Die. Das Verfahren umfasst auch das Bilden einer Bondschicht über dem ersten Die, dem zweiten Die und dem ersten Verkapselungsmittel. Das Verfahren umfasst auch das Abscheiden eines ersten Bond-Pads über und in Kontakt mit dem ersten Metallmerkmal und eines zweiten Bond-Pads über und in Kontakt mit dem zweiten Metallmerkmal. Das Verfahren umfasst auch das Bonden eines Brücken-Dies sowohl an den ersten Die als auch an den zweiten Die, wobei der Brücken-Die das erste Bond-Pad mit dem zweiten Bond-Pad elektrisch koppelt. Das Verfahren umfasst auch und das Verkapseln des Brücken-Dies durch ein zweites Verkapselungsmittel. In einer Ausführungsform ist eine Grenzfläche zwischen dem ersten Bond-Pad und dem Brücken-Die frei von einem Lötmaterial. In einer Ausführungsform umfasst das Bonden des Brücken-Dies das Pressen einer Vorderseite des Brücken-Dies an die Bondschicht, wobei Bond-Pads des Brücken-Dies an Bond-Pads der Bondschicht ausgerichtet sind; und während des Pressens, das Durchführen eines Temperprozesses, wobei Materialelemente aus dem Brücken-Die mit Elementen aus der Bondschicht interdiffundieren. In einer Ausführungsform umfasst das Verfahren ferner das Abscheiden eines dritten Bond-Pads in der Bondschicht, wobei das dritte Bond-Pad mit einem Abschnitt des ersten Verkapselungsmittels ausgerichtet ist, der zwischen dem ersten Die und dem zweiten Die angeordnet ist; und das Bonden des Brücken-Dies an das dritte Bond-Pad. In einer Ausführungsform ist der Brücken-Die ein erster Brücken-Die, wobei der erste Brücken-Die einen ersten Rand des ersten Dies überlappt, und das Verfahren umfasst ferner das Bonden eines zweiten Brücken-Dies an den ersten Die und einen dritten Die, wobei der zweite Brücken-Die einen Rand des ersten Dies außer dem ersten Rand überlappt. In einer Ausführungsform umfasst das Verfahren ferner das Freilegen eines dritten Metallmerkmals und eines vierten Metallmerkmals auf einer Rückseite des Brücken-Dies; das Bilden einer zweiten Bondschicht über dem Brücken-Die; das Abscheiden eines dritten Bond-Pads in der zweiten Bondschicht über und in Kontakt mit dem dritten Metallmerkmal und eines vierten Bond-Pads in der zweiten Bondschicht über und in Kontakt mit dem vierten Metallmerkmal; und das Bonden des dritten Dies an das dritte Bond-Pad und eines vierten Dies an das vierte Bond-Pad, wobei der Brücken-Die das dritte Bond-Pad elektrisch an das vierte Bond-Pad koppelt. In einer Ausführungsform umfasst der Brücken-Die eine passive Vorrichtung, eine aktive Vorrichtung oder ein photonisches Element, und das Verfahren umfasst ferner das Anbringen eines Wafers an das zweite Verkapselungsmittel; das Entfernen des Trägersubstrats; und das Bilden von Vorderseitenanschlüssen auf dem ersten Die und auf dem zweiten Die.
  • Eine andere Ausführungsform ist eine Struktur mit einem ersten Vorrichtungs-Die und einem zweiten Vorrichtungs-Die. Die Struktur umfasst auch ein erstes Verkapselungsmittel, das den ersten Vorrichtungs-Die und den zweiten Vorrichtungs-Die seitlich umgibt. Die Struktur umfasst auch einen Brücken-Die, der über dem ersten Vorrichtungs-Die und dem zweiten Vorrichtungs-Die angeordnet ist, wobei der Brücken-Die einen Abschnitt des ersten Verkapselungsmittels überspannt, wobei der Brücken-Die den ersten Vorrichtungs-Die mit dem zweiten Vorrichtungs-Die elektrisch koppelt. Die Struktur umfasst auch eine Bonding-Grenzflächenschicht, die zwischen dem Brücken-Die und dem ersten Vorrichtungs-Die und zwischen dem Brücken-Die und dem zweiten Vorrichtungs-Die angeordnet ist. Die Struktur umfasst auch erste Bond-Pads und zweite Bond-Pads, die in der Bonding-Grenzflächenschicht angeordnet sind, wobei die ersten Bond-Pads über dem ersten Vorrichtungs-Die angeordnet sind, die zweiten Bond-Pads über dem zweiten Vorrichtungs-Die angeordnet sind, der Brücken-Die mit den ersten Bond-Pads und den zweiten Bond-Pads gekoppelt ist, wobei Grenzflächen zwischen den ersten Bond-Pads und dem Brücken-Die frei von Lötmaterial sind.
  • In einer Ausführungsform umfasst die Struktur ferner dritte Bond-Pads, die auf der Bonding-Grenzflächenschicht angeordnet sind, wobei die dritten Bond-Pads Dummy-Bond-Pads sind, die dritten Bond-Pads über einem Abschnitt des ersten Verkapselungsmittels angeordnet sind, wobei Grenzflächen zwischen den dritten Bond-Pads und dem Brücken-Die frei von Lötmaterial sind. In einer Ausführungsform umfasst die Struktur ferner einen dritten Vorrichtungs-Die, der auf dem ersten Vorrichtungs-Die angeordnet und mit diesem elektrisch gekoppelt ist, und einen vierten Vorrichtungs-Die, der auf dem zweiten Vorrichtungs-Die angeordnet und mit diesem elektrisch gekoppelt ist. In einer Ausführungsform ist der Brücken-Die ein erster Brücken-Die, wobei der erste Brücken-Die einen ersten Rand des ersten Vorrichtungs-Dies überlappt; die Struktur umfasst ferner einen dritten Vorrichtungs-Die, der angrenzend an den ersten Vorrichtungs-Die angeordnet ist, und einen zweiten Brücken-Die, der sowohl über dem ersten Vorrichtungs-Die als auch über dem dritten Vorrichtungs-Die angeordnet ist, wobei der zweite Brücken-Die den ersten Vorrichtungs-Die und den dritten Vorrichtungs-Die elektrisch koppelt. In einer Ausführungsform weist der Brücken-Die eine passive Vorrichtung, eine aktive Vorrichtung oder ein photonisches Element auf.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Offenbarung ohne weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63251099 [0001]
    • US 63249861 [0001]

Claims (20)

  1. Verfahren, umfassend: Montieren eines ersten Vorrichtungs-Dies an einem Träger; Montieren eines zweiten Vorrichtungs-Dies an dem Träger; Umgeben des ersten Vorrichtungs-Dies und des zweiten Vorrichtungs-Dies mit einem ersten Verkapselungsmittel; Ausdünnen des ersten Verkapselungsmittels, des ersten Vorrichtungs-Dies und des zweiten Vorrichtungs-Dies, um eine erste Rückseiten-Durchkontaktierung des ersten Vorrichtungs-Dies freizulegen und eine zweite Rückseiten-Durchkontaktierung des zweiten Vorrichtungs-Dies freizulegen; Bilden eines ersten Bond-Pads über der ersten Rückseiten-Durchkontaktierung und eines zweiten Bond-Pads über der zweiten Rückseiten-Durchkontaktierung; direktes Bonden eines ersten Metallpads eines Brücken-Dies an das erste Bond-Pad und eines zweiten Metallpads des Brücken-Dies an das zweite Bond-Pad; und Entfernen des Trägers und Bilden erster Anschlüsse, die an einer Vorderseite des ersten Vorrichtungs-Dies und des zweiten Vorrichtungs-Dies angeordnet sind.
  2. Verfahren nach Anspruch 1, wobei das direkte Bonden des ersten Metallpads an das erste Bond-Pad umfasst: Platzieren des Brücken-Dies auf dem ersten Vorrichtungs-Die und dem zweiten Vorrichtungs-Die; Pressen des ersten Metallpads gegen das erste Bond-Pad; und Tempern der Kombination des Brücken-Dies, des ersten Vorrichtungs-Dies und des zweiten Vorrichtungs-Dies, um ein metallisches Material des ersten Metallpads mit einem metallischen Material des ersten Bond-Pads zu interdiffundieren.
  3. Verfahren nach Anspruch 1 oder 2, ferner umfassend: Bilden eines dritten Bond-Pads, das zwischen dem ersten Bond-Pad und dem zweiten Bond-Pad angeordnet ist, wobei das dritte Bond-Pad so ausgerichtet ist, dass es über dem ersten Verkapselungsmittel zwischen dem ersten Vorrichtungs-Die und dem zweiten Vorrichtungs-Die ist, wobei das dritte Bond-Pad ein Dummy-Bond-Pad ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Brücken-Die eine integrierte passive Vorrichtung, eine aktive Vorrichtung oder ein photonisches Element aufweist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend das direkte Bonden eines ersten Metallpads eines Vorrichtungs-Dies an ein drittes Bond-Pad, das über dem ersten Vorrichtungs-Die gebildet ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Brücken-Die ein erster Brücken-Die ist, ferner umfassend: direktes Bonden eines dritten Metallpads eines zweiten Brücken-Dies an ein drittes Bond-Pad, das über dem ersten Vorrichtungs-Die gebildet ist; und direktes Bonden eines vierten Metallpads des zweiten Brücken-Dies an ein viertes Bond-Pad, das über einem dritten Vorrichtungs-Die gebildet ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Abscheiden eines zweiten Verkapselungsmittels über und umgebend den Brücken-Die; und Planarisieren des zweiten Verkapselungsmittels und des Brücken-Dies.
  8. Verfahren nach Anspruch 7, wobei das Planarisieren des Brücken-Dies eine dritte Metall-Durchkontaktierung und eine vierte Metall-Durchkontaktierung des Brücken-Dies freilegt, ferner umfassend: Bilden eines dritten Bond-Pads auf der dritten Metall-Durchkontaktierung und eines vierten Bond-Pads auf der vierten Metall-Durchkontaktierung; Ausrichten eines dritten Vorrichtungs-Dies über dem dritten Bond-Pad; Ausrichten eines vierten Vorrichtungs-Dies über dem vierten Bond-Pad; und direktes Bonden des dritten Vorrichtungs-Dies an das dritte Bond-Pad und des vierten Vorrichtungs-Dies an das vierte Bond-Pad, wobei eine Grenzfläche des dritten Bond-Pads und des dritten Vorrichtungs-Dies frei von einem Lötmaterial ist, wobei der Brücken-Die den dritten Vorrichtungs-Die mit dem vierten Vorrichtungs-Die elektrisch koppelt.
  9. Verfahren, umfassend: Anbringen einer Vorderseite eines ersten Dies und einer Vorderseite eines zweiten Dies an einem Trägersubstrat; Verkapseln des ersten Dies und des zweiten Dies durch ein erstes Verkapselungsmittel; Freilegen eines ersten Metallmerkmals in dem ersten Die und eines zweiten Metallmerkmals in dem zweiten Die; Bilden einer Bondschicht über dem ersten Die, dem zweiten Die und dem ersten Verkapselungsmittel; Abscheiden eines ersten Bond-Pads über und in Kontakt mit dem ersten Metallmerkmal und eines zweiten Bond-Pads über und in Kontakt mit dem zweiten Metallmerkmal; Bonden eines Brücken-Dies sowohl an den ersten Die als auch an den zweiten Die, wobei der Brücken-Die das erste Bond-Pad mit dem zweiten Bond-Pad elektrisch koppelt; und Verkapseln des Brücken-Dies durch ein zweites Verkapselungsmittel.
  10. Verfahren nach Anspruch 9, wobei eine Grenzfläche zwischen dem ersten Bond-Pad und dem Brücken-Die frei von einem Lötmaterial ist.
  11. Verfahren nach Anspruch 9 oder 10, wobei das Bonden des Brücken-Dies umfasst: Pressen einer Vorderseite des Brücken-Dies an die Bondschicht, wobei Bond-Pads des Brücken-Dies an Bond-Pads der Bondschicht ausgerichtet sind; und während des Pressens, Durchführen eines Temperprozesses, wobei Materialelemente aus dem Brücken-Die mit Elementen aus der Bondschicht interdiffundieren.
  12. Verfahren nach einem der Ansprüche 9 bis 11, ferner umfassend: Abscheiden eines dritten Bond-Pads in der Bondschicht, wobei das dritte Bond-Pad mit einem Abschnitt des ersten Verkapselungsmittels ausgerichtet ist, der zwischen dem ersten Die und dem zweiten Die angeordnet ist; und Bonden des Brücken-Dies an das dritte Bond-Pad.
  13. Verfahren nach einem der Ansprüche 9 bis 12, wobei der Brücken-Die ein erster Brücken-Die ist, wobei der erste Brücken-Die einen ersten Rand des ersten Dies überlappt, ferner umfassend: Bonden eines zweiten Brücken-Dies an den ersten Die und einen dritten Die, wobei der zweite Brücken-Die einen Rand des ersten Dies außer dem ersten Rand überlappt.
  14. Verfahren nach einem der Ansprüche 9 bis 13, ferner umfassend: Freilegen eines dritten Metallmerkmals und eines vierten Metallmerkmals auf einer Rückseite des Brücken-Dies; Bilden einer zweiten Bondschicht über dem Brücken-Die; Abscheiden eines dritten Bond-Pads in der zweiten Bondschicht über und in Kontakt mit dem dritten Metallmerkmal und eines vierten Bond-Pads in der zweiten Bondschicht über und in Kontakt mit dem vierten Metallmerkmal; und Bonden des dritten Dies an das dritte Bond-Pad und eines vierten Dies an das vierte Bond-Pad, wobei der Brücken-Die das dritte Bond-Pad mit dem vierten Bond-Pad elektrisch koppelt.
  15. Verfahren nach einem der Ansprüche 9 bis 14, wobei der Brücken-Die eine passive Vorrichtung, eine aktive Vorrichtung oder ein photonisches Element aufweist, ferner umfassend: Anbringen eines Wafers an das zweite Verkapselungsmittel; Entfernen des Trägersubstrats; und Bilden von Vorderseitenanschlüssen auf dem ersten Die und auf dem zweiten Die.
  16. Struktur, aufweisend: einen ersten Vorrichtungs-Die und einen zweiten Vorrichtungs-Die; ein erstes Verkapselungsmittel, das den ersten Vorrichtungs-Die und den zweiten Vorrichtungs-Die seitlich umgibt; einen Brücken-Die, der über dem ersten Vorrichtungs-Die und dem zweiten Vorrichtungs-Die angeordnet ist, wobei der Brücken-Die einen Abschnitt des ersten Verkapselungsmittels überspannt, wobei der Brücken-Die den ersten Vorrichtungs-Die mit dem zweiten Vorrichtungs-Die elektrisch koppelt; eine Bonding-Grenzflächenschicht, die zwischen dem Brücken-Die und dem ersten Vorrichtungs-Die und zwischen dem Brücken-Die und dem zweiten Vorrichtungs-Die angeordnet ist; und erste Bond-Pads und zweite Bond-Pads, die in der Bonding-Grenzflächenschicht angeordnet sind, wobei die ersten Bond-Pads über dem ersten Vorrichtungs-Die angeordnet sind, die zweiten Bond-Pads über dem zweiten Vorrichtungs-Die angeordnet sind, der Brücken-Die mit den ersten Bond-Pads und den zweiten Bond-Pads gekoppelt ist, wobei Grenzflächen zwischen den ersten Bond-Pads und dem Brücken-Die frei von Lötmaterial sind.
  17. Struktur nach Anspruch 16, ferner aufweisend: dritte Bond-Pads, die auf der Bonding-Grenzflächenschicht angeordnet sind, wobei die dritten Bond-Pads Dummy-Bond-Pads sind, die dritten Bond-Pads über einem Abschnitt des ersten Verkapselungsmittels angeordnet sind, wobei Grenzflächen zwischen den dritten Bond-Pads und dem Brücken-Die frei von Lötmaterial sind.
  18. Struktur nach Anspruch 16 oder 17, ferner aufweisend: einen dritten Vorrichtungs-Die, der auf dem ersten Vorrichtungs-Die angeordnet und mit diesem elektrisch gekoppelt ist; und einen vierten Vorrichtungs-Die, der auf dem zweiten Vorrichtungs-Die angeordnet und mit diesem elektrisch gekoppelt ist.
  19. Struktur nach einem der Ansprüche 16 bis 18, wobei der Brücken-Die ein erster Brücken-Die ist, wobei der erste Brücken-Die einen ersten Rand des ersten Vorrichtungs-Dies überlappt, ferner aufweisend: einen dritten Vorrichtungs-Die, der angrenzend an den ersten Vorrichtungs-Die angeordnet ist; und einen zweiten Brücken-Die, der sowohl über dem ersten Vorrichtungs-Die als auch über dem dritten Vorrichtungs-Die angeordnet ist, wobei der zweite Brücken-Die den ersten Vorrichtungs-Die und den dritten Vorrichtungs-Die elektrisch koppelt.
  20. Struktur nach einem der Ansprüche 16 bis 19, wobei der Brücken-Die eine passive Vorrichtung, eine aktive Vorrichtung oder ein photonisches Element aufweist.
DE102022106663.0A 2021-09-29 2022-03-22 Verfahren und struktur für eine brücken-verbindung Pending DE102022106663A1 (de)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US202163249861P 2021-09-29 2021-09-29
US63/249,861 2021-09-29
US202163251099P 2021-10-01 2021-10-01
US63/251,099 2021-10-01
US17/698,121 US20230095134A1 (en) 2021-09-29 2022-03-18 Method and structure for a bridge interconnect
US17/698,121 2022-03-18

Publications (1)

Publication Number Publication Date
DE102022106663A1 true DE102022106663A1 (de) 2023-03-30

Family

ID=85060789

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102022106663.0A Pending DE102022106663A1 (de) 2021-09-29 2022-03-22 Verfahren und struktur für eine brücken-verbindung

Country Status (5)

Country Link
US (1) US20230095134A1 (de)
KR (1) KR20230046934A (de)
CN (1) CN115692376A (de)
DE (1) DE102022106663A1 (de)
TW (1) TWI822153B (de)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10217720B2 (en) * 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10700051B2 (en) * 2018-06-04 2020-06-30 Intel Corporation Multi-chip packaging
US11756889B2 (en) * 2019-08-07 2023-09-12 Intel Corporation Ultrathin bridge and multi-die ultrafine pitch patch architecture and method of making

Also Published As

Publication number Publication date
CN115692376A (zh) 2023-02-03
US20230095134A1 (en) 2023-03-30
TWI822153B (zh) 2023-11-11
KR20230046934A (ko) 2023-04-06
TW202315029A (zh) 2023-04-01

Similar Documents

Publication Publication Date Title
DE102018116729B3 (de) Halbleiter-Bauelement-Package und Verfahren
DE102019115275B4 (de) Halbleiter-Interconnect-Struktur und Verfahren
DE102018130035B4 (de) Package und verfahren
DE102019123272B4 (de) Verbindungsstruktur und Verfahren zum Bilden derselben
DE102021111153A1 (de) Gehäustes halbleiterbauelement und verfahren zum bilden dieses bauelements
DE102020104147B4 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102020112959A1 (de) Integriertes schaltungspackage und verfahren
DE102019118624B4 (de) Platzierung von dummy-dies ohne rückseitenaussplitterung
DE102021102836A1 (de) Integriertes schaltungspackage und verfahren
DE102020113988B4 (de) Integrierter-schaltkreis-package und verfahren
DE102021103804A1 (de) Passive Struktur auf SoIC
DE102020119295A1 (de) Halbleiterbauelemente und verfahren zur herstellung
DE102020130996A1 (de) Halbleiter-package und verfahren zu dessen herstellung
DE102019125790B4 (de) Integriertes schaltkreis-package und verfahren
DE102020120098A1 (de) Integrierte schaltungspackung und verfahren
DE102019114074A1 (de) Integriertes-schaltkreis-package und verfahren
DE102021112653A1 (de) Halbleiter-Package und Verfahren zur Herstellung eines Halbleiter-Packages
DE102020108481B4 (de) Halbleiter-Die-Package und Herstellungsverfahren
DE102021105570A1 (de) Wafer-zu-wafer-bondstruktur
DE102021113405A1 (de) Packagestruktur
DE102020131125A1 (de) Halbleiterpaket und Verfahren zum Herstellen desselben
DE102023103380A1 (de) Halbleiter-packages mit gemischten bondarten und deren ausbildungsverfahren
DE102023100013A1 (de) Halbleitervorrichtung und verfahren
DE102023100773A1 (de) Integriertes schaltungs-package und verfahren
DE102018108409B4 (de) Integrierte schaltkreis-packages und verfahren zu deren herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed