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Die vorliegende Erfindung betrifft ein Verfahren zum Schutz des Waferrandbereichs beim Herstellen eines mikromechanischen Sensorelements. Die vorliegende Erfindung betrifft ferner ein nach dem vorgeschlagenen Verfahren hergestelltes mikromechanisches Sensorelement.
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Stand der Technik
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In der herkömmlichen Halbleiterfertigung wird zur Strukturierung von abgeschiedenen Schichten in der Regel eine Fotolackmaske eingesetzt. Nach dem Aufspinnen des Fotolacks auf einen Wafer wird dieser am/im Bereich des Waferrands umlaufend definiert entfernt. Dieser an sich bekannte Vorgang wird als (Wafer-)Randentlackung bezeichnet. Beim Aufspinnen von Fotolack auf einen Wafer kommt es am/im Bereich des Waferrands in der Regel zum Aufstauen von Fotolack und der Bildung eines Fotolackwulstes.
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Dieser ist deutlich dicker als die Fotolackdicke im restlichen Bereich des Wafers und kann bei einer nachfolgenden Proximity-Belichtung in Kontakt mit der Quarzglasmaske kommen. Dabei kann die Quarzglasmaske mit Fotolack verschmutzt werden, was bei der Belichtung nachfolgender Wafer zu Abbildungsfehler führen kann. Nachteilig kann es jedoch dazu kommen, dass ein Wafer bedingt durch Fotolack am Waferrand an der Quarzglasmaske kleben bleibt und weitere Wafer nicht mehr belichtet werden können.
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Mit Hilfe einer Randentlackung kann derartigen Vorkommnissen vorgebeugt und Verschrottungskosten sowie Maschinenstillstandszeiten vermieden werden. Weiter kann mit Hilfe der Randentlackung auch vermieden werden, dass Fotolack auf einem Wafer in Kontakt mit einem Wafercarrier kommt. Wäre das der Fall, so könnte ein Wafer am Wafercarrier anhaften und nicht mehr aus seinem Slot gezogen werden und/oder im Laufe der Zeit Partikel entstehen, die sich auf Funktionsstrukturen der Wafer ablegen und zu Ausschuss führen können. Partikel durch Lackabrieb könnten außerdem über den dann verschmutzten Carrier auf andere Wafer oder evtl. auch auf andere Chargen übertragen werden.
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Das Entfernen von Fotolack im Waferrandbereich kann allerdings zur Folge haben, dass der von Fotolack befreite Waferrandbereich beim darauffolgenden Ätzprozess ungeschützt ist und es daher im Bereich des Waferrands zu unkontrollierten Ätzungen bzw. Anätzungen kommen kann. Besonders kritisch kann dies bei Ätzprozessen mit langen Ätzzeiten und/oder hohen Ätzraten sein. Für kritische Plasmaätzprozesse gibt es daher z.B. Ätzanlagen, welche einen sog. bottom shadow ring (BSR) oder einen wafer edge protection (WEP)ring in der Ätzanlage fest verbaut haben. Dieser BSR ist vergleichbar mit einer mechanischen Blende, die wenigstens über dem fotolackfreien Waferrandbereich positioniert ist und den Waferrandbereich vor einem Ätzangriff schützen soll.
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Der BSR hat dabei keinen Kontakt zur Waferoberfläche. Dieses Verfahren funktioniert gut bei stark gerichteten (anisotropen) Ätzprozessen. Bei isotropen Ätzprozessen können allerdings Ätzspezies durch den Spalt zwischen BSR und Waferoberfläche an den ungeschützten Waferrandbereich gelangen und dort zu unkontrollierten Anätzungen führen. Aufgrund des verbauten BSR können diese Art von Anlagen jedoch nicht eingesetzt werden, wenn im fotolackfreien Waferrandbereich, dem sogenannten Randentlackungsbereich, gezielt Schichten entfernt werden sollen, was die Anschaffung zusätzlicher Anlagen ohne BSR- bzw. WEP ring erforderlich macht.
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Offenbarung der Erfindung
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Es ist eine Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren zum Schutz des Waferrandbereichs beim Herstellen eines mikromechanischen Sensorelements ohne die genannten nachteiligen Effekte bereitzustellen.
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Die Aufgabe wird gemäß einem ersten Aspekt gelöst mit einem Verfahren zum Bereitstellen eines Waferrandschutzes in einem Herstellungsprozess eines mikromechanischen Sensorelements, aufweisend die Schritte:
- - Bereitstellen eines Substrats mit einem Wafer;
- - Abscheiden wenigstens einer ersten Schicht auf dem Wafer;
- - Aufbringen einer Fotolackschicht zur Herstellung einer Fotolackmaske
- - Entfernen der Fotolackschicht wenigstens in einem Randentlackungsbereich des Wafers und/oder am Waferrand;
- - Strukturieren der wenigstens einen ersten Schicht mittels einer Fotolackmaske;
- - Abscheiden wenigstens einer weiteren Schicht auf die wenigstens eine erste Schicht, wobei die wenigstens eine weitere Schicht mit einer derartigen Dicke abgeschieden wird, dass nachfolgend im Herstellungsprozess des mikromechanischen Sensorelements die weitere Schicht in einem Randentlackungsbereich und/oder am Waferrand nicht vollständig entfernt wird; und
- - Planarisieren der wenigstens einen weiteren Schicht mit Hilfe eines chemisch mechanischen Polierschritts.
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Vorteilhaft wird dadurch ein Verfahren bereitgestellt, bei dem der Waferrandbereich eines Wafers mit einem Randentlackungsbereich und einem Waferrand, während der Prozesssierung von mikromechanischen Sensoren und/oder Halbleiterschaltungen effektiv geschützt werden kann. Im Waferrandbereich können auf diese Art und Weise keine Anätzungen entstehen, weil der Waferrandbereich durch zuvor durchgeführte Verfahrensschritte mit einer schützenden Schicht überzogen ist. Als Konsequenz wird auf diese Weise die Bildung von Partikel im Waferrandbereich weitestgehend unterbunden.
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Besteht die ätzresistente Schicht zudem z.B. aus Silizium und die zu ätzende Schicht aus einem nichtleitenden Material, z.B. SiO2, so können bei der Herstellung des Waferrandschutzes per CMP-Verfahren gleichzeitig auch zueinander elektrische isolierte Siliziumbereich an/auf der Waferoberfläche erzeugt werden, welche z.B. als elektrische Leiterbahnen und/oder Elektrodenflächen und/oder mechanische Verankerungsstellen verwendet werden können. Da der vorgeschlagene Waferrandschutz gegenüber den herkömmlichen Verfahren auf Sondermaschinen mit BSR (engl. bottom shadow ring) oder WEP-Ring (engl. wafer edge protection) verzichten kann, können zusätzliche Kosten hinsichtlich einer Beschaffung von Sondermaschinen vorteilhaft eingespart werden.
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Gemäß einem zweiten Aspekt wird die Aufgabe gelöst mit einem mikromechanischen Sensorelement, welches gemäß dem vorgeschlagenen Verfahren hergestellt wurde.
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Bevorzugte Weiterbildungen des Verfahrens sind Gegenstand von abhängigen Ansprüchen.
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Eine vorteilhafte Weiterbildung des Verfahrens zeichnet sich dadurch aus, dass beim Planarisieren der wenigstens einen weiteren Schicht mit Hilfe des chemisch mechanischen Polierschritts nach zumindest bereichsweisem Freilegen der wenigstens einen ersten Schicht der Planarisierungsprozess gestoppt wird.
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Eine weitere vorteilhafte Weiterbildung des Verfahrens zeichnet sich dadurch aus, dass als wenigstens eine erste Schicht eine Oxidschicht abgeschieden wird und wobei als wenigstens eine weitere Schicht eine zumindest bereichsweise den Wafer und/oder den Waferrandbereich umgebende Polysilizium-Schicht abgeschieden wird. Vorteilhaft kann das Verfahren auf diese Weise auf eine Herstellung eines Sensorelements mit einer Polysilizium-Membran angewendet werden.
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Eine weitere vorteilhafte Weiterbildung des Verfahrens zeichnet sich dadurch aus, dass für spätere Ätzzugänge Strukturen in der wenigstens einen ersten Schicht ausgebildet werden, wobei die Strukturen mittels des Polierschritts zu einem späteren Zeitpunkt oberflächlich freigelegt werden. Auf diese Weise wird der Polierprozess genutzt, um Ätzzugänge zu Kavernenbereichen herzustellen.
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Eine weitere vorteilhafte Weiterbildung des Verfahrens zeichnet sich dadurch aus, dass am/auf dem Wafer erhabene Strukturen ausgebildet werden, welche z.B. zur mechanischen und/oder elektrischen Kontaktierung des Wafers dienen und wobei auf die erhabenen Strukturen die wenigstens eine erste Schicht abgeschieden wird, wobei nachfolgend eine Passivierschicht abgeschieden wird.
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Eine weitere vorteilhafte Weiterbildung des Verfahrens zeichnet sich dadurch aus, dass ein Polierprozess mit zumindest bereichsweisem Stopp auf der Passivierschicht durchgeführt wird, wobei die am/auf dem Wafer erhaben ausgebildeten Strukturen zur mechanischen und/oder elektrischen Kontaktierung des Wafers zumindest teilweise oberflächlich freigelegt werden. Auf diese Weise kann der Waferrandbereich in sicherer Art und Weise z.B. mit Oxid und der Passivierschicht geschützt werden und zudem Kontaktbereiche und/oder Verankerungsbereiche erzeugt werden.
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Eine weitere vorteilhafte Weiterbildung des Verfahrens ist dadurch gekennzeichnet, dass auf die planarisierte Oberfläche und die Passivierschicht eine weitere Oxidschicht abgeschieden wird und nachfolgend strukturiert wird. Eine Negativform dieses strukturierten Oxids kann nachfolgend mit einer weiteren Funktionsschicht, z.B. Polysilizium, aufgefüllt werden. Mit Hilfe eines Polierschritts kann danach die Funktionsschicht oberflächlich derart entfernt werden, dass Bereiche der weiteren Oxidschicht wieder freigelegt werden und eine plane Oberfläche entsteht.
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Auch auf diese Weise bleibt im Waferrandbereich die weitere Funktionsschicht bestehen und schützt dadurch die weitere Oxidschicht vor einem Ätzangriff in einem nachfolgenden Prozessschritt, wodurch unkontrollierte Schichtunterätzungen vermieden werden können.
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Eine weitere vorteilhafte Weiterbildung des Verfahrens zeichnet sich dadurch aus, dass als wenigstens eine erste Schicht eine Polysiliziumschicht abgeschieden wird und wobei als wenigstens eine weitere Schicht eine Oxidschicht abgeschieden wird. Auf diese Weise ist mit dem vorgeschlagenen Verfahren ein sogenanntes „bilaterales Konzept“ unterstützt, mit dem das Verfahren mit alternativen Schichtabfolgen und Schichtmaterialien durchgeführt werden kann.
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Eine weitere vorteilhafte Weiterbildung des Verfahrens zeichnet sich dadurch aus, dass auf allen Oberflächen des Wafers oder nur im Waferrandbereich eine Funktionsschicht abgeschieden wird. Vorteilhaft ist dadurch das vorgeschlagene Verfahren unabhängig von der Ausbildung von mikromechanischen Strukturen nur am Waferrand einsetzbar bzw. umsetzbar.
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Die Erfindung wird im Folgenden mit weiteren Merkmalen und Vorteilen anhand von mehreren Figuren im Detail beschrieben. Gleiche oder funktionsgleiche Elemente haben darin gleiche Bezugszeichen. Die Figuren sind insbesondere dazu gedacht, die erfindungswesentlichen Prinzipien zu verdeutlichen und sind nicht unbedingt maßstabsgetreu ausgeführt. Der besseren Übersichtlichkeit halber kann vorgesehen sein, dass nicht in sämtlichen Figuren sämtliche Bezugszeichen eingezeichnet sind. Die Figuren sind nicht notwendigerweise maßstabsgetreu dargestellt.
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In den Figuren zeigt:
- 1-6 Darstellungen von herkömmlichen Prozessschritten zum Herstellen eines mikromechanischen Sensorelements;
- 7-25 Darstellungen von vorgeschlagenen Prozessschritten zum Herstellen eines mikromechanischen Sensorelements; und
- 26 einen prinzipiellen Ablauf zum Herstellen eines vorgeschlagenen mikromechanischen Sensorelements.
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Beschreibung von Ausführungsformen
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Nachfolgend wird unter dem Begriff „Funktionsschicht“ vorzugsweise eine per LPCVD-Prozess (engl. Low Pressure Chemical Vapor Deposition) oder per CVD-Prozess (engl. Chemical Vapor Deposition) abgeschiedene Schicht, vorzugsweise eine Polysiliziumschicht, verstanden. Ferner wird nachfolgend unter dem Begriff „Oxidschicht“ eine SiO2-Schicht verstanden. Denkbar sind auch alternative Zusammensetzungen der genannten Schichten. Zudem können die Funktionsschichten zur Erhöhung der elektrischen Leitfähigkeit mit aus der Halbleitertechnik bekannten Dotierstoffen versehen sein.
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Nachfolgend wird unter dem Begriff „Waferrandbereich“ WR immer auch ein darin enthaltener „Randentlackungsbereich“ RE verstanden.
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Nachfolgend werden anhand von mehreren Figuren Prozessschritte zum Herstellen eines in obiger Hinsicht verbesserten mikromechanischen Drucksensorelements erläutert.
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In den 1-6 ist beispielhaft gezeigt, wie in herkömmlicher Weise z.B. eine freitragende Si-Struktur hergestellt werden kann und wo bzw. wie es hierbei zu Problemen im Waferrandbereich WR mit dem Randentlackungsbereich RE kommen kann. In allen folgenden Figuren ist der Waferrandbereich WR der besseren Übersichtlichkeit halber im rechten Figurenabschnitt vergrößert dargestellt.
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1 zeigt in einer Querschnittsansicht ein Substrat 100 mit einem Wafer 1 (z.B. Si-Wafer), auf dessen Oberfläche umlaufend wenigstens eine Oxidschicht 2 angeordnet ist. 2 zeigt, dass zum Zwecke des Ausbildens von lateralen Ätzstoppstrukturen und/oder elektrischen Kontakten und/oder mechanischen Verankerungsstrukturen zum Wafer 1 hin auf der Oxidschicht 2 auf der „Bauteilseite“ (oben) d.h. der Oberseite des Wafers 1 mit der Oxidschicht 2 Fotolack aufgebracht bzw. aufgesponnen und eine Randentlackung durchgeführt wird, wobei anschließend der Fotolack mit Hilfe einer Maske belichtet und die belichteten Bereiche, z.B. in einem Entwicklerbad, entfernt werden. Die so erzeugten Strukturen aus Fotolack dienen nun als Ätzmaske für das Ätzen der Oxidschicht 2 in einem nachfolgenden Ätzprozess.
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2 zeigt den Zustand des Substrats 100 nach dem Ätzen der Oxidschicht 2 mittels eines z.B. Plasmaätzprozesses. Im Waferrandbereich ist zu erkennen, dass aufgrund der Randentlackung ein Ätzangriff auf die Oxidschicht 2 im Randentlackungsbereich RE und undefiniert auch am Waferrand WR erfolgen und der Wafer 1 freigelegt sein kann.
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3 zeigt einen herkömmlichen Prozessierungszustand des Substrats 100 nach einem Entfernen der Fotolackmaske 3 mit entsprechendem Randentlackungsbereich RE und nach dem Abscheiden einer ersten Funktionsschicht 5. Wird diese Funktionsschicht 5 z.B. in einem LPCVD-Prozess abgeschieden, bedeckt sie alle Oberflächen auf dem Wafer 1 und kann zur Realisierung eines späteren Substratkontakts bzw. einer lateralen Ätzbegrenzung 5a dienen.
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In 4 ist dargestellt, wie die erste Funktionsschicht 5 mit Hilfe einer Fotolackmaske 3 und eines anisotropen Plasmaätzprozesses bzw. Trenchprozesses herkömmlich derart strukturiert wurde, dass z.B. ein Ätzzugang 5b zu der darunter befindlichen Oxidschicht 2 entsteht.
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5 deutet an, dass es herkömmlich aufgrund der Randentlackung zu einem Ätzangriff auf die erste Funktionsschicht 5 am Waferrand WR und dadurch zu einem unkontrollierten Freilegen der durch die erste Funktionsschicht 5 überdeckten Oxidschicht 2 kommen kann. Wird nach dem Entfernen der Fotolackmaske 3 ein Ätzschritt z.B. mit einem flüssigen oder gasförmigen Ätzmedium zur Entfernung der Oxidschicht 2 unter der freizustellenden Poly-Si Struktur durchgeführt, kann es auch zu einem unkontrollierten Ätzangriff auf die am Waferrand WR freigelegte Oxidschicht 2 kommen.
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Dabei wird auch hier die erste Funktionsschicht 5 unterätzt. In einer Ätzanlage, beim Entladen aus einer Ätzanlage und/oder beim Einladen des Wafers 1 nach dem Ätzprozess in einen Wafercarrier kann dadurch unter Umständen der Fall eintreten, dass das freigestellte Poly-Si der Funktionsschicht 5 unmittelbar am Waferrand WR teilweise abbricht bzw. absplittert. Die dabei entstehenden Partikel können weiter auf Anlagenteile und/oder auf andere Wafer in einem Wafercarrier verteilt werden und können ein erhebliches Risiko hinsichtlich Prozesssicherheit, und/oder Chargenausbeute und/oder Bauteilzuverlässigkeit- bzw. -langzeitstabilität bei mikromechanischen- und/oder mikroelektronischen Bauteilen darstellen.
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6 zeigt im Prinzip eine Möglichkeit, wie der Waferrand WR mit Hilfe eines herkömmlichen Schutzelements 10, beispielsweise in Form einer mechanischen Blende, geschützt werden kann. Dies funktioniert zuverlässig aber nur bei anisotropen Plasmaätzprozessen und erfordert unter Umständen die Anschaffung von kostenintensiven Sondermaschinen mit daraus resultierender zusätzlicher Stellfläche in Fertigungsräumlichkeiten.
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Im Folgenden wird erläutert, wie mit Hilfe eines vorgeschlagenen Verfahrens ein effektiver Waferrandschutz ohne Einsatz von Sondermaschinen realisiert werden kann.
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Analog zu 3 ist in 7 der Zustand des Substrats 100 nach der Abscheidung der ersten Funktionsschicht 5 auf Oberflächen des Wafers 1 dargestellt. Während im herkömmlichen Prozessablauf hier die Funktionsschicht 5 in einer Dicke abgeschieden wird, die die spätere, freitragende, Si-Struktur aufweisen soll, kann beim vorgeschlagenen Verfahren eine beliebig dicke Funktionsschicht 5 abgeschieden werden, vorzugsweise in einer derartigen Dicke, dass beim nachfolgenden Herstellungsprozess die erste Funktionsschicht 5 am Waferrand WR nicht entfernt wird.
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Dies ist in 7 mit einer gestrichelten Linie im Bereich des Waferrands WR und auf der Unterseite des Wafers 1 angedeutet. Auf diese Weise kann vorteilhaft die Oxidschicht 2 am Waferrand WR in einem Oxidätzprozess vor einem Ätzangriff geschützt werden. Unkontrollierte Unterätzungen der ersten Funktionsschicht 5 und damit verbundene lokale Absplitterungen bzw. Partikelbildungen bestehend aus dem Material der ersten Funktionsschicht 5 können damit weitestgehend vermieden werden.
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Beim vorgeschlagenen Vorgehen wird die erste Funktionsschicht 5 mit Hilfe eines Polierschritts P (z.B. in Form eines Si-CMP Prozesses) wieder derart entfernt, dass, wie in 8 angedeutet, Teilbereiche der Oxidschicht 2 wieder freigelegt werden und eine plane Oberfläche entsteht. Dabei bleibt Material der ersten Funktionsschicht 5, z.B. Poly-Si in Vertiefungen der Oxidschicht 2 und/oder in Oxidschicht-freien Bereichen, wie z.B. Substratkontaktöffnungen und/oder im Randentlackungsbereich RE und/oder am Waferrand WR und/oder auf der Unterseite des Wafers 1, erhalten.
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Dies bedeutet, dass durch das Abscheiden der ersten Funktionsschicht 5 auf Oberflächen des Wafers 1 samt nachfolgendem Polierprozess P Vertiefungen innerhalb der Oxidschicht 2 aufgefüllt und der Waferrand WR zu seinem Schutz gezielt mit einer nahezu beliebig dicken ersten Funktionsschicht 5 beschichtet werden kann. Da ein CMP-Prozess zu einer Planarisierung der Schichtoberfläche führt, besitzt die maximale erzielbare Funktionsschichtdicke auf der Bauteilseite (Oberseite) im Randentlackungsbereich RE die gleiche Schichtdicke wie die Oxidschicht 2.
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An der Waferstirnseite und auf der Unterseite des Wafers 1 entspricht die Schichtdicke der ersten Funktionsschicht 5 dagegen der abgeschiedenen Schichtdicke. Durch die planarisierenden Effekte des CMP-Prozesses kann somit ein von der Breite des Randentlackungsbereichs RE unabhängiger, sich selbst justierender, Beschichtungs-/Passivierungsprozess im Randentlackungsbereich RE und/oder am Waferrand WR und/oder auf der Unterseite des Wafers 1 erreicht werden.
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Beim vorgeschlagenen Verfahren kann nun eine Abscheidung einer weiteren Funktionsschicht 6 und deren Strukturierung unter Verwendung einer Fotolackmaske 3 und einer Randentlackung erfolgen, wie in 9 angedeutet. Bedingt durch die Randentlackung würde auch hier im Randentlackungsbereich RE ein Ätzabtrag von Polysilizium der weiteren Funktionsschicht 6 erfolgen. Durch den zuvor mit der ersten Funktionsschicht 5 aufgedickten/passivierten Waferrand WR und den aufgedickten/passivierten Randentlackungsbereich RE ist aber vorteilhaft ein ausreichender Schutz der Oxidschicht 2 am Waferrand WR sichergestellt. Bei der Randentlackung sollte hier darauf geachtet werden, dass der Randentlackungsbereich RE am Waferrand WR, ausgehend von der Stirnseite des Wafers 1, weniger breit ausgeführt wird als der Randentlackungsbereich RE bei der Strukturierung der Oxidschicht 2. In 9 ist weiter zu erkennen, wie mit Hilfe der Fotolackmaske 3 ein Ätzzugang 5b in der Funktionsschicht 6 erzeugt werden kann.
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10 zeigt den Zustand des Wafers 1 nach Entfernen der Oxidschicht 2 unter der freizustellenden Si-Struktur 6a und den mit den Funktionsschichten 5, 6 geschützten Waferrand WR. Die Dicke der freitragenden Si- Struktur 6a kann im Abscheideprozess der weiteren Funktionsschicht 6 festgelegt werden. Man erkennt innerhalb der freizustellenden Si-Struktur 6a einen Ätzzugang 6b, über den Material der Oxidschicht 2 ausgeräumt wurde, wobei unkontrollierten Unterätzungen am Waferrand WR vermieden werden können.
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Bei einem alternativen Vorgehen kann auf der Oberseite des Wafers 1 auf die Strukturierung der Poly-Si Schicht mit Hilfe einer Fotolackmaske 3 verzichtet werden. Dies hat den Vorteil, dass am Waferrand WR und somit auch im Randentlackungsbereich RE und an der Unterseite des Wafers 1 Poly-Si erhalten bleibt. Diese Variante soll im Folgenden anhand der 11-13 näher erläutert werden.
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In 11 ist ein Substrat 100 mit einem Wafer 1 mit einer umlaufend darauf angeordneten Oxidschicht 2 erkennbar, wobei die Oxidschicht 2 mit Hilfe zweier Fotolithografie- und Ätzschritte strukturiert wurde. Dabei wurde in einem ersten Prozessblock im Bereich eines späteren Ätzzugangs 2a Fotolack 3 stehen gelassen und außerhalb eines Bereichs des späteren Ätzzugangs 2a die Schichtdicke der Oxidschicht 2 z.B. mit Hilfe eines Plasmaätzprozesses um eine definierte Dicke verringert. In einem zweiten Prozessblock wurden Öffnungen 2b für laterale Ätzbegrenzungen und/oder Substratkontakte und/oder mechanische Verankerungsstrukturen z.B. mit Hilfe eines Plasmaätzprozesses in der Oxidschicht 2 freigelegt. In beiden Prozessblöcken wurden die Fotolackmasken inklusive einer Randentlackung erstellt, was dazu führt, dass das Oxidmaterial, analog zu 2, am Waferrand WR partiell entfernt wird.
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Alternativ kann auch zuerst eine weitere Oxidschicht umlaufend auf dem Wafer 1 aufgebracht und darauf mit Hilfe von Fotolack 3 eine Struktur erzeugt werden, welche dem späteren Ätzzugang 2a entspricht. Anschließend kann um diese Struktur herum die weitere Oxidschicht vollständig entfernt werden und die Oxidschicht 2 umlaufend auf dem Wafer 1 und auf der Oberfläche der Oxidstruktur, die den späteren Ätzzugang 2a repräsentiert, angeordnet werden. Mit Hilfe von Fotolack und z.B. eines Plasmaätzprozesses können nachfolgend weiter Ausnehmungen in der Oxidschicht 2 erzeugt werden. Bei dieser Variante bestimmt die Dicke der weiteren Oxidschicht im Wesentlichen die Dicke einer später freitragenden Poly-Si Struktur.
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Anschließend an die beiden Prozessblöcke erfolgt, wie in 12 angedeutet, ein den Wafer 1 umlaufendes Abscheiden der ersten Funktionsschicht 5, gefolgt von einem Polierprozess P in Form eines Si-CMP-Prozesses. Bei dem Si-CMP Prozess wird so viel von der Funktionsschicht 5 an der Bauteilseite (Oberseite) abgetragen, bis der Ätzzugang in Form der Oxidstruktur 2a freigelegt ist. Bei einem Si-CMP Prozess kommt es nur im Bereich der planen Si- Substratoberfläche zu einem Poly-Si Abtrag, nicht aber am Waferrand WR und/oder der Waferunterseite des Wafers 1. Wird der Si-CMP Prozess nach Freilegen der Oxidstruktur 2a gestoppt wird Poly-Si auch in gegenüber der Oberfläche der Oxidstruktur 2a der verbliebenen Oxidschicht 2 vertieft liegenden Bereichen und in gegenüber der Oberfläche der Oxidstruktur 2a vertieft liegenden Bereichen des Randentlackungsbereichs RE nicht entfernt.
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Da die Oberseite des Randentlackungsbereichs RE unterhalb der Oberfläche der Oxidstruktur 2a des Ätzzugangs liegt, kommt es für den Fall, dass die abgeschiedene Funktionsschichtdicke kleiner ist als die Dicke der ursprünglichen Oxidschicht 2, zu keinem Poly-Si Abtrag im Bereich des Waferrands WR, des Randentlackungsbereichs RE und der Unterseite des Wafers 1.
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Ist die abgeschiedene Dicke der ersten Funktionsschicht 5 hingegen größer als die ursprüngliche Oxidschichtdicke, so kommt es auch im Randentlackungsbereich RE des Waferrands WR zu einem Poly-Si Abtrag. Wird nach dem Freilegen der Oxidstruktur 2a der Polierprozess P gestoppt, entspricht die Dicke der Funktionsschicht im Randentlackungsbereich RE in etwa der ursprünglich abgeschiedenen Dicke der Oxidschicht 2. Ein Freilegen der Oxidschicht 2 an der Stirnseite des Wafers 1 am Waferrand WR ist hier prozessbedingt nicht möglich. Über die Dicke der abgeschiedenen ersten Funktionsschicht 5 kann zudem die Schichtdicke der den Waferrand WR schützenden ersten Funktionsschicht 5 festgelegt werden. Über die Höhe der erzeugten Oxidstruktur 2a kann eine maximale Dicke der späteren freitragenden, Poly-Si Struktur festgelegt werden.
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13 zeigt den Zustand des Wafers 1 nach Entfernen der ersten Funktionsschicht 5 unterhalb der freizustellenden Poly-Si Struktur 6a. Vergleicht man die Prozessierung dieser Struktur mit der herkömmlichen Prozessierung, so fällt auf, dass mit Hilfe der erläuterten Wafer-Edge-Protection Technology (WEPT), d.h. durch ein Anlegen einer Negativform in Form z.B. einer strukturierten und/oder unstrukturierten Oxidschicht 2, gefolgt von einer den Wafer 1 zumindest teilweise umgebenden Abscheidung einer weiteren Funktionsschicht 6 und einem nachfolgenden Polierschritt P ein effektiver Schutz des Randentlackungsbereichs RE und/oder des Waferrands WR und/oder der Unterseite des Wafers 1 erreicht werden kann.
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Vorgehend wurde das vorgeschlagene Verfahren an einem einfachen Beispiel erläutert. Wie die vorgeschlagene WEPT-Technologie in einem komplexeren Schichtaufbau, z.B. bei der Herstellung eines kapazitiven Drucksensors auf Basis eines Parallelplattenkondensators zum Schutz des Waferrands WR, des Randentlackungsbereichs RE und/oder der Unterseite des Wafers 1 eingesetzt werden kann, soll im Folgenden anhand der 14-25 näher erläutert werden.
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Die oben beschriebene WEPT-Technologie zum Schutz des Waferrands WR, des Randentlackungsbereichs RE und/oder der Unterseite des Wafers 1 kann nicht nur in Verbindung mit Poly-Si umgesetzt werden, sondern kann in vorteilhafter Weise auch mit anderen Schichtmaterialen, wie z.B. mit SiO2, durchgeführt werden. Entscheidend ist hier, dass die zum Schutz vorgesehene Schicht wenigstens am Waferrand WR aufgebracht wird. Es können auf diese Weise z.B. Substratkontakte und/oder laterale Ätzbegrenzungsstrukturen und/oder mechanische Verankerungstrukturen aus dem Si-Substratmaterial hergestellt werden.
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Wie in 14 erkennbar, werden zu diesem Zweck Substratkontakte 1a und/oder laterale Ätzbegrenzungsstrukturen und/oder mechanische Verankerungsstrukturen mit Hilfe einer Fotolackmaske und eines Si-Plasmaätzprozesses/Trenchprozesses aus dem Substratmaterial herausgearbeitet. Anschließend wird eine Oxidschicht 2 thermisch oder mit an sich bekannten Abscheideverfahren auf der Oberfläche der Substratkontakte 1a und auf der Oberfläche des Wafers 1 erzeugt.
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Durch einen Polierprozess P kann jetzt eine Planarisierung der Oxidoberfläche derart erfolgen, dass die zuvor erzeugten Substratkontakte 1a oberflächlich freigelegt werden, umlaufend aber in der Oxidschicht 2 eingebettet bleiben. Soll die Oxidschicht 2 während eines späteren SiO2-Opferschichtätzprozesses nicht mit entfernt werden, so wird diese in der Regel durch eine Passivierschicht 7 (z.B. Silicon Rich Silicon Nitride, SiRiN) abgedeckt.
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In diesem Fall muss im Bereich der Substratkontaktstrukturen die Passivierschicht 7 mit bekannten Verfahren entfernt werden oder aber der Polierschritt zum Freilegen der Substratkontaktstrukturen 1a erfolgt erst nach dem Abscheiden der Passivierschicht 7, wie in 15 angedeutet. Hierbei ist es günstig, dass die Dicke der Oxidschicht 2 kleiner ist als die Höhe der Substratkontaktstrukturen 1a, da sonst beim Freilegen der Substratkontaktstrukturen 1a die Passivierschicht 7 mit entfernt werden würde. Wird der Polierprozess P nach dem Freilegen der Substratkontaktstrukturen 1a gestoppt, so ergibt sich die resultierende Dicke der Passivierschicht 7 aus der Differenz der Höhe der Substratkontaktstrukturen 1a und der Dicke der Oxidschicht 2.
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Wie bereits vorgehend erläutert, kann auch hier die Schichtdicke der am Waferrand WR abgeschiedenen Oxid- und/oder Passivierschicht 2, 7 nahezu frei gewählt werden. Auf der Passivierschicht 7 kann jetzt z.B. die erste Funktionsschicht 5 zur Herstellung einer ersten elektrischen Leiterbahn und/oder Elektrodenebene abgeschieden und in an sich bekannter Weise strukturiert werden. Durch die Randentlackung würde dann aber auch das Poly-Si im Randentlackungsbereich RE und undefiniert am weiteren Waferrand WR entfernt werden. Soll der Waferrand WR für einen nachfolgenden SiO2-Opferschichtprozess geschützt werden, ist es von Vorteil, wenn am Waferrand WR das abgeschiedene Poly-Si erhalten bleibt.
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Zu diesem Zweck kann vor der Poly-Si Abscheidung wenigstens eine Oxidschicht 8 (z.B. TEOS-Oxid) auf der Passivierschicht 7 abgeschieden und strukturiert werden, wie in 16 angedeutet. Danach erfolgt die Abscheidung einer ersten Funktionsschicht 5, gefolgt von einem Polierschritt P, nach dessen Durchführung sich eine Anordnung gemäß 17 ergibt. Der Polierschritt P wird dabei derart ausgeführt, dass er stoppt, wenn die vor der Poly-Si Abscheidung erzeugten Strukturen 8a der Oxidschicht 8 oberflächlich freigelegt sind.
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Wie bereits erwähnt, kann am Waferrand WR auf diese Weise zu dessen Schutz eine nahezu beliebig dicke Funktionsschicht 5 abgeschieden werden. Die maximale Schichtdicke der Poly-Si-Funktionsschicht 5 auf der Substratoberseite kann dabei von der Schichtdicke der zuvor abgeschiedenen Oxidschicht 8 vorgegeben sein.
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Prinzipiell ist es aber auch denkbar, z.B. Substratkontaktöffnungen erst nach der Abscheidung und Strukturierung der Oxidschicht 2 und/oder der Passivierschicht 7 in der Oxidschicht 2 und/oder in der Passivierschicht 7 herzustellen und bei der anschließenden Poly-Si Abscheidung zu verfüllen. Dies würde dann aber dazu führen, dass im Randentlackungsbereich RE und undefiniert auch am weiteren Waferrand WR die Oxidschicht 2 und/oder die Passivierschicht 7 mit entfernt werden würden, wie es in 18 angedeutet ist.
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19 zeigt, dass nach dem Polierprozess P der ersten Funktionsschicht 5 wenigstens eine weitere Oxidschicht 12 abgeschieden und strukturiert werden kann, gefolgt von einer den Wafer 1 umgebenden Poly-Si Abscheidung und einem nachfolgenden Polierprozess. Hierbei können in der weiteren Oxidschicht 12 sowohl Kontaktlochöffnungen zur elektrischen Kontaktierung von Strukturen in der ersten Funktionsschicht-Ebene, Öffnungen für Verankerungsstrukturen, als auch Vertiefungen hergestellt werden, in welche nachfolgend Poly-Si deponiert wird und die zur Herstellung von z.B. elektrischen Leiterbahnen und/oder Elektrodenstrukturen dienen können. Durch den nachfolgenden Polierprozess P werden wieder die in der wenigstens einen weiteren Oxidschicht 12 erzeugten Strukturen 12a oberflächlich freigelegt, wie es in der Querschnittsansicht von 20 angedeutet ist.
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Alternativ kann aber auch zuerst eine weitere Oxidschicht abgeschieden und mit Hilfe einer Fotolackmaske und eines Ätzprozesses strukturiert werden. Anschließend wird auf die so erzeugten Oxidstrukturen und in die oxidfreien Bereiche wenigstens eine weitere Oxidschicht 12 abgeschieden, die nachfolgend noch strukturiert werden kann.
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Auch auf diese Weise können sowohl Kontaktlochöffnungen zur elektrischen Kontaktierung von Strukturen in der ersten Funktionsschicht-Ebene, Öffnungen für Verankerungsstrukturen, als auch Vertiefungen hergestellt werden, in welche nachfolgend Poly-Si deponiert wird, die zur Herstellung von z.B. elektrischen Leiterbahnen und/oder Elektrodenstrukturen dienen können.
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Die abgeschiedene Poly-Si Schicht bleibt dabei wieder im Randentlackungsbereich RE, am Waferrand WR und auf der Unterseite des Wafers 1 erhalten. Die hier abgeschiedene weitere Funktionsschicht 6 dient z.B. zur Herstellung der beweglichen Elektrode eines kapazitiven Parallelplattenkondensators. Auf diese Funktionsschicht 6 kann nachfolgend eine weitere Oxidschicht 13 abgeschieden und unter Zuhilfenahme eines standardmäßigen Belackungsprozesses mit entsprechender Randentlackung strukturiert werden, gefolgt von der Abscheidung einer weiteren Funktionsschicht 9, welche z.B. als Membranschicht dienen kann. Bedingt durch die Strukturierung der weiteren Oxidschicht 13 kann es z.B. im Bereich der Membraneinspannung zu einer Topografie kommen, welche sich nach dem Freistellen der Membran ungünstig auf das Membranverhalten auswirken kann, wie in 21 angedeutet.
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Um dies vermeiden zu können, kann vor dem Abscheiden der Membranschicht eine weitere Poly-Si Abscheidung durchgeführt werden, gefolgt von einem Polierschritt P, wie in 22 angedeutet. Dabei werden Kontaktöffnungen, Öffnungen für Verankerungsstrukturen und/oder Vertiefungen 13b in der Oxidschicht 13 mit Poly-Si aufgefüllt, als auch zusätzliches Poly-Si im Randentlackungsbereich RE, am weiteren Waferrand WR und auf der Unterseite des Wafers 1 abgeschieden. Vor der Abscheidung der weiteren Poly-Si Schicht gezielt eingebrachte Vertiefungen 13b in der Oxidschicht 13 können dazu dienen, z.B. den Stress im Einspannbereich oder an kritischen Stresszentren innerhalb der späteren Membran zu minimieren. Nachfolgend können die Abscheidung der Membranschicht und die Herstellung von Ätzzugängen 14 in der Membranschicht mit Hilfe von Standardprozessen erfolgen, ohne z.B. Unstetigkeiten im Bereich der Membraneinspannung zu erzeugen, wie in 23 erkennbar.
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Das Ätzen der Funktionsschicht 9 (z.B. Poly-Si) am Waferrand WR bei der Herstellung der Ätzzugänge 14 ist dabei in der Regel unkritisch, da in den Vorprozessen bereits ausreichend Poly-Si am Waferrand WR und somit auch im Randentlackungsbereich RE abgeschieden wurde und dadurch sichergestellt ist, dass bei einem nachfolgenden Opferschichtätzprozess keine unkontrollierte Ätzung von Oxidschichten im Bereich des Waferrands WR, des Randentlackungsbereichs RE und/oder an der Unterseite des Wafers 1 erfolgen kann.
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In 24 ist der Zustand des Substrats 100 nach dem Entfernen der Opferoxidschichten im Kavernenbereich unterhalb der Membran 9a dargestellt.
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Wie in diesem Beispiel gezeigt ist, kann durch den Einsatz der vorgeschlagenen WEPT-Technik mit Ausbildung von Negativstrukturen sowie in Ausnehmungen einer wenigstens am Waferrand WR gezielt vorgesehenen Schicht und nachfolgendem Polieren in einem MEMS-Herstellungsprozess ein effektiver Waferrandschutz realisiert werden.
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Vorteilhaft lassen sich auf diese Art und Weise auch große plane Flächen von nebeneinanderliegendem Oxidstrukturen und Polysiliziumstrukturen erzeugen. Dies hat Vorteile bei nachfolgenden Dünnlackprozessen zur Erzeugung von feinen MEMS-Strukturen.
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Zudem resultiert die vorgeschlagene WEPT-Technik in planen Schichten bzw. Schichtebenen, auf denen fotolithografische Prozessschritte gut durchgeführt werden können. Besonders bei der Herstellung von Strukturen im Sub-µm Bereich sind Oberflächen mit geringer Topografie von Vorteil. Weiterhin können mit dem vorgeschlagenen Verfahren Ritzgräben erzeugt werden, in welchen die Vereinzelung von Bauteilen stattfindet und die vollständig mit Silizium bzw. Poly-Si gefüllt sind.
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Insbesondere bei z.B. mikromechanischen Drucksensoren mit dünnen Membranen können keine Standardvereinzelungsverfahren, wie z.B. Sägen eingesetzt werden, da hierbei die Membranen beschädigt und/oder zerstört werden können. Aus diesem Grund werden in solchen Fällen alternative Vereinzelungsverfahren, wie z.B. das Laser Stealth Dicing, eingesetzt. Diese Verfahren benötigen jedoch einen Ritzgraben, in dem sich ausschließlich Silizium befindet.
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Mit der vorgeschlagenen WEPT-Technik können Ritzgräben auf einfache Art und Weise bereitgestellt werden, ohne dass man z.B. separate Schritte benötigt, um vor der Durchführung eines Stealth Dicing Prozesses aus dem Ritzgraben störende Schichten (wie z.B. Oxide und/oder Nitride) entfernen zu müssen.
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Die vorgeschlagene WEPT-Technik ist vorteilhaft nicht auf die beschriebenen Beispiele und die dort erwähnten Schichten bzw. Schichtmaterialien beschränkt. Vielmehr kann das vorgeschlagen WEPT-basierte Verfahren mit beliebigen Schichtmaterialien umgesetzt werden. Vorteilhaft ist jedoch, wenn der Stopp des Polierprozesses P auf einem Material erfolgen kann, das einen signifikant geringeren Polierabtrag hat, als das zu polierende Material.
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Die vorgeschlagene WEPT-Technik muss nicht zwingend bei der Herstellung jeder Schichtebene umgesetzt werden. Vielmehr kann sie auch nur gezielt dann eingesetzt werden, wenn für einen nachfolgenden Ätzschritt ein sicherer Schutz des Waferrands WR, des Randentlackungsbereichs RE und/oder der Unterseite des Wafers 1 benötigt wird bzw. umgesetzt werden soll.
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Vorteilhaft müssen mit dem vorgeschlagenen Verfahren zum Bereitstellen eines Waferrandschutzes nicht zwingend negative Strukturen erzeugt werden bzw. vorhanden sein. Somit kann das vorgeschlagene Verfahren zwar verwendet werden, um in Negativformen angelegte Strukturen mit z.B. Poly-Si zu verfüllen, ist davon aber vorteilhaft unabhängig.
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Vorzugsweise werden beim vorgeschlagenen Verfahren Schichten benutzt, die den Randentlackungsbereich RE und/oder den Waferrand WR konform bedecken bzw. umschließen. Das sind Schichten die vorzugsweise per LPCVD oder CVD Prozess oder durch thermische Aufspaltung eines Prozessgases wie z.B. Tetraethylorthosilicat (TEOS) abgeschieden werden oder durch eine thermische Oxidation erzeugt werden. Denkbar ist auch die Abscheidung von Schichten mittels PECVD (engl. Plasmaenhanced chemical vapor deposition).
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26 zeigt einen prinzipiellen Ablauf eines Verfahrens zum Bereitstellen eines Waferrandschutzes in einem Herstellungsprozess eines mikromechanischen Sensorelements.
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In einem Schritt 200 erfolgt ein Bereitstellen eines Substrats 100 mit einem Wafer 1.
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In einem Schritt 210 erfolgt ein Abscheiden wenigstens einer ersten Schicht auf den Wafer 1.
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In einem Schritt 220 erfolgt ein Aufbringen einer Fotolackschicht zur Herstellung einer Fotolackmaske.
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In einem Schritt 230 erfolgt ein Entfernen der Fotolackschicht wenigstens in einem Randentlackungsbereich RE des Wafers 1 und/oder am Waferrand WR.
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In einem Schritt 240 erfolgt ein Strukturieren der ersten Schicht mittels einer Lackmaske 3.
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In einem Schritt 250 erfolgt ein Abscheiden wenigstens einer weiteren Schicht auf die wenigstens eine erste Schicht, wobei die wenigstens eine weitere Schicht mit einer derartigen Dicke abgeschieden wird, dass nachfolgend im Herstellungsprozess des mikromechanischen Sensorelements die wenigstens eine weitere Schicht in einem Randentlackungsbereich RE, am Waferrand WR und/oder auf der Unterseite des Wafers erhalten bleibt.
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In einem Schritt 260 wird eine Planarisierung der wenigstens einen weiteren Schicht mit Hilfe eines chemisch-mechanischer Polierschritt P durchgeführt.
