DE102021120140A1 - Speichervorrichtung, die in der lage ist, fehlerhafte daten im parallel-bit-test auszugeben, und speichersystem mit dieser speichervorrichtung - Google Patents

Speichervorrichtung, die in der lage ist, fehlerhafte daten im parallel-bit-test auszugeben, und speichersystem mit dieser speichervorrichtung Download PDF

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Namhyung Kim
DoHan Kim
Deokho Seo
Wonjae Shin
Insu Choi
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Abstract

Speichervorrichtung, ein Speichersystem und ein Betriebsverfahren für ein Speichersystem werden offenbart. Die Speichervorrichtung enthält ein Speicherzellenarray und eine Teststeuerung. Das Speicherzellenarray enthält eine Vielzahl von Speicherzellen, wobei das Speicherzellenarray in mehrere Bereiche unterteilt ist. Die Teststeuerung ist eingerichtet, um einen Parallel-Bit-Test (PBT) an der Mehrzahl von Speicherzellen durchzuführen, wobei die Teststeuerung Nichtbestanden-Daten, die ein Nichtbestanden-Datenbit enthalten, unter den internen Daten auswählt, die von den mehreren Bereichen während des PBT ausgegeben werden, und die Nichtbestanden-Daten über eine Dateneingangs-/-ausgangssignalleitung zur Außenseite der Speichervorrichtung ausgibt.

Description

  • QUERVERWEIS AUF EINE VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht eine Priorität für die koreanische Patentanmeldung Nr. 10-2020-0146316 , die am 4. November 2020 beim koreanischen Amt für geistiges Eigentum eingereicht wurde und deren Offenbarung durch Verweis hierauf in vollem Umfang hierin enthalten ist.
  • TECHNISCHES GEBIET
  • Ausführungsformen des erfindungsgemäßen Konzepts beziehen sich auf eine Halbleiterspeichervorrichtung und insbesondere auf eine Speichervorrichtung, die in der Lage ist, Nichtbestanden-Daten in einem Parallel-Bit-Test-(PBT)-Modus auszugeben, um eine Fehlerkorrekturcode (ECC)-Funktion zu unterstützen, und ein Speichersystem, das die Speichervorrichtung enthält.
  • BESCHREIBUNG DER VERWANDTEN TECHNIK
  • Datenverarbeitungssysteme, wie z. B. Rechenzentren, werden von vielen Unternehmen und ihren Computersystemen bereitgestellt. Das Rechenzentrum dient der Verteilung von bereitgestellten Anwendungen und/oder Transaktionen und enthält vernetzte Computerressourcen, die gemeinhin als Cloud bezeichnet werden, wie Server, Festplatten oder virtuelle Maschinen. In dieser Konfiguration sind die Unternehmen Kunden des Rechenzentrums. Das Rechenzentrum bietet den Kunden viele Vorteile, darunter geringere Kosten, einfache Erweiterbarkeit und weniger Verwaltungsaufwand.
  • Im Rechenzentrum ist die Nachfrage nach einem Speicher mit hoher Kapazität für eine stabile und schnelle Echtzeitverarbeitung großer Datenmengen gestiegen. Die Leistungsqualität des Speichers kann sich jedoch im Laufe der Zeit ändern. So kann beispielsweise zu einem Zeitpunkt, zu dem Anwendungen und/oder Transaktionen zugewiesen werden und der Speicher im Rechenzentrum genutzt wird, ein Fehler aufgrund eines fehlerhaften Speichers auftreten. Wenn dieser Fehler häufig auftritt, kann es zu Einschränkungen bei der Nutzung des Rechenzentrums kommen, z. B. zur Unterbrechung eines normalen Befehlsablaufs, zum Abbruch und Neustart einer laufenden Operation oder Ähnlichem.
  • In Rechenzentren wird häufig ein dynamischer Direktzugriffsspeicher (DRAM) als Arbeitsspeicher oder Hauptspeicher eines Systems verwendet, um Daten oder Anweisungen zu speichern, die von einem Host im Rechenzentrum verwendet werden, und/oder um Rechenoperationen durchzuführen. Im Allgemeinen werden in DRAM Daten entsprechend der Steuerung durch den Host geschrieben oder geschriebene Daten gelesen. Wenn eine Computeroperation durchgeführt wird, ruft der Host Anweisungen und/oder Daten aus dem DRAM ab, führt Anweisungen aus und/oder verwendet die Daten, um eine Computeroperation durchzuführen. Wenn ein Ergebnis der Computeroperation vorliegt, schreibt der Host das Ergebnis der Computeroperation in den DRAM zurück.
  • Wenn der DRAM während der Durchführung dieser Operationen eine Fehlfunktion aufweist, kann es zu Nichtbestanden-Daten kommen. Betriebsfehler des DRAMs können aus verschiedenen Gründen auftreten, wobei eine fehlerhafte DRAM-Zelle die Hauptursache sein kann. Bei der Herstellung des DRAMs wird das Bestehen/Nichtbestehen des DRAMs durch einen Wafer-Level-Test, einen Package-Level-Test, einen Montagetest usw. geprüft. Ein DRAM, der die Tests bestanden hat, kann z. B. in ein Speichermodul eingebaut werden. Das Speichermodul kann eine ECC-Funktion zum Erfassen und Korrigieren eines Fehlerbits unterstützen.
  • Mit zunehmender Kapazität des DRAM kann der im DRAM eingebaute PBT durchgeführt werden, um die Testzeit zu verkürzen. Der PBT verwendet eine eXclusive OR (XOR) oder eXclusive NOR (XNOR) Logikschaltung. Der PBT schreibt die gleichen Daten in eine Mehrzahl von Speicherzellen, führt eine Vergleichsoperation über die XOR- oder XNOR-Logikschaltung durch und führt Tests durch, bei denen ein Bestehen festgestellt wird, wenn Daten im gleichen logischen Zustand aus der Mehrzahl von Speicherzellen gelesen werden, und ein Nichtbestehen festgestellt wird, wenn mindestens ein Datum in einem anderen logischen Zustand gelesen wird.
  • Wenn jedoch das Nichtbestehen gemäß dem PBT bestimmt wird, z.B. wenn das Nichtbestehen als Ergebnis der Vergleichsoperation auftritt, kann eine Speicherzelle eines Fehlerbits, das den Fehler verursacht hat, nicht durch Verwendung der Ausgabe des PBT spezifiziert werden. In diesem Fall besteht trotz der ECC-Funktion des Speichermoduls das Problem, dass das Fehlerbit nicht erfasst und korrigiert werden kann. Dementsprechend muss der auf dem Speichermodul montierte DRAM die Nichtbestanden-Daten in dem PBT spezifizieren und ausgeben.
  • KURZFASSUNG
  • Eine Speichervorrichtung nach einer Ausführungsform des erfindungsgemäßen Konzepts enthält ein Speicherzellenarray, das eine Mehrzahl von Speicherzellen enthält, wobei das Speicherzellenarray in mehrere Bereiche unterteilt ist, und eine Teststeuerung, die eingerichtet ist, um einen parallelen Bit-Test (PBT) an der Mehrzahl von Speicherzellen durchzuführen, wobei die Teststeuerung Nichtbestanden-Daten, die ein Nichtbestanden-Datenbit enthalten, unter den internen Daten auswählt, die von den mehreren Bereichen während des PBT ausgegeben werden, und die Nichtbestanden-Daten über eine Dateneingangs-/-ausgangssignalleitung zur Außenseite der Speichervorrichtung ausgibt.
  • Ein Speichersystem nach einer Ausführungsform des erfindungsgemäßen Konzepts enthält eine Mehrzahl von Speichervorrichtungen, die mit einer gedruckten Schaltungsplatine gekoppelt sind und jeweils ein Speicherzellenarray mit einer Mehrzahl von Speicherzellen und einer Teststeuerung enthalten, wobei das Speicherzellenarray in mehrere Bereiche unterteilt ist, und eine Speichersteuerung, die eingerichtet ist, um die Mehrzahl von Speichervorrichtungen zu steuern, und eine Fehlerkorrekturcode (ECC)-Engine enthält, die eingerichtet ist, um einen Fehler von Daten, die aus der Mehrzahl von Speichervorrichtungen gelesen werden, zu korrigieren und zu erfassen. In jeder der mehreren Speichervorrichtungen führt die Teststeuerung einen Parallel-Bit-Test (PBT) an den mehreren Bereichen des Speicherzellenarrays durch, wählt Nichtbestanden-Daten, die ein Nichtbestanden-Datenbit enthalten, unter den internen Daten aus, die während des PBT von den mehreren Bereichen ausgegeben werden, und gibt die Nichtbestanden-Daten über eine Dateneingangs-/-ausgangssignalleitung an die Speichersteuerung aus. Die Speichersteuerung korrigiert das Nichtbestanden-Datenbit der Nichtbestanden-Daten unter Verwendung der ECC-Engine.
  • Nach einer Ausführungsform des erfindungsgemäßen Konzepts enthält das Betriebsverfahren eines Speichersystems, das eine Speichervorrichtung und eine Speichersteuerung enthält, wobei die Speichervorrichtung ein Speicherzellenarray enthält und die Speichersteuerung eine Fehlerkorrekturcode-(ECC)-Engine enthält, die eingerichtet ist, um einen Fehler von Daten, die aus der Speichervorrichtung gelesen werden, zu korrigieren und zu erfassen, wobei das Betriebsverfahren enthält: Auswählen von Nichtbestanden-Daten, die ein Nichtbestanden-Datenbit enthalten, in der Speichervorrichtung unter den internen Daten, die von den mehreren Bereichen während des PBT ausgegeben werden; Ausgeben der Nichtbestanden-Daten, die das Nichtbestanden-Datenbit enthalten, durch die Speichervorrichtung an die Speichersteuerung über eine Dateneingangs-/ -ausgangssignalleitung; und Korrigieren des Nichtbestanden-Datenbits der Nichtbestanden-Daten in der Speichersteuerung unter Verwendung der ECC-Engine.
  • Eine Speichervorrichtung nach einer Ausführungsform des erfindungsgemäßen Konzepts enthält ein Speicherzellenarray und eine Teststeuerung. Das Speicherzellenarray enthält eine Mehrzahl von Speicherzellen, wobei das Speicherzellenarray in mehrere Bereiche unterteilt ist. Die Teststeuerung ist eingerichtet, um einen Parallel-Bit-Test (PBT) an der Mehrzahl von Speicherzellen für jeden der mehreren Bereiche durchzuführen und ein erstes Auswahlsignal und ein zweites Auswahlsignal auf der Grundlage interner Daten zu erzeugen, die von jedem der mehreren Bereiche während des PBT ausgegeben werden, Nichtbestanden-Daten, die ein Nichtbestanden-Datenbit enthalten, unter den internen Daten als Reaktion auf das erste und das zweite Auswahlsignal auszuwählen, die Nichtbestanden-Daten in eine Dateneingangs-/- ausgangssignalleitung zu laden und die geladenen Nichtbestanden-Daten zur Außenseite der Speichervorrichtung auszugeben.
  • Nach einer Ausführungsform des erfindungsgemäßen Konzepts enthält das Betriebsverfahren in einem System, das eine Host-Vorrichtung, eine Speichersteuerung und eine Speichervorrichtung enthält, das Übertragen einer Leseanforderung an die Speichersteuerung durch die Host-Vorrichtung, das Ausgeben eines Lesebefehls an die Speichervorrichtung als Reaktion auf die Leseanforderung durch die Speichersteuerung, das Durchführen eines Lesevorgangs durch die Speichervorrichtung als Reaktion auf den Lesebefehl, und Übertragen von Lesedaten an die Host-Vorrichtung, Erfassen, durch die Host-Vorrichtung, dass die Lesedaten erste Nichtbestanden-Daten enthalten, und Übertragen von ersten Nichtbestanden-Informationen über die ersten Nichtbestanden-Daten an die Speichersteuerung, Ausgeben, durch die Speichersteuerung, eines Testbefehls an die Speichervorrichtung, um eine fehlerhafte Speicherzelle zu erfassen, und Durchführen, durch die Speichervorrichtung, einer Parallel-Bit-Test (PBT)-Operation an einem Speicherzellenarray der Speichervorrichtung.
  • Figurenliste
  • Die vorstehenden und andere Merkmale des erfindungsgemäßen Konzepts werden durch die detaillierte Beschreibung von Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen besser verstanden werden.
    • 1 ist ein schematisches Blockdiagramm eines Systems nach einer Ausführungsform des erfindungsgemäßen Konzepts.
    • 2 ist ein Blockdiagramm eines Speichermoduls in 1 nach einer Ausführungsform des erfindungsgemäßen Konzepts.
    • 3 ist ein Blockdiagramm einer Speichervorrichtung nach einer Ausführungsform des erfindungsgemäßen Konzepts.
    • 4 ist ein allgemeines Parallel-Bit-Test (PBT)-Schaltdiagramm, das als Vergleichsbeispiel für eine PBT-Schaltung nach einer Ausführungsform des erfindungsgemäßen Konzepts beschrieben ist.
    • 5A und 5B sind ein Diagramm bzw. eine Tabelle, die eine PBT-Schaltung nach einer Ausführungsform des erfindungsgemäßen Konzepts beschreiben.
    • 6A und 6B sind ein Diagramm bzw. eine Tabelle, die eine PBT-Schaltung nach einer Ausführungsform des erfindungsgemäßen Konzepts beschreiben.
    • 7 ist ein Ablaufdiagramm eines Betriebsverfahrens des Systems von 1 nach einer Ausführungsform des erfindungsgemäßen Konzepts.
    • 8 ist ein Blockdiagramm eines Speichermoduls, auf dem eine Speichervorrichtung nach einer Ausführungsform des erfindungsgemäßen Konzepts montiert ist.
    • 9 ist ein Blockdiagramm eines Systems, in dem eine Speichervorrichtung nach einer Ausführungsform des erfindungsgemäßen Konzepts verwendet wird.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Ausführungsformen des erfindungsgemäßen Konzepts sehen eine Speichervorrichtung vor, die in der Lage ist, Nichtbestanden-Daten in einem Parallel-Bit-Test(PBT)-Modus auszugeben, und ein Speichersystem, das die Speichervorrichtung enthält. Darüber hinaus kann beispielsweise, wenn nur die Nichtbestanden-Daten durch den PBT ausgegeben werden, und wenn diese Einrichtung durchführbar ist, weil die ECC-Funktion des Speichermoduls durchgeführt werden kann, eine Nichtbestanden-Stelle des Speichermoduls genau identifiziert werden.
  • Ausführungsformen des erfindungsgemäßen Konzepts werden im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen ausführlicher beschrieben. Gleiche Bezugszahlen können sich in dieser Anmeldung auf gleiche Elemente beziehen.
  • 1 ist ein schematisches Blockdiagramm eines Systems nach einer Ausführungsform des erfindungsgemäßen Konzepts.
  • Unter Bezugnahme auf 1 kann ein System 10 ein Rechenzentrum mit Dutzenden von Host-Maschinen oder Servern enthalten, auf denen Hunderte von virtuellen Maschinen laufen. Nach Ausführungsformen des erfindungsgemäßen Konzepts kann das System 10 beispielsweise eine Computervorrichtung, wie etwa einen Laptop-Computer, einen Desktop-Computer, einen Server-Computer, eine Workstation, eine tragbare Kommunikationsendvorrichtung, einen persönlichen digitalen Assistenten (PDA), einen tragbaren Multimedia-Player (PMP), ein Smartphone, einen Tablet-PC oder andere geeignete Computer, eine virtuelle Maschine oder eine virtuelle Computervorrichtung davon enthalten. Alternativ kann das System 10 auch einige Komponenten eines Computersystems enthalten, wie z. B. eine Grafikkarte.
  • Das System 10 ist mit einer Mehrzahl von Hardwarekonfigurationen dargestellt, die im Folgenden unter Bezugnahme auf 1 näher beschrieben werden, ist aber nicht darauf beschränkt, und andere Konfigurationen sind möglich. Das System 10 kann eine Host-Vorrichtung 20 und ein Speichersystem 30 enthalten. Die Host-Vorrichtung 20 und das Speichersystem 30 können unter Verwendung verschiedener Protokolle, z. B. Peripheral Component Interconnect-Express (PCI-E), Advanced Technology Attachment (ATA), Serial ATA (SATA), Parallel ATA (PATA) oder Serial Attached Small Computer System Interface (SCSI) (SAS). Darüber hinaus können verschiedene andere Schnittstellenprotokolle, wie ein universeller serieller Bus (USB), eine Multimediakarte (MMC), eine Enhanced Small Disk Interface (ESDI) oder eine Integrated Drive Electronics (IDE), als Protokoll zwischen der Host-Vorrichtung 20 und dem Speichersystem 30 verwendet werden.
  • Die Host-Vorrichtung 20 kann einen Prozessor 21 und eine virtuelle Maschine (VM) 22 enthalten. Der Prozessor 21 kann mit dem Speichersystem 30 verbunden sein und mit diesem kommunizieren. Das Speichersystem 30, das mit dem Prozessor 21 verbunden ist, kann als Systemspeicher bezeichnet werden.
  • Einige Beispiele können durch die Ausdrücke „verbunden“ und/oder „gekoppelt“ sowie deren Ableitungen beschrieben werden. Diese Begriffe sind nicht unbedingt als Synonyme füreinander zu verstehen. Beispielsweise können Beschreibungen, die die Begriffe „verbunden“ und/oder „gekoppelt“ verwenden, darauf hinweisen, dass zwei oder mehr Elemente in direktem physischen oder elektrischen Kontakt miteinander stehen. Darüber hinaus kann der Begriff „verbunden“ und/oder „kombiniert“ auch bedeuten, dass zwei oder mehr Elemente nicht in direktem Kontakt zueinander stehen, aber dennoch zusammenarbeiten oder miteinander interagieren.
  • Der Prozessor 21 kann ein Funktionsblock sein, der allgemeine Computeroperationen im System 10 durchführt, und kann eine zentrale Verarbeitungseinheit (CPU), einen digitalen Signalprozessor (DSP), einen Netzwerkprozessor, einen Anwendungsprozessor (AP) oder einen Prozessor jeder Art wie eine andere Vorrichtung zur Ausführung von Code enthalten.
  • Der Prozessor 21 kann eingerichtet sein, um eine oder mehrere maschinenausführbare Anweisungen oder Software, Firmware oder eine Kombination davon auszuführen. Der Prozessor 21 kann eine beliebige Anzahl von Prozessorkernen enthalten. So kann der Prozessor 21 beispielsweise einen Einzelkern oder einen Multikern wie einen Dual-Core, einen Quad-Core oder einen Hexa-Core enthalten. Obwohl das System 10 in 1 mit einem Prozessor 21 dargestellt ist, kann das System 10 nach Ausführungsformen des erfindungsgemäßen Konzepts eine Mehrzahl von Prozessoren enthalten.
  • Der Prozessor 21 kann Software in einer virtualisierten Umgebung ausführen. In der Host-Vorrichtung 20 kann die VM 22 eine Anwendungs-APP und ein Betriebssystem enthalten. Da sich die VM 22 während ihrer Verwendung dynamisch ändern kann, indem sie von einem Benutzer gestartet und gestoppt wird, kann die Anzahl der VM 22, die vom Prozessor 21 ausgeführt werden können, variieren.
  • Softwareeinheiten, wie z. B. ein Betriebssystem OS, können den Prozessor 21 als einen logischen Prozessor oder ein logisches Verarbeitungselement betrachten, das in der Lage ist, die VM 22 gleichzeitig auszuführen. Beispielsweise können n (wobei n eine natürliche Zahl ist) Betriebssysteme den Prozessor 21 als n logische Prozessoren oder Verarbeitungselemente betrachten. Da die Anwendung APP einen virtuellen Adressraum verwendet, kann eine virtuelle Adresse, z. B. eine Adresse, die von Software verwendet werden kann, verwendet werden. Das Betriebssystem in jeder VM 22 kann steuern, welche Anwendung APP zu einem bestimmten Zeitpunkt auf eine Speichervorrichtung 210 zugreift, und kann zumindest bis zu einem gewissen Grad die Adressen steuern, auf die die Anwendung APP zugreift. Das Betriebssystem in der VM 22 kann eine Zuordnung der virtuellen Adresse (VA) zu einer physischen Adresse (PA) in der VM 22 vornehmen und verwalten. Die vom Betriebssystem OS erzeugte PA kann eine System-PA eines PA-Raums über der Speichervorrichtung 210 des Speichersystems 30 sein (z. B. eine Adresse, die von einer Speichersteuerung 110 verwendet werden kann). Das Betriebssystem kann eine Adressübersetzung (z. B. eine Adresszuordnung) zwischen der VA und dem System-PA durchführen.
  • In 1 ist eine VM 22 dargestellt, um die Maschinen-Virtualisierung im System 10 kurz zu veranschaulichen, und jede der VMs 22 kann eine oder mehrere Anwendungen APP und ein Betriebssystem OS enthalten. Nach einer Ausführungsform des erfindungsgemäßen Konzepts kann eine Mehrzahl von VMs ausgeführt werden, und der Prozessor 21 kann viele Anwendungen APP und/oder Transaktionen in Bezug auf Zeit und Speicherplatzbedarf ausführen und implementieren, indem er eine Kombination aus Hardwarebeschleunigung durch Hardware und Software verwendet.
  • Das Speichersystem 30 kann eine Speichersteuerung 110, eine Mehrzahl von Speichermodulen 220 bis 22n und eine Speicherschnittstelle 120 enthalten, wobei n eine positive ganze Zahl sein kann. Die Speichersteuerung 110 kann als Reaktion auf eine Anforderung von der mit dem Speichersystem 30 verbundenen Host-Vorrichtung 20 eine Speicherzugriffsoperation (z.B. eine Schreiboperation oder eine Leseoperation) und/oder eine Fehlerkorrekturcode(ECC)-Operation für die Mehrzahl von Speichermodulen 220 bis 22n steuern. Die mehreren Speichermodule 220 bis 22n können als Arbeitsspeicher zum Aufzeichnen oder Laden von Daten für den Betrieb des Prozessors 21 verwendet werden.
  • Die Speicherschnittstelle 120 ist der Einfachheit halber als mit einer Signalleitung zwischen der Speichersteuerung 110 und der Mehrzahl der Speichermodule 220 bis 22n verbunden dargestellt, kann aber in Wirklichkeit über eine Mehrzahl von Signalleitungen verbunden sein. Die Speicherschnittstelle 120 kann Anschlüsse zum Verbinden der Speichersteuerung 110 mit der Mehrzahl von Speichermodulen 220 bis 22n enthalten, und die Anschlüsse können als Stifte, Kugeln, Signalleitungen oder andere Hardwarekomponenten implementiert werden. Zum Beispiel kann ein Taktsignal CLK, ein Befehls-/Adressensignal C/A, Daten DQ oder ähnliches zwischen der Speichersteuerung 110 und der Mehrzahl von Speichermodulen 220 bis 22n über die Speicherschnittstelle 120 übertragen werden. Die Speicherschnittstelle 120 kann als ein einziger Kanal mit einer Mehrzahl von Signalleitungen oder als eine Mehrzahl von Kanälen implementiert sein. Darüber hinaus können ein oder mehrere Speichermodule an jeden Kanal angeschlossen werden. Die Speicherschnittstelle 120 kann als Kanal bezeichnet werden, und in den folgenden Ausführungsformen des erfindungsgemäßen Konzepts können die Begriffe „die Speicherschnittstelle“ und „der Kanal“ austauschbar verwendet werden.
  • Die Speichersteuerung 110 kann auf die mehreren Speichermodule 220 bis 22n entsprechend einer Speicheranforderung des Prozessors 21 zugreifen, und das System PA kann für einen Speicherzugriff vorgesehen sein. Die Speichersteuerung 110 kann eine Speicher-Physische-Schicht-Schnittstelle enthalten, z. B. einen Speicher PHY für Speicherschnittstellenfunktionen, wie etwa das Auswählen einer Zeile und Spalte entsprechend einer Speicherzelle, das Schreiben von Daten in die Speicherzelle oder das Lesen geschriebener Daten. Die tatsächliche physische Implementierung der Speichersteuerung 110, die die vorstehend dargestellten Funktionen ausführt, kann variieren. So kann die Speichersteuerung 110 beispielsweise eine oder mehrere Hardwarekomponenten (z. B. analoge Schaltungen und Logikschaltungen) enthalten. Die Speichersteuerung 110 kann als Programmcode von Software und/oder Firmware implementiert sein. Die Speichersteuerung 110 kann in der Regel in den/die Prozessor(en) 21 integriert sein, um einen konsistenten Zugriff auf die mehreren Speichermodule 220 bis 22n durch den/die Prozessor(en) 21 zu ermöglichen.
  • Jedes der mehreren Speichermodule 220 bis 22n kann zum Beispiel die Speichervorrichtung 210 enthalten, die einen dynamischen Direktzugriffsspeicher (DRAM) enthält. In einer Ausführungsform des erfindungsgemäßen Konzepts wird eine Speichervorrichtung 210 in dem Speichermodul 220 beschrieben, aber das erfindungsgemäße Konzept ist nicht darauf beschränkt, und das Speichermodul 220 kann eine Mehrzahl von Speichervorrichtungen enthalten. Darüber hinaus kann das Speichermodul 220 verschiedene Speichervorrichtungen enthalten. Beispielsweise kann die Mehrzahl der Speichermodule 220 bis 22n als ungepuffertes Dual-Inline-Speichermodul (DIMM) (UDIMM), registriertes DIMM (RDIMM), lastreduziertes DIMM (LRDIMM), vollständig gepuffertes DIMM (FBDIMM), Small Outline DIMM (SODIMM) oder ähnliches implementiert sein.
  • Die Speichersteuerung 110 kann eine ECC-Engine 112 enthalten, um Fehler in geschriebenen Daten, die von der Host-Vorrichtung 20 eingegeben werden, oder in gelesenen Daten, die von den mehreren Speichermodulen 220 bis 22n ausgegeben werden, zu erfassen und zu korrigieren und die korrigierten Daten zu übertragen. Die ECC-Engine 112 kann als ECC-Schaltungsblock bezeichnet werden.
  • Die ECC-Engine 112 kann einen Kodierer 113 und einen Dekodierer 114 enthalten. Der Kodierer 113 kann Paritätsbits erzeugen, indem er Schreibdaten kodiert, die in ein Zielspeichermodul aus der Mehrzahl der Speichermodule 220 bis 22n geschrieben werden sollen und von der Host-Vorrichtung 20 eingegeben werden. Die Schreibdaten und Paritätsbits können in der Speichervorrichtung 210 des Zielspeichermoduls gespeichert werden. Der Dekodierer 114 kann Fehlerbitdaten korrigieren, indem er die von der Speichervorrichtung 210 des Zielspeichermoduls aus der Mehrzahl der Speichermodule 220 bis 22n ausgegebenen Lesedaten und Paritätsbits verwendet, und kann die korrigierten Fehlerbitdaten an die Host-Vorrichtung 20 ausgeben.
  • Die ECC-Engine 112 kann z. B. Paritätsbits für Daten von 64 Bits verwenden. 64 Bits der Daten und 8 Bits der Paritätsbits können kombiniert und als Codewort bezeichnet werden. Ein Codewort kann 72 Bits enthalten, und während der ECC-Operation kann ein [72, 64] Hamming-Code für ein Codewort verwendet werden.
  • 2 ist ein Blockdiagramm eines Speichermoduls in 1 nach einer Ausführungsform des erfindungsgemäßen Konzepts. Nachfolgend wird das Speichermodul 220 der Einfachheit halber als repräsentatives Beispiel für die Mehrzahl der Speichermodule 220 bis 22n im Speichersystem 30 beschrieben.
  • In Bezug auf 2 kann das Speichermodul 220 des Speichersystems 30 mit einem RDIMM implementiert sein und kann daher als RDIMM 220 bezeichnet werden. Das Speichermodul 220 kann über die Speicherschnittstelle 120 mit der Speichersteuerung 110 verbunden sein. Die Speicherschnittstelle oder der Kanal 120 kann Datenbusse 122, eine Taktsignal CLK-Leitung 124, Befehls-/Adresssignale C/A-Leitungen 126 usw. enthalten.
  • Das Speichermodul 220 kann eine Mehrzahl von Speichervorrichtungen 210 und einen Registertakttreiber (RCD) 240 enthalten, der mit einer Leiterplatte 230 verbunden ist. Die Speichervorrichtungen 210 können beispielsweise DRAM-Vorrichtungen enthalten. Die Speichervorrichtung 210 kann als DRAM bezeichnet werden, und in den folgenden Ausführungsformen des erfindungsgemäßen Konzepts können die Begriffe „die Speichervorrichtung“ und „der DRAM“ austauschbar verwendet werden. Das erfindungsgemäße Konzept ist jedoch nicht darauf beschränkt, und die Speichervorrichtung 210 kann jede beliebige flüchtige Speichervorrichtung, wie etwa synchroner DRAM (SDRAM), DDR-SDRAM mit doppelter Datenrate (DDR SDRAM), Low Power (LP)-DDR SDRAM (LPDDR SDRAM), Graphics (G) DDR SDRAM (GDDR SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM, DDR5 SDRAM, Wide Input/Output (I/O) DRAM, High Bandwidth Memory (HBM), oder Hybrid Memory Cube (HMC) sein.
  • Nach Ausführungsformen des erfindungsgemäßen Konzepts können die Speichervorrichtungen 210 mit nichtflüchtigen Speichervorrichtungen eingerichtet werden. Nichtflüchtige Speichervorrichtungen können, als nicht einschränkende Beispiele, einen Flash-Speicher, einen Phasenwechsel-RAM (PRAM), einen Widerstands-RAM (RRAM), einen magnetischen RAM (MRAM), einen ferroelektrischen RAM (FRAM), einen elektrisch löschbaren, programmierbaren Festwertspeicher (ROM) (EEPROM), einen Nano-Floating-Gate-Speicher (NFGM) oder einen Polymer-RAM (PoRAM) enthalten.
  • Nach einer Ausführungsform des erfindungsgemäßen Konzepts können die Speichervorrichtungen 210 mit heterogenen Speichervorrichtungen eingerichtet werden, einschließlich nichtflüchtiger Speichervorrichtungen und flüchtiger Speichervorrichtungen.
  • Die Taktsignal CLK-Leitung 124 und die Befehls-/Adressensignal C/A-Leitungen 126 können von der Speichersteuerung 110 der RCD 240 zugeführt werden. Die RCD 240 kann das Taktsignal CLK, das über die Taktsignalleitung 124 empfangen wird, jeder der Speichervorrichtungen 210 zuführen und Steuer-/Befehls-/Adressensignale, die über die Befehls-/Adressensignalleitung 126 empfangen werden, jeder der Speichervorrichtungen 210 zuführen. Der RCD 240 kann in einem Fly-by-Verfahren oder einer Fly-by-Topologie an die Speichervorrichtungen 210 angeschlossen werden, und ein Modulabschlusswiderstand kann an die Befehls-/Adress-Signal-C/A-Leitung 126 angeschlossen werden. Bidirektionale Datenbusse 122, über die die Daten DQ übertragen werden, können zwischen jeder der Speichervorrichtungen 210 und der Speichersteuerung 110 miteinander gekoppelt werden. Die Datenbusse 122 können als Dateneingangs-/-ausgangssignalleitung bezeichnet werden.
  • Das Speichermodul 220 kann z. B. mit einem Rang mit 64 Datenbits eingerichtet werden. Für die Konfiguration mit einem Rang kann das Speichermodul 220 16 4-Bit-DRAMs 210 enthalten. Darüber hinaus kann das Speichermodul 220 zwei 4-Bit-DRAMs 250 enthalten, die Paritätsbits von 8 Bits speichern, um die ECC-Funktion für 64 Datenbits zu implementieren.
  • Die Speichersteuerung 110 kann 64 Datenbits vom Prozessor 21 empfangen, die empfangenen 64 Datenbits in Einheiten von 4 Bits aufteilen, Paritätsbits von 8 Bits für die aufgeteilten 64 Datenbits erzeugen und die aufgeteilten 64 Datenbits und die erzeugten Paritätsbits von 8 Bits über die Datenbusse 122 in die Speichervorrichtungen 210 schreiben. Darüber hinaus kann die Speichersteuerung 110 64 Datenbits und 8 Paritätsbits empfangen, die über die Datenbusse 122 aus den Speichervorrichtungen 210 gelesen werden, Fehlerbitdaten korrigieren und die korrigierten Fehlerbitdaten an den Prozessor 21 übertragen.
  • 3 ist ein Blockdiagramm einer Speichervorrichtung nach einer Ausführungsform des erfindungsgemäßen Konzepts. 3 veranschaulicht eine Reihe von Hardwarekomponenten, die in der Speichervorrichtung 210 enthalten sind, aber das erfindungsgemäße Konzept ist nicht darauf beschränkt, und andere Konfigurationen sind möglich.
  • Unter Bezugnahme auf die 2 und 3 kann die Speichervorrichtung 210 beispielsweise mit DRAMs eingerichtet sein, und der DRAM kann hauptsächlich einen Speicherkern 300 und eine Peripherieschaltung enthalten. Der Speicherkern 300 kann ein Speicherzellenarray 310, einen Zeilendekodierer, einen Spaltendekodierer und einen Leseverstärker enthalten. Das Speicherzellenarray 310 kann eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bitleitungen sowie eine Mehrzahl von Speicherzellen enthalten, die an Punkten gebildet werden, an denen sich die Wortleitungen mit den Bitleitungen schneiden. Der Zeilendekodierer kann eine Wortleitung aktivieren, die einer Zeilenadresse entspricht, der Leseverstärker kann Daten von Speicherzellen, die mit der aktivierten Wortleitung verbunden sind, lesen und verstärken und die verstärkten Daten der Speicherzellen an die Bitleitungen übertragen, und der Spaltendekodierer kann in einem Burst-Modus die empfangene Spaltenadresse allmählich erhöhen und die Bitleitungen auswählen, die der allmählich erhöhten Spaltenadresse entsprechen.
  • Die Peripherieschaltung kann eine Ein-/Ausgabe-Schaltungseinheit (oder E/A-Schaltung) 320, einen Multiplexer (MUX) 330 und eine Teststeuerung 340 enthalten. Die E/A-Schaltungseinheit 320 kann Adresspuffer zur Pufferung von über E/A-Pads eingegebenen Adresssignalen, Dateneingangspuffer, Datenausgangspuffer und eine Steuerlogik zur Dekodierung von Steuersignalen usw. enthalten. Die E/A-Schaltungseinheit 320 kann mit den Datenbussen 122 (wie in 2 dargestellt) verbunden sein, über das erste bis vierte Daten DQ0 bis DQ3 von 4 Bits gesendet oder empfangen werden.
  • Der Multiplexer 330 kann Adressensignale, Daten-DQ-Signale und Steuersignale als Reaktion auf einen Normalmodus oder einen Testmodus multiplexen. Im Normalmodus kann der Multiplexer 330 die Adressensignale, Daten-DQ-Signale und Steuersignale mit dem Speicherkern 300 verbinden und die Durchführung eines normalen Betriebs ermöglichen. Im Testmodus kann der Multiplexer 330 die Adressensignale, die Daten-DQ-Signale und die Steuersignale mit der Teststeuerung 340 verbinden und die Durchführung eines integrierten Selbsttests (Built-In-Self-Test, BIST) ermöglichen.
  • Die Teststeuerung 340 kann als BIST-Schaltung implementiert werden. Die Teststeuerung 340 kann als BIST-Schaltung bezeichnet werden, und in den folgenden Ausführungsformen des erfindungsgemäßen Konzepts können die Begriffe „Teststeuerung“ und „BIST-Schaltung“ austauschbar verwendet werden. Die BIST-Schaltung 340 kann im Testmodus einen Vollzellentest des Speicherkerns 300 durchführen. Als Ergebnis des Tests kann die BIST-Schaltung 340 Adressinformationen über eine Nichtbestanden-Zelle speichern, die Nichtbestanden-Merkmale im Speicherkern 300 aufweist.
  • Die BIST-Schaltung 340 kann eine Parallel-Bit-Testschaltung (PBT) 342 enthalten. Im Testmodus kann die PBT-Schaltung 342 nur Nichtbestanden-Daten von Daten identifizieren und ausgeben, die parallel aus einer Mehrzahl von Speicherbereichen im Speicherzellenarray 310 des Speicherkerns 300 gelesen werden. Die von der PBT-Schaltung 342 ausgegebenen identifizierten Nichtbestanden-Daten können über den Multiplexer 330 und die E/A-Schaltungseinheit 320 zusammen mit Adressinformationen über die Nichtbestanden-Zelle der Speichersteuerung 110 zugeführt werden. Die Speichersteuerung 110 kann die Nichtbestanden-Daten, die den von der Speichervorrichtung 210 empfangenen Adressinformationen über die Nichtbestanden-Zelle entsprechen, unter Verwendung der ECC-Engine 112 korrigieren.
  • 4 ist ein allgemeines PBT-Schaltungsdiagramm, das als Vergleichsbeispiel für eine PBT-Schaltung nach einer Ausführungsform des erfindungsgemäßen Konzepts beschrieben ist. Nachfolgend werden die an die Referenznummern angehängten Kleinbuchstaben (z. B. „a“ von 342a und „a“ von 220a) zur Unterscheidung mehrerer Schaltungen mit derselben Funktion verwendet.
  • Bezugnehmend auf 4 kann eine PBT-Schaltung 342a dieselben Daten in eine Mehrzahl von Speicherzellen des Speicherzellenarrays 310 schreiben, bevor die PBT durchgeführt wird. Im PBT-Modus kann die PBT-Schaltung 342a schließlich ein Vergleichssignal COMP_OUT ausgeben, indem sie die ersten bis vierten internen Daten iDQ0 bis iDQ3, die aus dem Speicherzellen-Array 310 gelesen wurden, schrittweise als Bit-Paar miteinander vergleicht. Im normalen Modus können die ersten bis vierten internen Daten iDQ0 bis iDQ3 von 4 Bits, die aus dem Speicherzellen-Array 310 gelesen werden, die gleichen sein wie die ersten bis vierten internen Daten DQ0 bis DQ3, die auf die Datenbusse 122 geladen und entsprechend ausgegeben werden. Zur Vereinfachung der Beschreibung können die ersten bis vierten internen Daten iDQ0 bis iDQ3 von 4 Bits, die aus dem Speicherzellenarray 310 gelesen werden, jeweils als die ersten bis vierten internen Daten DQ0 bis DQ3 ausgegeben werden, und es wird angenommen, dass die ersten bis vierten internen Daten iDQ0 bis iDQ3 (iDQ[3:0]) jeweils von dem ersten bis vierten Bereich A, B, C und D des Speicherzellenarrays 310 ausgegeben werden. Jeder von dem ersten bis vierten Bereich A, B, C und D kann als eine Speicherbank oder ein Unterbereich innerhalb der Speicherbank bezeichnet werden. Nach einer Ausführungsform des erfindungsgemäßen Konzepts können die internen Daten, die von jedem von dem ersten bis vierten Bereich A, B, C und D ausgegeben werden, verschiedene Bits enthalten, z. B. X4, X8 und X16 Bits.
  • Die PBT-Schaltung 342a kann eine erste XOR-Logikschaltung 401 zum Eingeben oder Empfangen der ersten und zweiten internen Daten iDQ0 und iDQ1, eine zweite XOR-Logikschaltung 402 zum Eingeben oder Empfangen der dritten und vierten internen Daten iDQ2 und iDQ3 und eine dritte XOR-Logikschaltung 403 zum Eingeben oder Empfangen einer Ausgabe der ersten XOR-Logikschaltung 401 und einer Ausgabe der zweiten XOR-Logikschaltung 402 enthalten. Eine Ausgabe der dritten XOR-Logikschaltung 403 kann als das Vergleichssignal COMP_OUT ausgegeben werden.
  • Die PBT-Schaltung 342a kann das Vergleichssignal COMP_OUT mit einem logisch Niedrig-Pegel ausgeben, wenn die ersten bis vierten internen Daten iDQ0 bis iDQ3 (iDQ[3:0]), die jeweils von dem ersten bis vierten Bereich A, B, C und D des Speicherzellenarrays 310 ausgegeben werden, in einem identischen logischen Zustand ausgegeben werden. Die PBT-Schaltung 342a kann das Vergleichssignal COMP_OUT mit einem logischen Hoch-Pegel ausgeben, wenn eine von den ersten bis vierten internen Daten iDQ0 bis iDQ3 einen anderen logischen Zustand aufweist.
  • Wenn beispielsweise die zweiten internen Daten iDQ1 der ersten bis vierten internen Daten iDQ0 bis iDQ3 oder iDQ[3:0], die im zweiten Bereich B gelesen werden, in einem anderen logischen Zustand ausgegebene Nichtbestanden-Daten sind, kann das Vergleichssignal COMP_OUT der PBT-Schaltung 342a auf einem logischen Hoch-Pegel ausgegeben werden. Das Vergleichssignal COMP_OUT mit einem logischen Hoch-Pegel kann jedoch nicht angeben, dass die zweiten internen Daten iDQ1 Nichtbestanden-Daten sind, sondern kann nur anzeigen, dass es Nichtbestanden-Daten unter den ersten bis vierten internen Daten iDQ0 bis iDQ3 gibt. Das von der PBT-Schaltung 342a ausgegebene Vergleichssignal COMP_OUT mit einem logischen Hoch-Pegel kann über den Multiplexer 330 und die E/A-Schaltungseinheit 320 der Speichersteuerung 110 zugeführt werden. In diesem Fall kann die Speichersteuerung 110 die ECC-Funktion unterstützen, aber kann die Nichtbestanden-Daten im zweiten Bereich B nicht korrigieren.
  • 5A und 5B sind ein Diagramm bzw. eine Tabelle, die eine PBT-Schaltung nach einer Ausführungsform des erfindungsgemäßen Konzepts beschreiben. 5A veranschaulicht ein Schaltdiagramm einer PBT-Schaltung 342b, und 5B veranschaulicht eine Tabelle, die einen Betrieb der PBT-Schaltung 342b beschreibt.
  • Unter Bezugnahme auf 5A können die ersten bis vierten internen Daten iDQ0 bis iDQ3, oder iDQ[3:0], von jedem von dem ersten bis vierten Bereich A, B, C und D des Speicherzellenarrays 310 ausgegeben werden. Die ersten bis vierten internen Daten iDQ[3:0] eines Bereichs, der aus dem ersten bis vierten Bereich A, B, C und D ausgewählt wurde, können der PBT-Schaltung 342b zugeführt werden. Die PBT-Schaltung 342b kann einen ersten Selektor 510 und einen ersten Auswahlsignalgenerator 520 enthalten. In einer Ausführungsform des erfindungsgemäßen Konzepts können der erste Selektor 510 und der erste Auswahlsignalgenerator 520 Schaltungen sein.
  • Der erste Selektor 510 kann als Multiplexer implementiert werden, der einen ersten bis vierten Eingang 10 bis 13, ersten Auswahlsignal S1- und zweiten Auswahlsignal S2-Eingang und einen Ausgang O aufweist. Im PBT-Modus können die ersten bis vierten internen Daten iDQ[3:0], die von einem Bereich ausgegeben werden, der aus dem ersten bis vierten Bereich A, B, C und D des Speicherzellenarrays 310 ausgewählt wird, jeweils dem ersten bis vierten Eingang 10 bis 13 des ersten Selektors 510 zugeführt werden. Vierte interne Daten-iDQ3-Leitung kann mit dem ersten Eingang 10 des ersten Selektors 510 verbunden sein, eine dritte interne Daten-iDQ2-Leitung kann mit dem zweiten Eingang 11 verbunden sein, eine erste interne Daten-iDQ0-Leitung kann mit dem dritten Eingang 12 verbunden sein, und eine zweite interne Daten-iDQ1-Leitung kann mit dem vierten Eingang 13 verbunden sein. Mit anderen Worten: Die erste bis vierte interne Datenleitung können die ersten bis vierten internen Daten iDQ0 bis iDQ3 übertragen. Außerdem können die erste und zweite Auswahlsignalleitung das erste und zweite Auswahlsignal S1 und S2 übertragen.
  • Der erste Auswahlsignalgenerator 520 kann eine erste XOR-Logikschaltung 522 zur Ausgabe des ersten Auswahlsignals S1 und eine zweite XOR-Logikschaltung 524 zur Ausgabe des zweiten Auswahlsignals S2 enthalten. Die erste XOR-Logikschaltung 522 kann einen ersten Eingang zum Empfangen der ersten internen Daten iDQ0, einen zweiten Eingang zum Empfangen der zweiten internen Daten iDQ1 und einen Ausgang zum Ausgeben des ersten Auswahlsignals S1 aufweisen. Das erste Auswahlsignal S1 kann dem ersten Auswahlsignaleingang S1 des ersten Selektors 510 zugeführt werden. Die zweite XOR-Logikschaltung 524 kann einen ersten Eingang zum Empfangen der zweiten internen Daten iDQ1, einen zweiten Eingang zum Empfangen der dritten internen Daten iDQ2 und einen Ausgang zum Ausgeben des zweiten Auswahlsignals S2 enthalten. Das zweite Auswahlsignal S2 kann dem zweiten Auswahlsignal S2-Eingang des ersten Selektors 510 zugeführt werden.
  • Der erste Selektor 510 kann den ersten bis vierten Eingang 10 bis 13 in Reaktion auf das erste und zweite Auswahlsignal S1 und S2 auswählen und die ausgewählten Eingänge jeweils als erste bis vierte Ausgabedaten FDO[3:0] ausgeben. Die ersten bis vierten Ausgabedaten FDO[3:0] können jeweils als erste bis vierte Daten DQ (DQO bis DQ3 in 3) ausgegeben und der Speichersteuerung (110 in 2) zugeführt werden.
  • Wenn beispielsweise das erste und zweite Auswahlsignalbit [S1:S2] „00“ sind, kann der erste Selektor 510 die ersten bis vierten internen Daten iDQ0 bis iDQ3, einschließlich der vierten internen Daten iDQ3 des ersten Eingangs 10 jeweils als die ersten bis vierten Ausgabedaten FDO[3:0] ausgeben. In diesem Fall können die vierten internen Daten iDQ3 als ein Nichtbestanden-Datenbit spezifiziert werden, das in einem anderen logischen Zustand ausgegeben wird als die ersten bis dritten internen Daten iDQ0 bis iDQ2.
  • Wenn das erste und zweite Auswahlsignalbit [S1:S2] „01“ sind, kann der erste Selektor 510 die ersten bis vierten internen Daten iDQ0 bis iDQ3, einschließlich der dritten internen Daten iDQ2 des zweiten Eingangs I1, jeweils als die ersten bis vierten Ausgabedaten FDO[3:0] ausgeben. In diesem Fall können die dritten internen Daten iDQ2 als ein Nichtbestanden-Datenbit spezifiziert werden, das in einem anderen logischen Zustand ausgegeben wird als die ersten, zweiten und vierten internen Daten iDQ0, iDQ1 und iDQ3.
  • Wenn das erste und zweite Auswahlsignalbit [S1:S2] „10“ sind, kann der erste Selektor 510 die ersten bis vierten internen Daten iDQ0 bis iDQ3, die die ersten internen Daten iDQ0 enthalten, dem dritten Eingang 12 jeweils als die ersten bis vierten Ausgabedaten FDO[3:0] ausgeben. In diesem Fall können die ersten internen Daten iDQ0 als ein Nichtbestanden-Datenbit angegeben werden, das in einem anderen logischen Zustand als die zweiten bis vierten internen Daten iDQ1 bis iDQ3 ausgegeben wird.
  • Wenn das erste und zweite Auswahlsignalbit [S1:S2] „11“ sind, kann der erste Selektor 510 die ersten bis vierten internen Daten iDQ0 bis iDQ3, die die zweiten internen Daten iDQ1 des vierten Eingangs 13 enthalten, jeweils als die ersten bis vierten Ausgabedaten FDO[3:0] ausgeben. In diesem Fall können die zweiten internen Daten iDQ1 als ein Nichtbestanden-Datenbit spezifiziert werden, das in einem anderen logischen Zustand als die ersten, dritten und vierten internen Daten iDQ0, iDQ2 und iDQ3 ausgegeben wird.
  • Mit anderen Worten, wenn mindestens ein Datenbit unter den ersten bis vierten internen Daten iDQ0 bis iDQ3, die von einem entsprechenden von dem ersten bis vierten Bereich A bis D ausgegeben werden, in einem logischen Zustand ausgegeben wird, der sich von einem anderen Datenbit unter den ersten bis vierten internen Daten iDQ0 bis iDQ3 unterscheidet, kann die Teststeuerung (z.B. 340 von 3) das mindestens eine Datenbit als das Nichtbestanden-Datenbit festlegen.
  • Unter Bezugnahme auf die 1, 3 und 5A kann beispielsweise in einem Betriebsverfahren eines Speichersystems (z.B. 30), das eine Speichervorrichtung (z.B. 210) und eine Speichersteuerung (z.B. 110) enthält, die Speichervorrichtung die Mehrzahl von Speicherzellen des Speicherzellenarrays 310 in mehrere Bereiche (z.B. A, B, C und D) unterteilen. Die Speichervorrichtung kann den PBT für die mehreren Bereiche durchführen. Die Speichervorrichtung kann Nichtbestanden-Daten, die ein Nichtbestanden-Datenbit enthalten, unter den internen Daten iDQ0 bis iDQ3 auswählen, die von den mehreren Bereichen während des PBT ausgegeben werden. Die Speichervorrichtung kann die Nichtbestanden-Daten, die das Nichtbestanden-Datenbit enthalten, über eine Dateneingangs-/-ausgangssignalleitung (z. B. 122) an die Speichersteuerung ausgeben. Die Speichersteuerung kann das Nichtbestanden-Datenbit der Nichtbestanden-Daten unter Verwendung der ECC-Engine 112 korrigieren.
  • Zusätzlich kann die ECC-Engine 112 ein ECC-Codewort zur Korrektur des Nichtbestanden-Datenbits der Nichtbestanden-Daten erzeugen. Die Speichersteuerung kann das ECC-Codewort an die Speichervorrichtung übertragen. Die Speichervorrichtung kann das ECC-Codewort in Speicherzellen des Speicherzellenarrays 310 schreiben, das eine Nichtbestanden-Speicherzelle enthält, die das Nichtbestanden-Datenbit enthält. Diese Operation wird weiter nachstehend ausführlicher beschrieben.
  • Vor dem PBT-Modus können dieselben Daten so eingestellt werden, dass sie in eine Mehrzahl von Speicherzellen des Speicherzellenarrays 310 geschrieben werden, und es wird angenommen, dass beispielsweise ein Datenbit „1“ geschrieben worden ist. Im PBT-Modus können jedes der ersten bis vierten internen Daten iDQ0 bis iDQ3, die aus dem Speicherzellen-Array 310 gelesen werden, als Datenbit „0“, z. B. als ein Nichtbestanden-Datenbit „0“ ausgegeben werden. Die PBT-Schaltung 342b kann die ersten bis vierten internen Daten iDQ0 bis iDQ3, die das Nichtbestanden-Datenbit enthalten, „0“ auswählen und die ausgewählten Daten als die ersten bis vierten Ausgabedaten FDO[3:0] erzeugen. Nachfolgend wird eine Operation, bei der die PBT-Schaltung 342b Nichtbestanden-Daten, die ein Nichtbestanden-Datenbit enthalten, ausgibt, unter Bezugnahme auf die Tabelle in 5B beschrieben.
  • Bezugnehmend auf 5B wird angenommen, dass die ersten internen Daten iDQ0 unter den ersten bis vierten internen Daten iDQ0 bis iDQ3, die von dem Speicherzellenarray 310 ausgegeben werden, ein Nichtbestanden-Datenbit „0“ aufweisen. Der erste Auswahlsignalgenerator 520 kann das erste und zweite Auswahlsignalbit [S1 :S2] als „10“ ausgeben, und der erste Selektor 510 kann die ersten bis vierten internen Daten iDQ0 bis iDQ3, die ein Bit „0“ der ersten internen Daten iDQ0 des dritten Eingangs 12 als Reaktion auf das erste und zweite Auswahlsignalbit [S1:S2] „10“ enthalten, als erste bis vierte Ausgabedaten FDO[3:0] auswählen bzw. ausgeben. Die ersten bis vierten Ausgabedaten FDO[3:0] können jeweils als Bits von „1110“ ausgegeben werden. Die ersten bis vierten Ausgabedaten FDO[3:0] können als erste bis vierte Daten DQ0 bis DQ3 ausgegeben und der Speichersteuerung (110 in 2) zugeführt werden.
  • Es wird zum Beispiel angenommen, dass die zweiten internen Daten iDQ1 unter den ersten bis vierten internen Daten iDQ0 bis iDQ3, die von dem Speicherzellenarray 310 ausgegeben werden, das Nichtbestanden-Datenbit „0“ aufweisen. Der erste Auswahlsignalgenerator 520 kann das erste und zweite Auswahlsignalbit [S1:S2] als „11“ ausgeben, und der erste Selektor 510 kann als erste bis vierte Ausgabedaten FDO[3:0] die ersten bis vierten internen Daten iDQ0 bis iDQ3 auswählen und ausgeben, die ein Bit „0“ der zweiten internen Daten iDQ1 des vierten Eingang 13 als Reaktion auf das erste und zweite Auswahlsignalbit [S1:S2] „11“ enthalten. Die ersten bis vierten Ausgabedaten FDO[3:0] können jeweils als Bits von „1101“ ausgegeben und als die ersten bis vierten internen Daten DQ0 bis DQ3 der Speichersteuerung 110 zugeführt werden.
  • Als weiteres Beispiel wird angenommen, dass die dritten internen Daten iDQ2 unter den ersten bis vierten internen Daten iDQ0 bis iDQ3, die von dem Speicherzellenarray 310 ausgegeben werden, das Nichtbestanden-Datenbit „0“ aufweisen. Der erste Auswahlsignalgenerator 520 kann das erste und zweite Auswahlsignalbit [S1:S2] als „01“ ausgeben, und der erste Selektor 510 kann die ersten bis vierten internen Daten iDQ0 bis iDQ3, die ein Bit „0“ der dritten internen Daten iDQ2 des zweiten Eingangs I1 als Reaktion auf das erste und zweite Auswahlsignalbit [S1:S2] „10“ enthalten, auswählen und als die ersten bis vierten Ausgabedaten FDO[3:0] ausgeben. Die ersten bis vierten Ausgabedaten FDO[3:0] können jeweils als Bits von „1011“ ausgegeben und als die ersten bis vierten internen Daten DQ0 bis DQ3 der Speichersteuerung 110 zugeführt werden.
  • Als weiteres Beispiel wird angenommen, dass die vierten internen Daten iDQ3 unter den ersten bis vierten internen Daten iDQ0 bis iDQ3, die von dem Speicherzellen-Array 310 ausgegeben werden, das Nichtbestanden-Datenbit „0“ aufweisen. Der erste Auswahlsignalgenerator 520 kann das erste und zweite Auswahlsignalbit [S1:S2] als „00“ ausgeben, und der erste Selektor 510 kann die ersten bis vierten internen Daten iDQ0 bis iDQ3, die ein Bit „0“ der vierten internen Daten iDQ3 des ersten Eingangs 10 als Reaktion auf das erste und zweite Auswahlsignalbit [S1:S2] „00“ enthalten, als die ersten bis vierten Ausgabedaten FDO[3:0] auswählen und ausgeben. Die ersten bis vierten Ausgabedaten FDO[3:0] können jeweils als Bits von „0 111‟ ausgegeben und als erste bis vierte Daten DQ0 bis DQ3 der Speichersteuerung 110 zugeführt werden.
  • Die PBT-Schaltung 342b kann auf der Grundlage der Pegel (z.B. der Ausgaben) der ersten und zweiten Auswahlsignalbits [S1:S2] aus dem Speicherzellenarray 310 gelesene Nichtbestanden-Daten, die ein Nichtbestanden-Datenbit enthalten, unter den ersten bis vierten internen Daten iDQ0 bis iDQ3 auswählen und ausgeben. In der vorliegenden Ausführungsform werden bei der Beschreibung des Betriebs der PBT-Schaltung 342b normale Daten „1“ und Nichtbestanden-Daten „0“ aus dem Speicherzellenarray 310 gelesen. Umgekehrt kann die PBT-Schaltung 342b die Nichtbestanden-Daten in Bezug auf die normalen Daten als „0“ und die Nichtbestanden-Daten als „1“ auswählen und ausgeben.
  • 6A und 6B sind ein Diagramm bzw. eine Tabelle, die eine PBT-Schaltung nach einer Ausführungsform des erfindungsgemäßen Konzepts beschreiben. 6A veranschaulicht ein Diagramm einer PBT-Schaltung 342c, und 6B veranschaulicht eine Tabelle, die einen Betrieb der PBT-Schaltung 342c beschreibt. Die PBT-Schaltung 342c in 6A unterscheidet sich von der PBT-Schaltung 342b in 5A dadurch, dass die PBT-Schaltung 342c außerdem einen zweiten Auswahlsignalgenerator 630 zum Ausgeben eines dritten Auswahlsignals S3 und einen zweiten Selektor 640 zum Empfangen des dritten Auswahlsignals S3 enthält. In einer Ausführungsform des erfindungsgemäßen Konzepts können der zweite Auswahlsignalgenerator 630 und der zweite Selektor 640 Schaltungen sein. Nachfolgend werden die Unterschiede zu 5A im Detail beschrieben.
  • Bezugnehmend auf 6A kann die PBT-Schaltung 342c auch ein Nichtbestanden-Datenbit von mehreren Bits (z.B. 2 Bits) unter den ersten bis vierten internen Daten iDQ0 bis iDQ3, die aus dem Speicherzellenarray 310 gelesen wurden, spezifizieren und ausgeben. Die PBT-Schaltung 342c kann den ersten Selektor 510 enthalten, der erste Ausgabedaten FDO[3:0] ausgibt, die Nichtbestanden-Daten unter den ersten bis vierten internen Daten iDQ0 bis iDQ3 enthalten, die aus dem Speicherzellenarray 310 als Reaktion auf die ersten und zweiten Auswahlsignale S1 und S2 gelesen wurden, und der erste Auswahlsignalgenerator 520 erzeugt die ersten und zweiten Auswahlsignale S1 und S2.
  • Die PBT-Schaltung 342c kann ferner den zweiten Auswahlsignalgenerator 630 und den zweiten Selektor 640 enthalten. Der zweite Auswahlsignalgenerator 630 kann eine dritte XOR-Logikschaltung 631, eine vierte XOR-Logikschaltung 632, eine erste XNOR-Logikschaltung 633, eine zweite XNOR-Logikschaltung 634 und eine AND-Logikschaltung 635 enthalten.
  • Die dritte XOR-Logikschaltung 631 kann einen ersten Eingang zum Empfang der ersten internen Daten iDQ0, einen zweiten Eingang zum Empfang der zweiten internen Daten iDQ1 und einen Ausgang enthalten. Die vierte logische XOR-Schaltung 632 kann einen ersten Eingang für den Empfang der dritten internen Daten iDQ2, einen zweiten Eingang für den Empfang der vierten internen Daten iDQ3 und einen Ausgang enthalten. Die erste XNOR-Logikschaltung 633 kann einen ersten Eingang für den Empfang der ersten internen Daten iDQ0, einen zweiten Eingang für den Empfang der dritten internen Daten iDQ2 und einen Ausgang enthalten. Die zweite XNOR-Logikschaltung 634 kann einen ersten Eingang für den Empfang der zweiten internen Daten iDQ1, einen zweiten Eingang für den Empfang der vierten internen Daten iDQ3 und einen Ausgang enthalten. Die AND-Logikschaltung 635 kann einen ersten Eingang zum Empfangen eines Ausgabe der dritten XOR-Logikschaltung 631, einen zweiten Eingang zum Empfangen eines Ausgabe der vierten XOR-Logikschaltung 632, einen dritten Eingang zum Empfangen eines Ausgabe der ersten XNOR-Logikschaltung 633, einen vierten Eingang zum Empfangen eines Ausgabe der zweiten XNOR-Logikschaltung 634 und einen Ausgang zum Ausgeben des dritten Auswahlsignals S3 enthalten.
  • Der zweite Selektor 640 kann mit einem Multiplexer implementiert werden, der einen ersten Eingang 10, mit dem eine erste Ausgabedaten FDO[3:0]-Leitung des ersten Selektors 510 verbunden ist, um die ersten Ausgabedaten FDO[3:0] zu übertragen, einen zweiten Eingang I1, mit dem eine erste Spannung VDDQ/2-Leitung verbunden ist, um die erste Spannung VDDQ/2 zu übertragen, einen Eingang für ein drittes Auswahlsignal S3, mit dem eine Leitung für ein drittes Auswahlsignal verbunden ist, um das dritte Auswahlsignal S3 zu übertragen, und einen Ausgang O zum Ausgeben von zweiten Ausgabedaten SDO[3:0] enthält. Der zweite Selektor 640 kann erste Ausgabedaten FDO[3:0] des ersten Eingangs 10 als die zweiten Ausgabedaten SDO[3:0] in Reaktion auf ein Bit „0“ des dritten Auswahlsignals S3 ausgeben. Der zweite Selektor 640 kann einen ersten Spannungs-VDDQ/2-Pegel des zweiten Eingangs I1 als die zweiten Ausgabedaten SDO[3:0] als Reaktion auf ein Bit „1“ des dritten Auswahlsignals S3 ausgeben. Der erste Spannungs-VDDQ/2-Pegel kann auf einen Spannungspegel eingestellt werden, der weder Daten „1“ mit einem Versorgungsspannungs-VDDQ-Pegel (z. B. einem ersten logischen Zustand der internen Daten iDQ0 bis iDQ3) noch Daten „0“ mit einem Massespannungs-VSS-Pegel (z. B. einem zweiten logischen Zustand, der dem ersten logischen Zustand entgegengesetzt ist) entspricht. Ein erster Spannungs-VDDQ/2-Pegel kann z. B. einen Spannungspegel enthalten, der der Hälfte des Leistungsspannungspegels VDDQ (z. B. einem Zwischenpegel) entspricht. Die zweiten Ausgabedaten SDO[3:0] können jeweils als erste bis vierte Daten DQ (DQO bis DQ3 in 3) ausgegeben und der Speichersteuerung (110 in 2) zugeführt werden. Wenn die empfangenen ersten bis vierten Daten DQ (DQO bis DQ3 in 3) auf dem ersten Spannungs-VDDQ/2-Pegel liegen, weil sie weder Daten „1“ noch Daten „0“ sind, kann die Speichersteuerung 110 sie als Nichtbestanden-Daten erfassen.
  • Die PBT-Schaltung 342c kann zwei Arten von zweiten Ausgabedaten SDO[3:0] nach dem PBT auf dem Speicherzellenarray 310 ausgeben. Erstens, wenn ein Nichtbestanden-Datenbit unter den ersten bis vierten internen Daten iDQ0 bis iDQ3 spezifiziert ist, kann die PBT-Schaltung 342c die Nichtbestanden-Daten, die das Nichtbestanden-Datenbit enthalten, auswählen und als die zweiten Ausgabedaten SDO[3:0] ausgeben. Zweitens kann die PBT-Schaltung 342c, wenn das Nichtbestanden-Datenbit nicht unter den ersten bis vierten internen Daten iDQ[3:0] spezifiziert ist und dementsprechend die Nichtbestanden-Daten nicht ausgegeben werden, den ersten Spannungs-VDDQ/2-Pegel als die zweiten Ausgabedaten SDO[3:0] ausgeben. Nachfolgend wird der Betrieb der PBT-Schaltung 342c unter Bezugnahme auf die Tabelle in 6B beschrieben.
  • Bezugnehmend auf 6B, wenn die ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellenarray 310 gelesen werden, Bits „0000“ sind, kann die PBT-Schaltung 342c Bits „0000“ der ersten Ausgabedaten FDO[3:0] des ersten Selektors 510 als Bits „0000“ der zweiten Ausgabedaten SDO[3:0] als Reaktion auf das Bit „0“ des dritten Auswahlsignals S3 ausgeben. Wenn die ersten bis vierten internen Daten iDQ0 bis iDQ3 gleichermaßen als Bits „0000“ ausgegeben werden, werden die ersten Ausgabedaten FDO[3:0] ebenfalls als Bits „0000“ ausgegeben. Im Folgenden wird davon ausgegangen, dass dieselben Daten, z. B. normale Daten „0“, vor dem PBT-Modus in die mehreren Speicherzellen des Speicherzellenarrays 310 geschrieben werden.
  • Wenn die ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellenarray 310 gelesen werden, Bits „1000“ sind, kann die PBT-Schaltung 342c Bits „1000“ der ersten Ausgabedaten FDO[3:0] des ersten Selektors 510 als Bits „1000“ der zweiten Ausgabedaten SDO[3:0] in Reaktion auf das Bit „0“ des dritten Auswahlsignals S3 ausgeben. Der erste Selektor 510 kann ein Nichtbestanden-Datenbit „1“ der vierten internen Daten iDQ3 des ersten Eingang 10 als Reaktion auf „00“ der ersten und zweiten Auswahlsignalbits [S1:S2] festlegen und die ersten bis vierten internen Daten iDQ0 bis iDQ3 einschließlich der vierten internen Daten iDQ3 auswählen und als Bits „1000“ der ersten Ausgabedaten FDO[3:0] ausgeben.
  • Wenn die ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellenarray 310 gelesen werden, Bits „0100“ sind, kann die PBT-Schaltung 342c Bits „0100“ der ersten Ausgabedaten FDO[3:0] des ersten Selektors 510 als Bits „0100“ der zweiten Ausgabedaten SDO[3:0] in Reaktion auf das Bit „0“ des dritten Auswahlsignals S3 ausgeben. Der erste Selektor 510 kann ein Nichtbestanden-Datenbit „1“ der dritten internen Daten iDQ2 des zweiten Eingang I1 als Reaktion auf „01“ der ersten und zweiten Auswahlsignalbits [S1:S2] angeben und die ersten bis vierten internen Daten iDQ0 bis iDQ3 einschließlich der dritten internen Daten iDQ2 auswählen und als Bits „0100“ der ersten Ausgabedaten FDO[3:0] ausgeben.
  • Wenn die ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellenarray 310 gelesen werden, Bits „1100“ sind, kann die PBT-Schaltung 342c Bits „1100“ der ersten Ausgabedaten FDO[3:0] des ersten Selektors 510 als Bits „1100“ der zweiten Ausgabedaten SDO[3:0] in Reaktion auf das Bit „0“ des dritten Auswahlsignals S3 ausgeben. Der erste Selektor 510 kann ein Nichtbestanden-Datenbit „1“ der dritten internen Daten iDQ2 des zweiten Eingang I1 als Reaktion auf „01“ der ersten und zweiten Auswahlsignalbits [S1:S2] angeben und die ersten bis vierten internen Daten iDQ0 bis iDQ3 einschließlich der dritten internen Daten iDQ2 auswählen und als Bits „1100“ der ersten Ausgabedaten FDO[3:0] ausgeben.
  • Wenn die ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellenarray 310 gelesen werden, Bits „0010“ sind, kann die PBT-Schaltung 342c Bits „0010“ der ersten Ausgabedaten FDO[3:0] des ersten Selektors 510 als Bits „0010“ der zweiten Ausgabedaten SDO[3:0] in Reaktion auf das Bit „0“ des dritten Auswahlsignals S3 ausgeben. Der erste Selektor 510 kann ein Nichtbestanden-Datenbit „1“ der zweiten internen Daten iDQ1 des vierten Eingang 13 als Reaktion auf „11“ der ersten und zweiten Auswahlsignalbits [S1:S2] angeben und die ersten bis vierten internen Daten iDQ0 bis iDQ3 einschließlich der zweiten internen Daten iDQ1 auswählen und als Bits „0010“ der ersten Ausgabedaten FDO[3:0] ausgeben.
  • Wenn die ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellenarray 310 gelesen werden, Bits „0101“ sind, kann die PBT-Schaltung 342c den ersten Spannungs-VDDQ/2-Pegel als die zweiten Ausgabedaten SDO[3:0] in Reaktion auf das Bit „1“ des dritten Auswahlsignals S3 ausgeben. Wenn die ersten und dritten internen Daten iDQ0 und iDQ2 unter den ersten bis vierten internen Daten iDQ0 bis iDQ3 gleich einem Nichtbestanden-Datenbit „1“ sind, kann der erste Selektor 510 das Nichtbestanden-Datenbit der zweiten internen Daten iDQ1 des vierten Eingang 13 als Reaktion auf „11“ der ersten und zweiten Auswahlsignalbits [S1:S2] spezifizieren, und in diesem Fall kann das Bit der zweiten internen Daten iDQ1 kein Nichtbestanden-Datenbit sein. Mit anderen Worten, die Bits „0101“ der ersten bis vierten internen Daten (iDQ[3:0]) können Fehlerbeseitigungen sein, die nicht als Fehler identifiziert werden. Dementsprechend kann die PBT-Schaltung 342c die zweiten Ausgabedaten SDO[3:0] mit dem ersten Spannungs-VDDQ/2-Pegel ausgeben.
  • Wenn die ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellenarray 310 gelesen werden, Bits „0001“ sind, kann die PBT-Schaltung 342c Bits „0001“ der ersten Ausgabedaten FDO[3:0] des ersten Selektors 510 als Bits „0001“ der zweiten Ausgabedaten SDO[3:0] in Reaktion auf das Bit „0“ des dritten Auswahlsignals S3 ausgeben. Der erste Selektor 510 kann ein Nichtbestanden-Datenbit „1“ der ersten internen Daten iDQ0 des dritten Eingang 12 als Reaktion auf „10“ der ersten und zweiten Auswahlsignalbits [S1:S2] festlegen und die ersten bis vierten internen Daten iDQ0 bis iDQ3, die die ersten internen Daten iDQ0 enthalten sind, auswählen und als Bits „0001“ der ersten Ausgabedaten FDO[3:0] ausgeben.
  • Wenn die ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellenarray 310 gelesen werden, „1001“ Bits sind, kann die PBT-Schaltung 342c Bits „1001“ der ersten Ausgabedaten FDO[3:0] des ersten Selektors 510 als Bits „1001“ der zweiten Ausgabedaten SDO[3:0] als Reaktion auf das Bit „0“ des dritten Auswahlsignals S3 ausgeben. Der erste Selektor 510 kann ein Nichtbestanden-Datenbit „1“ der ersten internen Daten iDQ0 des dritten Eingang 12 als Reaktion auf „10“ der ersten und zweiten Auswahlsignalbits [S1:S2] angeben und die ersten bis vierten internen Daten iDQ0 bis iDQ3, die die ersten internen Daten iDQ0 enthalten sind, auswählen und als Bits „1001“ der ersten Ausgabedaten FDO[3:0] ausgeben.
  • Im Folgenden wird davon ausgegangen, dass dieselben Daten, z. B. die Daten „1“, vor dem PBT-Modus in die mehreren Speicherzellen des Speicherzellen-Arrays 310 geschrieben werden.
  • Wenn die ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellenarray 310 gelesen werden, Bits „0110“ sind, kann die PBT-Schaltung 342c Bits „0110“ der ersten Ausgabedaten FDO[3:0] des ersten Selektors 510 als Bits „0110“ der zweiten Ausgabedaten SDO[3:0] in Reaktion auf das Bit „0“ des dritten Auswahlsignals S3 ausgeben. Der erste Selektor 510 kann ein Nichtbestanden-Datenbit „0“ der ersten internen Daten iDQ0 des dritten Eingang 12 als Reaktion auf „10“ der ersten und zweiten Auswahlsignalbits [S1:S2] angeben und die ersten bis vierten internen Daten iDQ0 bis iDQ3, die die ersten internen Daten iDQ0 enthalten sind, auswählen und als Bits „0110“ der ersten Ausgabedaten FDO[3:0] ausgeben.
  • Wenn die ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellenarray 310 gelesen werden, Bits „1110“ sind, kann die PBT-Schaltung 342c Bits „1110“ der ersten Ausgabedaten FDO[3:0] des ersten Selektors 510 als Bits „1110“ der zweiten Ausgabedaten SDO[3:0] in Reaktion auf das Bit „0“ des dritten Auswahlsignals S3 ausgeben. Der erste Selektor 510 kann ein Nichtbestanden-Datenbit „0“ der ersten internen Daten iDQ0 des dritten Eingang 12 als Reaktion auf „10“ der ersten und zweiten Auswahlsignalbits [S1:S2] angeben und die ersten bis vierten internen Daten iDQ0 bis iDQ3, die die ersten internen Daten iDQ0 enthalten sind, auswählen und als Bits „1110“ der ersten Ausgabedaten FDO[3:0] ausgeben.
  • Wenn die ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellen-Array 310 gelesen werden, Bits „1010“ sind, kann die PBT-Schaltung 342c den ersten Spannungs-VDDQ/2-Pegel als die zweiten Ausgabedaten SDO[3:0] in Reaktion auf das Bit „1“ des dritten Auswahlsignals S3 ausgeben. Unter den ersten bis vierten internen Daten iDQ0 bis iDQ3 können die ersten und dritten internen Daten iDQ0 und iDQ2 beide das Nichtbestanden-Datenbit „0“ sein. Der erste Selektor 510 kann ein Nichtbestanden-Datenbit der zweiten internen Daten iDQ1 des vierten Eingang 13 als Reaktion auf „11“ der ersten und zweiten Auswahlsignalbits [S1:S2] spezifizieren, und in diesem Fall kann das Bit der zweiten internen Daten iDQ1 kein Nichtbestanden-Datenbit sein. Mit anderen Worten, die Bits „1010“ der ersten bis vierten internen Daten (iDQ[3:0]) können Fehlerbeseitigungen sein, die nicht als Fehler identifiziert werden. Dementsprechend kann die PBT-Schaltung 342c die zweiten Ausgabedaten SDO[3:0] mit dem ersten Spannungs-VDDQ/2-Pegel ausgeben.
  • Wenn die ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellenarray 310 gelesen werden, Bits „1101“ sind, kann die PBT-Schaltung 342c Bits „1101“ der ersten Ausgabedaten FDO[3:0] des ersten Selektors 510 als Bits „1101“ der zweiten Ausgabedaten SDO[3:0] in Reaktion auf das Bit „0“ des dritten Auswahlsignals S3 ausgeben. Der erste Selektor 510 kann ein Nichtbestanden-Datenbit „0“ der zweiten internen Daten iDQ1 des vierten Eingang 13 als Reaktion auf „11“ der ersten und zweiten Auswahlsignalbits [S1:S2] festlegen und die ersten bis vierten internen Daten iDQ0 bis iDQ3 einschließlich der zweiten internen Daten iDQ1 auswählen und als Bits „1101“ der ersten Ausgabedaten FDO[3:0] ausgeben.
  • Wenn die ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellenarray 310 gelesen werden, Bits „0011“ sind, kann die PBT-Schaltung 342c Bits „0011“ der ersten Ausgabedaten FDO[3:0] des ersten Selektors 510 als Bits „0011“ der zweiten Ausgabedaten SDO[3:0] als Reaktion auf das Bit „0“ des dritten Auswahlsignals S3 ausgeben. Der erste Selektor 510 kann ein Nichtbestanden-Datenbit „0“ der dritten internen Daten iDQ2 des zweiten Eingang I1 als Reaktion auf „01“ der ersten und zweiten Auswahlsignalbits [S1:S2] festlegen und die ersten bis vierten internen Daten iDQ0 bis iDQ3 einschließlich der dritten internen Daten iDQ2 auswählen und als Bits „0011“ der ersten Ausgabedaten FDO[3:0] ausgeben.
  • Wenn die ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellenarray 310 gelesen werden, Bits „1011“ sind, kann die PBT-Schaltung 342c Bits „1011“ der ersten Ausgabedaten FDO[3:0] des ersten Selektors 510 als Bits „1011“ der zweiten Ausgabedaten SDO[3:0] in Reaktion auf das Bit „0“ des dritten Auswahlsignals S3 ausgeben. Der erste Selektor 510 kann ein Nichtbestanden-Datenbit „0“ der dritten internen Daten iDQ2 des zweiten Eingangs I1 als Reaktion auf „01“ der ersten und zweiten Auswahlsignalbits [S1:S2] festlegen und die ersten bis vierten internen Daten iDQ0 bis iDQ3, die die dritten internen Daten iDQ2 enthalten, auswählen und als Bits „1011“ der ersten Ausgabedaten FDO[3:0] ausgeben.
  • Wenn die ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellenarray 310 gelesen werden, Bits „0111“ sind, kann die PBT-Schaltung 342c Bits „0111“ der ersten Ausgabedaten FDO[3:0] des ersten Selektors 510 als Bits „0111“ der zweiten Ausgabedaten SDO[3:0] in Reaktion auf das Bit „0“ des dritten Auswahlsignals S3 ausgeben. Der erste Selektor 510 kann ein Nichtbestanden-Datenbit „0“ der vierten internen Daten iDQ3 des ersten Eingangs 10 als Reaktion auf „00“ der ersten und zweiten Auswahlsignalbits [S1:S2] festlegen und die ersten bis vierten internen Daten iDQ0 bis iDQ3, die die vierten internen Daten iDQ3 enthalten, auswählen und als Bits „0 111‟ der ersten Ausgabedaten FDO[3:0] ausgeben.
  • Wenn die ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellenarray 310 gelesen werden, Bits „1111“ sind, kann die PBT-Schaltung 342c Bits „1111“ der ersten Ausgabedaten FDO[3:0] des ersten Selektors 510 als Bits „1111“ der zweiten Ausgabedaten SDO[3:0] in Reaktion auf das Bit „0“ des dritten Auswahlsignals S3 ausgeben. Wenn die ersten bis vierten internen Daten iDQ0 bis iDQ3 gleichermaßen als Bits „1111“ ausgegeben werden, werden auch die ersten Ausgabedaten FDO[3:0] als Bits „1111“ ausgegeben.
  • 7 ist ein Ablaufdiagramm eines Betriebsverfahrens des Systems von 1 nach einer Ausführungsform des erfindungsgemäßen Konzepts. In 7 werden die Operationen der Host-Vorrichtung 20, der Speichersteuerung 110 und der Speichervorrichtung 210 in dem System 10 von 1 beschrieben.
  • Unter Bezugnahme auf 1 und 7 kann die Host-Vorrichtung 20 eine Leseanforderung (S710) stellen. Die Host-Vorrichtung 20 kann eine Leseanforderung an die Speichersteuerung 110 senden, um Daten zu laden, die für den Betrieb des Prozessors 21 verwendet werden sollen.
  • Die Speichersteuerung 110 kann entsprechend der empfangenen Leseanforderung einen Lesebefehl an die Speichervorrichtung 210 ausgeben (S712). Die Speichersteuerung 110 kann das Taktsignal CLK und das mit dem Lesebefehl verbundene Befehls-/Adressensignal C/A über die Speicherschnittstelle 120 an die Speichervorrichtung 210 übertragen.
  • Die Speichervorrichtung 210 kann als Reaktion auf den empfangenen Lesebefehl (S714) einen Lesevorgang durchführen. Die aus der Speichervorrichtung 210 gelesenen Daten können über die Speichersteuerung 110 an die Host-Vorrichtung 20 übertragen werden. Wie in 2 beschrieben, können Datenbits x4, die von jeder der Speichervorrichtungen 210 des Speichermoduls 220 gelesen werden, über den Datenbus 122 ausgegeben und an die Host-Vorrichtung 20 übertragen werden.
  • Der Prozessor 21 der Host-Vorrichtung 20 kann Daten gemäß der Leseanforderung empfangen und erfassen, dass die empfangenen Daten die ersten Nichtbestanden-Daten enthalten (S716). Die Host-Vorrichtung 20 kann an die Speichersteuerung 110 erste Nichtbestanden-Informationen (z. B. eine Nichtbestanden-Adresse) übertragen, die anzeigen, dass die aus der Speichervorrichtung 210 des Speichermoduls 220 gelesenen Daten die ersten Nichtbestanden-Daten enthalten.
  • Die Speichersteuerung 110 kann einen Testbefehl an jede der Speichervorrichtungen 210 des Speichermoduls 220 ausgeben, um eine ausgefallene Speicherzelle mit Nichtbestanden-Daten (S718) zu erfassen. Die Speichersteuerung 110 kann den Testbefehl an jede der Speichervorrichtungen 210 übertragen, um einen Speicher-Vollzellentest an dem Speicherzellenarray 310 der Speichervorrichtung 210 durchzuführen.
  • Die Speichervorrichtung 210 kann die PBT-Operation an dem Speicherzellenarray 310 als Reaktion auf den empfangenen Testbefehl (S720) durchführen. Die PBT-Operation auf dem Speicherzellenarray 310 kann gleich oder ähnlich der Operation der PBT-Schaltungen 342b und 342c sein, die mit Bezug auf die 5A bis 6B beschrieben sind. Die Speichervorrichtung 210 kann die PBT-Operation durchführen, ein Nichtbestanden-Datenbit unter den ersten bis vierten internen Daten iDQ[3:0], die aus dem Speicherzellenarray 310 gelesen werden, festlegen und Nichtbestanden-Daten, die das Nichtbestanden-Datenbit enthalten, an den Datenbus 122 ausgeben. Wenn die Speichervorrichtung 210 die PBT-Operation durchführt, aber die Nichtbestanden-Daten nicht ausgeben kann, weil das Nichtbestanden-Datenbit nicht unter den ersten bis vierten internen Daten iDQ[3:0] festgelegt ist, kann die Speichervorrichtung 210 den ersten Spannungs-VDDQ/2-Pegel an den Datenbus 122 ausgeben. Die Nichtbestanden-Daten oder der erste Spannungs-VDDQ/2-Pegel, die auf den Datenbus 122 geladen werden, können an die Speichersteuerung 110 übertragen werden.
  • Die Speichersteuerung 110 kann Daten, die das Nichtbestanden-Datenbit enthalten, von der Speichervorrichtung 210 empfangen und feststellen, dass die empfangenen Daten zweite Nichtbestanden-Daten enthalten (S722). Die Speichersteuerung 110 kann zweite Nichtbestanden-Informationen (z. B. eine Nichtbestanden-Adresse) über die zweiten Nichtbestanden-Daten zusammen mit den zweiten Nichtbestanden-Daten empfangen, und wenn festgestellt wird, dass die ersten Nichtbestanden-Informationen und die zweiten Nichtbestanden-Informationen, die von der Host-Vorrichtung 20 empfangen wurden, gleich sind, kann er dann zu den Operationen S724, S726 und S728 übergehen.
  • Die Speichersteuerung 110 kann das ECC-Codewort für die zweiten Nichtbestanden-Daten, die das Nichtbestanden-Datenbit enthalten, erzeugen, indem er eine ECC-Operation unter Verwendung der ECC-Engine 112 durchführt (S724). Die Speichersteuerung 110 kann einen Schreibbefehl zum Schreiben des ECC-Codeworts für die zweiten Nichtbestanden-Daten in Nichtbestanden-Speicherzellen ausgeben, die den zweiten Nichtbestanden-Informationen der Speichervorrichtung 210 entsprechen (S726). Die Speichervorrichtung 210 kann das ECC-Codewort zusammen mit dem Schreibbefehl empfangen und das ECC-Codewort in Speicherzellen schreiben, die den zweiten Nichtbestanden-Informationen der Speichervorrichtung 210 entsprechen (S728). Der Zweck dieser Operation kann darin bestehen, die Erzeugung von Nichtbestanden-Datenbits zu verhindern, wenn die Speicherzellen, die die Nichtbestanden-Speicherzellen enthalten, mit dem ECC-Codewort gefüllt werden.
  • 8 ist ein Blockdiagramm eines Speichermoduls, auf dem eine Speichervorrichtung nach einer Ausführungsform des erfindungsgemäßen Konzepts montiert ist.
  • Bezugnehmend auf 8 kann ein Speichermodul 220a als LRDIMM implementiert werden. Das Speichermodul 220a in 8 unterscheidet sich von dem Speichermodul 220 in 2 dadurch, dass es außerdem einen Datenpuffer (DB) 810 enthält, der mit jeder der Speichervorrichtungen 210 in einer Eins-zu-Eins-Entsprechung verbunden ist. Doppelte Beschreibungen des LRDIMM 220a in Bezug auf das RDIMM 220 in 2 werden weggelassen.
  • Bidirektionale Datenbusse 122, über die die Daten DQ übertragen werden, können jeweils mit den Datenpuffern 810 verbunden werden. Jeder der Datenpuffer 810, die mit den Datenbussen 122 verbunden sind, kann mit einer On-Die-Terminierung (ODT) versehen werden. Wenn die Daten DQ bidirektional zu den Datenbussen 122 übertragen werden, kann auch ein Daten-Strobe-Signal DQS übertragen werden.
  • Die Speichervorrichtung 210 kann dieselbe oder eine ähnliche sein wie die Speichervorrichtung 210, die unter Bezugnahme auf die 1 bis 7 beschrieben ist. Die Speichervorrichtung 210 kann das Speicherzellenarray 310, das eine Mehrzahl von Speicherzellen enthält, in eine Mehrzahl von Bereichen unterteilen und kann PBT-Schaltungen 342b und 342c enthalten, die den PBT an der Mehrzahl von Speicherzellen durchführen. Die PBT-Schaltungen 342b und 342c können ein Nichtbestanden-Datenbit unter den Daten spezifizieren, die von den mehreren Bereichen des PBT ausgegeben werden, und Nichtbestanden-Daten, die das Nichtbestanden-Datenbit enthalten, der Speichersteuerung 110 zuführen. Die Speichersteuerung 110 kann die ECC-Engine 112 enthalten, die einen Fehler in den von den Speichervorrichtungen 210 gelesenen Daten erfasst und korrigiert, und kann das spezifizierte Nichtbestanden-Datenbit unter Verwendung der ECC-Engine 112 korrigieren. Die ECC-Engine 112 kann das ECC-Codewort zur Korrektur des Nichtbestanden-Datenbits erzeugen. Die Speichersteuerung 110 kann die Speichervorrichtung 210 so steuern, dass das ECC-Codewort in die Speicherzellen geschrieben wird, die die fehlerhaften Speicherzellen mit dem Nichtbestanden-Datenbit enthalten.
  • 9 ist ein Blockdiagramm eines Systems, in dem eine Speichervorrichtung nach einer Ausführungsform des erfindungsgemäßen Konzepts verwendet wird.
  • Bezugnehmend auf 9 kann ein System 1000 eine Kamera 1100, eine Anzeige 1200, eine Audioverarbeitungseinheit 1300, ein Modem 1400, DRAMs 1500a und 1500b, Flash-Speichervorrichtungen 1600a und 1600b, E/A-Vorrichtungen 1700a und 1700b und einen Anwendungsprozessor (im Folgenden als „AP“ bezeichnet) 1800 enthalten. Das System 1000 kann in Form eines Laptops, eines Mobiltelefons, eines Smartphones, eines Tablet-PCs, einer tragbaren Vorrichtung, einer Gesundheitsvorrichtung oder einer Internet-of-Things-Vorrichtung (IoT) implementiert werden. Darüber hinaus kann das System 1000 als Server oder PC implementiert werden.
  • Die Kamera 1100 kann ein Standbild oder ein bewegtes Bild entsprechend der Steuerung durch den Benutzer aufnehmen und die Daten des aufgenommenen Bildes/der aufgenommenen Bilder speichern oder an die Anzeige 1200 übertragen. Die Audioverarbeitungseinheit 1300 kann Audiodaten verarbeiten, die in den Flash-Speichervorrichtungen 1600a und 1600b oder in den Inhalten eines Netzwerks enthalten sind. Das Modem 1400 kann ein Signal für den drahtgebundenen/drahtlosen Datenempfang modulieren und übertragen und das modulierte Signal demodulieren, um ein ursprüngliches Signal auf der Empfangsseite wiederherzustellen. Die E/A-Vorrichtungen 1700a und 1700b können Vorrichtungen enthalten, die digitale Eingabe- und/oder Ausgabefunktionen vorsehen, wie z. B. einen USB-Speicher (Universal Serial Bus), eine Digitalkamera, eine SD-Karte (Secure Digital), eine DVD (Digital Versatile Disc), einen Netzwerkadapter oder ein Touchscreen.
  • Der AP 1800 kann alle Operationen des Systems 1000 über eine Steuerung 1810 steuern und mit anderen Elementen des Systems 1000 über eine Schnittstelle 1830 kommunizieren. Der AP 1800 kann die Anzeige 1200 so steuern, dass ein Teil des in den Flash-Speichervorrichtungen 1600a und 1600b gespeicherten Inhalts auf der Anzeige 1200 angezeigt wird. Wenn eine Benutzereingabe über die E/A-Vorrichtungen 1700a und 1700b empfangen wird, kann der AP 1800 eine der Benutzereingabe entsprechende Steuerungsoperation durchführen. Der AP 1800 kann einen Beschleunigerblock enthalten, bei dem es sich um eine spezielle Schaltung für die Künstliche-Intelligenz(KI)-Datenberechnung handelt, oder er kann einen Beschleunigerchip 1820 enthalten, der vom AP 1800 getrennt ist. Der DRAM 1500b kann zusätzlich auf den Beschleunigerblock oder den Beschleunigerchip 1820 montiert werden. Ein Beschleuniger kann ein Funktionsblock sein, der auf die Durchführung einer bestimmten Funktion des AP 1800 spezialisiert ist, und kann eine Grafikverarbeitungseinheit (GPU), die ein auf die Verarbeitung von Grafikdaten spezialisierter Funktionsblock ist, eine neuronale Verarbeitungseinheit (NPU), die ein auf KI-Berechnung und -Inferenz spezialisierter Block ist, oder eine Datenverarbeitungseinheit (DPU), die ein auf Datenübertragung spezialisierter Block ist, enthalten.
  • Das System 1000 kann eine Mehrzahl von DRAMs 1500a und 1500b enthalten. Der AP 1800 kann die DRAMs 1500a und 1500b steuern, indem er einen Befehl und ein Modusregister (MRS) gemäß einem JEDEC-Standard (Joint Electron Device Engineering Council) einstellt, oder er kann ein DRAM-Schnittstellenprotokoll einstellen und kommunizieren, um einzigartige Funktionen eines Unternehmens wie niedrige Spannung, hohe Geschwindigkeit, Zuverlässigkeit oder Ähnliches und zyklische Redundanzprüfung (CRC)/ECC-Funktionen zu verwenden. Beispielsweise kann der AP 1800 mit dem DRAM 1500a über eine Schnittstelle kommunizieren, die den JEDEC-Standards wie LPDDR4 und LPDDR5 entspricht, und der Beschleunigerblock oder Beschleunigerchip 1820 kann kommunizieren, indem er ein neues DRAM-Schnittstellenprotokoll zur Steuerung des DRAM 1500b einstellt, der als Beschleuniger mit einer höheren Bandbreite als der DRAM 1500a verwendet werden soll.
  • In 9 sind nur die DRAMs 1500a und 1500b dargestellt, aber das erfindungsgemäße Konzept ist nicht darauf beschränkt. Solange eine Bandbreite, eine Reaktionsgeschwindigkeit und eine Spannungsbedingung des AP 1800 oder des Beschleunigerchips 1820 erfüllt sind, kann jeder beliebige Speicher wie PRAM, SRAM, MRAM, RRAM, FRAM, Hybrid-RAM oder Ähnliches verwendet werden. Die DRAMs 1500a und 1500b können eine relativ geringere Latenz und Bandbreite aufweisen als die E/A-Vorrichtungen 1700a und 1700b oder die Flash-Speichervorrichtungen 1600a und 1600b. Die DRAMs 1500a und 1500b können zum Zeitpunkt des Einschaltens des Systems 1000 initialisiert werden, und wenn ein Betriebssystem und Anwendungsdaten geladen werden, können sie als temporärer Speicher für das Betriebssystem und die Anwendungsdaten oder als Ausführungsbereich für verschiedene Softwarecodes verwendet werden.
  • In den DRAMs 1500a und 1500b können vier Regeln der Addition/Subtraktion/Multiplikation/Division, eine Vektorberechnung, eine Adressberechnung oder eine schnelle Fourier-Transformation (FFT) durchgeführt werden. Darüber hinaus kann in den DRAMs 1500a und 1500b eine Funktion zur Durchführung von Schlussfolgerungen ausgeführt werden. In diesem Fall kann die Schlussfolgerung unter Verwendung eines Deep-Learning-Algorithmus über ein künstliches neuronales Netz durchgeführt werden. Der Deep-Learning-Algorithmus kann einen Trainingsvorgang zum Trainieren eines Modells unter Verwendung verschiedener Daten und den Inferenzvorgang zum Erkennen von Daten unter Verwendung des trainierten Modells enthalten. In einer Ausführungsform des erfindungsgemäßen Konzepts kann das vom Benutzer mit der Kamera 1100 aufgenommene Bild signalverarbeitet und im DRAM 1500b gespeichert werden, und der Beschleunigerblock oder der Beschleunigerchip 1820 kann eine KI-Datenberechnung durchführen, die Daten unter Verwendung von im DRAM 1500b gespeicherten Daten und der für die Inferenz verwendeten Funktion erkennt.
  • Die DRAMs 1500a und 1500b können gleich oder ähnlich wie die in den 1 bis 8 beschriebene Speichervorrichtung 210 sein. Die Speichervorrichtung 210 kann das Speicherzellenarray 310, das eine Mehrzahl von Speicherzellen enthält, in eine Mehrzahl von Bereichen unterteilen und kann PBT-Schaltungen 342b und 342c enthalten, die die PBT an der Mehrzahl von Speicherzellen durchführen. Die PBT-Schaltungen 342b und 342c können ein Nichtbestanden-Datenbit aus den von der Mehrzahl von Bereichen der PBT ausgegebenen Daten bestimmen und Nichtbestanden-Daten, die das Nichtbestanden-Datenbit enthalten, der Speichersteuerung 110 zuführen. Die Speichersteuerung 110 kann die ECC-Engine 112 enthalten, die einen Fehler in den von den Speichervorrichtungen 210 gelesenen Daten erfasst und korrigiert, und kann das spezifizierte Nichtbestanden-Datenbit durch Verwendung der ECC-Engine 112 korrigieren. Die ECC-Engine 112 kann das ECC-Codewort zur Korrektur des angegebenen Nichtbestanden-Datenbits erzeugen. Die Speichersteuerung 110 kann die Speichervorrichtung 210 so steuern, dass das ECC-Codewort in die Speicherzellen geschrieben wird, die die Nichtbestanden-Speicherzellen mit dem Nichtbestanden-Datenbit enthalten.
  • Das System 1000 kann eine Mehrzahl von Speichern oder eine Mehrzahl von Flash-Speichervorrichtungen 1600a und 1600b mit einer größeren Kapazität als die der DRAMs 1500a und 1500b enthalten. Der Beschleunigerblock oder der Beschleunigerchip 1820 kann eine Trainingsoperation und eine AI-Datenoperation unter Verwendung der Flash-Speichervorrichtungen 1600a und 1600b durchführen. In einer Ausführungsform des erfindungsgemäßen Konzepts können die Flash-Speichervorrichtungen 1600a und 1600b die Trainingsoperation und die AI-Datenoperation effizient durchführen, indem sie eine Berechnungsvorrichtung verwenden, die in einer Speichersteuerung 1610 vorgesehen ist, die in den Flash-Speichervorrichtungen 1600a und 1600b enthalten ist. Die Flash-Speichervorrichtungen 1600a und 1600b können ein Bild speichern, das unter Verwendung der Kamera 1100 aufgenommen wurde, oder sie können Daten speichern, die über ein Datennetzwerk übertragen werden (z.B. unter Verwendung von Flash-Speichern 1620, die in den Flash-Speichervorrichtungen 1600a und 1600b enthalten sind). Zum Beispiel können die Flash-Speichervorrichtungen 1600a und 1600b Augmented-Reality(AR)-/Virtual-Reality(VR)-, High-Definition(HD)- oder Ultra-High-Definition(UHD)-Inhalte speichern.
  • Während das erfindungsgemäße Konzept insbesondere anhand von Ausführungsformen gezeigt und beschrieben wurde, können verschiedene Änderungen in Form und Details vorgenommen werden, ohne vom Geist und Umfang des erfindungsgemäßen Konzepts abzuweichen, wie es in den folgenden Ansprüchen dargelegt ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020200146316 [0001]

Claims (20)

  1. Speichervorrichtung, umfassend: ein Speicherzellenarray, das eine Mehrzahl von Speicherzellen enthält, wobei das Speicherzellenarray in mehrere Bereiche unterteilt ist; und eine Teststeuerung, die eingerichtet ist, um einen Parallel-Bit-Test (PBT) an der Mehrzahl von Speicherzellen durchzuführen, wobei die Teststeuerung Nichtbestanden-Daten, die ein Nichtbestanden-Datenbit enthalten, unter den internen Daten auswählt, die von den mehreren Bereichen während des PBT ausgegeben werden, und die Nichtbestanden-Daten über eine Dateneingangs-/-ausgangssignalleitung zur Außenseite der Speichervorrichtung ausgibt.
  2. Speichervorrichtung nach Anspruch 1, wobei das Speicherzellenarray in einen ersten bis vierten Bereich unterteilt ist, und wobei, wenn mindestens ein Datenbit unter den ersten bis vierten internen Daten, die von einem entsprechenden von dem ersten bis vierten Bereich ausgegeben werden, in einem logischen Zustand ausgegeben wird, der sich von einem anderen Datenbit unter den ersten bis vierten internen Daten unterscheidet, die Teststeuerung das mindestens eine Datenbit als das Nichtbestanden-Datenbit festlegt.
  3. Speichervorrichtung nach Anspruch 2, wobei die Teststeuerung umfasst: eine Auswahlsignal-Generatorschaltung, die eingerichtet ist, um ein erstes Auswahlsignal durch Ausführen einer XOR-Logikberechnung an den ersten internen Daten und den zweiten internen Daten und ein zweites Auswahlsignal durch Durchführen einer XOR-Logikberechnung an den zweiten internen Daten und den dritten internen Daten zu erzeugen; und eine Selektorschaltung, die eingerichtet ist, um die ersten bis vierten internen Daten einzugeben und die Nichtbestanden-Daten, die das Nichtbestanden-Datenbit enthalten, aus den ersten bis vierten internen Daten auszuwählen und als Ausgabedaten auszugeben.
  4. Speichervorrichtung nach Anspruch 3, wobei die Selektorschaltung mit einem Multiplexer eingerichtet ist, wobei der Multiplexer umfasst: einen ersten Eingang, an den eine vierte interne Datenleitung angeschlossen ist; einen zweiten Eingang, an den eine dritte interne Datenleitung angeschlossen ist; einen dritten Eingang, an den eine erste interne Datenleitung angeschlossen ist; einen vierten Eingang, an den eine zweite interne Datenleitung angeschlossen ist; einen ersten Auswahlsignaleingang, an den eine erste Auswahlsignalleitung angeschlossen ist; einen zweiten Auswahlsignaleingang, an den eine zweite Auswahlsignalleitung angeschlossen ist; und einen Ausgang, der zur Ausgabe der Ausgabedaten eingerichtet ist, und wobei die erste bis vierte interne Datenleitung die ersten bzw. vierten internen Daten übertragen und die erste und zweite Auswahlsignalleitung die ersten bzw. zweiten Auswahlsignale übertragen.
  5. Speichervorrichtung nach Anspruch 2, wobei die Teststeuerung einen ersten Spannungspegel über die Dateneingangs-/-ausgangssignalleitung an die Außenseite der Speichervorrichtung ausgibt, wenn das Nichtbestanden-Datenbit nicht unter den ersten bis vierten internen Daten spezifiziert ist und die Nichtbestanden-Daten nicht ausgegeben werden, und der erste Spannungspegel ein Spannungspegel ist, der weder einem ersten logischen Zustand der ersten bis vierten internen Daten noch einem zweiten logischen Zustand, der dem ersten logischen Zustand entgegengesetzt ist, entspricht.
  6. Speichervorrichtung nach Anspruch 5, wobei der erste Spannungspegel ein Zwischenpegel zwischen einem Spannungspegel des ersten logischen Zustands und einem Spannungspegel des zweiten logischen Zustands ist.
  7. Speichervorrichtung nach Anspruch 5, wobei die Teststeuerung umfasst: eine erste Auswahlsignal-Generatorschaltung, die eingerichtet ist, um ein erstes Auswahlsignal zu erzeugen, indem eine XOR-Logikberechnung an den ersten internen Daten und den zweiten internen Daten durchgeführt wird, und ein zweites Auswahlsignal zu erzeugen, indem eine XOR-Logikberechnung an den zweiten internen Daten und den dritten internen Daten durchgeführt wird; eine erste Selektorschaltung, die eingerichtet ist, um die ersten bis vierten internen Daten einzugeben und die Nichtbestanden-Daten, die das Nichtbestanden-Datenbit enthalten, aus den ersten bis vierten internen Daten auszuwählen und als erste Ausgabedaten auszugeben; eine zweite Auswahlsignal-Generatorschaltung, die eingerichtet ist, um ein drittes Auswahlsignal auf der Grundlage der ersten bis vierten internen Daten zu erzeugen; und eine zweite Selektorschaltung, die eingerichtet ist, um die ersten Ausgabedaten und den ersten Spannungspegel der ersten Selektorschaltung einzugeben und in Reaktion auf das dritte Auswahlsignal entweder die ersten Ausgabedaten oder den ersten Spannungspegel auszuwählen und als zweite Ausgabedaten auszugeben.
  8. Die Speichervorrichtung nach Anspruch 7, wobei die erste Selektorschaltung mit einem ersten Multiplexer eingerichtet ist, wobei der erste Multiplexer enthält: einen ersten Eingang, an den eine vierte interne Datenleitung angeschlossen ist; einen zweiten Eingang, an den eine dritte interne Datenleitung angeschlossen ist; einen dritten Eingang, an den eine erste interne Datenleitung angeschlossen ist; einen vierten Eingang, an den eine zweite interne Datenleitung angeschlossen ist; einen ersten Auswahlsignaleingang, an den eine erste Auswahlsignalleitung angeschlossen ist; einen zweiten Auswahlsignaleingang, an den eine zweite Auswahlsignalleitung angeschlossen ist; und einen Ausgang, der zur Ausgabe der ersten Ausgabedaten eingerichtet ist, und wobei die erste bis vierte interne Datenleitung die ersten bzw. vierten internen Daten übertragen und die erste und zweite Auswahlsignalleitung die ersten bzw. zweiten Auswahlsignale übertragen.
  9. Speichervorrichtung nach Anspruch 7, wobei die zweite Auswahlsignal-Generatorschaltung umfasst: eine erste XOR-Logikschaltung, die zum Empfang der ersten internen Daten und der zweiten internen Daten eingerichtet ist; eine zweite XOR-Logikschaltung, die zum Empfang der dritten internen Daten und der vierten internen Daten eingerichtet ist; eine erste XNOR-Logikschaltung, die zum Empfang der ersten internen Daten und der dritten internen Daten eingerichtet ist; eine zweite XNOR-Logikschaltung, die zum Empfang der zweiten internen Daten und der vierten internen Daten eingerichtet ist; und eine AND-Logikschaltung, die zum Empfang eines Ausgangs der ersten XOR-Logikschaltung, eines Ausgangs der zweiten XOR-Logikschaltung, eines Ausgangs der ersten XNOR-Logikschaltung und eines Ausgangs der zweiten XNOR-Logikschaltung und zur Ausgabe des dritten Auswahlsignals eingerichtet ist.
  10. Speichervorrichtung nach Anspruch 7, wobei die zweite Selektorschaltung mit einem zweiten Multiplexer eingerichtet ist, wobei der zweite Multiplexer umfasst: einen ersten Eingang, mit dem eine erste Ausgabedatenleitung der ersten Selektorschaltung verbunden ist; einen zweiten Eingang, an den eine erste Spannungspegelleitung angeschlossen ist; einen dritten Auswahlsignaleingang, an den eine dritte Auswahlsignalleitung angeschlossen ist; und einen Ausgang, der zur Ausgabe der zweiten Ausgabedaten eingerichtet ist, und wobei die erste Ausgabedatenleitung die ersten Ausgabedaten überträgt, die erste Spannungspegelleitung den ersten Spannungspegel überträgt und die dritte Auswahlsignalleitung das dritte Auswahlsignal überträgt.
  11. Speichersystem, umfassend: eine Mehrzahl von Speichervorrichtungen, die mit einer gedruckten Leiterplatte gekoppelt sind und jeweils ein Speicherzellenarray mit einer Mehrzahl von Speicherzellen und einer Teststeuerung enthalten, wobei das Speicherzellenarray in mehrere Bereiche unterteilt ist; und eine Speichersteuerung, die eingerichtet ist, um die Mehrzahl von Speichervorrichtungen zu steuern, und die eine Fehlerkorrekturcode(ECC)-Engine enthält, die eingerichtet ist, um einen Fehler von Daten, die aus der Mehrzahl von Speichervorrichtungen gelesen wurden, zu korrigieren und zu erfassen, wobei in jeder der mehreren Speichervorrichtungen die Teststeuerung einen Parallel-Bit-Test (PBT) an den mehreren Bereichen des Speicherzellenarrays durchführt, Nichtbestanden-Daten, die ein Nichtbestanden-Datenbit enthalten, unter den internen Daten auswählt, die von den mehreren Bereichen während des PBT ausgegeben werden, und die Nichtbestanden-Daten über eine Dateneingangs-/-ausgangssignalleitung an die Speichersteuerung ausgibt, und die Speichersteuerung das Nichtbestanden-Datenbit der Nichtbestanden-Daten mit Hilfe der ECC-Engine korrigiert.
  12. Speichersystem nach Anspruch 11, wobei die ECC-Engine ein ECC-Codewort zum Korrigieren des Nichtbestanden-Datenbits erzeugt, und das ECC-Codewort in Speicherzellen geschrieben wird, die eine Fehler-Speicherzelle enthält, die das Nichtbestanden-Datenbit umfasst.
  13. Speichersystem nach Anspruch 11, wobei das Speicherzellenarray in einen ersten bis vierten Bereich unterteilt ist, und wobei, wenn mindestens ein Datenbit unter den ersten bis vierten internen Daten, die von einem entsprechenden von dem ersten bis vierten Bereich ausgegeben werden, in einem logischen Zustand ausgegeben wird, der sich von einem anderen Datenbit unter den ersten bis vierten internen Daten unterscheidet, die Teststeuerung das mindestens eine Datenbit als das Nichtbestanden-Datenbit festlegt.
  14. Speichersystem nach Anspruch 12, wobei die Teststeuerung über die Dateneingangs-/-ausgangssignalleitung einen ersten Spannungspegel an die Speichersteuerung ausgibt, wenn das Nichtbestanden-Datenbit nicht unter den ersten bis vierten internen Daten angegeben wird und die Nichtbestanden-Daten nicht ausgegeben werden, und der erste Spannungspegel ein Spannungspegel ist, der weder einem ersten logischen Zustand der ersten bis vierten internen Daten noch einem zweiten logischen Zustand, der dem ersten logischen Zustand entgegengesetzt ist, entspricht.
  15. Speichersystem nach Anspruch 14, wobei der erste Spannungspegel ein Zwischenpegel zwischen einem Spannungspegel des ersten logischen Zustands und einem Spannungspegel des zweiten logischen Zustands ist.
  16. Speichersystem nach Anspruch 11, wobei die Mehrzahl der mit der Leiterplatte verbundenen Speichervorrichtungen ein Speichermodul enthalten, und das Speichermodul mit einem ungepufferten Dual-Inline-Speichermodul (DIMM) (UDIMM), einem registrierten DIMM (RDIMM), einem lastreduzierten DIMM (LRDIMM), einem vollständig gepufferten DIMM (FBDIMM) oder einem Small Outline DIMM (SODIMM) implementiert ist.
  17. Betriebsverfahren eines Speichersystems, das eine Speichervorrichtung und eine Speichersteuerung enthält, wobei die Speichervorrichtung ein Speicherzellenarray enthält und die Speichersteuerung eine Fehlerkorrekturcode(ECC)-Engine enthält, die eingerichtet ist, um einen Fehler von aus der Speichervorrichtung gelesenen Daten zu korrigieren und zu erfassen, wobei das Betriebsverfahren umfasst: Aufteilen einer Mehrzahl von Speicherzellen des Speicherzellenarrays in der Speichervorrichtung in mehrere Bereiche; Durchführen eines Parallel-Bit-Tests (PBT) für die mehreren Bereiche in der Speichervorrichtung; Auswählen von Nichtbestanden-Daten, die ein Nichtbestanden-Datenbit umfassen, in der Speichervorrichtung unter den internen Daten, die von den mehreren Bereichen während der PBT ausgegeben werden; Ausgeben der Nichtbestanden-Daten, die das Nichtbestanden-Datenbit enthalten, durch die Speichervorrichtung an die Speichersteuerung über eine Dateneingangs-/-ausgangssignalleitung; und Korrigieren des Nichtbestanden-Datenbits der Nichtbestanden-Daten in der Speichersteuerung unter Verwendung der ECC-Engine.
  18. Betriebsverfahren nach Anspruch 17 enthält ferner: Erzeugen eines ECC-Codewortes in der ECC-Engine, um das Nichtbestanden-Datenbit der Nichtbestanden-Daten zu korrigieren; Übertragen des ECC-Codeworts durch die Speichersteuerung an die Speichervorrichtung; und Schreiben des ECC-Codeworts in der Speichervorrichtung in Speicherzellen, die eine fehlerhafte Speicherzelle mit dem Nichtbestanden-Datenbit enthalten.
  19. Betriebsverfahren nach Anspruch 17, wobei das Auswählen der Nichtbestanden-Daten, die das Nichtbestanden-Datenbit umfassen, unter den internen Daten, die von den mehreren Bereichen während des PBT ausgegeben werden, das Festlegen mindestens eines Datenbits als das Nichtbestanden-Datenbit umfasst, wenn das mindestens eine Datenbit unter den internen Daten, die von den mehreren Bereichen ausgegeben werden, in einem logischen Zustand ausgegeben wird, der sich von einem anderen Datenbit unter den internen Daten unterscheidet.
  20. Betriebsverfahren nach Anspruch 19, das ferner das Laden eines ersten Spannungspegels auf die Dateneingangs-/-ausgangssignalleitung und das Ausgeben des geladenen ersten Spannungspegels an die Speichersteuerung enthält, wenn das Nichtbestanden-Datenbit nicht unter den internen Daten angegeben wird und die Nichtbestanden-Daten nicht ausgegeben werden, wobei der erste Spannungspegel ein Spannungspegel ist, der weder einem ersten logischen Zustand der internen Daten, die aus den mehreren Bereichen ausgegeben werden, noch einem zweiten logischen Zustand, der dem ersten logischen Zustand entgegengesetzt ist, entspricht.
DE102021120140.3A 2020-11-04 2021-08-03 Speichervorrichtung, die in der lage ist, fehlerhafte daten im parallel-bit-test auszugeben, und speichersystem mit dieser speichervorrichtung Pending DE102021120140A1 (de)

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