DE102021107300A1 - Kaskodenzelle - Google Patents

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Abstract

Die vorliegende Offenbarung bezieht sich auf Halbleiterstrukturen und, insbesondere, auf unitäre Kaskodenzellen mit Widerstands- und Kapazitätsoptimierung, und Verfahren zur Herstellung. Die Struktur umfasst einen Common-Source-FET (CS-FET) in einem ersten Abschnitt eines einzelnen gemeinsamen Halbleiterbereichs (14), wobei der CS-FET einen Source-Bereich und einen Drain-Bereich umfasst, einen Common-Gate-FET (CG-FET) in einem zweiten Abschnitt des einzelnen gemeinsamen Halbleiterbereichs (14), wobei der CG-FET einen Source-Bereich und einen Drain-Bereich umfasst, und einen dotierten Verbindungsbereich (48) des einzelnen gemeinsamen Halbleiterbereichs (14), der den Drain des CS-FET und die Source des CG-FET verbindet.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Offenbarung bezieht sich auf Halbleiterstrukturen und insbesondere auf unitäre Kaskodenzellen und Herstellungsverfahren.
  • HINTERGRUND
  • Kaskodenzellen werden in Halbleitervorrichtungen zum Bilden von Kaskodenverstärkerschaltungen verwendet, die exzellente Eigenschaften in Bezug auf Eingangs-/Ausgangsisolierung und hohe Bandbreite aufweisen. Kaskodenverstärker sind typischerweise unter Verwendung von zwei miteinander verbundenen Feldeffekttransistoren (field effect transistors; FETs) aufgebaut, insbesondere eines Eingangs-Common-Source-FET (CS-FET) und eines Ausgangs-Common Gate-FET (CG-FET). Insbesondere empfängt ein Gate des CS-FET ein RF-Eingangssignal, ein Drain des CS-FET ist mit einer Source des CG-FET verbunden, und ein Ausgang des Kaskodenverstärkers wird von einem Drain des CG-FET bereitgestellt. Der CS-FET und der CG-FET sind mit anderen Schaltungselementen, einschließlich Widerständen, Induktoren und Kondensatoren, gekoppelt, um die vollständige Kaskodenverstärkerschaltung zu bilden.
  • Bei konventionellen Kaskodenverstärkern sind die CS-FETs und die CG-FETs in voneinander getrennten Zellen gebildet, zum Beispiel als separate Inseln in einem Substrat oder in separaten Substraten. In beiden Fällen ist der Drain eines CS-FET mit der Source seines entsprechenden CG-FET durch eine Metallisierungsschicht verbunden, wie etwa eine Back-Endof-Line (BEOL)-Metallisierungsschicht oder eine Middle-of-Line (MOL)-Metallisierungsschicht zwischen den separaten Inselbereichen oder separaten Substraten, in denen der CS-FET und der CG-FET jeweils gebildet sind. Die Metallisierungsschicht, die verwendet wird, um den CS-FET und den CG-FET zu verbinden, erzeugt einen zusätzlichen Widerstand (z. B. Grabenwiderstand und Metallwiderstand) und eine zusätzliche Kapazität (z.B. parasitäre Kapazität), die dazu tendiert, die Verstärkung und Linearität des Kaskodenverstärkers zu verschlechtern.
  • KURZER ABRISS
  • In einem Aspekt der Offenbarung umfasst eine Struktur: einen Common-Source-FET (CS-FET) in einem ersten Abschnitt eines einzelnen gemeinsamen Halbleiterbereichs, wobei der CS-FET einen Source-Bereich und einen Drain-Bereich umfasst; einen Common-Gate-FET (CG-FET) in einem zweiten Abschnitt des einzelnen gemeinsamen Halbleiterbereichs, wobei der CG-FET einen Source-Bereich und einen Drain-Bereich umfasst; und einen dotierten Verbindungsbereich des einzelnen gemeinsamen Halbleiterbereichs, der den Drain des CS-FET und die Source des CG-FET verbindet.
  • In einem Aspekt der Offenbarung umfasst eine Struktur: einen Common-Source-FET (CS-FET) in einem ersten Abschnitt eines einzelnen gemeinsamen Halbleiterbereichs; und einen Common-Gate-FET (CG-FET) in einem zweiten Abschnitt des einzelnen gemeinsamen Halbleiterbereichs, wobei der einzelne gemeinsame Halbleiterbereich ein versetzter Halbleiterbereich ist, der unterschiedliche Breiten in unterschiedlichen Abschnitten des einzelnen gemeinsamen Halbleiterbereichs aufweist.
  • In einem Aspekt der Offenbarung umfasst ein Verfahren zum Bilden einer Kaskodenzelle: Bilden eines Common-Source-FET (CS-FET) in einem ersten Abschnitt eines einzelnen gemeinsamen Halbleiterbereichs, wobei der CS-FET einen Source-Bereich und einen Drain-Bereich umfasst; Bilden eines Common-Gate-FET (CG-FET) in einem zweiten Abschnitt des einzelnen gemeinsamen Halbleiterbereichs, wobei der CG-FET einen Source-Bereich und einen Drain-Bereich umfasst; und Bilden eines dotierten Verbindungsbereichs in dem einzelnen gemeinsamen Halbleiterbereich, der den Drain des CS-FET und die Source des CG-FET verbindet, wobei der einzelne gemeinsame Halbleiterbereich ein versetzter Halbleiterbereich ist, der unterschiedliche Breiten in unterschiedlichen Abschnitten des einzelnen gemeinsamen Halbleiterbereichs aufweist.
  • Figurenliste
  • Die vorliegende Offenbarung wird in der folgenden detaillierten Beschreibung unter Bezugnahme auf die genannte Vielzahl von Zeichnungen anhand nicht beschränkender Beispiele exemplarischer Ausführungsformen der vorliegenden Offenbarung beschrieben.
    • 1 zeigt ein elektrisches schematisches Diagramm eines Kaskodenverstärkers, der eine unitäre Kaskodenzelle gemäß Aspekten der vorliegenden Offenbarung verwendet.
    • 2A zeigt eine Ansicht von oben einer unitären Kaskodenzelle, unter anderen Merkmalen, gemäß Aspekten der vorliegenden Offenbarung.
    • 2B zeigt eine Querschnittsansicht entlang der Linie 2B-2B der in der 2A gezeigten unitären Kaskodenzelle gemäß Aspekten der vorliegenden Offenbarung.
    • 3 zeigt einen Vergleichsgraphen, der die hier beschriebenen Strukturen mit einer konventionellen Vorrichtung mit CS-FETs und CG-FETs, die in separaten Inselbereichen oder separaten Substraten gebildet sind, vergleicht.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung bezieht sich auf Halbleiterstrukturen und insbesondere auf die Optimierung von unitären Kaskodenzellen und Herstellungsverfahren. Insbesondere bezieht sich die vorliegende Offenbarung auf unitäre Kaskodenzellen, die auf einem einzelnen gemeinsamen Halbleiterbereich vorgesehen sind, der einen dotierten Verbindungsbereich umfasst, der einen Drain des CS-FET mit einer Source des CG-FET verbindet, ohne dass eine Metallisierung erforderlich ist, die diese Drain- und Source-Bereiche verbindet. Vorteilhafterweise haben die unitären Kaskodenzellen eine reduzierte parasitäre Kapazität und Widerstand, zusätzlich zu einer reduzierten Bereichsgröße.
  • Bei bekannten Anordnungen eines Kaskodenverstärkers ist ein erster Halbleiterbereich (z.B. ein Inselbereich oder ein Substrat) für den CS-FET-Transistor des Kaskodenverstärkers vorgesehen, und ein separater zweiter Halbleiterbereich (z.B. ein Inselbereich oder ein Substrat) ist für den CG-FET-Transistor des Kaskodenverstärkers vorgesehen. Bei dieser Art von Struktur hat jeder CS-FET und jeder CG-FET einen Source-Bereich, Drain-Bereich und einen Kanalbereich, der sich unter einer Gate-Elektrode zwischen dem Source-Bereich und dem Drain-Bereich befindet. Ein Flachgrabenisolationsbereich wird verwendet, um die Isolation zwischen dem ersten Halbleiterbereich, in dem der CS-FET gebildet ist, und dem zweiten Halbleiterbereich, in dem der CG-FET gebildet ist, sicherzustellen, wodurch sichergestellt wird, dass der erste und der zweite Halbleiterbereich getrennte Halbleiterinselbereiche in einem Substrat sind. Andererseits können der erste Halbleiterbereich, in dem der CS-FET gebildet ist, und der zweite Halbleiterbereich, in dem der CG-FET gebildet ist, separate Siliziumsubstrate sein, die auf einem darunter liegenden Isolator (z.B. einer SOI-Struktur) gebildet sind. In beiden Fällen sind der Drain des CS-FET, der im ersten Halbleiterbereich gebildet ist, und die Source des CG-FET, die im zweiten Halbleiterbereich gebildet ist, durch eine Metallisierungsschicht (wie etwa eine BEOL- oder eine MOL-Metallisierungsschicht) verbunden, die sich zwischen dem ersten und dem zweiten Halbleiterbereich erstreckt. Die Notwendigkeit dieser Metallisierungsschichtverbindung erhöht die Gesamtgröße der Kaskodenzelle und fügt der Vorrichtung unerwünschten Widerstand (z.B. Grabenwiderstand) und Kapazität (z.B. parasitäre Kapazität) hinzu.
  • Im Gegensatz dazu sind die CS-FETs und die CG-FETs der vorliegenden Offenbarung in einem einzelnen gemeinsamen Halbleiterbereich integriert, der eine unitäre Kaskodenzelle bildet. Insbesondere ist ein Verbindungsbereich, der als schwebender interner Knoten dient, in dem einzelnen gemeinsamen Halbleiterbereich vorgesehen, um als ein Drain des CS-FET, als eine Source des CG-FET und als eine Verbindung zwischen dem Drain des CS-FET und der Source des CG-FET zu dienen. Dadurch wird die in bekannten Strukturen verwendete Metallisierungsschicht eliminiert, die zum Verbinden des Drains des CS-FET und der Source des CG-FET erforderlich ist. Die hier beschriebene Struktur eliminiert auch die Notwendigkeit eines separaten Source-Bereichs in einem ersten Halbleiterbereich, in dem die CS-FETs konventionell gebildet sind, und eines separaten Drain-Bereichs in einem zweiten Halbleiterbereich, in dem die CG-FETs konventionell gebildet sind. Dadurch werden sowohl Größe, Widerstand als auch Kapazität für den Kaskodenverstärker reduziert.
  • Mit anderen Worten, in Ausführungsformen werden Kaskodenzellen bereitgestellt, bei denen die CS-FETs und die CG-FETs auf demselben versetzten einzelnen gemeinsamen Halbleiterbereich integriert sind, um die Zellfläche, den Verdrahtungswiderstand und die Kapazität zu reduzieren. Auch haben in Ausführungsformen die CG-FETs eine geringere Breite als die CS-FETs. Ferner können, da dotierte Verbindungsbereiche als schwebende Knoten zwischen den Drains der CS-FETs und den Sources der CG-FETs vorgesehen sind, MOL- oder BEOL-Kontakte, die konventionell zum Verbinden dieser Drains und Sources verwendet werden, eliminiert werden.
  • Gemäß einem weiteren Aspekt der vorliegenden Offenbarung kann der einzelne gemeinsame Halbleiterbereich so versetzt sein, dass er in unterschiedlichen Abschnitten davon unterschiedliche Breiten aufweist. Insbesondere ist in dieser Anordnung der einzelne gemeinsame Halbleiterbereich so versetzt, dass er in einem Abschnitt des einzelnen gemeinsamen Halbleiterbereichs, in dem der CS-FET gebildet ist, breiter ist und in einem Abschnitt des einzelnen gemeinsamen Halbleiterbereichs, in dem der CG-FET gebildet ist, schmaler ist. Dies erlaubt es dem CG-FET, mehr Spannung zu verarbeiten, so dass der CS-FET eine kleinere Gate-Länge LG haben kann, wodurch die Verstärkung des Kaskodenverstärkers, der mit der unitären Kaskodenzelle aufgebaut ist, verbessert wird.
  • Die CS-FET- und CG-FET-Transistoren der vorliegenden Offenbarung können auf mehrere Arten unter Verwendung mehrerer unterschiedlicher Werkzeuge hergestellt werden. Im Allgemeinen werden jedoch die Methodologien und Werkzeuge zum Bilden von Strukturen mit Dimensionen im Mikrometer- und Nanometermaßstab verwendet. Die Methodologien, d.h. Technologien, die eingesetzt werden, um die CS-FET- und CG-FET-Transistoren der vorliegenden Offenbarung herzustellen, wurden aus der Technologie eines integrierten Schaltkreises (integrated circuit; IC) übernommen. Beispielsweise werden die Strukturen auf Wafern gebaut und in Materialfilmen realisiert, die durch fotolithografische Prozesse auf die Oberseite eines Wafers strukturiert werden. Insbesondere verwendet die Fertigung der CS-FET- und CG-FET-Transistoren drei grundlegende Bausteine: (i) Abscheidung von dünnen Materialfilmen auf einem Substrat, (ii) Aufbringen einer strukturierten Maske auf die Oberseite der Filme durch fotolithografische Bildgebung, und (iii) Ätzen der Filme selektiv bezüglich der Maske.
  • 1 zeigt eine Kaskodenverstärkerschaltung 10, die eine unitäre Kaskodenzelle gemäß Aspekten der vorliegenden Offenbarung verwenden kann. Wie in der 1 gezeigt, umfasst der Kaskodenverstärker 10 einen CS-FET 11, der einen Drain aufweist, der mit der Source eines CG-FET 12 verbunden ist. Der CS-FET 11 dient als ein Eingangstransistor des Kaskodenverstärkers, der an seinem Gate einen von einer RF-Quelle 13 bereitgestellten RF-Eingang empfängt. Der Ausgang des Kaskodenverstärkers wird an einem Drain des CG-FET 12 bereitgestellt. Wie auch in der 1 gezeigt, umfasst der Kaskodenverstärker 10 weitere Schaltungselemente, umfassend einen Source-Widerstand Rs, der zwischen der RF-Quelle 13 und dem Gate des CS-FET 11 gekoppelt ist, Induktoren Lg, der mit dem Gate des CS-FET 11 gekoppelt ist, Ls, der zwischen der Source des CS-FET 11 und Masse gekoppelt ist, und LL, der zwischen dem Drain des CG-FET und der Spannungsquelle Vdd gekoppelt ist, und einen Eingangskondensator C1, der zwischen dem Source-Widerstand Rs und dem Induktor Lg gekoppelt ist, um einen Verstärkungsbetrieb in Verbindung mit den Transistoren 11 und 12 zu implementieren, gemäß bekannten Betriebsprinzipien für Kaskodenverstärker.
  • Die 2A zeigt eine Ansicht von oben einer unitären Kaskodenzelle, neben anderen Merkmalen, und entsprechende Fertigungsverfahren gemäß Aspekten der vorliegenden Offenbarung. Die 2B zeigt eine Querschnittsansicht einer Einheitszelle 18 entlang der in der 2A gezeigten Linie 2B-2B. Bezugnehmend auf die beiden 2A und 2B umfasst die Struktur einen einzelnen gemeinsamen Halbleiterbereich 14, der eine unitäre Kaskodenzelle bildet. In Ausführungsformen kann der einzelne gemeinsame Halbleiterbereich 14 ein diffundierter Inselbereich, der in einem Halbleitersubstrat 16 gebildet ist, ein epitaktisch aufgewachsener Inselbereich auf dem Halbleitersubstrat 16 oder ein Halbleitersubstrat auf einem Isolator gemäß SOI-Technologie sein. Der einzelne gemeinsame Halbleiterbereich 14 und das Halbleitersubstrat 16 können aus jedem geeigneten Material bestehen, das Si, SiGe, SiGeC, SiC, GaAs, InAs, InP und andere III/V- oder II/VI-Verbindungshalbleiter umfasst, aber nicht darauf beschränkt ist
  • Der einzelne gemeinsame Halbleiterbereich 14 kann repräsentativ für einen planaren Bereich oder eine oder mehrere Finnen-Strukturen sein. Auf diese Weise können die hier beschriebenen Transistoren als planare FETs oder Finnen-FETs (FinFETs) bereitgestellt werden. Bei der FinFET-Implementierung können die Finnen-Strukturen unter Verwendung einer konventionellen Seitenwandbildübertragungs (sidewall image transfer; SIT)-Technik gebildet sein. Bei der SIT-Technik wird zum Beispiel ein Mandrel-Material, z.B. SiO2, unter Verwendung konventioneller chemischer Dampfabscheidungs (chemical vapor deposition; CVD)-Prozesse auf einem Substrat abgeschieden. Ein Resist wird auf dem Mandrel-Material gebildet und Licht ausgesetzt, um eine Struktur (Öffnungen) zu bilden. Durch die Öffnungen wird ein reaktives lonenätzen (reactive ion etching; RIE) durchgeführt, um die Mandrels zu bilden. Bei Ausführungsformen können die Mandrels abhängig von den gewünschten Dimensionen zwischen schmalen Finnen-Strukturen und/oder breiten Finnen-Strukturen unterschiedliche Breiten und/oder Abstände aufweisen. An den Seitenwänden der Mandrels werden Spacer gebildet, die vorzugsweise aus einem Material sind, das verschieden von dem der Mandrels ist, und die unter Verwendung konventioneller Abscheidungsprozesse gebildet werden, die den Fachleuten bekannt sind. Die Spacer können eine Breite aufweisen, die beispielsweise mit den Dimensionen der Finnen-Strukturen zusammenpasst. Die Mandrels werden unter Verwendung eines bezüglich des Mandrel-Materials selektiven konventionellen Ätzprozesses entfernt oder gestrippt. Dann wird innerhalb des Abstands der Spacer ein Ätzen durchgeführt, um die sub-lithografischen Merkmale zu bilden. Dann können die Seitenwand-Spacer gestrippt werden. In Ausführungsformen können die breiten Finnen-Strukturen auch während dieses oder anderer Strukturierungsprozesse oder durch andere konventionelle Strukturierungsprozesse gebildet werden, wie in der vorliegenden Offenbarung in Betracht gezogen wird.
  • Noch unter Bezugnahme auf die 2A und 2B umfasst die Einheitszelle 18 zwei CS-FETs und zwei CG-FETs, insbesondere einen ersten CS-FET 20, einen ersten CG-FET 22, einen zweiten CS-FET 24 und einen zweiten CG-FET 26. Der erste und der zweite CS-FET 20 und 24 umfassen jeweils einen Source-Bereich 28, einen Kanalbereich 30, einen Source-Kontakt 32, eine Gate-Elektrode 34, die vom Kanalbereich 30 durch einen Gate-Isolator 35 getrennt ist, und eine Source-Metallisierung 36, die mit Masse gekoppelt ist. Der erste CG-FET 22 und der zweite CG-FET 26 umfassen jeweils einen Drain-Bereich 38, einen Drain-Kontakt 40, einen Kanalbereich 42, eine Gate-Elektrode 44 (durch einen Gate-Isolator 45 vom Kanalbereich 42 getrennt) und eine Drain-Metallisierung 46. Die Kontakte 32 und 40 und die Gate-Elektroden 34 und 44 sind in einem dielektrischen Material 47 gebildet, das über dem einzelnen gemeinsamen Halbleiterbereich 14 gebildet ist.
  • Die Gate-Elektroden 34 der CS-FETs 22 und 26 empfangen RF-Eingangssignale für den Kaskodenverstärker, und die Drain-Metallisierung 46 der CG-FETs 22 und 26 stellt ein RF-Ausgangssignal für den durch die Einheitszelle 18 gebildeten Kaskodenverstärker bereit. Bei dieser Ausführungsform ist die Einheitszelle 18 derart gebildet, dass sie zwei CS-FETs 20 und 24 und zwei CG-FETs 22 und 26 aufweist, die einen gemeinsamen Drain-Bereich 38 und einen gemeinsamen Drain-Kontakt 40 teilen, um das RF-Ausgangssignal für den Kaskodenverstärker an der Drain-Metallisierung 46 bereitzustellen.
  • Bei Ausführungsformen können die Gate-Elektroden 34 und 44 und die Gate-Dielektrika 35 und 45 als Teil von Gate-Strukturen gebildet sein, die FET-Strukturen sind, die durch irgendeinen bekannten Gate-Fertigungsprozess gebildet werden, d.h. durch einen ersten Gate-Prozess oder einen Ersatz-Gate-Prozess. Die FET-Strukturen umfassen Gate-Dielektrika 35 und 45, die aus einem Gate-Dielektrikums-Material (z.B. High-k-Dielektrikums-Material), bekannten Arbeitsfunktionsmetallen und Seitenwand-Spacern (z.B. Oxid oder Nitrid) zusammengesetzt sind. Im ersten Gate-Prozess können das Gate-Dielektrikum und die Arbeitsfunktionsmetalle (oder Poly) unter Verwendung irgendwelcher konventioneller Abscheidungsverfahren abgeschieden werden, z.B. chemische Dampfabscheidungs (chemical vapor deposition; CVD), plasmaunterstützte CVD (plasma enhanced CVD; PECVD) usw. Folgend auf die Abscheidung der Materialien können die Materialien einem Strukturierungsprozess unter Verwendung konventioneller Lithografie- und Ätzprozesse (RIE) unterzogen werden. Bei den Seitenwand-Spacern kann nach der Abscheidung des Materials über den strukturierten Gate-Strukturen ein anisotroper Ätzprozess verwendet werden, um das Seitenwand-Spacer-Material zu entfernen.
  • Noch unter Bezugnahme auf die 2A und 2B können die Bereiche 28, 38 und 48 erhabene Source- und Drain-Bereiche sein, die durch einen dotierten Epitaxiewachstumsprozess gebildet werden, wie es den Fachleuten bekannt ist, so dass für ein vollständiges Verständnis der vorliegenden Offenbarung keine weitere Erklärung erforderlich ist. Alternativ können die Bereiche 28, 38 und 48 diffundierte Source- und Drain-Bereiche sein, die in dem einzelnen gemeinsamen Halbleiterbereich 14 gebildet sind. In Ausführungsformen können die Bereiche 28, 38 und 48 durch konventionelle lonenimplantationsprozesse gebildet werden, die den Fachleuten bekannt sind, so dass für ein vollständiges Verständnis der vorliegenden Offenbarung keine weitere Erklärung erforderlich ist.
  • Kontakte 32 und 40, Gate-Elektroden 34 und 44 und Metallisierungen 36 und 46 sind unter Verwendung von konventionellen Lithografie-, Ätz- und Abscheidungsprozesse gebildet. Zum Beispiel werden folgend auf die Abscheidung des dielektrischen Materials 47 Gräben im dielektrischen Material 47 gebildet, um die diffundierten oder Epitaxiebereiche 28 und 38 und die Kanalbereiche 30 und 42 freizulegen. Die Gate-Dielektrika werden dann über den Kanalregionen 30 und 42 gebildet, und dann wird Metallmaterial, z.B. Wolfram, Kobalt usw., innerhalb der Durchkontaktierungen abgeschieden, gefolgt von einem Planarisierungsprozess. Die Kontakte 32 und 40, Gate-Elektroden 34 und 44 und Metallisierungen 36 und 46 können durch separate Einzel-Damascene-Prozesse oder einen Dual-Damascene-Prozess gebildet werden.
  • Die Kontakte können silizidierte Abschnitte auf den Drain- und Source-Bereichen umfassen. Zum Beispiel können die silizidierten Abschnitte unter Verwendung eines Silizidprozesses gebildet werden. Wie den Fachleuten verständlich sein sollte, beginnt der Silizidprozess mit einer Abscheidung einer dünnen Übergangsmetallschicht, z.B. Nickel, Kobalt oder Titan, über vollständig gebildeten und strukturierten Halbleitervorrichtungen (z.B. dotierten oder lonen-implantierten Source-und-Drain-Bereichen). Nach Abscheidung des Materials wird die Struktur erwärmt, was es dem Übergangsmetall erlaubt, mit exponiertem Silizium (oder einem anderen Halbleitermaterial, wie hierin beschrieben) in den aktiven Bereichen der Halbleitervorrichtung (z.B. Source, Drain, Gate-Kontakt-Bereich) zu reagieren, wobei ein Übergangsmetallsilizid mit niedrigem Widerstand gebildet wird. Folgend auf die Reaktion wird jegliches verbleibende Übergangsmetall durch chemisches Ätzen entfernt, was Silizidkontakte in den aktiven Bereichen der Vorrichtung zurücklässt. Es sollte für Fachleute verständlich sein, dass Silizidkontakte auf den Vorrichtungen nicht erforderlich sind, wenn eine Gate-Struktur aus einem Metallmaterial zusammengesetzt ist.
  • Noch unter Bezugnahme auf die 2A und 2B dienen die dotierten Verbindungsbereiche 48 als Drain-Bereiche für die CS-FETs 20 und 24, Source-Bereiche für die CG-FETs 22 und 26 und als die Verbindung zwischen diesen jeweiligen Source- und Drain-Bereichen. Diese dotierten Verbindungsbereiche 48 können als erhabene dotierte Epitaxiebereiche, wie in den 2B gezeigt, oder als diffundierte dotierte Bereiche in dem einzelnen gemeinsamen Halbleiterbereich 14 gebildet sein. Aufgrund der mehrfachen Zwecke, die die dotierten Verbindungsbereiche 48 erfüllen, und der Elimination der Notwendigkeit von Metallisierungsschichten, um den Drain des CS-FET 11 und die Source des CG-FET 12 in einer Kaskodenverbindung zu verbinden, ist der resultierende Kaskodenverstärker kleiner als eine konventionelle Kaskode und hat weniger zusätzlichen Widerstand und Kapazität. Infolgedessen hat eine Kaskode, die die hier offengelegte unitäre Kaskode verwendet, die durch den einzelnen gemeinsamen Halbleiterbereich 14 konstituiert ist, eine verbesserte Verstärkung und Linearität verglichen mit einem konventionellen Kaskodenverstärker.
  • Noch unter Bezugnahme auf die 2A, ist ein weiterer Aspekt der vorliegenden Offenbarung die Konstruktion des einzelnen gemeinsamen Halbleiterbereichs 14 als eine versetzte Struktur, die eine erste Breite W1 in einigen Abschnitten und eine größere zweite Breite W2 in anderen Abschnitten aufweist. Insbesondere sind in Ausführungsformen die CG-FETs 22 und 26 in den Abschnitten mit geringerer Breite (z.B. eine Breite W1 aufweisend) des einzelnen gemeinsamen Halbleiterbereichs 14 gebildet, während die CS-FETs 20 und 24 in den zweiten Abschnitten mit größerer Breite (z.B. eine Breite W2 aufweisend) des einzelnen gemeinsamen Halbleiterbereichs 14 gebildet sind. Die Breiten W1 und W2 entsprechen den Gate-Breiten der CS-FETs bzw. CG-FETs.
  • Ein Vorteil der versetzten Struktur mit den unterschiedlichen Breiten W1 und W2 für die CG-FETs und die CS-FETs ist, dass die kleinere Zellgröße für die CG-FETs 22 und 26 es diesen Transistoren erlaubt, größere Spannungen zu verarbeiten, was es entsprechend erlaubt, kleinere Gate-Längen für die CS-FETs 20 und 24 zu verwenden. In Ausführungsformen ist das Verhältnis zwischen den Breiten W1 und W2 so, dass W2 größer als oder gleich W1 und kleiner als oder gleich 2 x W1 (d.h. zweimal W1) ist.
  • In den oben diskutierten Ausführungsformen, die einen versetzten einzelnen gemeinsamen Halbleiterbereich 14 verwenden, tritt die Versetzung (d.h. die Änderung der Breite des einzelnen gemeinsamen Halbleiterbereichs 14, wenn in einer Ansicht von oben betrachtet, so wie 2A) in den dotierten Verbindungsbereichen 48 auf. Mit anderen Worten, wie in der 2A gezeigt, haben die dotierten Verbindungsbereiche 48 eine kleinere Breite W1 in den Bereichen der dotierten Verbindungsbereiche 48, die als die Source für die CG-FETs dienen, und eine größere Breite W2 in Bereichen der dotierten Verbindungsbereiche 48, die als die Drains der CS-FETs dienen.
  • 3 zeigt Vergleichsgraphen, die die hier beschriebenen Strukturen und eine konventionelle Vorrichtung, die getrennte Halbleiterbereiche für die CS-FETs und die CG-FETs verwendet, vergleichen. In den Graphen der 3 ist eine PEX+HSPICE-Analyse für den Vergleich zwischen dem Stand der Technik und dieser Offenbarung gezeigt. Die 3 zeigt die Spannungspegel und Vorrichtungsparameter für einen CS-FET 11 und einen CG-FET 12, die unter Verwendung einer unitären Kaskodenzelle, wie oben in Bezug auf die 2A und 2B beschrieben, aufgebaut sind, verglichen mit einer ähnlichen Vorrichtung, die unter Verwendung einer konventionellen Kaskodenanordnung mit separaten Zellen für die CS-FETs und die CG-FETs aufgebaut ist. Die Y-Achse in den in der 3 gezeigten Graphen zeigt die maximale Stabilitätsverstärkung (maximum stability gain; MSG) für zwei Spannen, während die X-Achse den Drain-Strom Id in µA/µm für das RF-Ausgangssignal zeigt. Insbesondere zeigt die Y-Achse für den unteren Graphen von 3 die maximale Stabilitätsverstärkung bei 28 GHz (in der Einheit dB) zwischen 5 und 30, während der obere Graph die maximale Stabilitätsverstärkung bei 28 GHz (in absoluter Einheit) zwischen 0 und 600 zeigt. Die Linien 50 zeigen die Ergebnisse unter Verwendung einer unitären Kaskodenzelle, wie in den 2A und 2B gezeigt, und die Linien 52 zeigen die Ergebnisse unter Verwendung einer konventionellen Kaskodenanordnung mit separaten Halbleiterbereichen für die CS-FETs und die CG-FETs. Wie aus den beiden Graphen zu erkennen ist, wird eine Verbesserung von etwa 15% (0,5 dB) erzielt, wenn eine unitäre Kaskodenzelle gemäß der vorliegenden Offenbarung verwendet wird. Es ist anzumerken, dass die Simulation auf einem unoptimierten ultra-skalierten Design basiert, umfassend ein unoptimiertes Routing, einen hohen Grabenwiderstand und eine hohe Kapazität. Mit einer Designoptimierung können größere Vorteile erwartet werden.
  • Obwohl sich die obige Beschreibung auf FETs bezieht, wird angemerkt, dass Verbesserungen auch für Kaskodenverstärker erzielt werden könnten, die Bipolar-Transistoren (bipolar junction transistors; BJTs) verwenden, und insbesondere durch das Bilden von Transistoren mit einem gemeinsamen Emitter und Transistoren mit einer gemeinsamen Basis, die einen bipolaren Kaskodenverstärker in einem einzelnen gemeinsamen Halbleiterbereich bilden, wie hier in Bezug auf FETs diskutiert. Auch können, obwohl die dotierten Verbindungsbereiche 48 so beschrieben wurden, dass sie sowohl die Drains der CS-FETs und die Sources der CS-FETs einschließen als auch eine Verbindung dazwischen bereitstellen, in alternativen Ausführungsformen die Drains der CS-FETs und die Sources der CG-FETs als separate dotierte Epitaxiebereiche oder separate dotierte diffundierte Bereiche gebildet sein, die jeweils an die dotierten Verbindungsbereiche 48 angrenzen, so dass die dotierten Verbindungsbereiche 48 als Verbindungsbereiche für diese separaten Source- und Drain-Bereiche dienen. Bei dieser Anordnung wird durch die Verwendung der dotierten Verbindungsbereiche 48 immer noch das Erfordernis einer Metallisierung zum Verbinden der separaten Drain- und Source-Bereiche vermieden, wodurch Vorteile beim Reduzieren unerwünschter zusätzlicher Widerstände und Kapazitäten erzielt werden. Diese Anordnung ermöglicht auch das einfache Bereitstellen unterschiedlicher Dotierungsniveaus für die Source- und Drain-Bereiche verglichen mit den Dotierungsniveaus für die dotierten Verbindungsbereiche 48.
  • Die unitären Kaskodenzellen können bei einer System-auf-Chip (system on chip; SoC)-Technologie verwendet werden. Es sollte für die Fachleute klar sein, dass SoC ein integrierter Schaltkreis (auch bekannt als ein „Chip“) ist, der alle Komponenten eines elektronischen Systems auf einem einzelnen Chip oder Substrat integriert. Da die Komponenten auf einem einzelnen Substrat integriert sind, verbrauchen SoCs viel weniger Energie und nehmen viel weniger Raum ein als Multi-Chip-Designs mit äquivalenter Funktionalität. Aus diesem Grund werden SoCs die dominante Kraft in Mobile-Computing (wie etwa in Smartphones)- und Edge-Computing-Märkten. SoC wird auch üblicherweise in eingebetteten Systemen und im Internet of Things verwendet.
  • Das(Die) oben beschriebene(n) Verfahren wird(werden) bei der Fertigung von Chips mit integriertem Schaltkreis verwendet. Die resultierenden Chips mit integriertem Schaltkreis können durch den Fertiger in Roh-Wafer-Form (das heißt, als einzelner Wafer, der mehrere ungehäuste Chips aufweist), als nackter Chip (bare die), oder in einer gehäusten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzelchipbaugruppe (wie etwa ein Kunststoffträger, mit Leitern, die an einem Motherboard oder einem anderen Träger eines höheren Levels befestigt werden) oder in einer Multichip-Baugruppe montiert (wie etwa ein keramischer Träger, der einen oder beide Oberflächenzwischenverbindungen oder vergrabene Zwischenverbindungen aufweist). In jedem Fall ist der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil von entweder (a) einem Zwischenprodukt, wie einem Motherboard, oder (b) einem Endprodukt integriert. Das Endprodukt kann irgendein Produkt sein, das Chips mit integriertem Schaltkreis umfasst, und von Spielzeugen und anderen Low-End-Anwendungen bis zu fortgeschrittenen Computerprodukten reicht, die ein Display, ein Keyboard oder eine andere Eingabevorrichtung, und einen zentralen Prozessor aufweisen.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Offenbarung wurden zum Zwecke der Veranschaulichung präsentiert, sollen aber nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Viele Modifikationen und Variationen sind für die gewöhnlichen Fachleute offensichtlich, ohne vom Umfang und der Idee der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder technische Verbesserung gegenüber auf dem Markt erhältlichen Technologien am besten zu erklären, oder es anderen gewöhnlichen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims (20)

  1. Struktur umfassend: einen Common-Source-FET (CS-FET) in einem ersten Abschnitt eines einzelnen gemeinsamen Halbleiterbereichs, wobei der CS-FET einen Source-Bereich und einen Drain-Bereich umfasst; einen Common-Gate-FET (CG-FET) in einem zweiten Abschnitt des einzelnen gemeinsamen Halbleiterbereichs, wobei der CG-FET einen Source-Bereich und einen Drain-Bereich umfasst; und einen dotierten Verbindungsbereich des einzelnen gemeinsamen Halbleiterbereichs, der den Drain des CS-FET und die Source des CG-FET verbindet.
  2. Struktur nach Anspruch 1, wobei der dotierte Verbindungsbereich ein dotierter Epitaxiebereich ist.
  3. Struktur nach Anspruch 1, wobei der dotierte Verbindungsbereich ein diffundierter Bereich in dem Substrat ist.
  4. Struktur nach Anspruch 1, wobei der einzelne gemeinsame Halbleiterbereich ein Inselbereich in einem Substrat ist.
  5. Struktur nach Anspruch 4, wobei der erste Abschnitt des einzelnen gemeinsamen Halbleiterbereichs breiter ist als der zweite Abschnitt des einzelnen gemeinsamen Halbleiterbereichs.
  6. Struktur nach Anspruch 5, wobei der erste Abschnitt eine Breite W1 aufweist und der zweite Abschnitt eine Breite W2 aufweist, wobei W2 ein Wert ist, der in einer Spanne zwischen gleich oder größer als W1 oder gleich oder weniger als 2 x W1 (zweimal W1) liegt.
  7. Struktur nach Anspruch 6, wobei der CS-FET eine Gate-Länge aufweist, die kleiner als eine Gate-Länge des CG-FET ist.
  8. Struktur nach Anspruch 1, wobei ein Gate des CS-FET dazu konfiguriert ist, ein RF-Eingangssignal zu empfangen, und der Drain des CG-FET dazu konfiguriert ist, ein RF-Ausgangssignal bereitzustellen.
  9. Struktur nach Anspruch 1, wobei der CS-FET und der CG-FET aus einer Gruppe ausgewählt sind, die aus Finnen-FETs (FinFETs) und/oder planaren FETs besteht.
  10. Struktur nach Anspruch 9, wobei der dotierte Verbindungsbereich in einem dritten Abschnitt des einzelnen gemeinsamen Halbleiterbereichs ist und den Drain des CS-FET und die Source des CG-FET umfasst.
  11. Halbleiterstruktur umfassend: einen Common-Source-FET (CS-FET) in einem ersten Abschnitt eines einzelnen gemeinsamen Halbleiterbereichs; und einen Common-Gate-FET (CG-FET) in einem zweiten Abschnitt des einzelnen gemeinsamen Halbleiterbereichs; wobei der einzelne gemeinsame Halbleiterbereich ein versetzter Halbleiterbereich ist, der an unterschiedlichen Abschnitten des einzelnen gemeinsamen Halbleiterbereichs unterschiedliche Breiten aufweist.
  12. Struktur nach Anspruch 11, wobei der erste Abschnitt des einzelnen gemeinsamen Halbleiterbereichs breiter ist als der zweite Abschnitt des einzelnen gemeinsamen Halbleiterbereichs.
  13. Struktur nach Anspruch 12, wobei ein Drain des CS-FET und eine Source des CG-FET gemeinsam in einem dotierten Verbindungsbereich des einzelnen gemeinsamen Halbleiterbereichs angeordnet sind, der den Drain des CS-FET mit der Source des CG-FET verbindet.
  14. Struktur nach Anspruch 13, wobei der dotierte Verbindungsbereich ein dotierter Epitaxiebereich ist.
  15. Struktur nach Anspruch 14, wobei der einzelne gemeinsame Halbleiterbereich ein Inselbereich in einem Substrat ist.
  16. Struktur nach Anspruch 15, wobei der erste Abschnitt eine Breite W1 aufweist und der zweite Abschnitt eine Breite W2 aufweist, wobei W2 einen Wert umfasst, der in einer Spanne von gleich oder größer als W1 und gleich oder weniger als 2 x W1 (zweimal W1) liegt, und der CS-FET eine Gate-Länge aufweist, die kleiner ist als eine Gate-Länge des CG-FET.
  17. Struktur nach Anspruch 13, ferner umfassend einen zweiten CS-FET in einem anderen Abschnitt des einzelnen gemeinsamen Halbleiterbereichs, wobei der zweite CS-FET einen Drain umfasst, der mit einer Source eines zweiten CG-FET in einem unterschiedlichen Abschnitt des einzelnen gemeinsamen Halbleiterbereichs verbunden ist, wobei der unterschiedliche Abschnitt zwischen dem anderen Abschnitt und dem dotierten Verbindungsbereich angeordnet ist, und der CG-FET und der zweite CG-FET einen gemeinsamen Drain-Bereich teilen, der einen Ausgang der Kaskodenzelle bildet.
  18. Verfahren zum Bilden einer Kaskodenzelle umfassend: Bilden eines Common-Source-FET (CS-FET) in einem ersten Abschnitt eines einzelnen gemeinsamen Halbleiterbereichs, wobei der CS-FET einen Source-Bereich und einen Drain-Bereich umfasst; Bilden eines Common-Gate-FET (CG-FET) in einem zweiten Abschnitt des einzelnen gemeinsamen Halbleiterbereichs, wobei der CG-FET einen Source-Bereich und einen Drain-Bereich umfasst; und Bilden eines dotierten Verbindungsbereichs in dem einzelnen gemeinsamen Halbleiterbereich, der den Drain des CS-FET und die Source des CG-FET verbindet, wobei der einzelne gemeinsame Halbleiterbereich ein versetzter Halbleiterbereich ist, der unterschiedliche Breiten für den ersten Abschnitt und den zweiten Abschnitt in dem einzelnen gemeinsamen Halbleiterbereich aufweist.
  19. Verfahren nach Anspruch 18, wobei der erste Abschnitt eine Breite W1 und der zweite Abschnitt eine Breite W2 aufweist, wobei W2 ein Wert in einer Spanne von gleich oder größer als W1 und gleich oder weniger als 2 x W1 (zweimal W1) ist, und wobei der CS-FET eine Gate-Länge aufweist, die kleiner ist als eine Gate-Länge des CG-FET.
  20. Verfahren nach Anspruch 18, wobei der dotierte Verbindungsbereich ein dotierter Epitaxiebereich ist.
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