DE102021106635A1 - Feldeffekttransistor (fet)-stapel und verfahren zum bilden von selbigem - Google Patents

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Steven M . Shank
Anthony K. Stamper
Vibhor Jain
John J. Ellis-Monaghan
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Abstract

Die Erfindung stellt einen Feldeffekttransistor (FET) -Stapel mit Verfahren zu dessen Herstellung bereit. Der FET-Stapel umfasst einen ersten Transistor über einem Substrat. Der erste Transistor umfasst ein erstes aktives Halbleitermaterial mit einem ersten Kanalbereich zwischen einer ersten Menge von Source/Drain-Anschlüssen und einer ersten Gatestruktur über dem ersten Kanalbereich. Die erste Gatestruktur umfasst einen ersten Gate-Isolator mit einer ersten Dicke über dem ersten Kanalbereich. Ein zweiter Transistor befindet sich über dem Substrat und ist von dem ersten Transistor horizontal getrennt. Eine zweite Gatestruktur des zweiten Transistors kann einen zweiten Gate-Isolator mit einer zweiten Dicke über einem zweiten Kanalbereich umfassen, wobei die zweite Dicke größer ist als die erste Dicke. Ein gemeinsamer Gate-Knoten kann mit jeder von der ersten Gate-Struktur und der zweiten Gate-Struktur gekoppelt sein.

Description

  • Technisches Gebiet
  • Ausführungsformen der Erfindung betreffen allgemein Schaltelemente für integrierte Schaltungen (ICs). Insbesondere stellen Ausführungsformen der Erfindung einen Feldeffekttransistor (FET) -Stapel und Verfahren zur Herstellung von selbigem bereit.
  • Hintergrund
  • Die fortgeschrittene Herstellung von ICs erfordert die Bildung einzelner Schaltungselemente, z.B. Transistoren wie Feldeffekttransistoren (FETs) und dergleichen, basierend auf speziellen Schaltungsdesigns. Ein FET umfasst im Allgemeinen Source-, Drain- und Gate-Bereiche. Der Gate-Bereich befindet sich zwischen dem Source- und dem Drain-Bereich und steuert den Strom durch einen Kanalbereich (oft in Gestalt einer Halbleiterfinne) zwischen den Source- und Drain-Bereichen. Die Gates können aus verschiedenen Metallen bestehen und enthalten oft ein Austrittsarbeitsmetall, das ausgewählt wird, um gewünschte Eigenschaften des FET zu erzeugen. Transistoren können über einem Halbleiterkörper gebildet werden und mit einer isolierenden dielektrischen Schicht, z.B. einer dielektrischen Zwischenschicht (ILD-Schicht), elektrisch isoliert werden. Kontakte können zu jedem der Source-, Drain- und Gatebereiche durch die dielektrische Schicht hindurch gebildet werden, um eine elektrische Verbindung zwischen den Transistoren und anderen Schaltungselementen herzustellen, die nach dem Transistor in anderen Metallebenen gebildet werden können.
  • In Hochfrequenz (HF) -Schaltungen und ähnlichen Anwendungen umfasst ein Schaltungsdesign oft wesentliche Leistungsverstärkungselemente, um verschiedene Funktionen auszuführen. Im Beispiel der HF-Technik kann die Signalübertragung eine Signalverstärkung auf einem hohen Spannungsniveau erfordern, z.B. vierzig Volt oder in einigen Anwendungen mehr. In solchen Anwendungen kann ein einzelner Transistor für die Steuerung des Stromflusses von einem Knotenpunkt zum anderen unwirksam sein. Um den hohen Spannungs- und Leistungsanforderungen gerecht zu werden, werden oft Stapel von FETs (d. h. mehrere Transistoren, die an ihren Source/Drain-Anschlüssen miteinander gekoppelt sind) in einer Reihenschaltung eingesetzt. Die mehreren Transistoren können so strukturiert sein, dass sie als ein einziger Schalter zwischen zwei Hochspannungsknoten einer Schaltung fungieren. Während des Betriebs weisen die FETs im Stapel jedoch oft eine asymmetrische Spannungsverteilung an ihren Source- und Drain-Anschlüssen auf. In einigen Fällen kann die asymmetrische Spannung zu einem vorzeitigen Durchbruch der FETs führen, die sich zum Ausgangssignal am nächsten befinden, d. h. dort, wo der Spannungsabfall von Source zu Drain wahrscheinlich am größten ist. Konventionelle Ansätze, um dieses Problem zu entschärfen, können auf der Verwendung eines Stapels von FETs mit höheren Durchbruchsspannungen beruhen. Solche Konstruktionen weisen jedoch im eingeschalteten Zustand häufig einen höheren Widerstand und/oder im ausgeschalteten Zustand eine höhere Kapazität auf und schaffen somit weitere technische Hindernisse.
  • Zusammenfassung
  • Aspekte der vorliegenden Erfindung stellen einen Feldeffekttransistor (FET) -Stapel bereit, umfassend: einen ersten Transistor über einem Substrat, wobei der erste Transistor umfasst: ein erstes aktives Halbleitermaterial mit einem ersten Kanalbereich zwischen einer ersten Menge von Source/Drain-Anschlüssen und einer ersten Gatestruktur über dem ersten Kanalbereich, wobei die erste Gatestruktur einen ersten Gate-Isolator mit einer ersten Dicke über dem ersten Kanalbereich umfasst; einen zweiten Transistor über dem Substrat und horizontal vom ersten Transistor getrennt, wobei der zweite Transistor umfasst: ein zweites aktives Halbleitermaterial mit einem zweiten Kanalbereich zwischen einer zweiten Menge von Source/Drain-Anschlüssen, wobei ein Ausgewählter aus der Menge von zweiten Source/Drain-Anschlüssen mit einem Ausgewählten aus der ersten Menge von Source/Drain-Anschlüssen des ersten Transistors gekoppelt ist, und eine zweite Gatestruktur über dem zweiten Kanalbereich, wobei die zweite Gatestruktur einen zweiten Gate-Isolator mit einer zweiten Dicke über dem zweiten Kanalbereich umfasst, wobei die zweite Dicke größer ist als die erste Dicke; und einen gemeinsamen Gate-Knoten, der mit jeder von der ersten Gatestruktur und der zweiten Gatestruktur gekoppelt ist.
  • Weitere Aspekte der vorliegenden Erfindung stellen einen Feldeffekttransistor (FET) -Stapel bereit, umfassend: einen ersten Transistor über einem Substrat, umfassend: ein erstes aktives Halbleitermaterial mit einer ersten leitfähigen Dotierstoffkonzentration, das einen ersten Kanalbereich zwischen einer ersten Menge von Source/Drain-Anschlüssen und eine erste Gatestruktur über dem ersten Kanalbereich umfasst; einen zweiten Transistor über dem Substrat und horizontal vom ersten Transistor getrennt, wobei der zweite Transistor umfasst: ein zweites aktives Halbleitermaterial, das eine zweite leitfähige Dotierstoffkonzentration aufweist und einen zweiten Kanalbereich zwischen einer zweiten Menge von Source/Drain-Anschlüssen umfasst, wobei die zweite leitfähige Dotierstoffkonzentration größer ist als die erste leitfähige Dotierstoffkonzentration und ein Ausgewählter aus der Menge von zweiten Source/Drain-Anschlüssen mit einem Ausgewählten aus der ersten Menge von Source/Drain-Anschlüssen des ersten Transistors gekoppelt ist, und eine zweite Gatestruktur über dem zweiten Kanalbereich; und einen gemeinsamen Gate-Knoten, der mit jeder aus der ersten Gatestruktur und der zweiten Gatestruktur gekoppelt ist.
  • Weitere Aspekte der vorliegenden Erfindung stellen ein Verfahren zum Bilden eines Feldeffekttransistor-(FET) -Stapels für eine integrierte Schaltung bereit, wobei das Verfahren umfasst: ein Bilden einer ersten Halbleiterwanne und einer zweiten Halbleiterwanne über einem Substrat, wobei die erste Halbleiterwanne horizontal von der zweiten Halbleiterwanne getrennt ist; ein Einbringen eines Dotierstoffs in die erste Halbleiterwanne und die zweite Halbleiterwanne, um ein erstes aktives Halbleitermaterial und ein zweites aktives Halbleitermaterial zu erhalten, so dass das erste aktive Halbleitermaterial eine erste Dotierstoffkonzentration aufweist, die sich von einer zweiten Dotierstoffkonzentration der zweiten Halbleiterwanne unterscheidet; ein elektrisches Koppeln eines ersten Source/Drain-Anschlusses des ersten aktiven Halbleitermaterials mit einem zweiten Source/Drain-Anschluss des zweiten aktiven Halbleitermaterials; ein Bilden einer Mehrzahl von Gatestrukturen mit einer ersten Gatestruktur auf einem ersten Kanalbereich des ersten aktiven Halbleitermaterials und einer zweiten Gatestruktur auf einem zweiten Kanalbereich des zweiten aktiven Halbleitermaterials, wobei eine Schwellenspannung der zweiten Gatestruktur über dem zweiten aktiven Halbleitermaterial größer ist als eine Schwellenspannung der ersten Gatestruktur über dem ersten aktiven Halbleitermaterial; und ein elektrisches Koppeln einer jeden aus der ersten Gatestruktur und der zweiten Gatestruktur mit einem gemeinsamen Gateknoten.
  • Figurenliste
  • Diese und andere Merkmale dieser Erfindung sind anhand der folgenden detaillierten Beschreibung der verschiedenen Aspekte der Erfindung in Verbindung mit den beiliegenden Zeichnungen leichter verständlich, die verschiedene Ausführungsformen der Erfindung darstellen und in denen:
    • 1 eine schematische Ansicht einer Schaltungsstruktur mit Feldeffekttransistor (FET) - Stapeln gemäß Ausführungsformen der Erfindung zeigt.
    • 2 eine ebene Ansicht in der Ebene X-Y einer Fotolackschicht zur Bildung eines FET-Stapels gemäß Ausführungsformen der Erfindung zeigt.
    • 3 eine Querschnittsansicht in der Ebene X-Z einer vorläufigen Struktur und einer Fotolackschicht zur Bildung eines FET-Stapels gemäß Ausführungsformen der Erfindung zeigt.
    • 4 eine Querschnittsansicht in der Ebene X-Z eines FET-Stapels gemäß Ausführungsformen der Erfindung zeigt.
    • 5 eine ebene Ansicht in der Ebene X-Y einer Fotolackschicht zur Bildung eines FET-Stapels gemäß weiteren Ausführungsformen der Erfindung zeigt.
    • 6 eine Querschnittsansicht in der Ebene X-Z einer vorläufigen Struktur und einer Fotolackschicht zur Bildung eines FET-Stapels gemäß weiteren Ausführungsformen der Erfindung zeigt.
    • 7 eine Querschnittsansicht in der Ebene X-Z eines FET-Stapels gemäß weiteren Ausführungsformen der Erfindung zeigt.
  • Es wird darauf hingewiesen, dass die Zeichnungen der Erfindung nicht unbedingt maßstabsgetreu sind. Die Zeichnungen sollen nur typische Aspekte der Erfindung darstellen und sind daher nicht als den Umfang der Erfindung beschränkend anzusehen. In den Zeichnungen stehen gleiche Bezugszeichen für gleiche Elemente in den Zeichnungen.
  • Detaillierte Beschreibung
  • In der folgenden Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil davon bilden und in denen zur Veranschaulichung bestimmte beispielhafte Ausführungsformen gezeigt sind, in denen die vorliegende Erfindung realisiert sein kann. Diese Ausführungsformen sind ausreichend detailliert beschrieben, um dem Fachmann die Ausführung der vorliegenden Lehre zu ermöglichen, und es versteht sich, dass auch andere Ausführungsformen verwendet und Änderungen vorgenommen werden können, ohne den Umfang der vorliegenden Erfindung zu verlassen. Die folgende Beschreibung ist daher lediglich anschaulich.
  • Es versteht sich, dass, wenn ein Element, wie z.B. eine Schicht, ein Bereich oder ein Substrat, als „auf“ oder „über“ einem anderen Element bezeichnet wird, diese, dieser oder dieses direkt auf dem anderen Element liegen kann oder auch dazwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu kann ein Element, das als „direkt auf“ oder „direkt über“ einem anderen Element bezeichnet wird, keine dazwischenliegenden Elemente aufweisen. Wenn ein Element als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, kann es mit dem anderen Element direkt verbunden oder gekoppelt sein oder es können dazwischenliegende Elemente vorhanden sein. Im Gegensatz dazu sind keine dazwischenliegenden Elemente vorhanden, wenn ein Element mit einem anderen Element als „direkt verbunden“ oder „direkt gekoppelt“ bezeichnet wird.
  • Eine Bezugnahme in der Beschreibung auf „eine Ausführungsform“ der vorliegenden Erfindung, sowie andere Variationen davon, bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur, eine bestimmte Eigenschaft usw., die im Zusammenhang mit der Ausführungsform beschrieben sind, in mindestens einer Ausführungsform der vorliegenden Erfindung enthalten sind. Daher beziehen sich die Ausdrücke „in einer Ausführungsform“, sowie alle anderen Variationen, die an verschiedenen Stellen in der Beschreibung erscheinen, nicht unbedingt alle auf dieselbe Ausführungsform. Es ist zu verstehen, dass die Verwendung von „/“, „und/oder“ und „mindestens eines von“, z.B. in den Fällen von „A/B“, „A und/oder B“ und „mindestens eines von A und B“, die Auswahl nur der ersten aufgeführten Option (A) oder die Auswahl nur der zweiten aufgeführten Option (B) oder die Auswahl beider Optionen (A und B) umfassen soll. Als ein weiteres Beispiel soll die Formulierung in den Fällen „A, B und/oder C“ und „mindestens eines von A, B und C“ nur die erste aufgeführte Option (A) oder nur die Auswahl der zweiten aufgeführten Option (B) oder nur die Auswahl der dritten aufgeführten Option (C) oder die Auswahl der ersten und der zweiten aufgeführten Option (A und B) oder die Auswahl der ersten und der dritten aufgeführten Option (A und C) oder die Auswahl der zweiten und der dritten aufgeführten Option (B und C) oder die Auswahl aller drei Optionen (A und B und C) umfassen. Dies kann auf beliebig viele aufgelistete Optionen erweitert werden.
  • Ausführungsformen der Erfindung stellen einen Feldeffekttransistor (FET) -Stapel und Verfahren zur Bildung von selbigem bereit. Gemäß Ausführungsformen kann sich ein erster Transistor über einem Substrat befinden und er kann ein erstes aktives Halbleitermaterial mit einem ersten Kanalbereich zwischen einer ersten Menge von Source/Drain-Anschlüssen umfassen. Eine erste Gatestruktur kann sich über dem ersten Kanalbereich befinden. Ein zweiter Transistor kann sich über dem Substrat befinden und horizontal vom ersten Transistor getrennt sein. Der zweite Transistor kann ein zweites aktives Halbleitermaterial mit einem zweiten Kanalbereich zwischen einer zweiten Menge von Source/Drain-Anschlüssen umfassen. Einer aus der zweiten Menge von Source/Drain-Anschlüssen kann mit einem aus der ersten Menge von Source/Drain-Anschlüssen gekoppelt sein, z.B. direkt oder über einen oder mehrere zusätzliche Transistoren dazwischen. Der erste Transistor und der zweite Transistor können jeweils mit einem gemeinsamen Gate-Knoten über ihre jeweiligen Gate-Strukturen gekoppelt sein. Der zweite Transistor kann eine größere Schwellenspannung (d.h. die Mindestspannung, um einen leitfähigen Pfad von Source zu Drain durch einen Kanalbereich zu bilden) als der erste Transistor aufweisen. Die Schwellenspannung des zweiten Transistors kann dadurch entstehen, dass er einen dickeren Gate-Isolator als der erste Transistor aufweist und/oder dass er einen Kanalbereich mit einer höheren Konzentration an leitfähigen Dotierstoffen als der Kanalbereich des ersten Transistors aufweist. Ausführungsformen der Erfindung stellen auch ein Verfahren zum Bilden eines FET-Stapels mit diesen Eigenschaften bereit.
  • Mit Bezug auf 1 ist eine schematische Ansicht einer integrierten Schaltungsstruktur (IC-Struktur, im Folgenden einfach „Struktur“ genannt) 100 gemäß Ausführungsformen der Erfindung gezeigt. Die Struktur 100 kann einen elektrischen Schalter innerhalb eines Abschnitts einer HF-Vorrichtung und/oder einer anderen elektrischen Schaltung zur Verbindung eines oder mehrerer Eingänge mit einem Ausgang darstellen. Im Beispiel von 1 wählt die Struktur 100 zwischen einem von zwei Eingängen („Eingang 1“ bzw. „Eingang 2“), zur Übertragung an einen Ausgangsknoten („Ausgang“), z.B. zur Übertragung, Verstärkung usw., als ein HF-Signal aus. Während des Betriebs kann die Struktur 100 Eingang 1 oder Eingang 2 zur Übertragung an den Ausgang über mehrere FET-Stapel 110 auswählen.
  • Jeder FET-Stapel 110 kann mit einem gemeinsamen Gate (jeweils mit G1, G2, G3, G4 bezeichnet) gekoppelt sein, um zu steuern, ob ein Strom durch die Source/Drain-Anschlüsse eines jeweiligen FET-Stapels 110 fließen darf. Wenn die Gate-Knoten G1, G4 auf mindestens eine Schwellenspannung eingestellt sind, während die Gate-Knoten G2, G3 nicht auf mindestens die Schwellenspannung eingestellt sind, kann ein Strom von Eingang 1 durch den FET-Stapel 110 von Knoten G1 zum Ausgang fließen. In diesem Zustand wird der Strom von Eingang 2 über den FET-Stapel 110 des Knotens G4 zu einem anderen Knoten geshuntet (d. h. absichtlich mit einem anderen Teil der Vorrichtung kurzgeschlossen). Wenn die Gate-Knoten G2, G3 auf mindestens eine Schwellenspannung eingestellt sind, während die Gate-Knoten G1, G4 nicht auf mindestens die Schwellenspannung eingestellt sind, kann ein Strom vom Eingang 2 durch den FET-Stapel 110 des Knotens G3 zum Ausgang fließen. In diesem Fall wird der Strom von Eingang 1 über den FET-Stapel 110 des Knotens G2 zu einem anderen Knoten geshuntet.
  • Die FET-Stapel 110, die von den Gate-Knoten G1, G3 gesteuert werden, können als „Reihen-FET-Stapel“ bezeichnet werden, während die FET-Stapel 110, die von den Gate-Knoten G2, G4 gesteuert werden, basierend auf ihrem Betriebszweck als „Shunt-FET-Stapel“ bezeichnet werden können. Es versteht sich, dass Ausführungsformen der Erfindung in der Struktur und Ausbildung eines beliebigen FET-Stapels 110 innerhalb der Struktur 100 und/oder anderer FET-Stapel 110 für andere Strukturen realisiert werden können. Aufgrund des Vorhandenseins mehrerer Transistoren in jedem FET-Stapel 110 stellen Ausführungsformen der Erfindung eine Struktur und ein Verfahren bereit, um die Schwellenspannung über FET-Stapel 110 während der Herstellung zu variieren, so dass Transistoren, die sich näher am Ausgang befinden, eine andere Schwellenspannung aufweisen als Transistoren, die sich näher an einem jeweiligen Eingangsknoten befinden.
  • Ausführungsformen der Erfindung stellen ein Verfahren zum Bilden eines FET-Stapels (z.B. eines oder mehrerer FET-Stapel 110 der Struktur 100) bereit, bei dem verschiedene Transistoren unterschiedliche Schwellenspannungen aufweisen. Gemäß einem Beispiel können Ausführungsformen der Erfindung bewirken, dass die Schwellenspannung jedes aufeinanderfolgenden Transistors in einem FET-Stapel ansteigt, wenn sich der leitfähige Pfad von einem Eingang zu einem Ausgang bewegt. Die Schwellenspannung kann von Transistor zu Transistor gemäß einem vorgegebenen Spannungsprofil (z.B. von der niedrigsten Schwellenspannung zur höchsten Schwellenspannung) in einem linearen, exponentiellen, abschnittsweise definierten und/oder anderen gewünschten Muster ansteigen. Je höher die Schwellenspannung eines Transistors ist, desto leichter kann er höhere Werte der Source-Drain-Spannung (Vds) aufnehmen und somit eine höhere Leistung verkraften, bevor er zusammenbricht. Ausführungsformen der Erfindung variieren daher die maximale Leistung (Pmax) für jeden Transistor innerhalb eines einzelnen FET-Stapels.
  • 2 und 3 stellen Verfahren zum Bilden von wenigstens einem FET-Stapel 110 (1) gemäß Ausführungsformen der Erfindung dar. 2 zeigt eine Fotolackschicht 120, während 3 eine vorläufige Struktur 122 zeigt, wie sie mit der aufgebrachten Fotolackschicht 120 bearbeitet wird. Durch ein oder mehrere hierin beschriebene Verfahren kann die vorläufige Struktur 122 mit der Fotolackschicht 120 verarbeitet werden, um FET-Stapel 110 zu bilden. Die vorläufige Struktur 122 umfasst ein Substrat 124 (nur 3). Das Substrat 124 kann eine jede heute bekannte oder später entwickelte Form eines Halbleitersubstrats umfassen, das zur Erzeugung eines aktiven Bereichs für ein Transistorbauelement verwendet wird. Zum Beispiel kann das Substrat 124 ein Bulk-Substrat, eine Finne, einen Nanodraht usw. umfassen. Zum Zwecke der Beschreibung kann das Substrat 124 eine Halbleiterfinne sein. Das Substrat 124 kann ohne Beschränkung Silizium, Germanium, Siliziumgermanium, Siliziumkarbid und solche umfassen, die im Wesentlichen aus einem oder mehreren III-V-Verbindungshalbleitern mit einer Zusammensetzung bestehen, die durch die Formel AlX1GaX2lnX3AsY1PY2NY3SbY4 definiert ist, wobei X1, X2, X3, Y1, Y2, Y3 und Y4 relative Anteile darstellen, die jeweils größer oder gleich Null sind und X1+X2+X3+Y1+Y2+Y3+Y4=1 (wobei 1 die gesamte relative Molmenge ist). Andere geeignete Substrate umfassen II-VI-Verbindungshalbleiter mit einer Zusammensetzung ZnA1CdA2SeB1TeB2, wobei A1, A2, B1 und B2 relative Anteile sind, die jeweils größer oder gleich Null sind und A1+A2+B1+B2=1 (wobei 1 die gesamte Molmenge ist). Außerdem kann ein Teil oder das gesamte Substrat 124 verspannt sein. 3 zeigt die vorläufige Struktur 122, in der eine oder mehrere Gatestrukturen über dem Substrat 124 ausgebildet sind, jedoch kann die vorläufige Struktur 122 eine oder mehrere Gatestrukturen in weiteren Ausführungsformen umfassen, wie an anderer Stelle hierin beschrieben ist.
  • Die vorläufige Struktur 122 kann in einigen Fällen eine vergrabene Isolatorschicht 126 (auch bekannt als „vergrabene Oxid-“ oder „BOX“-Schicht) auf dem Substrat 124 umfassen, um die darüber liegenden Materialien vertikal und elektrisch vom Substrat 124 zu trennen. Die vergrabene Isolatorschicht 126 kann z.B. mittels Abscheidung auf dem Substrat 124 gebildet werden. Unter „Abscheidung“ können alle heute bekannten oder später entwickelten Techniken verstanden werden, die für das abzuscheidende Material geeignet sind, z.B. ohne Beschränkung umfassend: eine chemische Gasphasenabscheidung (CVD), Niederdruck-CVD (LPCVD), plasmaunterstütztes CVD (PECVD), Halbatmosphären-CVD (SACVD) und Hochdichte-Plasma-CVD (HDPCVD), schnelle thermische CVD (RTCVD), Ultrahochvakuum-CVD (UHVCVD), reaktionsbegrenzte CVD (LRPCVD), metallorganische CVD (MOCVD), Sputterabscheidung, lonenstrahlabscheidung, Elektronenstrahlabscheidung, lasergestützte Abscheidung, thermische Oxidation, thermische Nitrierung, Spin-On-Methoden, physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), chemische Oxidation, Molekularstrahlepitaxie (MBE), Plattieren, Aufdampfen. Andere Abschnitte der vorläufigen Struktur 122 können durch ein anschließendes Abscheiden und/oder ein gezieltes Entfernen (z.B. durch ein selektives Ätzen) von Abschnitten der vergrabenen Isolatorschicht 126 und ein Bilden von anderen Materialien anstelle des entfernten Isolators gebildet werden. Die vergrabene Isolatorschicht 126 wird aus einem isolierenden Material, z.B. einem Dielektrikum, gebildet. Einige in der Halbleitertechnik üblicherweise verwendete Dielektrika sind SiO2 („Oxid“) und Si3N4 („Nitrid“). Die isolierende Eigenschaft eines Dielektrikums kann durch „k“, die Dielektrizitätskonstante, charakterisiert werden. Im Allgemeinen gilt: Je höher „k“, desto besser ist die Isolierfähigkeit des Dielektrikums. Das Oxid weist zum Beispiel einen k-Wert von etwa 3,9 auf. Eine Klasse von Materialien, die als „high-k“ (oder „high-K“) Dielektrika bezeichnet werden, weisen eine Dielektrizitätskonstante auf, die größer ist als die des Oxids (k > 3,9).
  • Die vorläufige Struktur 122 kann eine Schicht aus dotierten Halbleitermaterialien und isolierenden Materialien auf der vergrabenen Isolatorschicht 126 umfassen, um aktive und nicht aktive Bereiche für mehrere Transistoren festzulegen. Die vorläufige Struktur 122 kann mehrere Halbleiterwannen 130 (3) umfassen, die durch eine entsprechende Menge von Grabenisolierungen 132 (3) horizontal zwischen den Halbleiterwannen 130 voneinander und/oder von seitlich entfernten Komponenten getrennt sind. Grabenisolierungen 132 können eines oder mehrere der hierin in Bezug auf die vergrabene Isolatorschicht 126 diskutierten beispielhaften isolierenden Materialien und/oder jedes andere derzeit bekannte oder später entwickelte isolierende Material umfassen. Jede Halbleiterwanne 130 kann ein oder mehrere Halbleitermaterialien umfassen, einschließlich der hierin in Bezug auf das Substrat 124 beschriebenen und/oder anderer Halbleitermaterialien. In einigen Fällen kann eine jede Halbleiterwanne 130 ein oder mehrere Dotierstoffe umfassen. Die Dotierstoffe in den Halbleiterwannen 130 können vor der Herstellung in das Halbleitermaterial eingebracht werden und/oder durch andere Techniken, z.B. durch Implantation, eingebracht werden. Die Halbleiterwannen 130 können zusätzliche Dotierstoffe aufnehmen, um die Eigenschaften des FET-Stapels 110 weiter einzustellen.
  • Die Halbleiterwannen 130 und die vergrabene Isolatorschicht 126 können so dimensioniert sein, dass die vergrabene Isolatorschicht 126 eine kapazitive Kopplung zwischen dem Substrat 124 und der/den Halbleiterwanne(n) 130 erzeugt. Die Source-Drain-Spannung (Vds) für jeden Transistor im FET-Stapel 110 kann als Ergebnis der kapazitiven Kopplung von Endto-End variieren, wenn ein Strom von einem Eingang zu einem Ausgang durch den FET-Stapel 110 fließt. Ausführungsformen der Erfindung berücksichtigen Variationen der Source-Drain-Spannung (Vds) für jeden Transistor durch ein strukturelles Variieren der Schwellenspannung von jedem Transistor. Genauer gesagt können Transistoren, die sich näher am Ausgangsknoten befinden, höhere Schwellenspannungen und damit höhere Grenzwerte für die maximale Leistung (Pmax) aufweisen als Transistoren, die sich näher am Eingangsknoten befinden.
  • Verfahren gemäß der Erfindung können ein Bilden eines Schirmoxids 134 (3) auf den oberseitigen Oberflächen der Halbleiterwannen 130 und der Grabenisolationen 132 umfassen. Das Schirmoxid 134 kann auf den Halbleiterwannen 130 und den Grabenisolationen 132 gebildet werden und kann aus einem oder mehreren Oxidmaterialien gebildet werden, die die darunterliegenden Materialien während der nachfolgenden Implantation von Dotierstoffen in die Halbleiterwannen 130 schützen. Das Schirmoxid 134 kann z.B. eine Siliziumoxidverbindung (z.B. SiO2) und/oder ein anderes Material umfassen, das für ausgewählte Ionen durchlässig ist. Das Schirmoxid 134 kann mit jeder gewünschten Dicke gebildet werden und es kann in einer Realisierung eine Dicke von ungefähr zehn Nanometer (nm) aufweisen.
  • Die weitere Verarbeitung kann ein Bilden der Fotolackschicht 120 auf der vorläufigen Struktur 122 umfassen. Die Fotolackschicht 120 kann z.B. die Form einer strahlungsempfindlichen „Lack“-Beschichtung aufweisen, die über der vorläufigen Struktur 122 gebildet wird. Die Fotolackschicht 120 kann z.B. Tetraethylorthosilikat (TEOS) und/oder andere Materialien umfassen, die auf die Halbleiterwannen 130 und die Grabenisolierungen 132 konform abgeschieden werden können. Die Fotolackschicht 120 selbst wird zunächst strukturiert, indem sie einer Strahlung ausgesetzt wird, wobei die Strahlung (selektiv) eine dazwischenliegende Maske oder Schablone mit der Strukturierung durchdringt. Dadurch werden die belichteten bzw. unbelichteten Bereiche der Fotolackschicht 120 je nach Art des verwendeten Fotolacks mehr oder weniger löslich. Mit einem Entwickler werden dann die besser löslichen Bereiche des Lacks entfemt, so dass ein strukturierter Lack zurückbleibt. Der strukturierte Lack kann dann als Maske für die darunterliegenden Schichten (z.B. Halbleiterwannen 130) dienen, die dann selektiv behandelt werden können, z.B. um Ionen zur Dotierung aufzunehmen, wie hier beschrieben ist.
  • Einige Ausführungsformen des FET-Stapels 110 können eine unterschiedliche Schwellenspannung an jedem ihrer Transistoren durch ein Variieren der Gateoxiddicke bereitstellen. Um dieses Merkmal bereitzustellen, können in jeder Halbleiterwanne 130 unterschiedliche Mengen eines Dotiermaterials gebildet werden, um die Dicke des darüber liegenden Gate-Dielektrikums einzustellen. Die Fotolackschicht 120 kann so strukturiert werden, dass in jeder Halbleiterwanne 130 der vorläufigen Struktur 122 unterschiedliche Mengen an einem Dotierungsmaterial vorhanden sind. 2 zeigt ein Beispiel, bei dem die Fotolackschicht 120 fünf Zielbereiche S1, S2, S3, S4, S5 umfasst, von denen ein jeder unterschiedliche Mengen eines freien Raums innerhalb ihrer jeweiligen Oberflächenbereiche aufweisen kann. Der Oberflächenbereich, der von Öffnungen innerhalb eines jeden Bereichs S1, S2, S3, S4, S5 eingenommen wird, kann dem gewünschten Dotierungsniveau der darunterliegenden Halbleiterwannen 130 entsprechen. Die Fotolackschicht 120 kann so strukturiert sein, dass unterschiedliche Mengen an Dotierstoffen in verschiedene Bereiche der vorläufigen Struktur 122 eingebracht werden. In einem Beispiel können die Dotierstoffe eingeführt werden, um eine nachfolgende Abscheidung von Gate-Isolatormaterialien zu verhindern. Solche Dotierstoffe können z.B. Stickstoff (N2) -Ionen und/oder andere Materialien umfassen, die das Wachstum oder die Abscheidung von isolierenden Materialien darauf behindern. In alternativen Beispielen, die an anderer Stelle hierin beschrieben sind, kann die Fotolackschicht 120 zum Einbringen von leitfähigen Dotierstoffen in die vorläufige Struktur 122 mit oder ohne strukturellen Modifizierungen verwendet werden.
  • Der erste Bereich S1 der Fotolackschicht 120 kann den größten freien Oberflächebereich aufweisen und somit einer größeren Anzahl von implantierten Ionen erlauben, die darunterliegende Halbleiterwanne 130 zu erreichen. Der zweite Bereich S2 der Fotolackschicht 120 kann einen vorbestimmten freien Oberflächenbereich aufweisen, der kleiner ist als der des ersten Bereichs S1, aber ebenfalls ermöglicht, dass implantierte Ionen die darunterliegende Halbleiterwanne 130 erreichen. Der dritte Bereich S3 der Fotolackschicht 120 kann einen kleineren freien Oberflächenbereich als der zweite Bereich S2 aufweisen und ermöglicht somit, dass weniger Ionen in die darunterliegende Halbleiterwanne 130 implantiert werden. Der vierte Bereich S4 der Fotolackschicht 120 kann einen noch geringeren freien Oberflächenbereich aufweisen als der erste Bereich S1, der zweite Bereich S2 und der dritte Bereich S3 und somit eine Bildung einer weiter reduzierten Dotierstoffkonzentration in der darunterliegenden Halbleiterwanne 130 ermöglichen. Der fünfte Bereich S5 der Fotolackschicht 120 weist nicht unbedingt Öffnungen auf und somit kann nicht zulassen sein, dass implantierte Ionen in die darunterliegende Halbleiterwanne 130 gelangen. Obwohl 2 ein Beispiel für die Vergrößerung des freien Oberflächenbereichs durch Variieren der Anzahl und/oder Größe der Öffnungen durch die Fotolackschicht 120 zeigt, kann der freie Oberflächenbereich in jedem Bereich S1, S2, S3, S4, S5 durch jede derzeit bekannte oder später entwickelte Ausgestaltung der Struktur bereitgestellt werden.
  • In dem gezeigten Beispiel können implantierte Dotierstoffe am leichtesten durch den ersten Bereich S1 der Fotolackschicht 120 hindurchtreten, werden aber am Durchgang durch den fünften Bereich S5 gehindert. 3 zeigt die vorläufige Struktur 122, wie Dotierstoffe in die Halbleiterwannen 130 eingebracht werden, wobei die Fotolackschicht 120 vorhanden ist. Die Halbleiterwanne 130 unterhalb des fünften Bereichs S5 des Fotolacks kann im Wesentlichen frei von Dotierstoffen sein. Die Halbleiterwanne 130 unterhalb des Bereichs S1 kann einen dotierten Bereich 136a umfassen, der größer ist als andere dotierte Bereiche 136c, 136d, 136e, die in anderen Halbleiterwannen 130 ausgebildet sind, d. h. tiefer und/oder mit höherer Dotierstoffkonzentration. Die unterschiedlichen Dotierstoffkonzentrationen in den einzelnen Bereichen 136a, 136b, 136c, 136d, 136e können dadurch entstehen, dass mit Hilfe der Fotolackschicht 120 unterschiedliche Dotierstoffkonzentrationen in die Halbleiterwannen 130 über einem Substrat 124 implantiert werden. Bei der anschließenden Verarbeitung beeinflusst die Größe der dotierten Bereiche 136c, 136d, 136e die Größe der darüber liegenden dielektrischen Gate-Materialien. Höhere Dotierstoffkonzentrationen bewirken, dass die darüber liegenden dielektrischen Gate-Schichten dünner sind als die auf den Halbleiterwannen 130 ohne Dotierstoffe oder mit niedrigeren Dotierstoffkonzentrationen gebildeten dielektrischen Gate-Schichten.
  • 4 zeigt eine Querschnittsansicht in der Ebene X-Y des FET-Stapels 110, nachdem Ionen in die Halbleiterwannen 130 (3) eingebracht und die Fotolackschicht 120 (2, 3) und das Schirmoxid 134 (3) entfernt wurden. In der Ansicht von 4 sind die Halbleiterwanne(n) 130 mit dem darin befindlichen dotierten Bereich 136 als ein aktives Halbleitermaterial 140 gekennzeichnet und zur besseren Veranschaulichung mit einer einzigen Art von Kreuzschraffur dargestellt. Die weitere Verarbeitung zur Bildung des FET-Stapels kann das Einbringen zusätzlicher Dotierstoffe in Zielabschnitte des aktiven Halbleitermaterials 140 umfassen, um die Source- und Drain-Bereiche der späteren Transistoren zu bilden. Die zuvor dotierten Abschnitte des aktiven Halbleitermaterials 140 können Kanalbereiche 142 des aktiven Halbleitermaterials 140 bilden.
  • Die weitere Verarbeitung kann ein Implantieren eines aktiven Halbleitermaterials 140 mit einem oder mehreren Dotierstoffen umfassen, z.B. durch die oberseitige Oberfläche davon, um Paare von Source/Drain-Bereichen 144 zu bilden. Die Implantierung kann einen oder mehrere Implantationsprozesse umfassen, z.B. eine lonenimplantierung, um die dargestellte Struktur zu bilden. Das aktive Halbleitermaterial 140 kann in mehreren Phasen dotiert werden, z.B. durch ein leichtes Dotieren des Halbleitermaterials in einer ersten Phase, um den Kanalbereich 142 zu bilden, und ein stärkeres Dotieren des aktiven Halbleitermaterials 140 mit einer anderen Maske, um Source/Drain-Anschlüssen an Zielorten zu bilden. Je nach Polarität des zu bildenden Bauelements, z.B. NFET oder PFET, kann der Dotierstoff variieren. Zum Zwecke der Beschreibung können die Dotierstoffe, die zur Bildung von Source/Drain-Bereichen 144 verwendet werden, bei einem NFET-Bauelement Phosphor (P) sein. Gemäß einem Beispiel kann jeder Bereich des Halbleitermaterials mehrere Kanalbereiche 142 umfassen, die mit mehreren Source/Drain-Bereichen 144 ineinandergreifen, aber in alternativen Implementierungen kann ein einzelner Kanalbereich 142 und ein Paar von Source/Drain-Bereichen 144 gebildet werden.
  • Jeder Bereich des aktiven Halbleitermaterials 140 über dem Substrat 124 kann die Grundlage für einen entsprechenden Transistor des FET-Stapels 110 darstellen. In einem Beispiel kann der FET-Stapel 110 einen ersten Transistor 150a und einen zweiten Transistor 150b über dem Substrat 124 umfassen. Der erste Transistor 150a kann mit dem zweiten Transistor 150b über einen oder mehrere zusätzliche Transistoren (z.B. einen dritten Transistor 150c, einen vierten Transistor 150d, einen fünften Transistor 150e usw.) oder in weiteren Ausführungsformen direkt gekoppelt sein. In jedem Fall können die Grabenisolationen 132 jeden Transistor 150a, 150b, 150c, 150d, 150e horizontal voneinander trennen.
  • 4 zeigt auch eine Menge von Gate-Strukturen 152 für jeden Transistor 150a, 150b, 150c, 150d, 150e über dem aktivem Halbleitermaterial 140. Die Gatestrukturen 152 können jede jetzt bekannte oder später entwickelte Gatestruktur umfassen. Gate-Abstandshalter (nicht dargestellt) können sich an den Seiten von jeder Gate-Struktur befinden und können jedes jetzt bekannte oder später entwickelte Gate-Abstandshalter-Material wie Siliziumnitrid umfassen. Gate-Strukturen 152 nehmen eine Reihe von anderen Formen an, bei denen der RMG-Prozess nicht angewendet wird, wie z.B. ohne Beschränkung Metallgates (d. h. in einem Gate-First-Prozess). Unabhängig vom Gate-Struktur-Bildungsprozess können die Gate-Strukturen 152 mit allen heute bekannten oder später entwickelten Gate-Bildungstechniken gebildet werden. Leitfähige Kontakte (nicht dargestellt) können an Gate-Struktur(en) 152 an Stellen gebildet werden, die horizontal distal zu dem in 4 dargestellten X-Y-Querschnitt liegen. Solche Kontakte können sich somit vor oder hinter der Ebene der Seite befinden und sie sind in der Lage, eine Spannung an die Gatestruktur(en) 152 anzulegen, um die Leitfähigkeit durch den/die Kanalbereich(e) 142 zu steuern. Jede Gate-Struktur 152 im FET-Stapel 110 kann in einigen Implementierungen ungefähr gleiche Gate-Längen entlang der X-Achse aufweisen. In solchen Fällen kann die Dicke eines darunterliegenden Gate-Isolators 154 der einzige identifizierbare Unterschied zwischen den Gate-Strukturen 152 eines jeden Transistors 150a, 150b, 150c, 150d, 150e im FET-Stapel 110 sein.
  • Eine jede Gate-Struktur 152 kann eine Schicht des Gate-Isolators 154 direkt auf einer oberseitigen Oberfläche des Kanalbereichs 142 umfassen. Die Gate-Isolatormaterialien für jeden Transistor 150a, 150b, 150c, 150d, 150e werden separat als Gate-Isolatoren 154a, 154b, 154c, 154d, 154e identifiziert. Der Gate-Isolator 154 kann durch Abscheiden eines oder mehrerer isolierender Materialien auf dem Kanalbereich 142 und nicht auf den Source/Drain-Bereichen 144 gebildet werden. Der Gate-Isolator 154 kann Substanzen wie z.B. Hafniumsilikat (HfSiO), Hafniumoxid (HfO2), Zirkoniumsilikat (ZrSiOx), Zirkoniumoxid (ZrO2), Siliziumoxid (SiO2), Siliziumnitrid (Si3N4), Siliziumoxynitrid (SiON), ein High-k-Material oder eine beliebige Kombination dieser Materialien umfassen. Ausführungsformen des FET-Stapels 110 unterscheiden sich von herkömmlichen Schaltstrukturen durch ein Variieren der Dicke des Gate-Isolators 154 über dem/den Kanalbereich(en) 142.
  • Anstatt das Gate-Isolatormaterial zu einer einheitlichen Dicke über dem aktiven Halbleitermaterial 140 zu bilden, kann jeder Gate-Isolator 154a, 154b, 154c, 154d, 154e eine unterschiedliche Dicke aufweisen. Die variierenden Dicken der einzelnen Gate-Isolatoren 154a, 154b, 154c, 154d, 154e können sich aus dem vorherigen Dotieren des aktiven Halbleitermaterials 140 mit Dotierstoffen ergeben, die die Abscheidung oder das Wachstum von Oxidmaterialien behindern (z.B. das an anderer Stelle hierin diskutierte Beispiel von N2-Ionen). Die variierenden Dotierstoffkonzentrationen können es ermöglichen, Gate-Isolatoren 154 mit variierender Dicke in einem einzigen Vorgang der Abscheidung von isolierendem Material zu bilden. Der erste Transistor 150a kann auf dem aktiven Halbleitermaterial 140 mit der höchsten Konzentration an N2 (oder einem anderen oxidhemmenden Dotierstoff) gebildet werden und der zweite Transistor 150b kann auf dem aktiven Halbleitermaterial 140 mit der niedrigsten Konzentration an N2 (oder einem anderen oxidhemmenden Dotierstoff) gebildet werden. Eine erste Dicke T1 des Gate-Isolators 154a ist viel kleiner als eine zweite Dicke des Gate-Isolators 154b. Die unterschiedlichen Dicken ergeben sich aus den unterschiedlichen Dotierstoffmengen im darunterliegenden aktiven Halbleitermaterial 140. Die Gate-Isolatoren 154c, 154d, 154e zwischen den Gate-Isolatoren 154a, 154b können unterschiedliche Dicken aufweisen, die größer als die erste Dicke T1, aber kleiner als die zweite Dicke T2 sind.
  • Gemäß einem Beispiel kann die Dicke eines jeden seitlich benachbarten Gate-Isolators 154 von links nach rechts entlang der X-Achse im Verhältnis zur Dotierstoffkonzentration des aktiven Halbleitermaterials 140 zunehmen. Der Transistor 150d, der elektrisch in der Mitte zwischen dem ersten Transistor 150a und dem zweiten Transistor 150b angeordnet ist, kann darstellungsgemäß eine Dicke aufweisen, die größer ist als die erste Dicke T1 und kleiner ist als die zweite Dicke T2. In diesem Fall kann die Differenz zwischen der ersten Dicke T1 und dem Transistor 150d ungefähr gleich der Differenz zwischen der zweiten Dicke T2 und dem Transistor 150D sein. Die unterschiedliche Dicke eines jeden Gate-Isolators 154a, 154b, 154c, 154d, 154e bewirkt, dass jeder Transistor 150a, 150b, 150c, 150d, 150e eine unterschiedliche Schwellenspannung aufweist. Genauer gesagt kann die Dicke T1 so bemessen sein, dass die Schwellenspannung des ersten Transistors 150a deutlich geringer ist als eine Schwellenspannung des zweiten Transistors 150b. Gegebenenfalls kann die Schwellenspannung des ersten Transistors 150a auch geringer sein als die anderer Transistoren 150c, 150d, 150e im FET-Stapel 110, während die Schwellenspannung des zweiten Transistors 150b größer sein kann als alle anderen Transistoren 150a, 150c, 150d, 150e des FET-Stapels 110.
  • Jeder Transistor 150a, 150b, 150c, 150d, 150e des FET-Stapels 110 kann eine Menge von Source/Drain-Anschlüssen 156 aufweisen, die jeweils auf einem darunterliegenden Source/Drain-Bereich 144 angeordnet sind. Source/Drain-Anschlüsse 156 können durch Abscheiden eines oder mehrerer leitfähiger Metalle auf den Source/Drain-Bereichen 144 und horizontal entlang der Gate-Struktur(en) 152 gebildet werden. An ausgewählten Source/Drain-Bereichen 144 können zusätzliche leitfähige Materialien ausgebildet werden, um jeden Transistor 150a, 150b, 150c, 150d, 150e miteinander zu verbinden, wie hierin beschrieben ist. Die Source/Drain-Anschlüsse 144 können darstellungsgemäß über die Oberfläche des aktiven Halbleitermaterials 140 angehoben und direkt neben der/den Gate-Struktur(en) 152 angeordnet sein.
  • 4 zeigt auch ein Zwischenschichtdielektrikum (ILD) 158 über den Transistoren 150a, 150b, 150c, 150d, 150e. Das ILD 158 kann ohne Beschränkung umfassen: mit Kohlenstoff dotierte Siliziumdioxidmaterialien; fluoriertes Silikatglas (FSG); organische, polymere, Duroplastmaterialien; Siliziumoxycarbid; SiCOH-Dielektrika; fluordotiertes Siliziumoxid; Spin-On-Gläser; Silsesquioxane, einschließlich Wasserstoffsilsesquioxan (HSQ), Methylsilsesquioxan (MSQ) und Mischungen oder Copolymere von HSQ und MSQ; Polymer-Dielektrika auf Basis von Benzocyclobuten (BCB) und jedes siliziumhaltige Low-k-Dielektrikum. Beispiele für aufgeschleuderte Low-k-Filme mit SiCOH-artiger Zusammensetzung unter Verwendung der Silsesquioxan-Chemie sind HOSP™ (erhältlich von Honeywell), JSR 5109 und 5108 (erhältlich von Japan Synthetic Rubber), Zirkon™ (erhältlich von Shipley Microelectronics, einem Geschäftsbereich von Rohm and Haas) und poröse Low-k (ELk) -Materialien (erhältlich von Applied Materials). Beispiele für mit Kohlenstoff dotierte Siliziumdioxidmaterialien oder Organosilane sind Black Diamond™ (erhältlich von Applied Materials) und Coral™ (erhältlich von Lam Research). Ein Beispiel für ein HSQ-Material ist FOxTM (erhältlich von Dow Corning).
  • Der FET-Stapel 110 kann Kontakte 160 zu ausgewählten Source/Drain-Anschlüssen 156 umfassen. Die Kontakte 160 können mit jeder heute bekannten oder später entwickelten Technik gebildet werden, z.B. durch Strukturieren einer Maske (nicht gezeigt), Ätzen zum Erzeugen von Kontaktöffnungen in ILD 158 und Abscheiden einer hochschmelzenden Metallbeschichtung und eines Kontaktleiters und Planarisieren. Die weitere Verarbeitung kann ein Bilden von leitfähigen Drähten 162 auf einem oder mehreren Kontakten 160 umfassen. Leitfähige Drähte 162 können das gleiche Material wie die Kontakte 160 und/oder andere leitfähige Materialien aufweisen. Leitfähige Drähte 162 können zwei Transistoren 150 des FET-Stapels 110 miteinander elektrisch koppeln oder sie können einen oder mehrere Transistoren 150 mit anderen Gerätekomponenten elektrisch koppeln. In einem Beispiel kann ein leitfähiger Draht 162 den ersten Transistor 150a mit einem Eingangsknoten elektrisch koppeln, während ein anderer leitfähiger Draht 162 den zweiten Transistor 150b mit einem Ausgangsknoten elektrisch koppeln kann. Jede Gate-Struktur 152 des FET-Stapels 110 kann jedoch in ähnlicher Weise mit einem gemeinsamen Gate-Knoten (z.B. einem der in 1 gezeigten Knoten G1, G2, G3, G4) über einen oder mehrere Kontakte und Metalldrähte gekoppelt sein, z.B. in der in 1 gezeigten Konfiguration. Solche Kontakte und Metalldrähte sind in 4 nicht sichtbar, da sie sich vor oder hinter der Ebene der Seite befinden, aber dennoch mit den Gate-Strukturen 152 in Verbindung stehen. Ein gemeinsamer Gate-Knoten kann mit jeder Gate-Struktur 152 gekoppelt sein, so dass die gleiche Gate-Knoten-Spannung an alle Transistoren 150a, 150b, 150c, 150d, 150e gleichzeitig angelegt wird. Während des Betriebs als Teil einer Hochspannungsvorrichtung (z.B. eines HF-Schaltkreises) kann der FET-Stapel 110 als Reihen-FET-Stapel zum Koppeln eines Eingangsknotens mit einem Ausgangsknoten (z.B. die FET-Stapel 110, die mit den Gate-Knoten G1, G3 von 1 gekoppelt sind) oder alternativ als ein Shunt-FET-Stapel zum gezielten Kurzschließen eines Signals vom Eingangsknoten mit einem anderen Knoten (z.B. die FET-Stapel 110, die mit den Gate-Knoten G2, G4 von 1 gekoppelt sind) implementiert sein.
  • Mit Bezug auf 5 und 6 zusammen können weitere Ausführungsformen des FET-Stapels 110 (1, 3) die Schwellenspannung der Transistoren darin variieren, indem unterschiedliche Mengen an leitfähigen Dotierstoffen im Kanalbereich eines jeden Transistors 150 (4) verwendet werden. In diesem Beispiel kann die Dicke des Gate-Isolators 154 ( 4) für jeden Transistor 150 ungefähr gleich sein. Um unterschiedliche Mengen an leitfähigen Dotierstoffen in jedem Kanalbereich 142 bereitzustellen, können in ausgewählten Fertigungsstufen unterschiedliche Herstellungsverfahren und/oder unterschiedliche Materialien verwendet werden. Der FET-Stapel 110 kann ansonsten in seinem Aufbau ähnlich oder identisch zu anderen hier beschriebenen Beispielen sein. Somit können die verschiedenen Komponenten, Prozesse und/oder anderen Merkmale, die hierin in Bezug auf die 1-4 beschrieben sind, in allen Ausführungsformen der Erfindung ohne wesentliche Änderungen implementiert werden, außer dort, wo dies hierin vermerkt ist.
  • Es ist möglich, die Schwellenspannung jedes Transistors im FET-Stapel 110 (1, 4) durch Einbringen von unterschiedlichen Mengen an leitfähigen Dotierstoffen in jede Halbleiterwanne 130 zu variieren. Eine solche Implementierung unterscheidet sich von dem Einbringen von Dotierstoffen in die Halbleiterwannen 130, die nur die Dicke des darüber liegenden Gate-Isolator-Materials 154 (4) in der nachfolgenden Verarbeitung verändern. Um die leitfähigen Dotierstoffkonzentrationen zu variieren, können die Fotolackschicht(en) 120, die für die dotierten Halbleiterwannen 130 (6) verwendet wird/werden, mehrere Bereiche S1, S2, S3, S4, S5 umfassen, jedoch in einer anderen Ausrichtung als bei anderen hier beschriebenen Beispielen. Beispielsweise kann der erste Bereich S1 die geringste freie oberseitige Oberfläche (oder keine) aufweisen, um den Durchgang von Dotierstoffen durch den ersten Bereich S1 zu verhindern oder anderweitig zu begrenzen. Der fünfte Bereich S5 kann den größten freien oberseitigen Oberfläche aufweisen, wodurch mehr Dotierstoffe durch den fünften Bereich S5 hindurchgehen können als durch die anderen Bereiche S1, S2, S3, S4 der Fotolackschicht 120.
  • Die alternative Form der Fotolackschicht 120 und ihre entsprechenden Bereiche S1, S2, S3, S4, S5 können es ermöglichen, dass die äußerste linke Halbleiterwanne 130 auf der X-Achse die niedrigste Dotierstoffkonzentration (oder überhaupt keine Dotierstoffmaterialien) erhält, während die äußerste rechte Halbleiterwanne 130 auf der X-Achse die höchste Dotierstoffkonzentration erhält. Die leitfähigen Dotierstoffe, die durch die Fotolackschicht 120 in die Halbleiterwanne 130 eingebracht werden, können z.B. Bor (B), Arsen (As) oder ähnliche Materialien umfassen. Dabei kann die Dotierstoffkonzentration im dotierten Bereich 136b der Halbleiterwanne 130 größer sein als in anderen dotierten Bereichen 136c, 136d, 136e der vorläufigen Struktur 122. Die gesamte Dotierstoffkonzentration kann von links nach rechts entlang der X-Achse gemäß einem beliebigen Profil ansteigen, z.B. einem linearen Profil, einem exponentiellen Profil, einem abschnittsweise definierten Profil usw.
  • Mit Bezug auf 7 kann die weitere Verarbeitung zur Bildung des FET-Stapels 110 (z.B. die Bildung der Kanalbereiche 142, der Source/Drain-Bereiche 144, der Gate-Strukturen 152, der Kontakte 160, der leitfähigen Drähte 162 usw.) im Wesentlichen auf die gleiche Weise wie in anderen Ausführungsformen fortgesetzt werden. In diesem Fall kann jedoch jeder Gate-Isolator 154 aufgrund der Abwesenheit von Dotierstoffen innerhalb des aktiven Halbleitermaterials 140, das zur Begrenzung der Oxidabscheidung oder des Wachstums ausgewählt wurde, eine im Wesentlichen gleichmäßige Dicke aufweisen. Das vorherige Einbringen von leitfähigen Dotierstoffen in die Halbleiterwanne 130 (6) kann jedoch dazu führen, dass ein jeder Transistor 150a, 150b, 150c, 150d, 150e unterschiedliche Dotierstoffkonzentrationen in jedem entsprechenden Kanalbereich 142a, 142b, 142c, 142d, 142e aufweist. In 7 können Unterschiede in der Größe der einzelnen Kanalbereiche 142a, 142b, 142c, 142d, 142e unterschiedliche Dotierstoffkonzentrationen sowie die Tiefe der Dotierung innerhalb des aktiven Halbleitermaterials 140 darstellen. Gemäß einem Beispiel kann der erste Transistor 150a einen ersten Kanalbereich 142a mit einer wesentlich geringeren Dotierstoffkonzentration aufweisen als der zweite Kanalbereich 142b für den zweiten Transistor 150b. Die niedrigere Dotierstoffkonzentration des ersten Kanalbereichs 142a kann durch das vorherige Einbringen von leitfähigen Dotierstoffen in die Halbleiterwanne 130 vor dem Bilden des restlichen FET-Stapels 110 verursacht werden. Die Transistoren 150 mit größeren Kanalbereichen 142 können größere Source-Drain-Spannungen aufweisen, um eine Ladungsträgerinversion im Kanal zu erreichen, und sie können somit eine höhere Schwellenspannung als die Transistoren 150 mit kleineren Kanalbereichen 142 aufweisen.
  • Abgesehen von den Unterschieden in der Dotierstoffkonzentration zwischen den Kanalbereichen 142a, 142b, 142c, 142d, 142e können Ausführungsformen des FET-Stapels 110 strukturell ähnlich und/oder funktional identisch zu anderen Ausführungsformen des FET-Stapels 110 sein. Der FET-Stapel 110 kann daher zusätzliche Transistoren 150c, 150d, 150e umfassen, die zwischen dem ersten Transistor 150a und dem zweiten Transistor 150b elektrisch gekoppelt sind, einschließlich der Kanalbereiche 142c, 142d, 142e, die höhere Dotierstoffkonzentrationen als der erste Kanalbereich 142a, aber niedrigere Dotierstoffkonzentrationen als der zweite Kanalbereich 142b aufweisen. Gemäß einem weiteren Beispiel kann jeder sukzessive Kanalbereich 142a, 142b, 142c, 142d, 142e eine Dotierstoffkonzentration aufweisen, die um einen ähnlichen oder identischen Betrag größer ist als sein horizontal vorangehender Kanalbereich 142. In einer solchen Realisierung kann der Unterschied in der Dotierstoffkonzentration zwischen dem Kanalbereich 142a und dem Kanalbereich 142d ungefähr gleich dem Unterschied in der Dotierstoffkonzentration zwischen dem Kanalbereich 142d und dem Kanalbereich 142b sein. Wie bei anderen hier beschriebenen Beispielen kann jeder Transistor 150a, 150b, 150c, 150d, 150e über Kontakte, Drähte usw., die sich vor oder hinter der Ebene der Seite befinden, mit einem gemeinsamen Gate-Knoten (z.B. einem der in 1 dargestellten Knoten G1, G2, G3, G4) gekoppelt sein. Eine jede Gatestruktur 152 kann zusätzlich eine im Wesentlichen einheitliche Gatelänge entlang der X-Achse und in einigen Fällen eine annähernd einheitliche Dicke des Gate-Isolators 154 aufweisen.
  • Ein Eingangsknoten kann über die Transistoren 150 des FET-Stapels 110 mit einem Ausgangsknoten gekoppelt sein. Aufgrund der ungleichmäßigen leitfähigen Dotierung in jedem Kanalbereich 142a, 142b, 142c, 142d, 142e wird die Source-Drain-Spannung jedes sukzessiven Transistors zunehmen, wenn der Strom vom Eingang zum Ausgang des FET-Stapels 110 fließt. Bei Anwendungen mit hoher Leistung kompensieren die größeren Mengen an leitfähiger Dotierung im zweiten Transistor 150b und die Verluste durch kapazitive Kopplung in anderen Transistoren (z.B. Transistor 150a) des FET-Stapels 110. In einigen Fällen kann jeder Transistor 150a, 150b, 150c, 150d, 150e des FET-Stapels 110 eine eigene Schwellenspannung aufweisen.
  • Ausführungsformen der Erfindung bieten mehrere technische und kommerzielle Vorteile. Ausführungsformen des FET-Stapels 110 können in Fällen, in denen eine große Anzahl von Transistoren erforderlich ist, besonders effektiv sein. Beispielsweise verhindern Ausführungsformen des FET-Stapels 110 (1, 3, 7), dass bei Hochspannungsanwendungen erhebliche Spannungsverluste und/oder Inkonsistenzen im Betrieb auftreten. Diese Vorteile ergeben sich aus der Variation der Schwellenspannung sukzessiver Transistoren in einem einzigen Stapel, so dass Transistoren, die dem Ausgangsknoten am nächsten sind, höhere Schwellenspannungen aufweisen als Transistoren, die dem Eingangsknoten am nächsten sind. Darüber hinaus können FET-Stapel 110 gemäß der Erfindung gebildet werden, indem die Struktur der Fotolackschicht 120 (3, 5) von ihrem konventionellen Layout abweicht, ansonsten aber die FET-Stapel 110 im Wesentlichen wie bei der konventionellen Verarbeitung zur Bildung von Transistoren hergestellt werden.
  • Das oben beschriebene Verfahren wird bei der Herstellung von integrierten Schaltungschips verwendet. Die resultierenden integrierten Schaltungschips können vom Hersteller in der Form von rohen Wafern (z.B. als ein einziger Wafer mit mehreren ungepackten Chips), als nackter Chip oder in einer verpackten Form vertrieben werden. Im letzteren Fall wird der Chip in einem Einzelchip-Gehäuse (z.B. einem Kunststoffträger mit Anschlussdrähten, die auf einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einem Multichip-Gehäuse (z.B. einem Keramikträger mit Oberflächenverbindungen und/oder vergrabene Verbindungen) montiert. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil von entweder (a) einem Zwischenprodukt, wie einer Hauptplatine, oder (b) einem Endprodukt integriert. Bei dem Endprodukt kann es sich um jedes beliebige Produkt handeln, das integrierte Schaltungschips umfasst, angefangen bei Spielzeug und anderen Low-EndGeräten bis hin zu fortschrittlichen Computerprodukten mit einem Display, einer Tastatur oder einem anderen Eingabegerät und einem Zentralprozessor.
  • Die Beschreibung der verschiedenen Ausführungsformen der vorliegenden Erfindung erfolgt zu Veranschaulichungszwecken, soll aber nicht vollständig oder auf die beschriebenen Ausführungsformen beschränkend sein. Viele Modifizierungen und Variationen sind dem Fachmann ersichtlich, ohne vom Umfang und Wesen der beschriebenen Ausführungsformen abzuweichen. Die hier verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber den auf dem Markt befindlichen Technologien bestmöglich zu erläutern oder um es anderen als dem Fachmann zu ermöglichen, die hier beschriebenen Ausführungsformen zu verstehen.

Claims (20)

  1. Feldeffekttransistor (FET) -Stapel, umfassend: einen ersten Transistor über einem Substrat, wobei der erste Transistor umfasst: ein erstes aktives Halbleitermaterial, das einen ersten Kanalbereich zwischen einer ersten Menge von Source/Drain-Anschlüssen umfasst, und eine erste Gate-Struktur über dem ersten Kanalbereich, wobei die erste Gate-Struktur einen ersten Gate-Isolator mit einer ersten Dicke über dem ersten Kanalbereich umfasst; einen zweiten Transistor über dem Substrat und horizontal getrennt von dem ersten Transistor, wobei der zweite Transistor umfasst: ein zweites aktives Halbleitermaterial, das einen zweiten Kanalbereich zwischen einer zweiten Menge von Source/Drain-Anschlüssen umfasst, wobei ein Ausgewählter aus der Menge von zweiten Source/Drain-Anschlüssen mit einem Ausgewählten aus der ersten Menge von Source/Drain-Anschlüssen des ersten Transistors gekoppelt ist, und eine zweite Gatestruktur über dem zweiten Kanalbereich, wobei die zweite Gatestruktur einen zweiten Gate-Isolator mit einer zweiten Dicke über dem zweiten Kanalbereich aufweist, wobei die zweite Dicke größer ist als die erste Dicke; und einen gemeinsamen Gate-Knoten, der mit jeder von der ersten Gate-Struktur und der zweiten Gate-Struktur gekoppelt ist.
  2. FET-Stapel nach Anspruch 1, ferner umfassend einen dritten Transistor über dem Substrat und horizontal zwischen dem ersten Transistor und dem zweiten Transistor, wobei der dritte Transistor umfasst: ein drittes aktives Halbleitermaterial mit einem dritten Kanalbereich zwischen einer dritten Menge von Source/Drain-Anschlüssen, wobei der Ausgewählte aus der ersten Menge von Source/Drain-Anschlüssen mit dem Ausgewählten aus der zweiten Menge von Source/Drain-Anschlüssen über die dritte Menge von Source/Drain-Anschlüssen gekoppelt ist; und eine dritte Gate-Struktur über dem dritten Kanalbereich, wobei die dritte Gate-Struktur einen dritten Gate-Isolator mit einer dritten Dicke über dem dritten Kanalbereich aufweist, wobei die dritte Dicke größer ist als die erste Dicke und kleiner ist als die zweite Dicke.
  3. FET-Stapel nach Anspruch 2, wobei eine Differenz zwischen der ersten Dicke und der zweiten Dicke ungefähr gleich einer Differenz zwischen der zweiten Dicke und der dritten Dicke ist.
  4. FET-Stapel nach Anspruch 1, wobei eine Gate-Länge der ersten Gate-Struktur ungefähr gleich einer Gate-Länge der zweiten Gate-Struktur ist.
  5. FET-Stapel nach Anspruch 1, ferner umfassend: mindestens eine Grabenisolation auf dem Substrat zwischen dem ersten aktiven Halbleitermaterial und dem zweiten aktiven Halbleitermaterial; und eine vergrabene Isolatorschicht direkt unter jedem von dem ersten aktiven Halbleitermaterial und dem zweiten aktiven Halbleitermaterial.
  6. FET-Stapel nach Anspruch 1, wobei das erste aktive Halbleitermaterial und das zweite aktive Halbleitermaterial jeweils mit Stickstoff (N) dotiert sind, und wobei das zweite aktive Halbleitermaterial eine geringere Stickstoffkonzentration als das erste aktive Halbleitermaterial aufweist.
  7. FET-Stapel nach Anspruch 1, wobei die zweite Dicke des zweiten Gate-Isolators so bemessen ist, dass eine Schwellenspannung des zweiten Transistors größer ist als eine Schwellenspannung des ersten Transistors.
  8. FET-Stapel nach Anspruch 1, wobei der FET-Stapel einen Reihen-FET-Stapel oder einen Shunt-FET-Stapel innerhalb eines Hochfrequenz (HF) -Schaltkreises umfasst.
  9. Feldeffekttransistor (FET) -Stapel, umfassend: einen ersten Transistor über einem Substrat, umfassend: ein erstes aktives Halbleitermaterial, das eine erste leitfähige Dotierstoffkonzentration aufweist und einen ersten Kanalbereich zwischen einer ersten Menge von Source/Drain-Anschlüssen umfasst, und eine erste Gatestruktur über dem ersten Kanalbereich; einen zweiten Transistor über dem Substrat und horizontal getrennt von dem ersten Transistor, wobei der zweite Transistor umfasst: ein zweites aktives Halbleitermaterial, das eine zweite leitfähige Dotierstoffkonzentration aufweist und einen zweiten Kanalbereich zwischen einer zweiten Menge von Source/Drain-Anschlüssen umfasst, wobei die zweite leitfähige Dotierstoffkonzentration größer ist als die erste leitfähige Dotierstoffkonzentration und ein Ausgewählter aus der Menge von zweiten Source/Drain-Anschlüssen mit einem Ausgewählten aus der ersten Menge von Source/Drain-Anschlüssen des ersten Transistors gekoppelt ist, und eine zweite Gatestruktur über dem zweiten Kanalbereich; und einen gemeinsamen Gate-Knoten, der mit jeder von der ersten Gate-Struktur und der zweiten Gate-Struktur gekoppelt ist.
  10. FET-Stapel nach Anspruch 9, ferner umfassend einen dritten Transistor über dem Substrat und horizontal zwischen dem ersten Transistor und dem zweiten Transistor, wobei der dritte Transistor umfasst: ein drittes aktives Halbleitermaterial, das einen dritten Kanalbereich zwischen einer dritten Menge von Source/Drain-Anschlüssen mit einer dritten leitfähigen Dotierstoffkonzentration, die größer ist als die erste leitfähige Dotierstoffkonzentration und kleiner ist als die zweite leitfähige Dotierstoffkonzentration, umfasst, wobei der Ausgewählte aus der ersten Menge von Source/Drain-Anschlüssen mit dem Ausgewählten aus der zweiten Menge von Source/Drain-Anschlüssen über die dritte Menge von Source/Drain-Anschlüssen verbunden ist; und eine dritte Gatestruktur über dem dritten Kanalbereich.
  11. FET-Stapel nach Anspruch 10, wobei eine Differenz zwischen der ersten leitfähigen Dotierstoffkonzentration und der zweiten leitfähigen Dotierstoffkonzentration ungefähr gleich einer Differenz zwischen der zweiten leitfähigen Dotierstoffkonzentration und der dritten leitfähigen Dotierstoffkonzentration ist.
  12. FET-Stapel nach Anspruch 9, wobei eine Gate-Länge der ersten Gate-Struktur ungefähr gleich einer Gate-Länge der zweiten Gate-Struktur ist.
  13. FET-Stapel nach Anspruch 9, ferner umfassend: mindestens eine Grabenisolation auf dem Substrat zwischen dem ersten aktiven Halbleitermaterial und dem zweiten aktiven Halbleitermaterial; und eine vergrabene Isolatorschicht direkt unter jedem von dem ersten aktiven Halbleitermaterial und dem zweiten aktiven Halbleitermaterial.
  14. FET-Stapel nach Anspruch 9, wobei ein Unterschied zwischen der zweiten leitfähigen Dotierstoffkonzentration und der ersten leitfähigen Dotierstoffkonzentration bewirkt, dass eine Schwellenspannung des zweiten Transistors größer ist als eine Schwellenspannung des ersten Transistors.
  15. FET-Stapel nach Anspruch 9, wobei der erste leitfähige Dotierstoff und der zweite leitfähige Dotierstoff entweder Bor (B) oder Arsen (As) umfassen.
  16. FET-Stapel nach Anspruch 9, wobei der FET-Stapel entweder einen Reihen-FET-Stapel oder einen Shunt-FET-Stapel innerhalb eines Hochfrequenz (HF) -Schaltkreises umfasst.
  17. Verfahren zum Bilden eines Feldeffekttransistor (FET) -Stapels für eine integrierte Schaltung, wobei das Verfahren umfasst: ein Bilden einer ersten Halbleiterwanne und einer zweiten Halbleiterwanne über einem Substrat, wobei die erste Halbleiterwanne horizontal von der zweiten Halbleiterwanne getrennt ist; ein Einbringen eines Dotierstoffs in die erste Halbleiterwanne und die zweite Halbleiterwanne, um ein erstes aktives Halbleitermaterial und ein zweites aktives Halbleitermaterial zu erhalten, so dass das erste aktive Halbleitermaterial eine erste Dotierstoffkonzentration aufweist, die sich von einer zweiten Dotierstoffkonzentration der zweiten Halbleiterwanne unterscheidet; ein elektrisches Koppeln eines ersten Source/Drain-Anschlusses des ersten aktiven Halbleitermaterials mit einem zweiten Source/Drain-Anschluss des zweiten aktiven Halbleitermaterials; ein Bilden einer Mehrzahl von Gatestrukturen mit einer ersten Gatestruktur auf einem ersten Kanalbereich des ersten aktiven Halbleitermaterials und einer zweiten Gatestruktur auf einem zweiten Kanalbereich des zweiten aktiven Halbleitermaterials, wobei eine Schwellenspannung der zweiten Gatestruktur über dem zweiten aktiven Halbleitermaterial größer ist als eine Schwellenspannung der ersten Gatestruktur über dem ersten aktiven Halbleitermaterial; und ein elektrisches Koppeln von jedem von der ersten Gatestruktur und der zweiten Gatestruktur mit einem gemeinsamen Gateknoten.
  18. Verfahren nach Anspruch 17, wobei der Dotierstoff Stickstoff (N) umfasst und das Bilden der Mehrzahl von Gate-Strukturen ein gleichzeitiges Bilden eines ersten Gate-Isolators auf dem ersten aktiven Halbleitermaterial und eines zweiten Gate-Isolators auf dem zweiten aktiven Halbleitermaterial umfasst, so dass der erste Gate-Isolator eine erste Dicke aufweist, die kleiner ist als eine zweite Dicke des zweiten Gate-Isolators.
  19. Verfahren nach Anspruch 17, wobei der Dotierstoff einen leitfähigen Dotierstoff umfasst und ein Einbringen des Dotierstoffs bewirkt, dass das zweite aktive Halbleitermaterial eine höhere Konzentration des leitfähigen Dotierstoffs aufweist als das erste aktive Halbleitermaterial.
  20. Verfahren nach Anspruch 17, wobei das Bilden der Mehrzahl von Gatestrukturen ein Bilden der ersten Gatestruktur mit einer Gatelänge umfasst, die ungefähr gleich einer Gatelänge der zweiten Gatestruktur ist.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180040185A (ko) 2016-10-11 2018-04-20 삼성디스플레이 주식회사 표시 장치
US20230260903A1 (en) * 2022-02-17 2023-08-17 Qualcomm Incorporated Packed terminal transistors

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0497427B1 (de) 1991-02-01 1996-04-10 Koninklijke Philips Electronics N.V. Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung
US6335262B1 (en) * 1999-01-14 2002-01-01 International Business Machines Corporation Method for fabricating different gate oxide thicknesses within the same chip
US6828689B2 (en) * 2002-07-08 2004-12-07 Vi Ci Civ Semiconductor latches and SRAM devices
JP4282517B2 (ja) * 2004-03-19 2009-06-24 株式会社東芝 不揮発性半導体記憶装置の製造方法
US7105889B2 (en) * 2004-06-04 2006-09-12 International Business Machines Corporation Selective implementation of barrier layers to achieve threshold voltage control in CMOS device fabrication with high k dielectrics
JP4832069B2 (ja) * 2005-12-06 2011-12-07 パナソニック株式会社 半導体装置及びその製造方法
US7700417B2 (en) * 2007-03-15 2010-04-20 Freescale Semiconductor, Inc. Methods for forming cascode current mirrors
JP2011061114A (ja) * 2009-09-14 2011-03-24 Elpida Memory Inc 半導体装置の製造方法
US7964485B1 (en) 2009-10-23 2011-06-21 National Semiconductor Corporation Method of forming a region of graded doping concentration in a semiconductor device and related apparatus
KR101894821B1 (ko) 2009-12-11 2018-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2012253241A (ja) * 2011-06-03 2012-12-20 Sony Corp 半導体集積回路およびその製造方法
US9634038B2 (en) * 2014-02-25 2017-04-25 Lg Display Co., Ltd. Display backplane having multiple types of thin-film-transistors
US9768274B2 (en) 2014-11-25 2017-09-19 Power Integrations, Inc. Laterally-graded doping of materials
US10044331B2 (en) * 2015-06-09 2018-08-07 Newport Fab, Llc High power RF switches using multiple optimized transistors
US9806094B2 (en) 2015-08-21 2017-10-31 Skyworks Solutions, Inc. Non-uniform spacing in transistor stacks
KR101679598B1 (ko) * 2016-01-04 2016-11-25 주식회사 동부하이텍 이미지 센서
WO2019130144A1 (ja) * 2017-12-27 2019-07-04 株式会社半導体エネルギー研究所 記憶装置
US10510622B1 (en) 2018-07-27 2019-12-17 Globalfoundries Inc. Vertically stacked complementary-FET device with independent gate control
US11257820B2 (en) * 2020-02-21 2022-02-22 Intel Corporation High-voltage switch with integrated well region

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