DE102022101533B4 - Poly - LeiterPolysilizium-Widerstand mit durchgehenden U-förmigen Polysilizium-Widerstandselementen und zugehöriges Verfahren - Google Patents

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Abstract

Widerstand (100), umfassend:mindestens ein Polysilizium-Widerstandselement (120) in einem Halbleitersubstrat (104) und wenigstens teilweise direkt über einer Dotierstoff-aufweisenden polykristallinen HR-Schicht (150), wobei jedes Polysilizium-Widerstandselement (120) eine durchgehende U-Form (122) mit einem durchgehenden seitlichen Boden (124) aufweist;eine Isolatorschicht (110) über der Dotierstoff-aufweisenden polykristallinen HR-Schicht (150), wobei sich jedes Polysilizium-Widerstandselement (120) durch die Isolatorschicht (110) und in die Dotierstoff-aufweisende polykristalline HR-Schicht (150) erstreckt undeinen zweiten Isolator (130) in einem Tal (132) der durchgehenden U-Form (122) von jedem Polysilizium-Widerstandselement (120).

Description

  • Hintergrund
  • Die vorliegende Erfindung bezieht sich auf integrierte Schaltungen (ICs) und insbesondere auf Polysilizium-Widerstände mit einem oder mehreren durchgehenden U-förmigen Polysilizium-Widerstandselementen, die jeweils einen durchgehenden seitlichen Boden aufweisen.
  • Widerstände für einen IC werden häufig in dielektrischen Zwischenschichten (ILD-Schichten) über Transistoren gebildet. ILD-Schichten dienen als skalierende Verbindungen für die IC. Widerstände werden oft über einem Oxid oder einer flachen Grabenisolation (STI) in einem Substrat gebildet, in oder auf dem die Transistoren gebildet werden, was die Wärmeableitung vom Widerstand in das Substrat reduziert. Darüber hinaus erstrecken sich die Widerstände horizontal innerhalb der Schichten, wobei sie wertvolle Fläche einnehmen und möglicherweise den Zugang zu anderen darunterliegenden funktionalen Komponenten blockieren, was komplexe elektrische Verbindungen zu diesen Komponenten oder das Hinzufügen weiterer, nicht vom Widerstand abgedeckter Komponenten erfordert. Um die von den Widerständen eingenommene Fläche zu minimieren, wurden Grabenwiderstände eingesetzt, doch sind die verwendeten Ansätze kompliziert, da sie die Bildung von Gräben speziell für den Widerstand, das Füllen der Gräben und die Materialverbindung am Boden der Gräben erfordern.
  • Bekannt sind dabei programmierbare, trogförmige Widerstandselemente aus US 2006 / 0 267 144 A1 .
  • Zusammenfassung
  • Erfindungsgemäß ist eine Vorrichtung nach Anspruch 1 oder 10 sowie ein Verfahren nach Anspruch 16.
  • Kurze Beschreibung der Zeichnungen
  • Die Ausführungsformen der vorliegenden Erfindung sind im Einzelnen mit Bezug auf die folgenden Figuren beschrieben, wobei gleiche Bezugszeichen gleiche Elemente bezeichnen und wobei:
    • 1 eine Querschnittsansicht eines Widerstands gemäß den Ausführungsformen der Erfindung zeigt.
    • 2 eine Draufsicht auf einen Widerstand gemäß Ausführungsformen der Erfindung zeigt.
    • 3 eine weitere Querschnittsansicht eines Widerstandes gemäß Ausführungsformen der Erfindung zeigt.
    • 4 eine Querschnittsansicht eines Widerstandes gemäß anderen Ausführungsformen der Erfindung zeigt.
    • 5 eine Draufsicht auf einen Widerstand gemäß anderen Ausführungsformen der Erfindung zeigt.
    • 6 eine weitere Querschnittsansicht eines Widerstands gemäß anderen Ausführungsformen der Erfindung zeigt.
    • 7 eine Querschnittsansicht eines Widerstandes gemäß einer anderen Ausführungsform der Erfindung zeigt.
    • 8 eine Draufsicht auf einen Widerstand gemäß einer anderen Ausführungsform der Erfindung zeigt.
    • 9 eine weitere Querschnittsansicht eines Widerstandes gemäß einer weiteren Ausführungsform der Erfindung zeigt.
    • 10 eine Querschnittsansicht eines Widerstandes gemäß einer anderen Ausführungsform der Erfindung zeigt.
    • 11 eine Draufsicht auf einen Widerstand gemäß einer anderen Ausführungsform der Erfindung zeigt.
    • 12 eine Querschnittsansicht eines Widerstands gemäß anderen Ausführungsformen der Erfindung zeigt.
    • 13 zeigt eine Querschnittsansicht eines Widerstands gemäß anderen Ausführungsformen der Erfindung.
    • 14 eine Querschnittsansicht eines Widerstands gemäß einer weiteren Ausführungsform der Erfindung zeigt.
    • 15 eine Querschnittsansicht eines Widerstands gemäß einer weiteren Ausführungsform der Erfindung zeigt.
    • 16 eine Querschnittsansicht eines Widerstands gemäß einer weiteren Ausführungsform der Erfindung zeigt.
    • 17 eine Querschnittsansicht einer vorläufigen Struktur eines Verfahrens zum Bilden eines Widerstands gemäß Ausführungsformen der Erfindung zeigt.
    • 18 eine Querschnittsansicht der Bildung eines Polysilizium-Elements für das Verfahren zum Bilden eines Widerstands gemäß den Ausführungsformen der Erfindung zeigt.
    • 19 einen Querschnitt durch ein Polysilizium-Widerstandselement für das erfindungsgemäße Verfahren zur Herstellung eines Widerstands zeigt.
    • 20 eine Draufsicht auf die Polysilizium-Widerstandselemente des erfindungsgemäßen Verfahrens zum Bilden eines Widerstands nach der Herstellung zeigt.
    • 21 eine Querschnittsansicht eines Dotierungsschritts des Verfahrens zur Herstellung eines Widerstands gemäß alternativen Ausführungsformen der Erfindung zeigt.
    • 22 eine Querschnittsansicht einer Anzahl von Schritten des Verfahrens zum Bilden eines Widerstands gemäß alternativen Ausführungsformen der Erfindung zeigt.
    • 23 eine Querschnittsansicht der Bildung einer isolierenden Beschichtung für das Verfahren zum Bilden eines Widerstands gemäß anderen Ausführungsformen der Erfindung zeigt.
    • 24 eine Querschnittsansicht einer Anzahl von Schritten des Verfahrens zur Herstellung eines Widerstands gemäß anderen Ausführungsformen der Erfindung zeigt.
  • Es wird darauf hingewiesen, dass die Zeichnungen der Erfindung nicht unbedingt maßstabsgetreu sind. Die Zeichnungen sollen nur typische Aspekte der Erfindung darstellen und sollten daher nicht als den Umfang der Erfindung beschränkend angesehen werden. In den Zeichnungen bezeichnen in den Zeichnungen gleiche Bezugszeichen gleiche Elemente.
  • Beschreibung
  • In der folgenden Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil davon bilden und in denen zur Veranschaulichung bestimmte Ausführungsformen gezeigt sind, in denen die vorliegende Erfindung angewendet werden kann. Diese Ausführungsformen sind hinreichend detailliert beschrieben, um dem Fachmann die Anwendung der vorliegenden Erfindung zu ermöglichen, und es versteht sich von selbst, dass auch andere Ausführungsformen verwendet und Änderungen vorgenommen werden können, ohne den Anwendungsbereich der vorliegenden Lehre zu verlassen. Die folgende Beschreibung dient daher nur zur Veranschaulichung.
  • Wenn ein Element, wie eine Schicht, ein Bereich oder ein Substrat, als „auf“ oder „über“ einem anderen Element bezeichnet wird, kann es sich direkt auf dem anderen Element befinden oder es können auch dazwischenliegende Elemente vorhanden sein. Wird ein Element dagegen als „direkt auf“ oder „direkt über“ einem anderen Element bezeichnet, so sind nicht unbedingt dazwischenliegende Elemente vorhanden. Wenn ein Element als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet ist, kann es mit dem anderen Element direkt verbunden oder gekoppelt sein oder es können dazwischenliegende Elemente vorhanden sein. Wird ein Element hingegen als mit einem anderen Element „direkt verbunden“ oder „direkt gekoppelt“ bezeichnet, sind keine dazwischenliegenden Elemente vorhanden.
  • Die Bezugnahme in der Beschreibung auf „eine Ausführungsform“ der vorliegenden Erfindung, sowie andere Varianten davon, bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur, eine bestimmte Eigenschaft usw., die im Zusammenhang mit der Ausführungsform beschrieben sind, in mindestens einer Ausführungsform der vorliegenden Erfindung vorgesehen sind. Daher beziehen sich die Ausdrücke „in einer Ausführungsform“ sowie alle anderen Varianten, die an verschiedenen Stellen in der Beschreibung erscheinen, nicht notwendigerweise alle auf dieselbe Ausführungsform. Es ist zu verstehen, dass die Verwendung von „/“, „und/oder“ und „mindestens eines von“, z. B. in den Fällen „A/B“, „A und/oder B“ und „mindestens eines von A und B“, nur die Auswahl der ersten aufgeführten Option (a) oder nur die Auswahl der zweiten aufgeführten Option (B) oder die Auswahl beider Optionen (A und B) umfassen soll. Ein weiteres Beispiel: In den Fällen „A, B und/oder C“ und „mindestens eine der Optionen A, B und C“ soll diese Formulierung nur die erste aufgeführte Option (A) oder nur die Auswahl der zweiten aufgeführten Option (B) oder nur die Auswahl der dritten aufgeführten Option (C) umfassen, oder die Auswahl der ersten und der zweiten aufgeführten Option (A und B), oder die Auswahl der ersten und der dritten aufgeführten Option (A und C), oder die Auswahl der zweiten und der dritten aufgeführten Option (B und C), oder die Auswahl aller drei Optionen (A und B und C). Dies kann, wie für den Fachmann leicht ersichtlich, für beliebig viele aufgelistete Optionen erweitert werden.
  • Ausführungsformen der Erfindung sehen einen Widerstand mit mindestens einem Polysilizium-Widerstandselement in einem Halbleitersubstrat vor, wobei jedes Polysilizium-Widerstandselement eine durchgehende U-Form mit einem durchgehenden seitlichen Boden aufweist. Der Widerstand kann einen Isolator, wie z. B. einen Grabenisolator, in einem Tal der U-Form von jedem Polysilizium-Widerstandselement umfassen. Mehrere Widerstandselemente können hintereinander geschaltet sein, um einen serpentinenförmigen Polysilizium-Widerstand zu bilden. Der Widerstand kann unter anderem auf der Grundlage der Anzahl der Widerstandselemente, der Dotierstoffe im Polysilizium und der Tiefe der Widerstandselemente im Halbleitersubstrat angepasst werden. Der Widerstand kann einen Isolator, z. B. einen Grabenisolator, umfassen, der mit den äußeren Seitenwänden der durchgehenden U-Form des Widerstandselements bzw. der Widerstandselemente in Kontakt steht, um eine zusätzliche elektrische Isolierung zu gewährleisten. In einer anderen Ausführungsform kann der Widerstand eine Dotierstoff-aufweisende Polysiliziumschicht mit hohem spezifischen Widerstand (HR) darunter aufweisen, um eine elektrische Isolierung vom Halbleitersubstrat und eine bessere Wärmeleitung zu diesem zu gewährleisten. Ein Polysiliziumbereich mit Dotierung und hohem Widerstand kann auch die äußeren Seitenwände der durchgehenden U-Form des Widerstandselements bzw. der Widerstandselemente berühren, um eine zusätzliche elektrische Isolierung und eine bessere Wärmeleitung, z. B. zum Halbleitersubstrat, zu gewährleisten. Erforderlichenfalls kann eine isolierende Beschichtung um das (die) Widerstandselement(e) angebracht werden, um eine zusätzliche elektrische Isolierung zu gewährleisten. Der Widerstand kann in einem SOl-Substrat verwendet werden und die Herstellung des Widerstands kann in die bipolare Fertigung integriert werden, wodurch die Notwendigkeit entfällt, Gräben speziell für das Widerstandselement bzw. die Widerstandselemente zu bilden. Der Widerstand bietet einen ultrakompakten programmierbaren Widerstand mit verbesserter Wärmeableitung im Vergleich zu herkömmlichen Widerständen. Ein großer Teil des Widerstands ist vertikal, was seine horizontale Oberfläche reduziert und einen Großteil des Widerstands in den vertikalen Abschnitten des/der durchgehenden U-förmigen Polysilizium-Widerstandselements/e liefert.
  • 1-3 zeigen Ansichten eines Widerstands 100 gemäß Ausführungsformen der Erfindung. 1 zeigt eine Querschnittsansicht eines Widerstands 100 (siehe Ansichtslinie 1-1 in 1), 2 zeigt eine Draufsicht auf den Widerstand 100, und 3 zeigt eine weitere Querschnittsansicht des Widerstands 100 (siehe Ansichtslinie 3-3 in 2) gemäß Ausführungsformen der Erfindung. Darstellungsgemäß kann jeder hierin beschriebene Widerstand neben einem komplementären Metall-Oxid-Halbleiter (CMOS)-Bereich 102 gebildet werden, der ein oder mehrere CMOS-Bauelemente wie z. B. einen oder mehrere Feldeffekttransistoren (FET) (dargestellt) umfasst. In einigen Ausführungsformen kann die hier beschriebene Bildung von Widerständen mit der Bildung von bipolaren oder CMOS-Bauelementen (nicht dargestellt) integriert werden; dies ist jedoch nicht in allen Fällen erforderlich.
  • Der hier beschriebene Widerstand 100 wird in einem Halbleitersubstrat 104 gebildet, d. h. das/die Widerstandselement(e) befinden sich nicht auf oder über dem Substrat. In einer Ausführungsform kann das Halbleitersubstrat 104 ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) 106 mit einer aktiven Halbleiterschicht 108 („SOI-Schicht 108“), einer Isolatorschicht 110 und einem Halbleiterbasissubstrat 112 umfassen. Die SOI-Schicht 108 und die Basis-Halbleiterschicht 112 können ohne Beschränkung umfassen: Silizium, Germanium, Siliziumgermanium, Siliziumkarbid und solche, die im Wesentlichen aus einem oder mehreren III-V-Verbindungshalbleitern mit einer durch die Formel AlX1GaX2InX3AsY1PY2NY3SbY4 definierten Zusammensetzung bestehen, wobei X1, X2, X3, Y1, Y2, Y3 und Y4 relative Anteile darstellen, die jeweils größer oder gleich Null sind und X1+X2+X3+Y1+Y2+Y3+Y4=1 (wobei 1 die gesamte relative Molmenge ist). Andere geeignete Substrate sind II-VI-Verbindungshalbleiter mit der Zusammensetzung ZnA1CdA2SeB1TeB2, wobei A1, A2, B1 und B2 relative Anteile sind, die jeweils größer oder gleich Null sind und A1+A2+B1+B2=1 (wobei 1 die gesamte Molmenge ist). Die Isolatorschicht 110 (hier auch als „vergrabene Isolatorschicht 110“ bezeichnet) kann jedes geeignete Dielektrikum, wie z. B. Siliziumdioxid, umfassen, insbesondere eine vergrabene Oxidschicht (BOX) bilden. Es kann ein Teil des Halbleitersubstrats oder das gesamte Substrat beschichtet werden. Die genaue Dicke der Isolatorschicht 110 und der SOI-Schicht 108 kann je nach der beabsichtigten Anwendung stark variieren. Obwohl in einem SOI-Substrat 104 gezeigt, können Ausführungsformen der Erfindung auch in anderen Substraten, z. B. Bulk-Halbleitersubstraten, gebildet werden.
  • Der Widerstand 100 umfasst auch mindestens ein Polysilizium-Widerstandselement 120 im Halbleitersubstrat 104. Gemäß der Darstellung in 1 weist jedes Polysilizium-Widerstandselement 120 eine durchgehende U-Form 122 mit einem durchgehenden seitlichen Boden 124 auf. Das heißt, die durchgehende U-Form 122 ist einteilig und aus einem einzigen Material ohne Unterbrechungen gebildet. Der durchgehende seitliche Boden 124 erstreckt sich seitlich, d. h. in der Seite seitwärts. Das Polysilizium der Polysilizium-Widerstandselemente 120 kann undotiert oder in-situ dotiert sein, z. B. mit Bor (B). Dotieren ist der Prozess, in dem Verunreinigungen (Dotierstoffe) in das Halbleitersubstrat oder in die auf dem Halbleitersubstrat gebildeten Elemente eingebracht. Dieser Prozess wird häufig mit einer Maske (oder zuvor gebildete Elemente) durchgeführt, so dass nur bestimmte Bereiche des Substrats dotiert werden. In der Regel werden bei der Dotierung ein Dotierstoff, eine Dosierung und ein Energieniveau angegeben und/oder es kann ein resultierendes Dotierungsniveau spezifiziert werden. Eine Dosierung kann in der Anzahl der Atome pro Quadratzentimeter (Atome/cm2) und einem Energieniveau (angegeben in keV, Kiloelektronenvolt) angegeben werden, was zu einem Dotierungsniveau (Konzentration im Substrat) von einer Anzahl von Atome pro Kubikzentimeter (Atome/cm3) führt. Die Anzahl der Atome wird üblicherweise in exponentieller Schreibweise angegeben, wobei eine Zahl wie „3E15“ 3 mal 10 hoch 15 oder eine „3“ gefolgt von 15 Nullen (3.000.000.000.000.000) bedeutet. Hier können die Polysilizium-Widerstandselemente 120 z. B. mit Bor (B) in einer Dosierung von z. B. 5E15 Atomen/cm3 bei 15 keV in-situ dotiert werden. Es können auch andere Dotierstoffe, Dosierungen und Energieniveaus verwendet werden. Jedes Polysilizium-Widerstandselement 120 (im Folgenden „Widerstandselement(e) 120“) erstreckt sich durch die vergrabene Isolatorschicht 110. Daher können die äußeren Seitenwände 156 des Widerstandselements 120 oder der Widerstandselemente 120 mit der vergrabenen Isolatorschicht 110 in direktem Kontakt stehen. Das (die) Widerstandselement(e) 120 befindet (befinden) sich in einem Graben 126 im Halbleitersubstrat 104. Das (die) Widerstandselement(e) 120 kann (können) sich auch teilweise in das Halbleiterbasissubstrat 112 erstrecken. Die Tiefe oder vertikale Ausdehnung des Widerstandselements/der Widerstandselemente 120 kann vom Benutzer festgelegt werden, so dass der Widerstandswert durch Steuerung der Länge des Widerstands 100 individuell angepasst werden kann. In einer Ausführungsform, wie z. B. in 1 gezeigt, ist (sind) die Widerstandselemente 120 mehr tief als breit, wodurch sichergestellt wird, dass der größte Teil des Widerstandes durch seine vertikale Ausdehnung oder Tiefe erzeugt wird. In einem nicht beschränkenden Beispiel können mindestens 60% des Gesamtwiderstands des Widerstands 100 durch die vertikale Ausdehnung des Widerstandselements 120 oder der Widerstandselemente 120 bereitgestellt werden.
  • Der Widerstand 100 umfasst auch einen Isolator 130 in einem Tal 132 der durchgehenden U-Form 122 des Widerstandselements 120 oder der Widerstandselemente 120. In einer Ausführungsform kann der Isolator 130 ein Grabenisolator sein, d. h. ein Isolator, der zusammen mit anderen Grabenisolationen 134 für andere Strukturen, wie z. B. FETs im CMOS-Bereich 102, gebildet wird. Der Isolator 130 kann jedoch auf Wunsch auch getrennt von den Grabenisolationen 134 gebildet werden. Grabenisolationen (TI) 134 umfassen im Allgemeinen einen in das Halbleitersubstrat 104 geätzten Graben, der mit einem isolierenden Material gefüllt ist, um einen Bereich des Substrats von einem benachbarten Bereich des Substrats zu isolieren. Während dieses Prozesses kann der Isolator 130 gebildet werden, indem ein Graben in ein Polysiliziumelement im Graben 126 geätzt und der Graben mit einem isolierenden Material gefüllt wird, um eine durchgehende U-Form 122 des Widerstandselements 120 oder der Widerstandselemente 120 zu bilden. Ein oder mehrere Transistoren, z. B. ein FET im CMOS-Bereich 102, mit einer bestimmten Polarität können in einem durch TI 134 isolierten Bereich angeordnet werden. Der Isolator 130 und jede TI 134 können aus jeder derzeit bekannten oder später entwickelten Substanz zur elektrischen Isolierung gebildet werden, z. B. aus Siliziumnitrid (Si3N4), Siliziumoxid (SiO2), fluoriertem SiO2 (FSG), hydriertem Siliziumoxycarbid (SiCOH), porösem SiCOH, Bor-Phospho-Silikatglas (BPSG), Silsesquioxanen, mit Kohlenstoff (C) dotierten Oxiden (d. h., Organosilikate), die Silizium- (Si), Kohlenstoff- (C), Sauerstoff- (O) und/oder Wasserstoffatome (H) umfassen, duroplastische Polyarylenether, ein Silizium-Kohlenstoff-haltiges Polymermaterial, nahezu reibungsfreier Kohlenstoff (NFC) oder Schichten davon. Der Isolator 130 und die TIs 134 können durch Abscheidung des ausgewählten Isolatormaterials, z. B. durch Atomlagenabscheidung (ALD), und anschließende Planarisierung gebildet werden. Der Isolator 130 ist nicht unbedingt mit Grabenisolationen zu bilden und kann separat gebildet werden kann, um durchgehende U-förmige Widerstandselemente 120 zu erzeugen, z. B. durch eine geeignete Grabenöffnung in dem Polysiliziumelement im Graben 126 und Abscheidung von Isolatormaterial, z. B. durch Atomlagenabscheidung (ALD) und Planarisierung. Gemäß der Darstellung in den 2 und 3 erstreckt sich der Isolator 130 durch die durchgehende U-Form 122, so dass das Polysilizium des Widerstandselements 120 oder der Widerstandselemente 120 den Isolator nicht vollständig umgibt.
  • Der Widerstand 100 kann ein einzelnes Widerstandselement 120 umfassen, wie in 1 dargestellt ist. Alternativ kann der Widerstand 100 gemäß der Darstellung in den 2-3 eine Mehrzahl von Polysilizium-Widerstandselementen 120 umfassen, die nacheinander miteinander verbunden sind und einen serpentinenförmigen Polysilizium-Widerstand 136 bilden. Gemäß der Darstellung in den 2-3 sind Enden138 der mehreren Widerstandselemente 120, d. h. die Enden der durchgehenden U-Form, nacheinander durch mindestens einen leitfähigen Anschluss 140 miteinander verbunden. Jeder leitfähige Verbinder 140 verbindet ein Ende 138 eines Widerstandselements 120 (in den gestrichelten Linien in 2-3) mit einem anderen Ende 138 eines benachbarten Widerstandselements 120. Die leitfähigen Verbinder 140 entsprechen nicht unbedingt genau der Form der Enden 138 der Widerstandselemente 120; daher erscheinen die Enden 138 an einigen Stellen, aber nicht an anderen in 2. In jedem Fall kann auf diese Weise eine beliebige Anzahl von U-förmigen Widerstandselementen 120 miteinander verbunden werden, um einen serpentinenförmigen Widerstand 136 mit beliebiger Länge und somit mit einem beliebigen Widerstandswert zu bilden. In 2 windet sich der serpentinenförmigen Widerstand 136 sinusförmig die Seite hinauf und hinunter und auch in die Seite hinein und aus ihr heraus. In den 2 und 3 sind fünf (5) Widerstandselemente 120 hintereinander geschaltet; es kann jedoch jede beliebige Anzahl verwendet werden. Es wird darauf hingewiesen, dass die Widerstandselemente 120 in 2 gestrichelt dargestellt sind, weil der Isolator 130 und die leitfähigen Anschlüsse 140 die Elemente bedecken und in 3 sind die Oberseiten der Widerstandselemente 120 gestrichelt dargestellt, weil die Ansichtslinie 3-3 (2) den Isolator 130 schneidet. Die leitfähigen Verbinder 140 sind im Rahmen der Erfindung in einer Verbindungsschicht 168 (gestrichelter Kasten), z. B. einer dielektrischen Schicht, dargestellt. Wie im Stand der Technik üblich, können auch andere Anschlüsse, wie z. B. Kontakte, verwendet werden.
  • Der Widerstand 100 kann auch eine Dotierstoff-aufweisende polykristalline Schicht 150 mit hohem spezifischen Widerstand (HR) unter jedem Widerstandselement 120 im Halbleitersubstrat 104 umfassen. Ein Dotierstoff der polykristallinen HR-Schicht 150 kann ein Edelgaselement umfassen, z. B. Argon (Ar), Xenon (Xe), Helium (He), Krypton (Kr) und/oder Neon (Ne). In einem nicht beschränkenden Beispiel kann das Dotiermittel Ar umfassen. Darstellungsgemäß kann der Widerstand 100 auch eine Isolationsschicht 110 über dem Dotierstoff - einschließlich der polykristallinen HR-Schicht 150 - umfassen. Gemäß der Darstellung in den 1 und 3 erstreckt sich jedes Widerstandselement 120 durch die vergrabene Isolatorschicht 110 und in das Halbleiterbasissubstrat 112 und insbesondere in die Dotierstoff-aufweisende polykristalline HR-Schicht 150. Die polykristalline HR-Schicht 150 sorgt für eine zusätzliche elektrische Isolierung, um jeglichen Leckstrom, z. B. zum Halbleiterbasissubstrat 112, einzudämmen. Die polykristalline HR-Schicht 150 bietet auch eine bessere Wärmeleitfähigkeit vom Widerstand 100 zum Beispiel zum Halbleiterbasissubstrat 112 im Vergleich zu anderen Isolierstoffen. Die unter dem CMOS-Bereich 102 gezeigte polykristalline HR-Schicht 150 kann an jeder beliebigen Stelle gebildet oder weggelassen werden, z. B. unter Verwendung von geeigneten Masken bei der Ionenimplantation, die zur Herstellung der Schicht 150 verwendet wird.
  • In bestimmten Ausführungsformen, wie sie am besten in den 1 und 2 dargestellt sind, kann jeder Isolator 130 ein Grabenisolator sein und er kann mit Grabenisolationen 134 so ausgebildet sein, dass ein Isolator 154 auch die äußeren Seitenwände 156 der durchgehenden U-Form 122 von jedem Widerstandselement 120 berührt. Der Isolator 154 trägt dazu bei, Leckströme, beispielsweise zum Halbleitersubstrat 104, zu verhindern. Gemäß der Darstellung in 2 umgeben in dieser Ausführungsform der Isolator 130 und der Isolator 154 die durchgehenden U-förmigen Widerstandselemente 120 an allen Seitenwänden der vertikalen Abschnitte davon.
  • Leitfähige Verbinder 140 können in verschiedenen Formen ausgeführt werden. In bestimmten Ausführungsformen, wie in den 1-3 dargestellt ist, können die leitfähigen Verbinder 140 jeweils einen Polysilizium-Verbinder 160 umfassen. Dabei kann sich jeder Polysilizium-Verbinder 160 in derselben Schicht wie eine Poly-Leiterschicht 162 (1) eines benachbarten CMOS-Bereichs 102 befinden. Die Poly-Leiterschicht 162 kann ein beliebiges Polysilizium von FET-Gates umfassen, das die Source/Drain-Bereiche von CMOS-Bauelementen überspannt. Die Verwendung von Polysilizium-Verbindern 160 kann einen zusätzlichen Maskierungsschritt erfordern, um die dielektrische Gate-Schicht 167 (1, 4, 7, 10, 12) zu entfernen, die für Vorrichtungen im CMOS-Bereich 102 gebildet wird. Ein jeder Polysiliziumanschluss 160 kann einen Nitrid-Abstandshalter 159 (nur in 1 bezeichnet) aufweisen, der an ihn angrenzt.
  • Der Widerstand 100 kann auch eine Silizidschicht 163 über mindestens einem der Polysiliziumanschlüsse 160 aufweisen. In den 2-3 stellen die äußersten leitfähigen Anschlüsse 162 des serpentinenförmigen Widerstands 136 die einzigen Polysiliziumanschlüsse 160 mit einer Silizidschicht 163 darauf dar. Die Silizidschicht 163 bedeckt möglicherweise nicht alle Enden 138 der Widerstandselemente 120; daher sind einige der Enden 138 der Widerstandselemente 120 in der Draufsicht von 2 sichtbar.
  • 4-6 zeigen Ansichten eines Widerstands 100 gemäß alternativen Ausführungsformen der Erfindung. Genauer zeigt 4 eine Querschnittsansicht (Ansichtslinie 4-4 in 5), ähnlich wie 1; 5 zeigt eine Ansicht von oben nach unten, ähnlich wie 2; und 6 zeigt eine Querschnittsansicht entlang der Ansichtslinie 6-6 in 5 von alternativen Ausführungsformen von leitfähigen Anschlüssen 140. Hier umfassen die leitfähigen Verbinder 140 Polysilizium, wie in den 1-3, aber alle Polysilizium-Verbinder 160 umfassen eine Silizidschicht 163 darauf. Hier bedeckt die Silizidschicht 163 alle Enden 138 (4) der Widerstandselemente 120. Die Silizidschicht kann mit jeder heute bekannten oder später entwickelten Technik mit oder ohne Masken hergestellt werden, z. B. durch Vorreinigung vor Ort, Abscheidung eines Metalls wie Titan, Nickel, Kobalt usw., Annealing, damit das Metall mit dem Polysilizium reagiert, und Entfernen des nicht reagierten Metalls.
  • 7-9 zeigen Ansichten eines Widerstands 100 gemäß anderen Ausführungsformen der Erfindung. Genauer zeigt 7 eine Querschnittsansicht (Ansichtslinie 7-7 in 8), ähnlich wie in den 1 und 4; 8 zeigt eine Ansicht von oben nach unten, ähnlich wie in den 2 und 5; und 9 zeigt eine Querschnittsansicht entlang der Ansichtslinie 9-9 in 8, von alternativen Ausführungsformen von leitfähigen Anschlüssen 140. In diesen Ausführungsformen sind mehrere Widerstandselemente 120 nacheinander durch mindestens einen Metallverbinder 166 in der Verbindungsschicht 168 (gestrichelter Kasten) über dem Halbleitersubstrat 104 miteinander verbunden. Das heißt, die leitfähigen Anschlüsse 140 umfassen einen herkömmlichen Metallverbinder 166, z. B. eine Silizidschicht mit einem Kontaktdurchgang mit Metalldraht in einer dielektrischen Zwischenschicht der Zwischenverbindungsschicht 168. Daher können Metallverbinder 166 vorteilhaft sein, weil sie während der herkömmlichen MOL- und/oder BEOL-Verarbeitung gebildet werden können. Darüber hinaus kann die Verwendung von Polysilizium-Verbindern 160, wie in den 1-6, einen zusätzlichen Maskierungsschritt erfordern, um die dielektrische Gate-Schicht 167 ( 1, 4, 7, 10, 12) zu entfernen, die für Vorrichtung im CMOS-Bereich 102 gebildet wird. Bei der Verwendung von Metallverbindern 166 entfällt dieser zusätzliche Schritt. Unabhängig von der Form des leitfähigen Anschlusses 140 kann jede Art von vertikalen Kontakten verwendet werden, sofern erforderlich.
  • Mit Bezug auf die 10 bis 13 wird in anderen Ausführungsformen ein polykristalliner Bereich 170 mit einem Dotierstoff einschließlich eines hohen spezifischen Widerstandes (HR) die äußeren Seitenwände 156 der durchgehenden U-Form 122 jedes Widerstandselements 120 umgeben, anstelle des Isolators 154 (1) entlang der äußeren Seitenwände 156 der Widerstandselemente 120. Auch hier ist die Dotierstoff-aufweisende polykristalline HR-Schicht 150 nur unter den Widerstandselementen 120 ausgebildet, d. h. sie befindet sich nicht unter dem CMOS-Bereich 102. 10 zeigt eine Querschnittsansicht (Ansichtslinie 10-10 in 11); und 11 zeigt eine Ansicht von oben nach unten von solchen Ausführungsformen. Gemäß der Darstellung in 11 befindet sich der Isolator 130 in den Tälern 132 der durchgehenden U-Formen 122 und zwischen benachbarten Widerstandselementen 120. In den 10 und 11 sind Polysilizium-Leiter 160 dargestellt, wobei nur die äußersten leitfähigen Anschlüsse 162 mit Silizid beschichtet sind. Es wird jedoch darauf hingewiesen, dass in den Ausführungsformen von 10 und 11 jede Form der hier beschriebenen leitfähigen Verbinder 140 verwendet werden kann. 12 zeigt eine Querschnittsansicht der Ausführungsform von 10 mit silizidierten Polysiliziumleitern 160 (mit Silizidschicht 163) wie in 1-6, und 13 zeigt eine Querschnittsansicht der Ausführungsform von 10 mit Metallverbindern 166 wie in 7-9. Der Dotierstoff-aufweisende HR-Polysiliziumbereich 170 kann im Vergleich zum Isolator 154 (1-6) vorteilhaft sein, weil er eine höhere Wärmeleitfähigkeit als der Isolator 154 aufweist und somit eine verbesserte Wärmeableitung vom Widerstand 100 zum Beispiel zum Halbleitersubstrat 104 bieten kann.
  • In den 14-17 ist eine weitere Ausführungsform des Widerstands 100, 136 dargestellt. 14 zeigt eine Querschnittsansicht. Hier ähnelt der Widerstand 100 im Wesentlichen der Ausführungsform in den 10-13, außer dass jedes Polysilizium-Widerstandselement 120 in einem Graben 126 im Halbleitersubstrat 104 angeordnet ist und eine isolierende Beschichtung 174 den Graben auskleidet. Die isolierende Beschichtung 174 kann jedes hier für den Isolator 130 aufgeführte Material umfassen, z. B. ein Oxid. Die isolierende Beschichtung 174 kann dort bereitgestellt werden, wo z. B. ein elektrisches Rauschen vom Widerstand 100 in das Halbleitersubstrat 104 ein Problem darstellt. Die isolierende Beschichtung 174 kann Leckströme reduzieren und die Rauschisolierung verbessern. Die isolierende Beschichtung 174 kann somit einen Kompromiss zwischen einer zusätzlichen Wärmeleitfähigkeit durch den Dotierstoff - einschließlich des polykristallinen HR-Bereichs 170 - und einer zusätzlichen Vermeidung von Leckage/Rauschen durch einen Isolator (ähnlich dem Isolator 154 in 1, der die äußeren Seitenwände 156 der durchgehenden U-Form 122 jedes Widerstandselements 120 berührt) darstellen. Es wird darauf hingewiesen, dass ein Bilden der isolierenden Beschichtung 174 eine Verwendung einer zusätzlichen Maske erfordern kann, um zu verhindern, dass sich die Beschichtung dort bildet, wo sie nicht erwünscht ist. In 14 sind Polysiliziumleiter 160 dargestellt, wobei nur die äußersten leitfähigen Anschlüsse 162 mit Silizid beschichtet sind. Es wird jedoch darauf hingewiesen, dass die in 14 dargestellte Ausführungsform eine jede Form der hierin beschriebenen leitfähigen Verbinder 140 verwenden kann. 15 zeigt die Ausführungsform von 14 mit silizidierten PolysiliziumLeitern 162 wie in den 1-6 und 12. 16 zeigt die Ausführungsform von 14 mit Metallverbindern 166 wie in den 7-9.
  • Mit Bezug zu den 17-24 wird ein Verfahren zur Herstellung des Widerstands 100 und insbesondere des serpentinenförmigen Polysilizium-Widerstands 136 beschrieben. 17 zeigt eine Querschnittsansicht einer vorläufigen Struktur 200 mit einem Halbleitersubstrat 104. In dem gezeigten Beispiel umfasst das Halbleitersubstrat 104 ein SOI-Substrat 106 mit einer aktiven Halbleiterschicht 108 über einer vergrabenen Isolatorschicht 110 über einem Halbleiterbasissubstrat 112. Das Halbleitersubstrat 104 kann einen bezeichneten CMOS-Bereich 102 und einen Bereich für den Widerstand 100 (rechts vom CMOS-Bereich 102, wie dargestellt) umfassen. 17 zeigt auch ein Bilden von einer Mehrzahl von Gräben 126 im Halbleitersubstrat 104. Die Gräben 126 sind in die Seite von 17 hinein und aus ihr heraus beabstandet, siehe z. B. die Anordnung der Widerstandselemente 120 in 2 und 20. Die Gräben 126 können mit jeder heute bekannten oder später entwickelten Maske 202 gebildet werden, z. B. durch ein Abscheiden und Strukturieren der Maske und ein Ätzen. Eine beliebige Anzahl von Gräben 126 kann eine beliebige Anzahl von Widerstandselementen 120 erzeugen (19-20). 20 zeigt vier (4) Widerstandselemente 120, es können aber auch ein, zwei, drei oder mehr als vier verwendet werden. Die Maske 202 kann z. B. aus Pad-NitridSchichten gebildet sein. Die Gräben 126 können als Teil von einem Bilden von bipolaren CMOS-Strukturen in anderen Teilen des Halbleitersubstrats 204 gebildet werden, z. B. Gräben für bipolare Transistorstrukturen, wodurch die Notwendigkeit entfällt, Gräben speziell für den Widerstand 100 zu bilden. Die Maske 202 kann mit allen heute bekannten oder später entwickelten Techniken entfernt werden, z. B. mit einem Veraschungsprozess.
  • 18 zeigt eine Querschnittsansicht eines Bildens eines Polysiliziumelements 204 in jedem Graben 126, 19 zeigt die Struktur nach der Bildung von Grabenisolationen und 20 zeigt eine Aufsicht auf die Struktur von 19, jedoch nach Entfernung der Maske 202. 18 zeigt ein Füllen von jedem Graben 126 mit einem Polysiliziumelement 204. Das Polysiliziumelement 104 kann durch jede geeignete Abscheidungstechnik, z. B. ALD, und Planarisierung, z. B. durch chemisch-mechanisches Polieren (CMP), hergestellt werden. Das Polysiliziumelement 104 kann undotiert sein oder in-situ dotiert werden, z. B. mit Bor (B). In diesem Fall kann das Polysiliziumelement 104 z. B. mit Bor (B) in einer Dosierung von z. B. 5E15 Atomen/cm3 bei 15 KeV dotiert werden. Es können auch andere Dotierstoffe, Dosierungen und Energieniveaus verwendet werden.
  • Die 19 und 20 zeigen ein Bilden von einem Isolator 130 in jedem Polysiliziumelement 204, wobei eine Mehrzahl von Polysilizium-Widerstandselementen 120 gebildet wird, die jeweils eine durchgehende U-Form 122 mit einem durchgehenden seitlichen Boden 124 in entsprechenden Gräben 126 aufweisen, und mit einem Isolator 130 im Tal 132 einer jeden durchgehenden U-Form 122. Hier kann der Isolator 130 durch ein Ätzen eines Grabens, d. h. eines Tals 132, in jedes Polysiliziumelement 204 unter Verwendung einer Maske 206 (gestrichelte Linien in 19) gebildet werden. Die Maske 206 kann Teil einer Grabenisolationsmaske (d. h. für die Grabenisolation 134) sein oder eine separate Maske darstellen. Gemäß der Darstellung in 3 und 20 erstreckt sich der Isolator 130 durch die Polysiliziumelemente 204 (in 3 als Widerstandselemente 120 dargestellt), wobei die Polysiliziumelemente 204 gegabelt werden, um durchgehende U-förmige Widerstandselemente 120 zu bilden.
  • Die 19 bis 20 zeigen eine Bildung der Ausführungsformen aus den 1 bis 6. Hier ist der Isolator 130 mit einer Grabenisolation 134 dargestellt. Das heißt, jeder Isolator 130 ist ein Grabenisolator und wird mit Grabenisolationen 134 so gebildet, dass sein Isolator 154 auch die äußeren Seitenwände 156 der durchgehenden U-Form 122 eines jeden Widerstandselements 120 berührt. Das heißt, dass das Bilden des Isolators 130 in jedem Polysiliziumelement 204 auch ein Bilden des Isolators 154 umfasst, um die äußeren Seitenwände 156 der durchgehenden U-Form 122 von jedem Polysilizium-Widerstandselement 120 zu kontaktieren. Wie bereits erwähnt, trägt der Isolator 154 dazu bei, Leckströme zu verhindern, beispielsweise zum Halbleitersubstrat 104. Es wird darauf hingewiesen, dass die gleiche Verarbeitung im CMOS-Bereich 102 stattfinden kann.
  • 19 zeigt auch die Bildung einer Dotierstoff-aufweisenden polykristallinen HR-Schicht 150 unter der vergrabenen Isolatorschicht 110 und unter jedem Polysilizium-Widerstandselement 120 im Halbleiterbasissubstrat 112. Ein Dotierstoff der polykristallinen HR-Schicht 150 kann ein Edelgaselement umfassen, z. B. Argon (Ar), Xenon (Xe), Helium (He), Krypton (Kr) und/oder Neon (Ne). In einem nicht beschränkenden Beispiel kann der Dotierstoff Ar umfassen. Die Schicht 150 kann z. B. durch Ionenimplantation des Edelgaselements gebildet werden. Es ist zwar unter jedem Widerstandselement 120 dargestellt, jedoch kann eine Maskierung verwendet werden, um selektiv eine Dotierstoff-aufweisende HR-Schicht 150 nur unter den gewünschten Widerstandselementen 120 zu erzeugen.
  • Nach den obigen Schritten kann die Maske 206, wie in 20 gezeigt, mit allen bekannten oder später entwickelten Techniken entfernt werden, z. B. mit einem Veraschungsprozess.
  • Zurück zu den 2, 3, 5, 6, 8 und 9 kann das Verfahren auch ein Verbinden der Enden 138 von mehreren Polysilizium-Widerstandselementen 120 nacheinander umfassen, um einen serpentinenförmigen Polysilizium-Widerstand 136 zu bilden. Die Enden 138 können miteinander verbunden werden, indem einer der hier beschriebenen leitfähigen Verbinder 140 gebildet wird. Zum Beispiel silizidierte Polysiliziumleiter wie in 1-6 oder Metallverbinder 166 wie in 7-9. Polysilizium-Verbinder 160 können durch Abscheidung von Polysilizium und anschließende Strukturierung des Polysiliziums zur Bildung der Verbinder gebildet werden, vielleicht gleichzeitig mit einem Bilden des Poly-Leiters 161 (1) im benachbarten CMOS-Bereich 102. Es kann eine eventuell erforderliche Silizidierung und BEOL- und/oder MOL-Verarbeitung folgen, um Verbindungen zu anderen Schichten herzustellen. In 2 sind beispielsweise die äußersten leitfähigen Anschlüsse 162 die einzigen Polysiliziumanschlüsse 160 mit einer Silizidschicht 163 darauf. In einem anderen Beispiel, das in den 5 und 6 dargestellt ist, können alle Polysilizium-Verbindungsstücke 160 eine Silizidschicht 163 umfassen. In der anderen, in den 7-9 dargestellten Ausführungsform können Metallverbinder 166 verwendet werden. Die Metallverbinder 166 können mit jedem bekannten Verfahren hergestellt werden, dessen Einzelheiten bekannt sind.
  • In 21 ist eine Querschnittsansicht einer vorläufigen Struktur 200 dargestellt, die im Wesentlichen derjenigen von 17 entspricht. 21 zeigt eine Bildung des Dotierstoff-aufweisenden HR-Polysiliziumbereichs 170, wie in den 10-13. Um den Dotierstoff-aufweisenden HR-Polysiliziumbereich 170 zu erzeugen, wird hier eine lonenimplantation in den Graben 126 durchgeführt, d. h. bevor darin das Polysiliziumelement 204 gebildet wird. Der implantierte Dotierstoff kann ein Edelgaselement umfassen, z. B. Argon (Ar), Xenon (Xe), Helium (He), Krypton (Kr) und/oder Neon (Ne). In einem nicht beschränkenden Beispiel kann der Dotierstoff Ar umfassen. Es kann eine jede geeignete Dosierung und jedes Energieniveau verwendet werden. Das lonenimplantat bildet eine Dotierstoff-aufweisende polykristalline HR-Schicht 150 unter dem Graben 126 und in das Halbleitersubstrat 104 und bildet einen Dotierstoff-aufweisenden polykristallinen HR-Bereich 170 in der aktiven Halbleiterschicht 108 neben den Seitenwänden des Grabens 126. Gemäß der Darstellung in der Querschnittsansicht von 22 werden, wenn der Graben 126, wie zuvor beschrieben, mit dem Polysiliziumelement 204 gefüllt wird, die äußeren Seitenwände 156 der durchgehenden U-Form 122 von einem jeden Polysilizium-Widerstandselement 120 von dem Dotierstoff-aufweisenden HR-Polysiliziumbereich 170 kontaktiert. 22 zeigt auch ein Bilden eines Isolators 130 in jedem Polysiliziumelement 204 (wie zuvor beschrieben), wodurch die kontinuierliche U-Form 122 von jedem Polysilizium-Widerstandselement 120 gebildet wird.
  • 23 und 24 zeigen dasselbe Verfahren wie in den 21 und 22 beschrieben ist, jedoch einschließlich einer Bildung einer isolierenden Beschichtung 174 in jedem Graben 126 vor Bildung des Polysiliziumelements 204 in jedem Graben. 23 zeigt ein Bilden der isolierenden Beschichtung 174 nach der lonenimplantation der Dotierstoff-aufweisenden polykristallinen HR-Schicht 150 und des Dotierstoff-aufweisenden HR-Polysiliziumbereichs 170. Die isolierende Beschichtung 174 kann mit jeder geeigneten Abscheidungstechnik, z. B. ALD, hergestellt werden. Es kann eine zusätzliche Maske (nicht dargestellt) erforderlich sein, um zu verhindern, dass sich die isolierende Schicht 174 dort bildet, wo sie nicht erwünscht ist, z. B. über dem CMOS-Bereich 102. Die Widerstandselemente 120 in den 23 und 24 können gemäß der Beschreibung hierin mit leitfähigen Verbindern 140 verbunden werden - siehe z. B. 14-16.
  • Ausführungsformen der Erfindung stellen einen Widerstand 100 bereit, der einen kompakten und programmierbaren serpentinenförmigen Grabenwiderstand 136 umfasst. Der Widerstandswert des Widerstands 100 kann z. B. durch die Anzahl der verwendeten Widerstandselemente 120, die Tiefe eines jeden Widerstandselements 120 und die Dotierstoffe in den Widerstandselementen 120 angepasst werden. In einem nicht beschränkenden Beispiel können mindestens 60 % des Gesamtwiderstands des Widerstands 100 durch die vertikale Ausdehnung der Widerstandselemente 120 bereitgestellt werden. Da ein großer Teil des Widerstandwerts im vertikalen Abschnitt der durchgehenden U-förmigen Widerstandselemente 120 bereitgestellt wird, weist der Widerstand 100 eine kleinere Grundfläche auf und erfordert weniger Aufwand bei der Bearbeitung, z. B. für den Zugang zu darunterliegenden Strukturen im Halbleitersubstrat 104. Das Polysilizium des Widerstands 100 kann als Teil des BI-CMOS-Polysiliziums und des CMOS-Poly-Leiter-Polysiliziums gebildet werden, was Zeit und Kosten spart, da speziell für den Widerstand keine Gräben gebildet werden müssen. Die Wärmeleitfähigkeit und die elektrische Isolierung können auf der Grundlage der Dicke und des Typs der Isolierung 154 (1-9) und/oder der Dicke, des Dotierstofftyps und der Dotierstoffkonzentration des Dotierstoffs - einschließlich des HR-Polysiliziumbereichs 170 - angepasst werden (z. B. 10-13). Zusätzliche elektrische und rauschbedingte Isolierung und thermische Leitfähigkeit für Ausführungsformen, die den Dotierstoff-umfassenden HR-Polysiliziumbereich 170 (z. B. 10-13) verwenden, können mit Hilfe der isolierenden Beschichtung 174 (14-16) angepasst werden. Darüber hinaus können der Leckstrom und die Wärmeleitfähigkeit des Widerstands 100 in das Halbleitersubstrat 104 auf der Grundlage der Dicke, des Dotierstofftyps und der Dotierstoffkonzentration der polykristallinen Schicht 150 mit Dotierstoff einschließlich HR gesteuert werden.
  • Das oben beschriebene Verfahren wird bei der Herstellung von Chips für integrierte Schaltungen verwendet. Die so hergestellten integrierten Schaltungschips können vom Hersteller als rohe Wafer (d. h. als einzelner Wafer mit mehreren unverpackten Chips), als nackter Chip oder in verpackter Form vertrieben werden. Im letzteren Fall wird der Chip in ein Einzelchip-Gehäuse (z. B. einen Kunststoffträger mit Anschlüssen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in ein Multichip-Gehäuse (z. B. einen Keramikträger mit Oberflächenverbindungen und/oder vergrabenen Verbindungen) eingebaut. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsgeräten als Teil von entweder (a) einem Zwischenprodukt, wie einer Hauptplatine, oder (b) einem Endprodukt integriert. Bei dem Endprodukt kann es sich um jedes beliebige Produkt handeln, das integrierte Schaltkreis-Chips umfasst, angefangen bei Spielzeug und anderen einfachen Anwendungen bis hin zu hochentwickelten Computerprodukten mit einem Bildschirm, einer Tastatur oder einem anderen Eingabegerät und einem Zentralprozessor.
  • Die hier verwendete Terminologie dient nur der Beschreibung bestimmter Ausführungsformen und ist nicht als Beschränkung der Erfindung zu verstehen. Die hier verwendeten Singularformen „ein, eine“ und „der, die, das“ schließen auch die Pluralformen ein, sofern aus dem Kontext nicht eindeutig etwas anderes hervorgeht. Es versteht sich ferner, dass die Begriffe „umfasst“ und/oder „umfassend“, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein bestimmter Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente und/oder Komponenten spezifizieren, aber das Vorhandensein oder Hinzufügen eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon nicht ausschließen. „Optional“ bedeutet, dass das nachfolgend beschriebene Ereignis oder der beschriebene Umstand eintreten oder nicht eintreten kann und dass die Beschreibung Fälle umfasst, in denen das Ereignis eintritt und Fälle, in denen es nicht eintritt.
  • Eine ungenaue Formulierung, wie sie hier in der Beschreibung und den Ansprüchen verwendet wird, kann zur Modifizierung einer jeden quantitativen Darstellung verwendet werden, die zulässigerweise variieren kann, ohne dass dies zu einer Änderung der Grundfunktion führt, auf die sie sich bezieht. Dementsprechend ist ein Wert, der durch einen oder mehrere Begriffe wie „ungefähr“, „annähernd“ und „im Wesentlichen“ modifiziert wird, nicht auf den genau angegebenen Wert beschränkt. Zumindest in einigen Fällen kann die annähernde Formulierung der Genauigkeit eines Instruments zur Messung des Wertes entsprechen. Hier und in der gesamten Spezifikation und den Ansprüchen können Bereichsbegrenzungen kombiniert und/oder ausgetauscht werden; solche Bereiche sind gekennzeichnet und schließen davon umfasste Unterbereiche ein, sofern der Kontext oder die Sprache nichts anderes besagt. Der Begriff „ungefähr“, der auf einen bestimmten Wert eines Bereichs angewandt wird, bezieht sich auf beide Werte und kann, sofern nicht anders von der Genauigkeit des Messgeräts abhängig, +/- 10 % des angegebenen Werts/der angegebenen Werte bedeuten.

Claims (19)

  1. Widerstand (100), umfassend: mindestens ein Polysilizium-Widerstandselement (120) in einem Halbleitersubstrat (104) und wenigstens teilweise direkt über einer Dotierstoff-aufweisenden polykristallinen HR-Schicht (150), wobei jedes Polysilizium-Widerstandselement (120) eine durchgehende U-Form (122) mit einem durchgehenden seitlichen Boden (124) aufweist; eine Isolatorschicht (110) über der Dotierstoff-aufweisenden polykristallinen HR-Schicht (150), wobei sich jedes Polysilizium-Widerstandselement (120) durch die Isolatorschicht (110) und in die Dotierstoff-aufweisende polykristalline HR-Schicht (150) erstreckt und einen zweiten Isolator (130) in einem Tal (132) der durchgehenden U-Form (122) von jedem Polysilizium-Widerstandselement (120).
  2. Widerstand (100) nach Anspruch 1, wobei ein Dotierstoff der Dotierstoff-aufweisenden polykristallinen HR-Schicht (150) ein Edelgaselement umfasst.
  3. Widerstand (100) nach Anspruch 2, ferner umfassend einen Dotierstoff-aufweisenden polykristallinen HR-Bereich (170), der die äußeren Seitenwände (156) der durchgehenden U-Form (122) von jedem Polysilizium-Widerstandselement (120) umgibt.
  4. Widerstand (100) nach Anspruch 3, wobei jedes Polysilizium-Widerstandselement (120) in einem Graben (126) in dem Halbleitersubstrat (104) mit einer isolierenden Beschichtung (174) darin angeordnet ist.
  5. Widerstand (100) nach Anspruch 1, wobei jeder Isolator (110, 130) eine Grabenisolation ist, die auch äußere Seitenwände (156) der durchgehenden U-Form (122) von jedem Polysilizium-Widerstandselement (120) berührt.
  6. Widerstand (100) nach Anspruch 1, ferner umfassend eine Mehrzahl von Polysilizium-Widerstandselementen (120) die sequentiell miteinander verbunden sind, wobei ein serpentinenförmiger Polysilizium-Widerstand (136) ausgebildet ist.
  7. Widerstand (100) nach Anspruch 6, wobei Enden (138) der Mehrzahl von Polysilizium-Widerstandselementen (120) durch mindestens einen Polysilizium-Verbinder sequentiell miteinander gekoppelt sind, wobei sich jeder Polysilizium-Verbinder in derselben Schicht befindet wie Poly-Leiter (161) eines benachbarten CMOS-Bereichs (102); und eine Silizidschicht (163) über mindestens einem von dem mindestens einen Polysilizium-Verbinder (160).
  8. Widerstand (100) nach Anspruch 6, wobei die Mehrzahl von Polysilizium-Widerstandselementen (120) durch mindestens einen Metallverbinder in einer Verbindungsschicht (168) über dem Halbleitersubstrat (104) sequentiell miteinander verbunden sind.
  9. Widerstand (100) nach Anspruch 1, wobei jedes Polysilizium-Widerstandselement (120) tiefer ist als breit.
  10. Widerstand (100), umfassend: eine Mehrzahl von verbundenen Polysilizium-Widerstandselementen (120) in einem SOI-Substrat (106), wobei jedes Polysilizium-Widerstandselement (120) eine kontinuierliche U-Form (122) mit einem durchgehenden seitlichen Boden (124) aufweist, wobei die Mehrzahl von Polysilizium-Widerstandselementen (120) einen serpentinenförmigen Polysilizium-Widerstand bildet, wobei das SOI-Substrat (106) eine vergrabene Isolatorschicht (110) über einem Halbleiterbasissubstrat (104) umfasst; einen Grabenisolator innerhalb eines Tals (132) der durchgehenden U-Form (122) von jedem Polysilizium-Widerstandselement (120); und eine Dotierstoff-aufweisende polykristalline HR-Schicht (150) unter der vergrabenen Isolatorschicht (110) und unter jedem Polysilizium-Widerstandselement (120) in dem Halbleiterbasissubstrat (112), wobei ein Dotierstoff der Dotierstoff-aufweisenden polykristallinen HR-Schicht (150) ein Edelgaselement umfasst, wobei sich jedes Polysilizium-Widerstandselement (120) durch die vergrabene Isolatorschicht (110) und in die Dotierstoff-aufweisende polykristalline HR-Schicht (150) erstreckt.
  11. Widerstand nach Anspruch 10, ferner umfassend einen Dotierstoff-aufweisenden polykristallinen HR-Bereich (170), der äußere Seitenwände (156) der durchgehenden U-Form (122) von jedem Polysilizium-Widerstandselement (120) umgibt.
  12. Widerstand nach Anspruch 11, wobei jedes Polysilizium-Widerstandselement (120) in einem Graben (126) im SOI-Substrat (106) angeordnet ist, der eine isolierende Beschichtung (174) darin aufweist.
  13. Widerstand nach Anspruch 10, wobei der Grabenisolator auch die äußeren Seitenwände (156) der durchgehenden U-Form (122) von jedem Polysilizium-Widerstandselement (120) berührt.
  14. Widerstand nach Anspruch 10, wobei Enden (138) der Mehrzahl von Polysilizium-Widerstandselementen (120) durch mindestens einen Polysilizium-Verbinder miteinander sequentiell verbunden sind, wobei sich jeder Polysilizium-Verbinder in derselben Schicht befindet wie Poly-Leiter (161) eines benachbarten CMOS-Bereichs (102); und eine Silizidschicht (163) über mindestens einem der mindestens einen Polysilizium-Verbinder.
  15. Widerstand nach Anspruch 10, wobei die mehreren Polysilizium-Widerstandselemente (120) durch mindestens einen Metallverbinder in einer Verbindungsschicht (168) über dem Halbleiterbasissubstrat (112) miteinander sequentiell verbunden sind.
  16. Verfahren zum Bilden eines serpentinenförmigen Polysilizium-Widerstandes (100), wobei das Verfahren umfasst: ein Bilden einer Mehrzahl von Gräben (126) in einem SOI-Substrat (106) mit einer aktiven Halbleiterschicht über einer vergrabenen Isolatorschicht (110) über einem Halbleiterbasissubstrat (112), wobei sich jeder Graben (126) bis zum Halbleiterbasissubstrat (112) erstreckt; ein Füllen von jedem Graben (126) mit einem Polysiliziumelement (204); ein Bilden eines Isolators (130) in jedem Polysiliziumelement (204), wobei eine Mehrzahl von Polysilizium-Widerstandselementen gebildet wird, die jeweils eine durchgehende U-Form (122) mit einem durchgehenden seitlichen Boden (124) in einem jeweiligen Graben (126) und mit dem Isolator (130) in einem Tal (132) aufweisen; ein Bilden einer Dotierstoff-aufweisenden polykristallinen HR-Schicht (150) unter der vergrabenen Isolatorschicht (110) und unter jedem Polysilizium-Widerstandselement (120) in dem Halbleiterbasissubstrat (112), wobei ein Dotierstoff der Dotierstoff-aufweisenden polykristallinen HR-Schicht (150) ein Edelgaselement umfasst; und ein sequentielles Verbinden von Enden (138) der Mehrzahl von Polysilizium-Widerstandselementen (120), um den serpentinenförmigen Polysilizium-Widerstand (100) zu bilden.
  17. Verfahren nach Anspruch 16, wobei das Bilden der Dotierstoff-aufweisenden HR polykristallinen Schicht (150) ein Bilden eines Dotierstoff-aufweisenden polykristallinen HR-Bereichs (170) umfasst, der die äußeren Seitenwände (156) der durchgehenden U-Form (122) von jedem Polysilizium-Widerstandselement (120) umgibt.
  18. Verfahren nach Anspruch 16, wobei das Bilden des Isolators in jedem Polysiliziumelement (204) auch ein Bilden des Isolators (154) umfasst, um äußere Seitenwände (156) der durchgehenden U-Form (122) von jedem Polysilizium-Widerstandselement (120) zu kontaktieren.
  19. Verfahren nach Anspruch 16, ferner umfassend ein Bilden einer isolierenden Beschichtung (174) in jedem Graben (126) vor dem Bilden des Polysiliziumelements (204) in jedem Graben (126).
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060267144A1 (en) 2004-05-25 2006-11-30 International Business Machines Corporation Trench type buried on-chip precision programmable resistor
US20140183657A1 (en) 2012-12-31 2014-07-03 Texas Instruments Incorporated Embedded Polysilicon Resistor in Integrated Circuits Formed by a Replacement Gate Process

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5316978A (en) 1993-03-25 1994-05-31 Northern Telecom Limited Forming resistors for intergrated circuits
US20060166457A1 (en) 2005-01-21 2006-07-27 Liu Sarah X Method of making transistors and non-silicided polysilicon resistors for mixed signal circuits
US7560761B2 (en) 2006-01-09 2009-07-14 International Business Machines Corporation Semiconductor structure including trench capacitor and trench resistor
US7910450B2 (en) 2006-02-22 2011-03-22 International Business Machines Corporation Method of fabricating a precision buried resistor
DE102008049732B4 (de) 2008-09-30 2011-06-09 Amd Fab 36 Limited Liability Company & Co. Kg Halbleiterbauelement mit vergrabenem Polysiliziumwiderstand sowie Verfahren zu seiner Herstellung
US8377790B2 (en) 2011-01-27 2013-02-19 International Business Machines Corporation Method of fabricating an embedded polysilicon resistor and an embedded eFuse isolated from a substrate
US8614137B2 (en) 2011-02-11 2013-12-24 International Business Machines Corporation Dual contact trench resistor in shallow trench isolation (STI) and methods of manufacture
US8735986B2 (en) 2011-12-06 2014-05-27 International Business Machines Corporation Forming structures on resistive substrates
US10170464B2 (en) 2015-06-05 2019-01-01 International Business Machines Corporation Compound semiconductor devices having buried resistors formed in buffer layer
US9716136B1 (en) 2016-03-16 2017-07-25 Globalfoundries Inc. Embedded polysilicon resistors with crystallization barriers
US10162931B2 (en) * 2017-03-28 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Method of forming serpentine resistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060267144A1 (en) 2004-05-25 2006-11-30 International Business Machines Corporation Trench type buried on-chip precision programmable resistor
US20140183657A1 (en) 2012-12-31 2014-07-03 Texas Instruments Incorporated Embedded Polysilicon Resistor in Integrated Circuits Formed by a Replacement Gate Process

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