DE102019207318A1 - Mosfets mit verlängertem drain (edmos) - Google Patents

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Khee Yong Lim
Elgin Kiok Boone Quek
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Abstract

Die vorliegenden Angaben beziehen sich auf Halbleiterstrukturen und insbesondere auf MOSFET-Strukturen mit verlängertem Drain mit zwei verschiedenen Oxiddicken und Herstellungsverfahren. Die Struktur umfasst einen Metall-Oxid-Halbleiter-Transistor mit verlängertem Drain (EDMOS-Transistor), der eine Gatestruktur mit einem Schema mit zwei Oxiden umfasst.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegenden Angaben beziehen sich auf Halbleiterstrukturen und insbesondere auf MOSFET-Strukturen mit verlängertem Drain, die zwei Oxiddicken aufweisen, sowie auf Herstellungsverfahren.
  • HINTERGRUND
  • Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs, im Englischen: „metaloxide-semiconductor field effect transistors“) werden als Hochfrequenzschalter, die zwischen einem Ein-Zustand und einem Aus-Zustand wechseln können, verwendet. Das ermöglicht die Steuerung einer hohen Lastleistung mit minimaler Verlustleistung. Obwohl der MOSFET wegen der Abwesenheit des Minoritätsladungsträgertransports mit hoher Geschwindigkeit schalten kann, wird seine Leistung durch die Eingangskapazität begrenzt.
  • In konventionellen MOS-Transistoren mit verlängertem Drain (EDMOS-Transistoren, im Englischen: „extended drain MOS transistors“), ist die Eingangskapazität wegen der großen Gatefläche und der großen Überlappung zwischen dem Gate und den Draingebieten relativ groß. Wegen dieser Art der Ausgestaltung wird die obere Grenzfrequenz üblicherweise durch das Aufladen und Entladen der Eingangskapazität begrenzt. Es ist bekannt, dass zusätzlich zu der Kapazität zwischen Gate und Source (CGS) wegen der Überlappung des Gates eine erhebliche Kapazität zwischen Gate und Drain (CGD) existiert. Wenn die Eingangskapazität relativ groß ist, wird für den Betrieb des EDMOS ein relativ hoher Gatestrom benötigt. Infolgedessen sind die Gateschaltverluste erheblich, insbesondere bei Schaltfrequenzen jenseits von 1 MHz.
  • Außerdem wird erwartet, dass sich in konventionellen EDMOS auf vollständig verarmten Silizium-auf-Isolator-Strukturen (FDSOI-Strukturen, im Englischen „fully depleted silicon on insulator structures“) mit fortdauernder Erhöhung von VB2 zur Modulation des Drift/Drain-elektrischen Felds in einem Bauelement mit zwei verschiedenen Masseflächen (DGP, im Englischen: „dual ground plane“) ein Durchbruch am Gatestapet/Driftgebiet ergibt. VB2 bezieht sich auf die Vorspannungsbedingung eines Rückseitengates unterhalb des Driftgebiets/BOX. Dieses ist eine stark N-dotierte implantierte Masseebene (GP, im Englischen: „ground plane“), die sich in einer N-Wanne befindet und beispielsweise mit einem hybriden Anschluss verbunden ist. An diesem Punkt hat das Driftgebiet quasi eine höhere Dotierung und das Potential an der Kante des Gatestapels erreicht seine maximale Spannung.
  • Außerdem tritt ein Durchbruch am Oxid auf und BVdss bricht zusammen, da das Oxid eine derart hohe Spannung nicht länger aushalten kann. BVdss ist eine Durchbruchspannung, bei der die in Sperrrichtung vorgespannte Körper-Drift-Diode durchbricht und aufgrund des Lawinenverstärkungsprozesses zwischen der Source und dem Drain ein erheblicher Strom zu fließen beginnt, während das Gate und die Source miteinander kurzgeschlossen sind. Derzeit beträgt die maximale BVdss, die in EDMOS-Strukturen auf FDSOI erreicht wird, ungefähr 11V, wobei sie hauptsächlich durch das elektrische Feld an der Grenze zwischen dem Gatestapel und dem Driftgebiet begrenzt wird.
  • ZUSAMMENFASSUNG
  • In einem Aspekt der Angaben umfasst eine Struktur: einen Metall-Oxid-Halbleiter-Transistor mit verlängertem Drain (EDMOS), der eine Gatestruktur mit einem Schema mit zwei Oxiden umfasst.
  • In einem Aspekt der Angaben umfasst eine Struktur: einen Metall-Oxid-Halbleiter-Transistor mit verlängertem Drain (EDMOS), der auf einem vollständig verarmten SOI-Substrat gebildet ist; und eine Gatestruktur mit einem dickeren Teil eines Oxids, der einer Drainseite der Gatestruktur benachbart ist, und einem dünneren Teil des Oxids unter einem restlichen Teil der Gatestruktur.
  • In einem Aspekt der Angaben umfasst ein Verfahren: Bilden einer tiefen N-Wannenimplantation in einem Halbleiter-auf-Isolator-Substrat; Bilden eines Kanalgebiets eines EDMOS-Transistors durch Strukturieren des Halbleitermaterials und des vergrabenen Isolatormaterials des Halbleiter-auf-Isolator-Substrats und einen darauffolgenden optionalen epitaktischen Wiederaufwachsprozess; Bereitstellen einer Wannenimplantation und einer Driftimplantation in dem Kanalgebiet; und Bereitstellen eines Oxidationsprozesses zur Bildung eines Schemas mit zwei Oxiden für eine Gatestruktur des EDMOS-Transistors.
  • Figurenliste
  • Die vorliegenden Angaben werden in der folgenden ausführlichen Beschreibung mit Bezug auf die erwähnten mehreren Zeichnungen mit Hilfe nicht einschränkender Beispiele beispielhafter Ausführungsformen der vorliegenden Angaben beschrieben.
    • 1 zeigt eine Struktur, die inmitten anderer Strukturelemente ein Gebiet mit einem MOSFET mit verlängertem Drain (EDMOS) und ein Gebiet mit einem Bauelement für niedrige Spannung (LV, im Englischen: „low voltage“) umfasst, und entsprechende Herstellungsverfahren gemäß Aspekten der vorliegenden Angaben.
    • 2 zeigt inmitten anderer Strukturelemente eine Mesastruktur, die aus Halbleitermaterial besteht, und entsprechende Herstellungsverfahren gemäß Aspekten der vorliegenden Angaben.
    • 3 zeigt inmitten anderer Strukturelemente ein Seitenwandmaterial auf der Mesastruktur und entsprechende Herstellungsverfahren gemäß Aspekten der vorliegenden Angaben.
    • 4 zeigt inmitten anderer Strukturelemente Wannenimplantationsgebiete um die Mesastruktur herum und entsprechende Herstellungsverfahren gemäß Aspekten der vorliegenden Angaben.
    • 5 zeigt inmitten anderer Strukturelemente eine Siliziumdioxidmesa und entsprechende Herstellungsverfahren gemäß Aspekten der vorliegenden Angaben.
    • 6 zeigt inmitten anderer Strukturelemente Gatestrukturen, die in einem EDMOS-Gebiet und einem LV-Gebiet gebildet sind, wobei die Gatestruktur im EDMOS ein Schema mit zwei Oxiden aufweist, sowie entsprechende Herstellungsverfahren gemäß Aspekten der vorliegenden Angaben.
    • 7 zeigt inmitten anderer Strukturelemente die Bildung von Kontakten auf den Gatestrukturen und den Source/Drain-Gebieten, sowie entsprechende Herstellungsverfahren gemäß Aspekten der vorliegenden Angaben.
    • 8-11 zeigen eine alternative Struktur und entsprechende Herstellungsverfahren gemäß Aspekten der vorliegenden Angaben.
    • 12 zeigt eine alternative Struktur und entsprechende Herstellungsverfahren gemäß Aspekten der vorliegenden Angaben.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegenden Angaben beziehen sich auf Halbleiterstrukturen und insbesondere auf MOSFET-Strukturen mit erweitertem Drain (EDMOS-Strukturen) mit zwei verschiedenen Oxiddicken und Herstellungsverfahren. Vorteilhafterweise wird durch die Implementierung der hierin beschriebenen Strukturen ein vielseitiger Ansatz bereitgestellt, um EDMOS-Bauelemente in fortgeschrittene Technologieknoten mit vollständig verarmtem SOI (FDSOI) einzubringen. Und, wie ein Fachmann sofort anerkennen würde, richtet sich die Integration von EDMOS-Bauelementen in FDSOI auf den Bedarf nach hohen Spannungen in rf/Leistungs-Anwendungen, während sich die CMOS-Kerntechnologien hin zu fortgeschrittenen Knoten entwickeln, in denen ein niedriges Niveau von Leckströmen und eine verbesserte Kontrolle von Kurzkanaleffekten erforderlich sind. Außerdem besteht bei einer Implementierung der hierin beschriebenen Strukturen kein Bedarf nach komplizierten Vorspannungsschemata für Masseebenen.
  • In Ausführungsformen kann das EDMOS-Bauelement auf einem vollständig verarmten Silizium-auf-Isolator-Substrat mit ultradünnem Körper und vergrabenem Oxid (UTBB FDSOI, im Englischen: „ultrathin body and buried oxide fully depleted silicon on insulator“) aufgebaut werden. Das EDMOS-Bauelement umfasst ein Schema mit zwei Oxiden, um vor dem BVdss-Zusammenbruch aufgrund eines hohen Felds zwischen Gatestapel und Drift zu schützen. Die Bildung eines Gatestapels mit zwei Oxiden kann in einem UTBB-FDSOI bereitgestellt werden, wobei in der Nähe eines Drainanschlusses ein dickeres Oxid, das beispielsweise unter einem Gate an einer Drainkante des EDMOS-Bauelements gebildet wird, bereitgestellt wird, damit es ein hohes elektrisches Feld zwischen Gatestapel und Drift aushält, insbesondere wenn die Durchbruchspannung größer als 11V ist. In Ausführungsformen kann das EDMOS-Bauelement mit einem Bauelement für niedrige Spannungen (LV-Bauelement) oder anderen Bauelementen auf einem FDSOI-Substrat integriert werden,
  • Das EDMOS-Bauelement der vorliegenden Angaben kann auf eine Vielzahl verschiedener Arten unter Verwendung einer Anzahl verschiedener Werkzeuge hergestellt werden. Im Allgemeinen werden jedoch die Methodiken und Werkzeuge zur Herstellung von Strukturen mit Abmessungen auf der Mikrometer- und Nanometer-Skala verwendet. Die Methodiken, d.h., Technologien, die für die Herstellung des EDMOS-Bauelements der vorliegenden Angaben verwendet werden, wurden aus der integrierten Schaltkreistechnologie (IC-Technologie, im Englischen: „integrated circuit technology“) übernommen. Beispielsweise werden die Strukturen auf Wafern aufgebaut und in Materialschichten, die durch Fotolithografieprozesse auf einem Wafer strukturiert werden, verwirklicht. Insbesondere werden bei der Herstellung des EDMOS-Bauelements drei Grundbausteine verwendet: (i) die Abscheidung dünner Materialschichten auf einem Substrat, (ii) das Aufbringen einer strukturierten Maske auf den Schichten durch fotolithografische Abbildung, und (iii) das Ätzen der Schichten selektiv zu der Maske.
  • 1 zeigt eine Struktur, die inmitten anderer Strukturelemente ein EDMOS-Gebiet und ein LV-Gebiet (Niederspannungsgebiet) umfasst. Insbesondere umfasst die in 1 gezeigte Struktur 10 sowohl ein EDMOS-Gebiet 12 und ein LV-Gebiet 14, die durch Halbleiter-auf-Isolator-Technologien (SOI-Technologien) gebildet sind. In Ausführungsformen umfassen die Halbleiter-auf-Isolator-Technologien (SOI-Technologien) 16 ein Isolatormaterial 16b, das an einen Halbleiterwafer 16a gebondet ist und ein Halbleitermaterial 16c (beispielsweise Silizium), das an das Isolatormaterial 16b gebondet ist. Das Isolatormaterial 16b kann ein vergrabenes Oxidmaterial mit einer Dicke von ungefähr 25 nm oder weniger sein, während das Halbleitermaterial 16c aus einem beliebigen geeigneten Material gebildet sein kann, beispielsweise Si, SiGe, SiGeC, SiC usw., mit einer Dicke von ungefähr 10 nm oder weniger. Es sollte von den Fachleuten verstanden werden, dass in den vorliegenden Angaben auch andere Materialdicken in Erwägung gezogen werden.
  • Wie außerdem in 1 gezeigt, umfasst das EDMOS-Gebiet 12 eine tiefe N+-Wannenimplantation 18, die beispielsweise durch konventionelle lonenimplantationsprozesse mit darauffolgendem tiefen Diffusionsprozess gebildet werden kann. Die N+-Wannenimplantation stellt eine Isolation von anderen Bauelementen, beispielsweise einem LV-Bauelement, bereit. In Ausführungsformen kann der Implantationsprozess mit typischen Ionenenergien im Bereich von, beispielsweise, mehr als 1000keV und vorzugsweise weniger als 2500keV bereitgestellt werden, wobei beispielsweise Phosphordotierstoffe verwendet werden. Das LV-Gebiet 14 umfasst eine flache Wannenimplantation 20 in einem oberen Teil des Halbleiterwafers 16a, direkt unterhalb der Isolatorschicht 16b. In Ausführungsformen kann die flache Wannenimplantation 20 bei niedrigerer Energie implantiert werden, beispielsweise mit Arsen, Phosphor oder Bor im Energiebereich von ungefähr 50keV bis 500keV.
  • Immer noch unter Bezugnahme auf 1 werden durch den SOI-Wafer 16 flache Grabenisolationsstrukturen 22 gebildet, um das EDMOS-Gebiet 12 und das LV-Gebiet 14 voneinander zu trennen. In Ausführungsformen können die flachen Grabenisolationsstrukturen 22 mit Hilfe den Fachleuten bekannter konventioneller Verfahren der Lithografie, des Ätzens und der Abscheidung gebildet werden. Beispielsweise wird ein Fotolack, der über dem Halbleitermaterial 16c gebildet ist, an Energie (Licht) ausgesetzt, um ein Muster (eine Öffnung) zu bilden. Es wird ein Ätzprozess mit einer selektiven Chemie, beispielsweise reaktives lonenätzen (RIE, im Englischen: „reactive ion etching“) verwendet, um durch die Öffnungen des Fotolacks einen oder mehrere Gräben im Halbleitermaterial 16c zu bilden. Der Fotolack kann dann durch einen konventionellen Sauerstoffveraschungsprozess oder einen anderen bekannten Resiststripprozess entfernt werden. Nach dem Entfernen des Fotolacks kann mit Hilfe eines beliebigen konventionellen Abscheidungsprozesses, beispielsweise eines chemischen Dampfabscheidungsprozesses (CVD-Prozesses, im Englischen: „chemical vapor deposition process“) ein Isolatormaterial (z.B. ein Oxid) abgeschieden werden. Sämtliches restliches Material auf der Oberfläche des Halbleitermaterials 16c kann durch konventionelle Prozesse des chemisch mechanischen Polierens (CMP, im Englischen: „chemical mechanical polishing“) entfernt werden.
  • In 2 wird ein Maske 24 (z.B. ein Nitridmaterial) flächig über dem EDMOS-Gebiet 12 und dem LV-Gebiet 14 abgeschieden, worauf ein Strukturierungsprozess unter Verwendung konventioneller Verfahren der Lithografie und des Ätzens folgt. Durch die Strukturierung der Maske 24 bleibt das LV-Gebiet 14 vollständig geschützt, während das EDMOS-Gebiet 12 Öffnungen 25 aufweist, in denen Teile des Halbleitermaterials 16c freiliegen. Es wird ein zeitlich abgestimmter Ätzprozess (z.B. RIE) mit einer selektiven Chemie verwendet, um durch die Öffnungen 25 die Materialien 16b, 16c beispielsweise in den nicht abgedeckten Bereichen des EDMOS-Gebiets 12 zu entfernen. In Ausführungsformen hält der Ätzprozess auf dem Wafermaterial 16a (z.B. einem Halbleitermaterial) an. Auf diese Weise wird in dem EDMOS-Gebiet 12 eine Mesa 17, die aus dem Isolatormaterial 16b und dem Halbleitermaterial 16c zusammengesetzt ist, gebildet.
  • Nunmehr unter Bezugnahme auf 3 wird über der Mesa 17 und der Maske 24 ein Abstandshaltermaterial 26 gebildet. In Ausführungsformen kann das Abstandshaltermaterial 16 ein Oxidmaterial sein, das unter Verwendung eines konventionellen Prozesses zur Bildung eines Abstandshalteroxids abgeschieden wird, so dass für das vollständige Verständnis der vorliegenden Angaben keine weitere Erläuterung erforderlich ist. Nach der Bildung des Abstandshalteroxids wird auf dem freiliegenden Abstandshaltermaterial 16c unter Verwendung eines epitaktischen Aufwachsprozesses ein optionales epitaktisches Aufwachsen von Halbleitermaterial 28 durchgeführt. Das Halbleitermaterial 28 kann bis zu einer Dicke von ungefähr 35 nm oder weniger und vorzugsweise bis zur gleichen Höhe wie das Halbleitermaterial 16c auf dem LV-Gebiet 14 (das immer noch durch die Maske 24 geschützt wird) aufgewachsen werden. In Ausführungsformen wird das Kanalgebiet des EDMOS-Bauelements durch Strukturieren der Halbleiterschicht 16c und der Isolatorschicht 16b in Kombination mit dem epitaktischen Aufwachsen des Halbleitermaterials 28 gebildet.
  • Wie in 4 gezeigt, wird nach dem Entfernen der Maske 24 ein Einebnungsprozess, z.B. chemisch mechanisches Polieren (CMP) verwendet, um das Halbleitermaterial 16c der Mesa 17 freizulegen. Dann wird über dem EDMOS-Gebiet 12 und dem LV-Gebiet 14 eine Maske abgeschieden und strukturiert, die eine Öffnung bereitstellt, in der das Halbleitermaterial 16c der Mesa 17 und dieses umgebende Bereiche des EDMOS-Gebiets 12 freiliegen. Die freiliegenden Gebiete des EDMOS-Gebiets 12, z.B. das Halbleitermaterial 16c und der dieses umgebende Bereich werden einem Implantationsprozess unterzogen, um ein Wannenimplantationsgebiet 30 und ein Driftimplantationsgebiet 32 zu bilden, während das LV-Gebiet 14 und die restlichen Teile des EDMOS-Gebiets 12 vor den Implantationsprozessen geschützt bleiben. Wie von den Fachleuten verstanden werden sollte, stellt das Wannenimplantationsgebiet 30 eine Kontrolle des Kanals bereit und das Driftimplantationsgebiet dient zur Herstellung eines abgestuften Übergangs. In Ausführungsformen können das Wannenimplantationsgebiet 30 und das Driftimplantationsgebiet 32 mit einem Ionenimplantationsprozess gebildet werden, wobei der Dotierstoff für das Wannengebiet Bor oder BF2 oder eine Kombination davon ist, und sich die Energie in einem Bereich von ungefähr 20keV bis 250keV befindet. Der Dotierstoff für das Driftgebiet ist üblicherweise Phosphor, mit einer Energie im Bereich von ungefähr 10keV bis 150keV.
  • In 5 wird eine Maske 36, z.B. Siliziumnitrid, über dem EDMOS-Gebiet 12 und dem LV-Gebiet 14 abgeschieden und strukturiert, um eine Öffnung 38 zu bilden, die das dotierte Halbleitermaterial 16c der Mesa 17 freilässt. Das freiliegende dotierte Halbleitermaterial 16c wird einem Oxidationsprozess unterzogen, um eine Siliziumdioxidmesa 40 zu bilden. Beispielsweise wandelt der Oxidationsprozess Silizium (z.B. das Halbleitermaterial 16c) in Siliziumdioxid um, wodurch eine dicke Oxidschicht gebildet wird (die sich an der Kante der Gatestruktur für das EDMOS-Bauelement befindet). Wie von den Fachleuten verstanden werden sollte, kann die Struktur für eine wirksame Oxidationsrate bei erhöhten Temperaturen in einem Ofen mit Sauerstoff oder Wasserdampf platziert werden. In optionalen Ausführungsformen kann das freiliegende Halbleitermaterial 16c vor dem Oxidationsprozess einem hochdotierenden Implantationsprozess unterzogen werden, beispielsweise mit einem Dotierstoff, der Arsen in der Größenordnung von E15 enthält und mit einem Energiebereich von ungefähr 15keV bis 25keV, um den Oxidationsprozess zu verbessern.
  • Wie in 6 gezeigt, werden auf dem EDMOS-Gebiet 12 und dem LV-Gebiet 14 unter Verwendung konventioneller Prozesse zur Herstellung von Gates, beispielsweise Abscheidungs- und Strukturierungsprozessen Gatestrukturen 42 gebildet. Beispielsweise werden nach dem Entfernen der in 5 gezeigten Maske 36 das EDMOS-Gebiet 12 und das LV-Gebiet 14 einem Oxidationsprozess unterzogen, um ein Gatedielektrikumsmaterial 44 zu bilden. In Ausführungsformen kann das Gatedielektrikumsmaterial 44 auch durch einen flächigen Abscheidungsprozess, beispielsweise eine Atomlagenabscheidung (ALD, im Englischen: „atomic layer deposition“) oder eine plasmaverstärkte chemische Abscheidung (PECD, im Englischen: „plasma enhanced chemical deposition“) abgeschieden werden. Das Gatedielektrikumsmaterial 44 kann SiO2 oder ein dielektrisches Material mit hoher Dielektrizitätskonstante, z.B. HfOx, Al2O3, Ta2O3, TiO2, La2O3, SrTiO3, LaAlO3, ZrO2, Y2O3, Gd2O3 sowie Kombinationen davon, einschließlich mehrerer Schichten, sein.
  • Immer noch unter Bezugnahme auf 6 wird ein Polysiliziummaterial 46 unter Verwendung eines konventionellen Abscheidungsprozesses, z.B. eines CVD-Prozesses flächig auf dem Gatedielektrikumsmaterial 44 abgeschieden. In Ausführungsformen kann das Polysiliziummaterial 46 ein vordotiertes Poly-Gatematerial sein. In alternativen Ausführungsformen für 28 nm-Technologien und darüber hinausgehende Technologien kann das Gatematerial ausschließlich Polysilizium oder eine Kombination aus Polysilizium mit einem dünnen Metall darunter enthalten. In Ausführungsformen befindet sich das Metall an einer Grenzfläche mit dem Gateoxid. Wie von den Fachleuten verstanden werden sollte, hängt die Art des Metalls von dem Oxidmaterial ab.
  • Das Gatedielektrikumsmaterial 44 und das Polysiliziummaterial 46 werden dann strukturiert, um die Gatestrukturen 42 zu bilden. Die Gatestrukturen 42 in dem EDMOS-Gebiet 12 überlappen sich mit der Siliziumdioxidmesa 40, was dazu führt, dass unter der Gatestruktur 42 an der Drainkante ein dickeres Oxid gebildet ist. Außerdem stellt die Siliziumdioxidmesa 40 im Vergleich zu dem LV-Gebiet 14 eine dickere Oxidschicht unter der Gatestruktur in dem EDMOS-Gebiet 12 bereit.
  • 6 zeigt außerdem Seitenwände/Abstandshalter 49, die auf den Gatestrukturen 42, z.B. dem Gatedielektrikumsmaterial 44 und dem Polysiliziummaterial 46 gebildet sind. Die Seitenwände/Abstandshalter 49 können durch separate Schritte der Abscheidung von Isolatormaterial, z.B. Oxid, Nitrid usw., gefolgt von einem anisotropen Ätzprozess zum Entfernen des Isolatormaterials von horizontalen Oberflächen auf dem EDMOS-Gebiet 12 und dem LV-Gebiet 14 gebildet werden. In Ausführungsformen (wie in 6 gezeigt) kann zuerst das Polysiliziummaterial 46 strukturiert werden, gefolgt von der Abscheidung der Seitenwand/Abstandshalter-Materialien und dem Ätzen der Seitenwand/Abstandshalter-Materialien und des Gatedielektrikumsmaterials 44.
  • In 7 werden auf den Seiten der Gatestrukturen 42 Source- und Draingebiete 48 gebildet, wofür konventionelle Dotierprozesse verwendet werden, so dass für das Verständnis der vorliegenden Angaben keine weitere Erläuterung erforderlich ist. In Ausführungsformen können die Source- und Draingebiete 48 erhöhte Source- und Draingebiete sein, die durch einen epitaktischen Aufwachsprozess gebildet werden. Auf den Source- und Draingebieten 48 werden ein Source- und ein Drainsilizid 50 gebildet und auf dem Polysiliziummaterial 46 der Gatestruktur 42 wird ein Gatesilizid 52 gebildet. In Ausführungsformen erstreckt sich das Driftgebiet 32 von der Gatestruktur 42 bis zu dem Silizid 50 auf der Drainseite des Bauelements.
  • Die Silizide 50, 52 können in einem einzigen Silizidprozess gebildet werden. Wie von den Fachleuten verstanden werden sollte, beginnt der Silizidprozess mit der Abscheidung einer dünnen Schicht aus einem Übergangsmaterial, z.B. Nickel, Kobalt oder Titan über vollständig gebildeten und strukturierten Halbleiterbauelementen (z.B. dotierten oder ionen implantierten Source- und Draingebieten 48 und jeweiligen Vorrichtungen 42). Nach der Abscheidung des Materials wird die Struktur erhitzt, wodurch es dem Übergangsmaterial ermöglicht wird, mit dem freiliegenden Silizium (oder einem anderen Halbleitermaterial, wie hierin beschrieben) in den aktiven Gebieten der Halbleitervorrichtung (z.B. dem Sourcegebiet, dem Draingebiet und dem Gatekontaktgebiet) zu reagieren, wodurch ein Übergangsmetallsilizid mit geringem spezifischen Widerstand gebildet wird. Nach der Reaktion wird sämtliches verbleibendes Übergangsmetall durch eine chemische Ätzung entfernt, wobei das Silizid 50, 52 in den aktiven Gebieten der Vorrichtung verbleibt. Es sollte von den Fachleuten verstanden werden, dass auf den Bauelementen keine Silizidkontakte erforderlich sind, wenn eine Gatestruktur aus einem Metallmaterial besteht. In Ausführungsformen weist die Drainseite des Gates Teile auf, die unsilizidiert sind, und diese sind das Gebiet des dickeren Oxids (z.B. der Mesa 40). Dieses Gebiet kann den Raum zwischen dem Oxid und dem Silizid 50 sowie auf dem dicken Oxid umfassen. Dementsprechend wird das silizidierte Gebiet von dem Kanal weggezogen.
  • Die 8-11 zeigen eine alternative Struktur und entsprechende Herstellungsprozesse gemäß Aspekten der vorliegenden Angaben. Insbesondere zeigt 8 eine Struktur 10a mit einer Wannenimplantation 30 und einer Driftimplantation 32 in dem EDMOS-Gebiet 12. Die verbleibenden Strukturelemente, z.B. der SOI-Wafer 16, die tiefen N+-Wannenimplantate 18, die STI-Gebiete 22, die LV-Wannenimplantation 20 usw. bleiben die gleichen wie in der Struktur der 1.
  • In 9 wird über dem EDMOS-Gebiet 12 und dem LV-Gebiet 14 eine Maske 54 abgeschieden und strukturiert. Genauer gesagt wird in Ausführungsformen über dem EDMOS-Gebiet 12 und dem LV-Gebiet 14 eine Nitridmaske 54 flächig abgeschieden, worauf ein Strukturierungsprozess unter Verwendung konventioneller Prozesse der Lithografie und des Ätzens folgt. Durch die Strukturierung der Maske 54 verbleibt das LV-Gebiet 14 vollständig geschützt, während das EDMOS-Gebiet 12 die Öffnung 56 umfasst, in der Teile des Halbleitermaterials 16 freiliegen. Ein zeitlich abgestimmter Ätzprozess, z.B. RIE, mit einer selektiven Chemie wird verwendet, um das freiliegende Halbleitermaterial 16c zu entfernen, wobei er auf dem Isolatormaterial 16b anhält. Auf diese Weise liegt die Isolatorschicht 16b nun frei.
  • Wie in 10 darstellend gezeigt, wird ein Teil des Isolatormaterials 16b in dem EDMOS-Gebiet 12 strukturiert, z.B. entfernt, um das darunterliegende Halbleitermaterial 16a freizulegen und eine Mesa 58 zu bilden, die aus dem Isolatormaterial 16b besteht. In Ausführungsformen wird die Strukturierung durch Abscheiden und Strukturieren einer Maske in dem EDMOS-Gebiet 12 und dem LV-Gebiet 14, auf das ein Ätzprozess (RIE) folgt, um die freiliegenden Teile des Isolatormaterials 16b zu strukturieren (während restliche Teile der Struktur von der Maske geschützt bleiben) durchgeführt. Die Maske wird dann von dem EDMOS-Gebiet 12 und dem LV-Gebiet 14 entfernt, worauf ein Oxidationsprozess der freiliegenden Halbleitermaterialien 16a, 16c folgt. Ähnlich dem mit Bezug auf 5 beschriebenen bildet der Oxidationsprozess sowohl in dem EDMOS-Gebiet 12 als auch in dem LV-Gebiet 14 eine dünne Schicht aus Oxidmaterial 60. Die Mesa 58, die aus dem Isolatormaterial 16b besteht, ist dicker als die oxidierte Schicht 60.
  • In 11 werden in dem EDMOS-Gebiet 12 und dem LV-Gebiet 14 unter Verwendung konventioneller Prozesse der Abscheidung und Strukturierung Gatestrukturen 42 gebildet. Beispielsweise wird nach dem Oxidationsprozess zur Bildung einer dickeren Oxidschicht (z.B. der Mesa 58) in dem EDMOS-Gebiet 12 ein Polysiliziummaterial 46 unter Verwendung eines konventionellen Abscheidungsprozesses, z.B. eines CVD-Prozesses, flächig auf der Oxidschicht (z.B. dem Gatedielektrikumsmaterial) 58, 60 abgeschieden. In Ausführungsformen kann das Polysiliziummaterial 46 nach dem Abscheidungsprozess dotiert werden. Das Gatedielektrikumsmaterial 58 und das Polysiliziummaterial 46 werden dann strukturiert, um die Gatestrukturen 42 zu bilden. Die Gatestrukturen 42 in dem EDMOS-Gebiet 12 überlappen sich mit der Siliziumdioxidmesa 58, was zu einem dickeren Oxid unter der Gatestruktur 42 an der Drainkante in dem EDMOS-Gebiet 12 führt. Auch in dieser Ausführungsform hat das EDMOS-Gebiet 12 eine (gestufte) Struktur 42a mit zwei verschiedenen Gatehöhen.
  • Wie außerdem in 11 gezeigt, werden auf den Gatestrukturen 42, z.B. dem Gatedielektrikumsmaterial 58 und dem Polysiliziummaterial 46 Seitenwände/Abstandshalter 49 gebildet. Die Seitenwände/Abstandshalter 49 können durch eine Abscheidung eines Isolatormaterials, z.B. eines Oxids oder Nitrids und einen darauffolgenden anisotropen Ätzprozess zum Entfernen des Isolatormaterials von horizontalen Oberflächen des EDMOS-Gebiets 12 und des LV-Gebiets 14 gebildet werden. Die Source- und Draingebiete 48 werden, wie hierin bereits beschrieben, unter Verwendung konventioneller Dotierprozesse an den Seiten der Gatestrukturen 42 gebildet, so dass für das Verständnis der vorliegenden Angaben keine weitere Erläuterung erforderlich ist. Das Source- und Drainsilizid 50 und das Gatesilizid 52 werden untere Verwendung eines hierin bereits beschriebenen Silizidprozesses gebildet. In Ausführungsformen weist die Drainseite des Gates Teile auf, die unsilizidiert sind, und die das Gebiet mit dem dickeren Oxid sind, wie hierin bereits beschrieben. Ähnlich wie das in 7 gezeigte kann das Gebiet den Raum zwischen dem Oxid und dem Silizid 50 sowie den auf dem dicken Oxid umfassen. Dementsprechend wird das silizidierte Gebiet von dem Kanal weggezogen.
  • 12 zeigt eine alternative Struktur und entsprechende Herstellungsprozesse gemäß Aspekten der vorliegenden Angaben. Insbesondere zeigt in 12 die Struktur 10b eine Dummygatestruktur 42b, die von einer aktiven Gatestruktur 42c in dem EDMOS-Gebiet 12 getrennt ist. Die Dummygatestruktur 42b wird auf der Mesa 60 (z.B. der dickeren Oxidschicht) gebildet. Die verbleibenden Merkmale der Struktur 10b sind ähnlich zu den bereits mit Bezug auf 11 beschrieben. Außerdem kann die in 12 gezeigte Struktur auf ähnliche Weise hergestellt werden wie die mit Bezug auf die 8-11 beschriebe, mit der Ausnahme, dass die zur Strukturierung der gestuften Gatestruktur gemäß 11 verwendete Maske nun zwei Öffnungen aufweist, um die Dummygatestruktur 42b von der aktiven Gatestruktur 42c zu trennen.
  • Das bzw. die oben beschriebenen Verfahren werden bei der Herstellung integrierter Schaltkreischips verwendet. Die erhaltenen integrierten Schaltkreischips können vom Herstellen in Form eines rohen Wafers (d.h. als ein einzelner Wafer, der mehrere nicht verpackte Chips aufweist), als ein rohes Plättchen oder in verpackter Form verbreitet werden. Im letzteren Fall wird der Chip in einer Packung für einen einzelnen Chip (wie beispielsweise einem Plastikträger mit Zuleitungen, die an einem Motherboard oder einem anderen Träger höherer Ebene befestigt werden) oder in einer Packung für mehrere Chips (beispielsweise einem Keramikträger, der eines von Oberflächenverbindungen oder vergrabenen Verbindungen oder beides umfasst) montiert. Auf jeden Fall wird der Chip anschließend mit anderen Chips, diskreten Schaltkreiselementen und/oder Signalverarbeitungsvorrichtungen als Teil von entweder (a) einem Zwischenprodukt, wie beispielsweise einem Motherboard oder (b) einem Endprodukt integriert. Das Endprodukt kann ein beliebiges Produkt sein, das integrierte Schaltkreischips umfasst, von Spielzeugen und anderen Low-End-Anwendungen bis hin zu fortgeschrittenen Computerprodukten, die ein Display, eine Tastatur oder eine andere Eingabevorrichtung und einen Hauptprozessor umfassen.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Angaben wurden für Zwecke der Darstellung präsentiert, aber es ist nicht beabsichtigt, dass sie erschöpfend oder auf die offenbarten Ausführungsformen einschränkend sind. Viele Abwandlungen und Varianten sind Fachleuten mit üblichen Kenntnissen ersichtlich, ohne dass vom Umfang und Geist der beschriebenen Ausführungsformen abgewichen werden muss. Die hierin verwendete Terminologie wurde dafür gewählt, die Prinzipien der Ausführungsformen, die praktischen Anwendungen oder technischen Verbesserungen gegenüber den auf dem Markt gefundenen Techniken am besten zu erläutern, oder um anderen Fachleuten mit üblichen Kenntnissen das Verständnis der hierin offenbarten Ausführungsformen zu ermöglichen.

Claims (21)

  1. Es wird folgendes beansprucht:
  2. Eine Struktur, die einen Metall-Oxid-Halbleiter-Transistor mit verlängertem Drain (EDMOS-Transistor) umfasst, der eine Gatestruktur mit einem Schema mit zwei Oxiden umfasst.
  3. Die Struktur gemäß Anspruch 1, wobei das Schema mit zwei Oxiden einen dickeren Teil eines Oxids und einen dünneren Teil des Oxids unter der Gatestruktur umfasst.
  4. Die Struktur gemäß Anspruch 2, wobei der dickere Teil des Oxids unter der Gatestruktur an der Drainkante gebildet ist.
  5. Die Struktur gemäß Anspruch 2, wobei der dickere Teil des Oxids von einem Driftgebiet umgeben ist.
  6. Die Struktur gemäß Anspruch 4, wobei sich das Driftgebiet von der Gatestruktur zu einem Kontakt an einer Drainseite der Gatestruktur erstreckt.
  7. Die Struktur gemäß Anspruch 5, wobei die Drainseite der Gatestruktur Teile aufweist, die unsilizidiert sind.
  8. Die Struktur gemäß Anspruch 1, die zusätzlich asymmetrische Source- und Draingebiete umfasst, in denen nur in das Draingebiet Dotierstoffe einer tieferen Driftimplantation implantiert sind.
  9. Die Struktur gemäß Anspruch 1, wobei sich der EDMOS-Transistor auf einem vollständig verarmten SOI-Substrat befindet.
  10. Die Struktur gemäß Anspruch 8, die zusätzlich ein Bauelement für niedrige Spannung umfasst, das mit dem EDMOS-Transistor auf dem vollständig verarmten SOI-Substrat integriert ist.
  11. Die Struktur gemäß Anspruch 1, wobei das Schema mit zwei Oxiden eine Mesa aus Siliziumoxid umfasst.
  12. Die Struktur gemäß Anspruch 1, wobei das Schema mit zwei Oxiden ein gestuftes Strukturelement aus Siliziumoxid ist.
  13. Die Struktur gemäß Anspruch 1, wobei das Schema mit zwei Oxiden eine Dummygatestruktur umfasst, die sich auf einer dickeren Oxidschicht befindet als eine Gatestruktur des EDMOS-Transistors.
  14. Eine Struktur, die umfasst: einen Metall-Oxid-Halbleiter-Transistor mit verlängertem Drain (EDMOS-Transistor), der auf einem vollständig verarmten SOI-Substrat gebildet ist; und eine Gatestruktur mit einem dickeren Teil eines Oxids neben einer Drainseite der Gatestruktur und einem dünneren Teil eines Oxids unter einem restlichen Teil der Gatestruktur.
  15. Die Struktur gemäß Anspruch 13, wobei der dickere Teil des Oxids von einem Driftgebiet umgeben ist, das sich von einer Gatestruktur zu einem Kontakt auf einer Drainseite der Gatestruktur erstreckt.
  16. Die Struktur gemäß Anspruch 13, wobei die Drainseite der Gatestruktur Teile umfasst, die unsilizidiert sind.
  17. Die Struktur gemäß Anspruch 13, die zusätzlich ein Bauelement für niedrige Spannung umfasst, das mit dem EDMOS-Transistor auf dem vollständig verarmten SOI-Substrat integriert ist.
  18. Die Struktur gemäß Anspruch 13, wobei der dickere Teil des Oxids eine Mesa aus Siliziumdioxid, die von dem Driftgebiet umgeben ist, oder ein gestuftes Strukturelement aus Siliziumoxid ist.
  19. Die Struktur gemäß Anspruch 13, wobei sich der dickere Teil des Oxids unter einer Dummygatestruktur des EDMOS-Transistors befindet.
  20. Ein Verfahren, das umfasst: Bilden einer tiefen N-Wannenimplantation in einem Halbleiter-auf-Isolator-Substrat; Bilden eines Kanalgebiets eines EDMOS-Transistors durch Strukturieren des Halbleitermaterials und des vergrabenen Isolatormaterials des Halbleiter-auf-Isolator-Substrats und einen darauffolgenden optionalen epitaktischen Wiederaufwachsprozess; Bereitstellen einer Wannenimplantation und einer Driftimplantation in dem Kanalgebiet; und Bereitstellen eines Oxidationsprozesses zum Bilden eines Schemas mit zwei Oxiden für eine Gatestruktur des EDMOS-Transistors.
  21. Das Verfahren gemäß Anspruch 19, wobei der Oxidationsprozess ein einschrittiger oder zweischrittiger Oxidationsprozess ist.
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