DE102018207670B4

DE102018207670B4 - Fin-basierte Vorrichtungen basierend auf dem thermoelektrischen Effekt und Herstellungsverfahren

Info

Publication number: DE102018207670B4
Application number: DE102018207670.7A
Authority: DE
Inventors: Philipp Steinmann; Puneet H. Suvarna
Original assignee: GlobalFoundries US Inc
Current assignee: GlobalFoundries US Inc
Priority date: 2017-05-25
Filing date: 2018-05-16
Publication date: 2022-03-10
Anticipated expiration: 2038-05-17
Also published as: US11038092B2; TW201901926A; US20180342661A1; DE102018207670A1; US20190319180A1; TWI741163B; CN108963062B; CN108963062A

Abstract

Struktur, umfassend:eine erste Finne (16), die aus einem Halbleitermaterial vom n-Typ gebildet ist, wobei die erste Finne (16) ein Ende (25) aufweist;eine zweite Finne (18), die aus einem Halbleitermaterial vom p-Typ gebildet ist, wobei die zweite Finne (18) ein Ende (27) aufweist; undeine leitfähige Verbindung (24), die das Ende der ersten Finne (25) mit dem Ende der zweiten Finne (27) verbindet,wobei die erste Finne (16) eine erste Mehrzahl von ersten Abschnitten und eine zweite Mehrzahl von zweiten Abschnitten, die sich mit der ersten Mehrzahl von Abschnitten abwechseln, enthält und die zweite Finne (18) eine erste Mehrzahl von ersten Abschnitten und eine zweite Mehrzahl von zweiten Abschnitten, die sich mit den ersten Abschnitten abwechseln, enthält, wobei die erste Mehrzahl von Abschnitten der ersten Finne (16) und die erste Mehrzahl von Abschnitten der zweiten Finne (18) eine Zugverspannung aufweisen und die zweite Mehrzahl von Abschnitten der ersten Fine (16) und die zweite Mehrzahl von Abschnitten der zweiten Finne (18) eine Druckverspannung aufweisen.

Description

HINTERGRUND
Die vorliegende Erfindung betrifft die Fertigung von Halbleitervorrichtungen und integrierten Schaltungen und insbesondere Strukturen mit Halbleiter-Finnen und Verfahren zum Bilden einer Struktur mit Halbleiter-Finnen.
Der thermoelektrische Effekt findet in verschiedenen Vorrichtungen Anwendung, z.B. Temperatursensoren, thermoelektrischen Generatoren und thermoelektrischen Kühlern. Thermoelemente stellen eine weit verbreitete Art von Temperatursensor dar, die auf Basis des thermoelektrischen Effekts funktionieren. Thermoelemente können verwendet werden, um die Temperatur zu messen und Temperaturänderungen abzuschätzen. Aufgrund des thermoelektrischen Effekts erzeugt ein Thermoelement eine von der Temperatur abhängige Spannung, die als Messung einer Temperatur interpretiert werden kann.
Ein Feldeffekttransistor vom Finnentyp (FinFET) stellt eine nicht ebene Vorrichtungsstruktur dar, die in einer integrierten Schaltung dichter gepackt werden kann als, ebene Feldeffekttransistoren. Ein FinFET kann eine Finne, die aus einem Körper aus Halbleitermaterial besteht, stark dotierte Source/Drain-Bereiche, die in Abschnitten des Finnenkörpers gebildet sind, und eine Gateelektrode umfassen, die sich um den Finnenkörper zwischen den Source/Drain-Bereichen wickelt.
Fortgeschrittene Halbleiterprozessknoten leiden an einer übermäßigen lokalen Wärmeerzeugung, die während des Betriebs durch hohe Schaltfrequenzen und/oder hohe Verlustströme im Aus-Zustand erzeugt werden kann. Die lokale Wärmeerzeugung kann von einem thermischen Management auf dem Chip, sowie von einer Wärmeerfassung auf dem Chip und einem geplanten Wärmeübertrag profitieren.
Es sind verbesserte Strukturen, die Halbleiter-Finnen umfassen, und Verfahren zum Bilden einer Struktur erforderlich, die Halbleiter-Finnen umfassen.
Bekannt ist dabei aus DE 11 2013 006 978 T5 eine integrierte thermoelektrische Kühlung, aus US 2017 / 0 012 194 A1 eine integrierte thermoelektrische Vorrichtung in FinFET Technologie für integrierte Schaltungen sowie aus US 2012 / 0 152 296 A1 eine weitere thermoelektrische Vorrichtung mit Halbleiter-Nanodrähten verschiedenen Leitfähigkeitstyps.
ZUSAMMENFASSUNG
Erfindungsgemäß ist eine Struktur gemäß Anspruch 1 sowie ein Verfahren nach Anspruch 15 oder 17.
Figurenliste
Die beiliegenden Figuren, die beigefügt sind und einen Teil der Beschreibung darstellen, veranschaulichen verschiedene Ausführungsformen der Erfindung und dienen zusammen mit einer allgemeinen Beschreibung der Erfindung oben und der detaillierten Beschreibung der Ausführungsformen unten zur Erläuterung der Ausführungsformen der Erfindung.

1 zeigt eine Aufsichtsansicht einer Struktur in einer anfänglichen Fertigungsphase eines Bearbeitungsverfahrens gemäß Ausführungsformen der Erfindung.
2 zeigt eine Aufsicht der Struktur in einer Fertigungsphase nachfolgend an 1.
2A zeigt eine Querschnittansicht der Struktur aus 2 entlang der Linie 2A-2A in 2.
2B zeigt eine Querschnittansicht ähnlich 2A gemäß alternativen Ausführungsformen der Erfindung.
3 zeigt eine Aufsichtsansicht einer Struktur in einer anfänglichen Fertigungsphase eines Bearbeitungsverfahrens gemäß alternativen Ausführungsformen der Erfindung.
4 zeigt eine Querschnittansicht der Struktur aus 3 entlang der Linie 4-4 in 3.
5 zeigt eine Aufsichtsansicht der Struktur in einer Fertigungsphase nachfolgend 3.
6 zeigt eine Querschnittansicht einer Halbleiter-Finne vom n-Typ der Struktur in einer Fertigungsphase nachfolgend 1 eines Bearbeitungsverfahrens gemäß alternativer Ausführungsformen der Erfindung.
7 zeigt eine Querschnittansicht einer Halbleiter-Finne vom p-Typ der Struktur in einer Fertigungsphase nachfolgend 1 eines Bearbeitungsverfahrens gemäß alternativer Ausführungsformen der Erfindung.
8 zeigt eine Querschnittansicht der Halbleiter-Finne vom n-Typ in einer Fertigungsphase nachfolgend 6.
9 zeigt eine Querschnittansicht der Halbleiter-Finne vom p-Typ in einer Fertigungsphase nachfolgend 7.

DETAILLIERTE BESCHREIBUNG
Mit Bezug auf 1 und gemäß Ausführungsformen der Erfindung kann ein Substrat 10 ein Bulk-Substrat oder eine Vorrichtungsschicht eines Silizium-auf-Isolator-Substrats sein, die dotiert ist, so dass sie alternierend dotierte Bereiche 12 und 14 bildet. Die Bereiche 12 können durch eine maskierte Implantation in die Epitaxie-Schicht des Substrats 10 gebildet werden. Die Bereiche 14 können durch eine Implantation mit komplementärer Maske in die Epitaxie-Schicht des Substrats 10 gebildet werden. Die Bereiche 12 und die Bereiche 14 sind aus einem Halbleitermaterial gebildet, das entgegengesetzte Leitfähigkeitstypen aufweist (insbesondere n-Typ und p-Typ). In einer Ausführungsform, in der das Substrat 10 aus Silizium gebildet ist, können die Bereiche 12 eine Konzentration an einem Dotierstoff vom n-Typ der Gruppe V des Periodensystems (z.B. Phosphor (P) und/oder Arsen (As)) umfassen, die effektiv ist, um dem Halbleitermaterial eine elektrische Leitfähigkeit vom n-Typ zu verleihen. Die Bereiche 14 können aus einer Silizium-Germanium (SiGe)-Verbindung gebildet sein und eine Konzentration von Dotierstoffen vom p-Typ der Gruppe III des Periodensystems (z.B. Bor (B), Aluminium (AI), Gallium (Ga) und/oder Indium (In)) in einer Konzentration umfassen, die effektiv ist, um dem Halbleitermaterial eine elektrische Leitfähigkeit vom p-Typ zu verleihen.
Mit Bezug auf die 2, 2A, in denen ähnliche Bezugszeichne ähnliche Merkmale in 1 bezeichnen, und in einer nachfolgenden Fertigungsphase werden Finnen 16, 18 unter Verwendung der Bereiche 12, 14 des Substrats 10 gebildet, die in einer vertikalen Richtung relativ zu der oberseitigen Oberfläche der Bereiche 12, 14 hervorstehen. Die Finnen 16, 18 stellen dreidimensionale Körper dar, die in längsweise parallelen Linien angeordnet sind, die durch Fotolithografie und Ätzprozesse gebildet werden können, z.B. eine selbstausgerichtete Doppelstrukturierung (SADP) oder eine selbstausgerichtete Quadrupel-Strukturierung (SAQP). Die Finnen 16 erstrecken sich längsweise zwischen gegenüberliegenden Enden 25 und die Finnen 18 erstrecken sich längsweise zwischen gegenüberliegenden Enden 27. Es werden Flachgrabenisolationsbereiche 20 gebildet, um die Finnen 16, 18 zu isolieren, und sie können aus einem dielektrischen Material gebildet sein, z.B. einem Siliziumoxid (z.B. Siliziumdioxid (SiO₂)).
Die durch Strukturierung der Bereiche 12 gebildeten Finnen 16 werden aus einem Halbleitermaterial vom n-Typ gebildet. Die Finnen 18, die durch Strukturieren der Bereiche 14 gebildet werden, sind aus einem Halbleitermaterial vom p-Typ gebildet. In der anschaulichen Ausführungsform ist eine einzelne Finne 16 als aus jedem Bereich 12 gebildet dargestellt und eine einzelne Finne 18 ist als aus jedem Bereich 14 gebildet dargestellt. Es können jedoch mehrere Finnen 16 aus jedem Bereich 12 gebildet werden und/oder es können mehrere Finnen 18 aus jedem Bereich 14 gebildet werden. In der anschaulichen Ausführungsform werden Finnen 16 aus jedem von mehreren Bereichen 12 gebildet und Finnen 18 werden aus jedem von mehreren Bereichen 14 gebildet. Es stellt jedoch eine minimale Anzahl von Bereichen 12 eine Eins dar und eine kleinste Anzahl von Bereichen 14 stellt eine Eins dar. Die maximale Anzahl von mehreren Bereichen 12 und die minimale Anzahl von mehreren Bereichen 14 wird durch das Vorrichtungsdesign begrenzt.
Unter Verwendung der Finnen 16, 18 wird eine on-Chip-Struktur 22 durch Verbinden der Finnen 16 mit den Finnen 18 in einer abwechselnden Weise mit leitfähigen Brücken oder Verbindungen 24 gebildet. Die Finnen 16, die mit den Finnen 18 verbunden sind, sind nebeneinander angeordnet. Die Verbindungen 24 erstecken sich zwischen einem Ende 25 der Finne 16 und einem Ende 27 der Finne 18. Die Verbindungen 24 können elektrisch leitfähige Merkmale (z.B. Metallmerkmale) darstellen, die durch eine Middleof-Line (MOL) -Bearbeitung gebildet werden, z.B. Merkmale einer Grabensilizidschicht, die in einer dielektrischen Zwischenschicht (nicht dargestellt) einer untersten Metallisierungsebene gebildet sind.
Die Finnen 16, 18 bilden eine Mehrzahl von Segmenten, die sich hin und her erstrecken, um einen durchgehenden Zickzack-Pfad für einen Stromfluss festzulegen, wenn die Finnen 16, 18 durch die Verbindung 24 verbunden sind. Es erfolgt eine Beschränkung von einem durch die Struktur 22 fließenden Strom, so dass er in einer Richtung durch die gesamte Länge von einem der Finnen 16 und dann in einer gegenüberliegenden Richtung durch die gesamte Länge von einem der Finnen 18 mit den Änderungen in der Stromrichtung fließt, die durch die Verbindung 24 bereitgestellt werden. Die Richtungsänderungen werden durch die Verbindungen 24 bereitgestellt, die als Brücken fungieren, die die Verbindungen zwischen den Finnen 16 und 18 bilden. Die Segmente, die durch die Finnen 16 festgelegt werden, werden durch ein Halbleitermaterial mit einem Leitfähigkeitstyp gebildet. Die Segmente, die durch die Finnen 18 gebildet werden, werden durch das Halbleitermaterial mit einem entgegengesetzten Leitfähigkeitstyp gebildet. In der anschaulichen Ausführungsform umfasst jedes der Segmente der Struktur 22 eine der Finnen 16 oder eine der Finnen 18. In einer alternativen Ausführungsform umfasst jedes der Segmente zwei oder mehr der Finnen 16, die mit der zugeordneten Verbindung 24 parallel verbunden sind, oder es sind zwei oder mehr der Finnen 18 mit der zugeordneten Verbindung 24 parallel verbunden.
Das Ende 25 von einer der Finnen 16 und das Ende 27 von einer der Finnen 18 beenden die Segmente der Struktur 22 an ihren Extrema. Diesen abschließenden Enden 25, 27 fehlt eine der Verbindungen 24, stattdessen umfassen sie leitfähige Merkmale 23, die verfügbar sind, um eine externe Zwischenverbindung zu der Struktur 22 zu bilden. Wenn die Verbindungen 24 gebildet werden, sind die leitfähigen Merkmale 23 in der gleichen Weise an dem abschließenden Ende 25 von einer der Finnen 16 und dem abschließenden Ende 27 von einer der Finnen 18 gebildet, die frei und nicht mit anderen Segmenten durch die Verbindungen 24 verbunden sind. Diese abschließenden Enden 25 können die Eingangs- und Ausgangsstellen für die verbundenen Segmente der Struktur 22 darstellen.
Die Vorrichtungsstrukturen 26 einer integrierten Schaltung können auf dem Substrat 10 als Teil eines Chips gebildet werden. Die Vorrichtungsstrukturen 26 können z.B. Feldeffekttransistoren und insbesondere Finnen-artige Feldeffekttransistoren darstellen, die unter Verwendung von Finnen gefertigt werden, die zusammen mit der Bildung der Finnen 16, 18 gebildet werden. Während des Betriebs des Chips werden die Vorrichtungsstrukturen 26 mit Energie versorgt und erzeugen Wärmeenergie, die das Substrat 10 aufheizt, was einen Temperaturgradienten bildet, der durch thermische Leitung auf die Finnen 16, 18 übertragen wird.
Die Finnen 16, 18, die aus Halbleitermaterialien mit unterschiedlichen Leitfähigkeitstypen gebildet werden, antworten auf den Temperaturgradienten durch die Bewegung von freien Ladungsträgern, um durch den thermoelektrischen Effekt einen Strom zu erzeugen. Wenn die freien Ladungsträger positiv sind (das Halbleitermaterial der Finnen 18 ist vom p-Typ), bewegen sich positive Ladungsträger zu den kälteren Enden der Finnen 18. In ähnlicher Weise bewegen sich negative freie Ladungsträger (das Halbleitermaterial der Finnen 16 ist vom n-Typ) zu den kälteren Enden der Finnen 16.
Eine externe Vorrichtung 42 kann mit dem leitfähigen Merkmal 23 auf dem Fin 16 an dem Ende 25, das die Struktur 22 beendet, und mit dem leitfähigen Merkmal 23 auf dem Fin 16 an dem Ende 25, das die Struktur 22 beendet, gekoppelt sein. Die Kopplung zwischen der Struktur 22 und der externen Vorrichtung 42 kann z.B. durch zusätzliche überlagernde Metallisierungsebenen unterstützt werden, die durch eine Back-End-of-Line (BEOL) -Bearbeitung gebildet werden. Die externe Vorrichtung 42 kann außerhalb des Chips angeordnet sein, kann eine Elektronik zur Temperaturmessung umfassen, die einen durch die Vorrichtung 22 mittels des thermoelektrischen Effekts erzeugten Strom aufnehmen und verstärken kann und eine Temperaturmessung erzeugen kann, die für die thermische Umgebung der Struktur 22 auf dem Substrat 10 repräsentativ ist. In diesem Betriebsmodus kann die Struktur 22 als ein Thermoelement fungieren, das eine Temperaturerfassung durch den thermoelektrischen Effekt bereitstellt. Alternativ kann die externe Vorrichtung 42 eine Last darstellen, die einen Strom von der Struktur 22 zum Abgriff von thermoelektrischer Energie aufnimmt, die erzeugt wird, wenn die Struktur 22 durch den Betrieb der Vorrichtungsstrukturen 26 beheizt wird. Alternativ kann die externe Vorrichtung 42 eine Energiequelle darstellen, die für die Struktur 22 einen Strom bereitstellt und dadurch den Betrieb der Struktur 22 durch den thermischen Effekt als ein Peltier-Kühlelement bewirkt. In diesem Betriebsmodus kann die Struktur 22 in Verbindung mit einem thermischen Management auf dem Chip zur Kühlung der Vorrichtungsstruktur 26 verwendet werden.
Mit Bezug auf 2B, in der ähnliche Bezugszeichen ähnliche Merkmale in 2A bezeichnen, und gemäß alternativen Ausführungsformen können die Finnen 16, 18 auf einer dielektrischen Schicht 21 angeordnet sein, die durch ein seitliches Ätzen des Substrats 10 zum Unterschneiden der Finnen 16, 18 mit einer Kavität und einem anschließenden Füllen der sich ergebenen Kavität mit einem dielektrischen Material gebildet wird, z.B. Siliziumdioxid (SiO₂), das eine thermische Leitfähigkeit aufweist, die geringer ist als die thermische Leitfähigkeit des Halbleitermaterials des Substrats 10. Die dielektrische Schicht 21 stellt eine vollständige thermische Isolation der Finnen 16, 18 gegenüber dem Substrat 10 bereit und kann zur Verbesserung der Vorteile hinsichtlich der Erzeugung von thermoelektrischer Energie betrieben werden.
Mit Bezug auf die 3 und 4, in denen ähnliche Bezugszeichen ähnliche Merkmale in 1 bezeichnen, kann die thermische Leitfähigkeit der Finnen 16 und der Finnen 18 durch das abwechselnde Einbringen einer Druckspannung und Zugspannung verringert werden. In einer Ausführungsform kann das Substrat 10 modifiziert werden, um die abwechselnden Druck- und Zugverspannungen der Finnen 16, 18 bereitzustellen. Insbesondere kann das Substrat 10 ein Verspannungsabbaupuffer (strain-relaxed buffer, SRB) -Substrat sein, das eine SRB-Schicht 28 auf seiner oberseitigen Oberfläche umfasst. Die SRB-Schicht 28 wird hinsichtlich eines Gitterfehlabgleichs zwischen dem Substrat 10 und einem epitaktischen Halbleitermaterial mit unterschiedlicher Gitterstruktur gebildet, das auf dem Substrat 10 gewachsen ist. Ein Beispiel stellt das epitaktische Wachstum von Silizium-Germanium (SiGe) auf einem Substrat dar, das aus Silizium gebildet ist. Der Germanium-Anteil des Halbleitermaterials der SRB-Schicht 28 wird mit zunehmendem Abstand zu dem Siliziumsubstrat 10 graduell erhöht (z.B. linear oder schrittweise). Als ein Ergebnis geht die Kristallstruktur des Halbleitermaterials der SRB-Schicht 28 graduell von dem des Siliziums nahe dem Substrat 10 zu dem einer Silizium-Germanium-Verbindung einer gegebenen Zusammensetzung an der Oberseite der SRB-Schicht 28 über. Beispielsweise kann die Zusammensetzung an der oberseitigen Oberfläche der SRB-Schicht 28 zwanzig (20) Atomprozent an Germanium und achtzig (80) Atomprozent an Silizium betragen.
Auf der oberseitigen Oberfläche der SRB-Schicht 28 werden epitaktische Schichten 30 und 32 gebildet. Die epitaktischen Schichten 30 können durch ein epitaktisches Wachsen einer gleichförmigen Schicht aus ihrem Halbleitermaterial (z.B. Silizium) auf der oberseitigen Oberfläche der SRB-Schicht 28 und einem nachfolgenden Strukturieren der Schicht aus Halbleitermaterial gebildet werden. Die epitaktischen Schichten 32 werden auf den Bereichen auf der oberseitigen Oberfläche der SRB-Schicht 28 in den Bereichen epitaktisch gewachsen, die durch Strukturieren geöffnet werden und nicht durch die epitaktischen Schichten bedeckt sind. Es kann ein chemisch-mechanischer Polier (CMP) -Prozess eingesetzt werden, um eine Topografie zu entfernen und eine planarisierte Oberfläche bereitzustellen.
Die epitaktischen Schichten 30 können aus einem Material (z.B. Silizium) gebildet sein, das bezüglich dem Halbleitermaterial der SRB-Schicht 28 einen Gitterfehlabgleich aufweist, um eine Zugverspannung einzubauen. Beispielsweise weist Silizium eine kleinere Gitterkonstante auf als das Silizium-Germanium der SRB-Schicht 28 an ihrer oberseitigen Oberfläche und umfasst dementsprechend eine Zugverspannung, die aus der Zugverspannung hervorgeht. Die epitaktischen Schichten 32 können aus einem Material (z.B. Silizium-Germanium) gebildet sein, das bezüglich dem Halbleitermaterial der epitaktischen Schichten 30 und dem Halbleitermaterial der SRB-Schicht 28 einen Gitterfehlabgleich aufweist. Beispielsweise kann die Zusammensetzung der epitaktischen Schichten 32 vierzig (40) Atomprozent an Germanium und sechzig (60) Atomprozent an Silizium auf einer SRB-Schicht 28 mit einer Zusammensetzung aus zwanzig (20) Atomprozent an Germanium und achtzig (80) Atomprozent an Silizium an der oberseitigen Oberfläche aufweisen. Aufgrund des höheren Germanium-Anteils weist das Silizium-Germanium der epitaktischen Schichten 32 eine größere Gitterkonstante auf, als das Silizium-Germanium der SRB-Schicht 28 an ihrer oberseitigen Oberfläche und umfasst eine Druckverspannung, die aus der Druckverspannung hervorgeht.
Mit Bezug auf 5, in der ähnliche Bezugszeichen ähnliche Merkmale in den 3, 4 bezeichnen, und in einer nachfolgenden Fertigungsphase wird der Prozess mit der Abscheidung einer epitaktischen Schicht auf den epitaktischen Schichten 30, 32 gefolgt durch die Bildung der Bereiche 12, 14 und die Bildung der Finnen 16, 18 aus den Bereichen 12, 14 fortgesetzt, wie im Zusammenhang mit 1 beschrieben ist. Die Finnen 16, 18 können nach ihrer Bildung dotiert werden, sodass sie geeignete Leitfähigkeitstypen durch Einbringen von Dotierstoffen durch eine Menge aus maskierten Ionenimplantationen aufweisen. In Verbindung mit dieser Ausführungsform können mehrere Finnen 16, die aus einem Halbleitermaterial vom n-Typ gebildet sind, und mehrere Finnen 18, die aus einem Halbleitermaterial vom p-Typ gebildet sind, gebildet werden und durch die Verbindungen 24 als eine Gruppe verbunden sein. Der Prozessfluss wird gemäß der Beschreibung im Zusammenhang mit 2 fortgesetzt, um die Struktur 22 auf den epitaktischen Schichten 30, 32 mit mehreren Finnen 16 und mehreren Finnen 18 in jedem Segment der Struktur 22 fertigzustellen.
Entlang ihrer entsprechenden Längen überlagern die Finnen 16 und die Finnen 18 die verspannten epitaktischen Schichten 30 und 32 in einer alternierenden Weise. Durch die verspannten epitaktischen Schichten 30 und 32 wird eine Verspannung auf die überlagerten Abschnitte der Finnen 16 übertragen, die abwechselnd entlang der Länge der Finnen 16 Zug- und Druckverspannungen induzieren. In ähnlicher Weise wird eine Verspannung von den verspannten epitaktischen Schichten 30 und 32 auf die überlagernden Abschnitte der Finnen 18 übertragen, was Zug- und Druckverspannungen induziert, die entlang der Länge der Finnen 18 alternieren.
Mit Bezug auf die 6, 7 in denen ähnliche Bezugszeichen ähnliche Merkmale in 2 bezeichnen, kann die thermische Leitfähigkeit der Finnen 16 und der Finnen 18 durch ein Einbringen der längsweisen alternierenden Zug- und Druckverspannungen in unterschiedlicher Weise verringert werden. Insbesondere kann der Aufbau der Finnen 16 und der Finnen 18 modifiziert werden, um die alternierenden Zug- und Druckverspannungen bereitzustellen.
Bis dahin werden die Finnen 16, 18 aus den dotierten Halbleitermaterialien der Bereiche 12, 14 gemäß der Beschreibung im Zusammenhang der 1 und 2 gebildet. Die Finnen 16, 18 werden dann entlang ihrer Längen strukturiert, um beabstandete Abschnitte zu entfernen. Bis dahin wird eine Ätzmaske 35 angewendet, die Abschnitte der Finnen 16, 18 bedeckt. Die Ätzmaske 35 kann eine Menge aus Blindgates und Seitenwandabstandshaltern gebildet als Teil eines Austauschmetallgateprozesses umfassen, der zur Bildung von Feldeffekttransistoren (z.B. Vorrichtungsstrukturen 26) auf einem unterschiedlichen Bereich des Substrats 10 verwendet wird. Durch einen Ätzprozess werden nicht maskierte Abschnitte der Finnen 16, 18 entfernt. Die nichtmaskierten Abschnitte der Finnen 16, 18 können gemäß der Darstellung in den anschaulichen Ausführungsformen vollständig entfernt werden. In alternativen Ausführungsformen können die nichtmaskierten Abschnitte der Finnen 16, 18 vertieft und lediglich teilweise entfernt werden (z.B. eine Entfernung von 80% der Dicke). Die maskierten Abschnitte 36 der Finnen 16 und die maskierten Abschnitte 38 der Finnen 18 bleiben erhalten und werden durch offene Leerräume beabstandet.
Mit Bezug auf die 8, 9, in denen ähnliche Bezugszeichen ähnliche Merkmale in 6, 7 bezeichnen, und in einer nachfolgenden Fertigungsphase werden die offenen Leerräume zwischen den maskierten Abschnitten 36 der Finnen 18 und die offenen Leerräume zwischen den maskierten Abschnitten 38 der Finnen 18 mit Abschnitten 40 aus einem epitaktisch gewachsenen Halbleitermaterial gefüllt und es wird die Ätzmaske 35 entfernt. Die Entfernung der Ätzmaske 35 kann mit der Entfernung von Blindgates in dem Austauschgateprozess einhergehen, der die Feldeffekttransistoren auf den unterschiedlichen Abschnitten des Substrats 10 bildet. Es kann ein Diffundieren von Dotierstoffen aus den Abschnitten 36 der Finnen 16 in die Abschnitte 40 und aus den Abschnitten 38 der Finnen 18 in die Abschnitte 40 durchgeführt werden und/oder es können Ionenimplantationen zum Dotieren der Abschnitte 40 verwendet werden, um den Leitfähigkeitstyp der Finnen 16 oder den Leitfähigkeitstyp der Finnen 18 in Einklang zu bringen.
In einer Ausführungsform können die Abschnitte 40 der Halbleiterschicht aus einer Silizium-Germanium-Verbindung gebildet werden und die Finnen 16, 18 können aus Silizium gebildet werden. In einer alternativen Ausführungsform können die Abschnitte 40 der Halbleiterschicht aus Silizium und die Finnen 16, 18 können aus einer Silizium-Germanium-Verbindung gebildet werden, was erfordern würde, dass die epitaktische Schicht, die zur Bildung der Finnen 16, 18 strukturiert wird, aus der Silizium-Germanium-Verbindung gebildet wird.
Die oben beschriebenen Verfahren werden in der Herstellung von integrierten Schaltungschips verwendet. Die sich ergebenden integrierten Schaltungschips können durch den Hersteller in der Form von rohen Wafern (z.B. als ein einzelner Wafer mit mehreren nicht gehausten Chips), als ein reines Die oder in eingehauster Form vertrieben werden. In letzterem Fall ist der Chip auf einem Einzelchipgehäuse (z.B. ein Plastikträger mit Leitungen, die in einem Motherboard oder einem anderen Träger höherer Ordnung angebracht sind) oder in einem Mehrchipgehäuse (z.B. einen Keramikträger mit Oberflächenzwischenverbindungen und/oder vergrabenen Zwischenverbindungen) montiert werden. In jedem Fall kann der Chip mit anderen Chips, diskreten Schaltungselementen und/oder anderen signalverarbeitenden Vorrichtungen als Teil eines Zwischenprodukts oder Endprodukts integriert werden.
Eine Bezugnahme hierin auf Ausdrücke, z.B. „vertikal“, „horizontal“, „lateral“ usw. erfolgt beispielhaft und nicht beschränkend, um einen Bezugsrahmen zu etablieren. Ausdrücke wie „horizontal“ und „lateral“, beziehen sich auf eine Richtung in einer Ebene parallel zu einer oberseitigen Oberfläche eines Halbleitersubstrats, unabhängig von dessen tatsächlicher dreidimensionaler räumlicher Orientierung. Ausdrücke wie „vertikal“ und „normal“ beziehen sich auf eine Richtung senkrecht zu der „horizontalen“ und „lateralen“ Richtung. Ausdrücke wie „über“ und „unter“ zeigen eine Anordnung von Elementen oder Strukturen relativ zueinander und/oder zu der oberseitigen Oberfläche des Halbleitersubstrats gegenüber einer relativen Erhöhung an.
Ein mit einem anderen Element „verbundenes“ oder „gekoppeltes“ Element kann mit dem anderen Element direkt verbunden oder gekoppelt sein oder kann stattdessen wenigstens ein dazwischenliegendes Element aufweisen. Ein mit einem anderen Element „direkt verbundenes“ oder „direkt gekoppeltes“ Element weist keine dazwischenliegenden Elemente auf. Ein Merkmal kann mit einem anderen Element „indirekt verbunden“ oder „indirekt gekoppelt“ sein, wenn wenigstens ein dazwischenliegendes Element vorhanden ist.

Claims

Struktur, umfassend: eine erste Finne (16), die aus einem Halbleitermaterial vom n-Typ gebildet ist, wobei die erste Finne (16) ein Ende (25) aufweist; eine zweite Finne (18), die aus einem Halbleitermaterial vom p-Typ gebildet ist, wobei die zweite Finne (18) ein Ende (27) aufweist; und eine leitfähige Verbindung (24), die das Ende der ersten Finne (25) mit dem Ende der zweiten Finne (27) verbindet, wobei die erste Finne (16) eine erste Mehrzahl von ersten Abschnitten und eine zweite Mehrzahl von zweiten Abschnitten, die sich mit der ersten Mehrzahl von Abschnitten abwechseln, enthält und die zweite Finne (18) eine erste Mehrzahl von ersten Abschnitten und eine zweite Mehrzahl von zweiten Abschnitten, die sich mit den ersten Abschnitten abwechseln, enthält, wobei die erste Mehrzahl von Abschnitten der ersten Finne (16) und die erste Mehrzahl von Abschnitten der zweiten Finne (18) eine Zugverspannung aufweisen und die zweite Mehrzahl von Abschnitten der ersten Fine (16) und die zweite Mehrzahl von Abschnitten der zweiten Finne (18) eine Druckverspannung aufweisen.
Struktur nach Anspruch 1, ferner umfassend: eine dritte Finne, die aus dem Halbleitermaterial vom n-Typ gebildet ist, wobei die dritte Finne ein Ende aufweist, wobei das Ende der dritten Finne mit dem Ende der zweiten Finne (27) durch die leitfähige Verbindung (24) gekoppelt ist.
Struktur nach Anspruch 2, ferner umfassend: eine vierte Finne, die aus dem Halbleitermaterial vom p-Typ gebildet ist, wobei die vierte Finne ein Ende aufweist, wobei das Ende der vierten Finne mit dem Ende der ersten Finne (25) durch die leitfähige Verbindung (24) verbunden ist.
Struktur nach Anspruch 1, wobei die erste Finne (16) parallel zu der zweiten Finne (18) angeordnet ist und wobei die leitfähige Verbindung (24) quer zur ersten Finne (16) und zweiten Finne (18) angeordnet ist.
Struktur nach Anspruch 1, wobei die erste Finne (16) und die zweite Finne (18) auf einer dielektrischen Schicht (21) angeordnet sind.
Struktur nach Anspruch 1, wobei das Halbleitermaterial vom n-Typ der ersten Abschnitte der ersten Finne (16) eine erste Gitterkonstante aufweist und das Halbleitermaterial vom n-Typ der zweiten Abschnitte der ersten Finne (16) eine zweite Gitterkonstante aufweist, die größer ist als die erste Gitterkonstante.
Struktur nach Anspruch 6, wobei das Halbleitermaterial von n-Typ der ersten Abschnitte Silizium ist und das Halbleitermaterial vom n-Typ der zweiten Abschnitte eine Silizium-Germanium-Verbindung ist.
Struktur nach Anspruch 6, wobei das Halbleitermaterial vom p-Typ die ersten Abschnitte der zweiten Finne (18) eine erste Gitterkonstante aufweist und das Halbleitermaterial vom p-Typ der zweiten Abschnitte der zweiten Finne (18) eine zweite Gitterkonstante aufweist, die größer ist als die erste Gitterkonstante.
Struktur nach Anspruch 1, ferner umfassend: ein Substrat (10); eine Mehrzahl von ersten epitaktischen Schichten (30) auf dem Substrat (10); und eine Mehrzahl von zweiten epitaktischen Schichten (32) auf dem Substrat (10), wobei die zweiten epitaktischen Schichten (32) in einer alternierenden Weise mit den ersten epitaktischen Schichten (30) angeordnet sind, die ersten epitaktischen Schichten (30) eine erste Gitterkonstante aufweisen, die zweiten epitaktischen Schichten (32) eine zweite Gitterkonstante aufweisen, die größer ist als die erste Gitterkonstante, und die erste Finne und die zweite Finne angeordnet sind, so dass sie sich längsweise entlang der ersten epitaktischen Schichten (30) und der zweiten epitaktischen Schichten (32) erstrecken.
Struktur nach Anspruch 9, wobei die ersten epitaktischen Schichten (30) aus Silizium gebildet sind und die zweiten epitaktischen Schichten (32) aus einer Silizium-Germanium-Verbindung gebildet sind.
Struktur nach Anspruch 9, ferner umfassend: eine Verspannungsabbaupufferschicht (28), die zwischen dem Substrat (10) und der ersten epitaktischen Schicht (30) und zwischen dem Substrat (10) und der zweiten epitaktischen Schicht (32) angeordnet ist.
Struktur nach Anspruch 1, ferner umfassend: eine externe Vorrichtung, die mit der ersten Finne (16) und der zweiten Finne (18) gekoppelt ist.
Struktur nach Anspruch 12, wobei die externe Vorrichtung ausgebildet ist, um einen Strom aufzunehmen, die durch die erste Finne (16) und die zweite Finne (18) erzeugt wird.
Struktur nach Anspruch 12, wobei die externe Vorrichtung ausgebildet ist, um die erste Finne (16) und die zweite Finne (18) mit einem Strom zu versorgen.
Verfahren, umfassend: ein Bilden einer ersten Finne (16), die aus einem Halbleitermaterial vom n-Typ gebildet wird; ein Bilden einer zweiten Finne (18), die aus einem Halbleitermaterial vom p-Typ gebildet wird; und ein Bilden einer leitfähigen Verbindung (24), die ein Ende der ersten Finne (16) mit einem Ende der zweiten Finne (18) koppelt; ein Maskieren einer Mehrzahl von ersten Abschnitten (36) der ersten Finne (16); ein Entfernen des Halbleitermaterials vom n-Typ aus einer Mehrzahl von zweiten Abschnitten (40) der ersten Finne (16), so dass die ersten Abschnitte längsweise durch Spalte getrennt werden; und ein epitaktisches Wachsen von einer Mehrzahl von Abschnitten eines epitaktischen Halbleitermaterials, um die Spalten zu füllen, wobei das Halbleitermaterial vom n-Typ der ersten Abschnitte (36) eine erste Gitterkonstante aufweist und das epitaktische Halbleitermaterial der zweiten Abschnitte (40) eine zweite Gitterkonstante aufweist, die größer ist als die erste Gitterkonstante ein Maskieren einer Mehrzahl von ersten Abschnitten (38) der zweiten Finne (18); ein Entfernen des Halbleitermaterials vom p-Typ aus einer Mehrzahl von zweiten Abschnitten (40) der zweiten Finne (18), so dass die ersten Abschnitte (38) längsweise durch Spalte getrennt sind; und ein epitaktisches Wachsen von Abschnitten eines epitaktischen Halbleitermaterials, um die Spalte zu füllen, wobei das Halbleitermaterial vom p-Typ der ersten Abschnitte (38) eine erste Gitterkonstante aufweist und das epitaktische Halbleitermaterial der zweiten Abschnitte (40) eine zweite Gitterkonstant aufweist, die größer ist als die erste Gitterkonstante.
Verfahren nach Anspruch 15, wobei das Halbleitermaterial vom n-Typ der ersten Abschnitte aus Silizium gebildet ist und das epitaktische Halbleitermaterial der zweiten Abschnitte aus Silizium-Germanium gebildet ist, oder das Halbleitermaterial vom n-Typ der ersten Abschnitte aus Silizium-Germanium gebildet ist und das epitaktische Halbleitermaterial der zweiten Abschnitte aus Silizium gebildet ist.
Verfahren, umfassend: ein Bilden einer ersten Finne (16), die aus einem Halbleitermaterial vom n-Typ gebildet wird; ein Bilden einer zweiten Finne (18), die aus einem Halbleitermaterial vom p-Typ gebildet wird; und ein Bilden einer leitfähigen Verbindung (24), die ein Ende der ersten Finne (16) mit einem Ende der zweiten Finne (18) koppelt; ein Bilden einer Mehrzahl von ersten epitaktischen Schichten (30) auf einem Substrat (10); und ein Bilden einer Mehrzahl von zweiten epitaktischen Schichten (32) auf dem Substrat (10), wobei die zweiten epitaktischen Schichten (32) in einer abwechselnden Weise mit den ersten epitaktischen Schichten (30) angeordnet sind, die ersten epitaktischen Schichten (30) eine erste Gitterkonstante aufweisen, die zweiten epitaktischen Schichten (32) eine zweite Gitterkonstante aufweisen, die größer ist als die erste Gitterkonstante, und die erste Finne (16) und die zweite Finne (18) angeordnet sind, so dass sie sich quer zu den ersten epitaktischen Schichten (30) und zweiten epitaktischen Schichten (32) längsweise erstrecken.