DE102018128925A1 - Vergrabenes Metall für FinFET-Vorrichtung und Verfahren - Google Patents

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    • H10B10/12Static random access memory [SRAM] devices comprising a MOSFET load element

Abstract

Eine Halbleitervorrichtung enthält eine vergrabene Metallleitung, die in einem Halbleitersubstrat angeordnet ist, ein erstes dielektrisches Material an einer ersten Seitenwand der vergrabenen Metallleitung und ein zweites dielektrisches Material an einer zweiten Seitenwand der vergrabenen Metallleitung, erste mehrere Finnen, die nahe der ersten Seitenwand der vergrabenen Metallleitung angeordnet sind, zweite mehrere Finnen, die nahe der zweiten Seitenwand der vergrabenen Metallleitung angeordnet sind, eine erste Metall-Gate-Struktur über den ersten mehreren Finnen und über der vergrabenen Metallleitung, wobei sich die erste Metall-Gate-Struktur durch das erste dielektrische Material erstreckt, um die vergrabene Metallleitung zu berühren, und eine zweite Metall-Gate-Struktur über den zweiten mehreren Finnen und über der vergrabenen Metallleitung.

Description

  • PRIORITÄT
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/592,499 , eingereicht am 30. November 2017, mit dem Titel „Tie Off Device with Buried Metal Layer“. Diese Anmeldung wird hiermit durch Bezugnahme in den vorliegenden Text aufgenommen.
  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl verschiedener elektronischer Anwendungen verwendet, wie zum Beispiel Personalcomputer, Mobiltelefone, Digitalkameras und andere elektronische Ausrüstung. Halbleitervorrichtungen werden in der Regel hergestellt, indem man nacheinander isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleiterschichten aus einem Material über einem Halbleitersubstrat abscheidet und die verschiedenen Materialschichten unter Verwendung von Lithografie- und Ätzprozessen strukturiert, um darauf Schaltkreiskomponenten und -elemente zu bilden.
  • Die Halbleiterbranche verbessert unablässig die Integrationsdichte verschiedener elektronischer Komponenten (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Reduzierung der Mindest-Strukturelementgröße, wodurch mehr Komponenten auf einer bestimmten Fläche integriert werden können. In dem Maße jedoch, wie die Strukturelementgrößen reduziert werden, ergeben sich zusätzliche Probleme, die gelöst werden müssen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung besser verständlich zu machen.
    • 1 ist eine perspektivische Ansicht einer Finnen-Feldeffekttransistor („FinFET“) Vorrichtung gemäß einigen Ausführungsformen.
    • 2-42 veranschaulichen Querschnittsansichten von Zwischenstufen bei der Bildung vergrabener Metallleitungen in einer Halbleitervorrichtung gemäß einer ersten Ausführungsform.
    • 43A-44 veranschaulichen Querschnittsansichten und eine Draufsicht von Zwischenstufen bei der Bildung vergrabener Metallleitungen in einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 45A-47D veranschaulichen Querschnittsansichten und Draufsichten von Zwischenstufen bei der Bildung von Dummy-Gate-Stapeln gemäß einer ersten Ausführungsform.
    • 48A-D veranschaulichen Querschnittsansichten und Draufsichten von Zwischenstufen bei der Bildung von Metall-Gate-Stapeln gemäß einer ersten Ausführungsform.
    • 49 veranschaulicht eine Querschnittsansicht einer Zwischenstufe bei der Bildung epitaxialer Source/Drain-Regionen gemäß einer ersten Ausführungsform.
    • 50-75 veranschaulichen Querschnittsansichten von Zwischenstufen bei der Bildung vergrabener Metallleitungen in einer Halbleitervorrichtung gemäß einer ersten Ausführungsform.
    • 76A-78D veranschaulichen Querschnittsansichten und Draufsichten von Zwischenstufen bei der Bildung von Dummy-Gate-Stapeln gemäß einer ersten Ausführungsform.
    • 79A-D veranschaulichen Querschnittsansichten und Draufsichten von Zwischenstufen bei der Bildung von Metall-Gate-Stapeln gemäß einer ersten Ausführungsform.
    • 80 veranschaulicht eine Querschnittsansicht einer Zwischenstufe bei der Bildung epitaxialer Source/Drain-Regionen gemäß einer ersten Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Ausführungsformen werden mit Bezug auf einen konkreten Kontext beschrieben, und zwar eine FinFET-Vorrichtung, die vergrabene Metallleitungen enthält, sowie auf ein Verfahren zu ihrer Herstellung. Verschiedene im vorliegenden Text besprochene Ausführungsformen erlauben die Verwendung vergrabener Metallleitungen, die mit dem Metall-Gate einer FinFET-Zelle verbunden werden können. Unten Verwendung eines selbstjustierenden Prozesses können die Metall-Gates jeweiliger FinFET-Zellen selektiv mit den vergrabenen Metallleitungen verbunden werden („tied-on“) oder von den vergrabenen Metallleitungen isoliert werden. Die im vorliegenden Text beschriebenen Techniken erlauben eine Isolierung zwischen benachbarten Metall-Gates ohne nennenswerten Flächenzuwachs. Verschiedene im vorliegenden Text vorgestellte Ausführungsformen werden im Kontext von FinFETs besprochen, die unter Verwendung eines Gate-last-Prozesses gebildet werden. In anderen Ausführungsformen kann ein Gate-first-Prozess verwendet werden. Die Finne(n) einer FinFET-Vorrichtung oder die Gate(s) einer FinFET-Vorrichtung können durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Finnen oder Gates unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstjustierende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Mittenabstände haben, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Fotolithografieprozess erhalten werden können. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und durch einen Fotolithografieprozess strukturiert. Abstandshalter können entlang der strukturierten Opferschicht durch einen selbstjustierenden Prozess ausgebildet werden. Die Opferschicht wird dann entfernt, und die übrig gebliebenen Abstandshalter, oder Dorne, können dann dafür verwendet werden, die Finnenstrukturen zu strukturieren. Einige Ausführungsformen ziehen Aspekte in Betracht, die in planaren Vorrichtungen verwendet werden, wie zum Beispiel planare FETs. Einige Ausführungsformen können auch in anderen Halbleitervorrichtungen als FETs verwendet werden.
  • 1 veranschaulicht ein Beispiel eines Finnen-Feldeffekttransistors (FinFET) 30 in einer dreidimensionalen Ansicht. Der FinFET 30 enthält eine Finne 36 auf einem Halbleitersubstrat 32. Die Finne 36 steht über und zwischen benachbarten Isolierregionen 34 vor, die über Abschnitten des Halbleitersubstrats 32 angeordnet sind. In einigen Ausführungsformen werden keine Isolierregionen 34 verwendet. Ein Gate-Dielektrikum 38 verläuft entlang Seitenwänden und über einer Oberseite der Finne 36, und eine Gate-Elektrode 40 verläuft über dem Gate-Dielektrikum 38. Source/Drain-Regionen 42 und 44 sind auf gegenüberliegenden Seiten der Finne 36 mit Bezug auf das Gate-Dielektrikum 38 und die Gate-Elektrode 40 angeordnet. 1 veranschaulicht des Weiteren Referenzquerschnitte, die in anschließenden Figuren verwendet werden. Querschnitt A-A verläuft durch einen Kanal, das Gate-Dielektrikum 38 und die Gate-Elektrode 40 des FinFET 30. Querschnitt C-C verläuft in einer Ebene parallel zu Querschnitt A-A und verläuft durch die Finne 36 außerhalb des Kanals (zum Beispiel durch die Source/Drain-Region 42). Querschnitt B-B verläuft senkrecht zu Querschnitt A-A und verläuft entlang einer Längsachse der Finne 36 und in einer Richtung beispielsweise eines Stromflusses zwischen den Source/Drain-Regionen 42 und 44. Anschließende Figuren beziehen sich zur besseren Verständlichkeit auf diese Referenzquerschnitte.
  • 2-48D veranschaulicht Querschnittsansichten von Zwischenstufen bei der Bildung einer FinFET-Vorrichtung 100 gemäß einer ersten Ausführungsform. 2-43A und 44 sind entlang des Referenzquerschnitts A-A von 1 veranschaulicht. Die FinFET-Vorrichtung 100 ähnelt der in 1 gezeigten, aber es sind mehrere Finnen 138 und mehrere Metall-Gates 150A-F ausgebildet.
  • 2 veranschaulicht ein Substrat 102. Das Substrat 102 kann ein Halbleitersubstrat sein, wie zum Beispiel ein Volumenhalbleiter, ein Halbleiter-auf-Isolator (SOI)-Substrat oder dergleichen, das dotiert (zum Beispiel mit einem Dotanden vom P-Typ oder einem Dotanden vom N-Typ) oder undotiert sein kann. Das Substrat 102 kann ein Wafer sein, wie zum Beispiel ein Siliziumwafer. Im Allgemeinen enthält ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht gebildet wird. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxid (BOX)-Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat angeordnet, in der Regel einem Silizium- oder Glassubstrat. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder Gradient-Substrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbundhalbleiter, einschließlich Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP, oder Kombinationen davon enthalten.
  • 2 veranschaulicht des Weiteren die Bildung eines ersten Materials 104 und eines zweiten Materials 106 über dem Substrat 102. Das erste Material 104 oder das zweite Material 106 kann Siliziumoxid (SiO), Siliziumnitrid (SiN), Siliziumoxynitrid (SiON), Siliziumcarbid (SiC), Siliziumcarbonitrid (SiCN), Siliziumoxycarbonitrid (SiOCN), eine Kombination davon oder dergleichen enthalten. In einigen Ausführungsformen kann das erste Material 104 oder das zweite Material 106 ein Metall oder Nitridmaterial enthalten, wie zum Beispiel Titannitrid, Titan, Tantalnitrid, Tantal, eine Kombination davon oder dergleichen. In einigen Ausführungsformen ist die Zusammensetzung des ersten Materials 104 eine andere als die Zusammensetzung des zweiten Materials 106. Auf diese Weise können selektive Ätzprozesse (zum Beispiel selektive Nassätzungen oder selektive Trockenätzungen) in anschließenden Schritten verwendet werden, wenn das erste Material 104 oder das zweite Material 106 geätzt wird. Das erste Material 104 oder das zweite Material 106 kann unter Verwendung jedes geeigneten Prozesses ausgebildet werden, wie zum Beispiel Atomschichtabscheidung (ALD), physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD), eine Kombination davon oder dergleichen. In einigen Ausführungsformen kann das erste Material 104 als eine Schicht mit einer Dicke zwischen etwa 5 nm und etwa 25 nm ausgebildet werden. In einigen Ausführungsformen kann das zweite Material 106 über dem ersten Material 104 als eine Schicht mit einer Dicke zwischen etwa 5 nm und etwa 25 nm ausgebildet werden. Das erste Material 104 oder das zweite Material 106 kann in anderen Ausführungsformen mit anderen Dicken ausgebildet werden. In einigen Ausführungsformen kann die Dicke des ersten Materials 104 oder des zweiten Materials 106 von den Materialien abhängig sein, die für das erste Material 104 und das zweite Material 106 gewählt werden, und kann von der Selektivität eines oder mehrerer Ätzprozesse abhängig sein, die zum Ätzen des ersten Materials 104 oder des zweiten Materials 106 ausgewählt werden.
  • Ein Dornmaterial wird über dem zweiten Material 106 ausgebildet und strukturiert, um erste Dorne 108 zu bilden. Die ersten Dorne 108 können ein Material sein, das eine hohe Ätzselektivität mit der darunterliegenden Schicht besitzt, zum Beispiel mit dem zweiten Material 106. Zum Beispiel können die ersten Dorne 108 ein Material wie zum Beispiel SiO, SiN, SiON, SiC, SiCN, SiOCN, ein Nitridmaterial oder eine andere Art von Material sein, das sich von dem zweiten Material 106 unterscheidet. Die ersten Dorne 108 können unter Verwendung eines Prozesses wie zum Beispiel LD, PVD, CVD oder dergleichen ausgebildet werden. In einigen Ausführungsformen können die ersten Dorne 108 mit einer Dicke zwischen etwa 1 nm und etwa 5 nm oder einer anderen Dicke ausgebildet werden. Das Dornmaterial kann unter Verwendung jeder geeigneten Fotolithografietechnik und Ätztechnik strukturiert werden, um erste Dorne 108 zu bilden.
  • In 3 wird ein erstes Abstandshaltermaterial über dem zweiten Material 106 und den ersten Dornen 108 ausgebildet und dann geätzt, um erste Abstandshalter 110 zu bilden. Nach der Bildung erstreckt sich das erste Abstandshaltermaterial entlang Oberseiten des zweiten Material 106 und Oberseiten und Seitenwänden der ersten Dorne 108. Ein geeigneter Ätzprozess wird ausgeführt, um horizontale Abschnitte des ersten Abstandshaltermaterials zu entfernen, um erste Abstandshalter 110 zu bilden. Der Ätzprozess kann zum Beispiel ein anisotroper Trockenätzprozess sein. Die ersten Abstandshalter 110 können ein Material sein, das im Hinblick auf eine hohe Ätzselektivität mit dem zweiten Material 106 oder den ersten Dornen 108 ausgewählt wird. In einigen Ausführungsformen können die ersten Abstandshalter 110 aus einem Material wie zum Beispiel SiO, SiN, SiON, SiC, SiCN, SiOCN, einem Nitridmaterial oder einer anderen Art von Material gebildet werden, das sich von dem zweiten Material 106 oder den ersten Dornen 108 unterscheidet, und können unter Verwendung jedes geeigneten Prozesses wie zum Beispiel LD, PVD, CVD oder dergleichen gebildet werden. In einigen Ausführungsformen können die ersten Abstandshalter 110 auf eine Breite zwischen etwa 1 nm und etwa 5 nm oder eine andere Dicke ausgebildet werden.
  • In 4 werden die erste Dorne 108 entfernt, und eine Schutzmaske 112 wird über einigen der ersten Abstandshalter 110 ausgebildet. Die ersten Dorne 108 können unter Verwendung eines geeigneten Ätzprozesses entfernt werden, wie zum Beispiel eines Trockenätzprozesses, eines Nassätzprozesses oder einer Kombination davon. Der Ätzprozess kann für die ersten Dorne 108 über den ersten Abstandshaltern 110 oder das zweite Material 106 selektiv sein. Nachdem die ersten Dorne 108 entfernt wurden, wird die Schutzmaske 112 über einigen der ersten Abstandshalter 110 ausgebildet, wie in 4 gezeigt. Die Schutzmaske 112 kann ein Photoresist oder ein anderes geeignetes Material sein, und kann unter Verwendung geeigneter fotolithografischer Techniken strukturiert werden.
  • In 5 wird ein Beschneidungsprozess auf den ersten Abstandshaltern 110 ausgeführt, die nicht durch die Schutzmaske 112 bedeckt werden. Der Beschneidungsprozess verringert die Größe der frei liegenden ersten Abstandshalter 110 und bildet beschnittene erste Abstandshalter 110'. Der Beschneidungsprozess kann einen Trockenätzprozess enthalten, einen Nassätzprozess oder eine Kombination. Nach der der Beschneidungsprozess ausgeführt wird, die Schutzmaske 112 ist entfernt.
  • In 6 werden die ersten Abstandshalter 110 und die beschnittenen ersten Abstandshalter 110' als eine Ätzmaske zum Strukturieren des ersten Materials 104 und des zweiten Materials 106 verwendet. Das erste Material 104 und das zweite Material 106 können unter Verwendung eines oder mehrerer geeigneter Ätzprozesse geätzt werden. Zum Beispiel kann das erste Material 104 oder das zweite Material 106 unter Verwendung anisotroper Trockenätzprozesse geätzt werden. Nach der Strukturierung des ersten Materials 104 und des zweiten Materials 106 wird eine Schutzmaske 114 über den unbeschnittenen ersten Abstandshaltern 110 ausgebildet. Die Schutzmaske 114 kann zum Beispiel ein Photoresist sein und kann unter Verwendung eines geeigneten fotolithografischen Prozesses strukturiert werden.
  • In 7 werden die beschnittenen ersten Abstandshalter 110' und die Abschnitte des zweiten Materials 106, die nicht durch die Schutzmaske 114 bedeckt sind, entfernt. Die beschnittenen ersten Abstandshalter 110' und das zweite Material 106 können unter Verwendung eines oder mehrerer geeigneter Ätzprozesse entfernt werden, wie zum Beispiel eines Trockenätzprozesses, eines Nassätzprozesses oder einer Kombination davon. Der Ätzprozess kann für das zweite Material 106 über dem ersten Material 104 selektiv sein. Auf diese Weise verbleiben frei liegende Abschnitte des ersten Materials 104 über dem Substrat 102, wie in 7 gezeigt. Die frei liegenden Abschnitten des ersten Materials 104 haben eine Struktur, die den beschnittenen ersten Abstandshaltern 110' entspricht. Nachdem der Ätzprozess ausgeführt wurde, wird die Schutzmaske 114 entfernt.
  • In 8 wird ein drittes Material 116 über dem Substrat 102 und zwischen den strukturierten Abschnitten des ersten Materials 104 ausgebildet. Das dritte Material 116 kann ein Material wie zum Beispiel SiO, SiN, SiON, SiC, SiCN, SiOCN, ein Nitridmaterial, dergleichen oder eine Kombination davon sein und kann unter Verwendung eines Prozesses wie zum Beispiel LD, PVD, CVD oder dergleichen ausgebildet werden. In einigen Ausführungsformen kann das dritte Material 116 ein anderes Material als das Substrat 102, das erste Material 104 oder das zweite Material 106 sein. In einigen Ausführungsformen kann das dritte Material 116 so abgeschieden und zurückgeätzt werden (zum Beispiel unter Verwendung eines zeitgesteuerten Ätzvorgangs), dass die verbliebenen Abschnitte des dritten Materials 116 eine Dicke haben, die etwa die gleiche ist wie die der verbliebenen Abschnitte des ersten Materials 104. In 9 werden die verbliebenen Abschnitte der ersten Abstandshalter 110 unter Verwendung eines geeigneten Trockenätzprozesses, eines Nassätzprozesses oder einer Kombination davon entfernt.
  • In 10 wird ein zweites Abstandshaltermaterial abgeschieden und geätzt, um zweite Abstandshalter 118 neben den Abschnitten des zweiten Materials 106 zu bilden. Die zweiten Abstandshalter 118 können eine hohe Ätzselektivität mit dem zweiten Material 106 oder dem dritten Material 116 besitzen. Die zweiten Abstandshalter 118 können ein Material ähnlich dem der ersten Abstandshalter 110 sein oder können ein anderes Material sein. In einigen Ausführungsformen können die zweiten Abstandshalter 118 mit einer Dicke ausgebildet werden, die etwa die gleiche ist wie die der verbliebenen Abschnitte des zweiten Materials 106. In einigen Ausführungsformen werden ein geeigneter fotolithografischer Strukturierungsprozess und ein geeignetes Ätzen zum Strukturieren des zweiten Abstandshaltermaterials und zum Bilden der zweiten Abstandshalter 118 verwendet.
  • In 11 wird ein erster Photoresist 120 über den frei liegenden Abschnitten des ersten Materials 104 ausgebildet. Der erste Photoresist 120 kann unter Verwendung eines Aufschleuderprozesses oder eines anderen geeigneten Prozesses ausgebildet und unter Verwendung geeigneter fotolithografischer Techniken strukturiert werden. Der erste Photoresist 120 schützt Abschnitte der zweiten Abstandshalter 118 während der anschließenden Verarbeitungsschritte. In einigen Fällen kann sich der erste Photoresist 120 über die Höhe der zweiten Abstandshalter 118 erstrecken oder kann sich über Abschnitte der zweiten Abstandshalter 118 erstrecken. In 12 werden die verbliebenen Abschnitte des zweiten Materials 106 unter Verwendung eines geeigneten Ätzprozesses entfernt. Zum Beispiel kann der Ätzprozess eine Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon enthalten. In einigen Ausführungsformen kann der Ätzprozess für das zweite Material 106 über dem ersten Material 104, die zweiten Abstandshalter 118 und/oder den ersten Photoresist 120 selektiv sein.
  • In 13 werden die frei liegenden Abschnitte des ersten Materials 104 unter Verwendung eines geeigneten Ätzprozesses entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon enthalten. In einigen Ausführungsformen kann der Ätzprozess für das erste Material 104 über dem Substrat 102 selektiv sein. In einigen Fällen können sowohl die Abschnitte des zweiten Materials 106 (die oben mit Bezug auf 12 als entfernt beschrieben wurden) als auch die Abschnitte des ersten Materials 104 in einem einzelnen Ätzprozess entfernt werden.
  • In 14 wird der erste Photoresist 120 entfernt. Der erste Photoresist 120 kann zum Beispiel unter Verwendung eines Trockenprozesses (zum Beispiel eines Ashing-Prozesses) oder eines Nassprozesses (zum Beispiel eines chemischen Nassprozesses) entfernt werden. In 15 wird ein Beschneidungsprozess an den zweiten Abstandshalters 118 ausgeführt. Der Beschneidungsprozess verringert die Größe der zweiten Abstandshalter 118. Der Beschneidungsprozess kann einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon enthalten.
  • In 16 wird ein drittes Abstandshaltermaterial abgeschieden und geätzt, um dritte Abstandshalter 124 neben den zweiten Abstandshaltern 118 zu bilden. Das Material der dritten Abstandshalter kann im Hinblick auf eine hohe Ätzselektivität mit den zweiten Abstandshaltern 118 oder dem dritten Material 116 ausgewählt werden. Die dritten Abstandshalter 124 können ein Material sein, das dem der ersten Abstandshalter 110 ähnelt, oder können ein anderes Material sein. In einigen Ausführungsformen können die dritten Abstandshalter 124 eine Dicke haben, die etwa gleiche derjenigen der zweiten Abstandshalter 118 ist. In einigen Ausführungsformen werden ein geeigneter fotolithografischer Strukturierungsprozess und ein geeigneter Ätzprozess zum Strukturieren des dritten Abstandshaltermaterials und zum Bilden der dritten Abstandshalter 124 verwendet.
  • In 17 werden frei liegende Abschnitte des dritten Materials 116 unter Verwendung eines geeigneten Ätzprozesses entfernt. Zum Beispiel kann ein anisotroper Trockenätzprozess dafür verwendet werden, die Abschnitte des dritten Materials 116 zu entfernen. In einigen Ausführungsformen kann der Ätzprozess für das dritte Material 116 über dem Material anderer Strukturelemente selektiv sein, wie zum Beispiel das Substrat 102, das erste Material 104, die zweiten Abstandshalter 118 oder die dritten Abstandshalter 124. In 18 werden die zweiten Abstandshalter 118 unter Verwendung eines geeigneten Ätzprozesses entfernt. Zum Beispiel kann ein Trockenätzprozess oder ein Nassätzprozess dafür verwendet werden, die zweiten Abstandshalter 118 zu entfernen. In einigen Ausführungsformen kann der Ätzprozess für das Material der zweiten Abstandshalter 118 über dem der dritten Abstandshalter 124, dem ersten Material 104 usw. selektiv sein.
  • In 19 wird ein viertes Abstandshaltermaterial abgeschieden und geätzt, um vierte Abstandshalter 126 zu bilden. Das vierte Abstandshaltermaterial kann im Hinblick auf eine hohe Ätzselektivität mit beispielsweise dem dritten Material 116 ausgewählt werden. Die vierten Abstandshalter 126 können aus einem Material wie zum Beispiel SiO, SiN, SiON, SiC, SiCN, SiOCN, einen Nitridmaterial oder einer anderen Art von Material gebildet werden, und können unter Verwendung jedes geeigneten Prozesses wie zum Beispiel LD, PVD, CVD oder dergleichen gebildet werden. In einigen Ausführungsformen enthalten die vierten Abstandshalter 126 ein Material, das dem der ersten Abstandshalter 110 ähnelt. In einigen Ausführungsformen kann das vierte Abstandshaltermaterial mit einer Dicke zwischen etwa 1 nm und etwa 10 nm ausgebildet werden, die die seitlichen Lücken zwischen dem ersten Material 104 und dem dritten Material 116 ausfüllen kann. Das vierte Abstandshaltermaterial kann in anderen Ausführungsformen auch mit einer anderen Dicke ausgebildet werden. Wie in 19 gezeigt, wird ein geeigneter Ätzprozess ausgeführt, um horizontale Abschnitte des vierten Abstandshaltermaterials zu entfernen. Der Ätzprozess hinterlässt Seitenwandabschnitte des vierten Abstandshaltermaterials, die übrig bleiben, um vierte Abstandshalter 126 zu bilden. Der Ätzprozess kann zum Beispiel ein anisotroper Trockenätzprozess sein.
  • In 20 wird ein zweiter Photoresist 128 ausgebildet, um Regionen zwischen den vierten Abstandshaltern 126 auszufüllen. Der zweite Photoresist 128 kann unter Verwendung eines Aufschleuderprozesses oder eines anderen geeigneten Prozesses ausgebildet werden. In 21 werden frei liegende Abschnitte der dritten Abstandshalter 124 durch das erste Material 104 ersetzt. Zum Beispiel können die frei liegenden dritten Abstandshalter 124 unter Verwendung eines Ätzprozesses entfernt werden, der für die dritten Abstandshalter 124 selektiv ist. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess oder eine Kombination davon sein. Das erste Material 104 kann dann in den Regionen ausgebildet werden, die zuvor durch die frei liegenden dritten Abstandshalter 124 ausgefüllt wurden. Das erste Material 104 kann unter Verwendung einer Abscheidungstechnik ausgebildet werden, wie zuvor beschrieben. In einigen Fällen kann ein CMP-Prozess ausgeführt werden, nachdem das erste Material 104 ausgebildet wurde.
  • In 22 wird eine Schutzmaske 130 über Abschnitten der Struktur ausgebildet, und dann werden frei liegende Abschnitte des ersten Materials 104 entfernt. Die Schutzmaske 130 kann zum Beispiel ein Photoresist sein, und kann unter Verwendung eines geeigneten fotolithografischen Prozesses strukturiert werden. Das frei liegende erste Material 104 kann unter Verwendung eines Trockenätzprozesses, eines Nassätzprozesses oder eine Kombination davon entfernt werden. Das Entfernen des frei liegenden ersten Materials 104 bildet Öffnungen, die Abschnitte des dritten Materials 116 freilegen, wie in 22 gezeigt.
  • In 23 werden die Öffnungen, die durch Entfernen des frei liegenden ersten Materials gebildet werden, durch das dritte Material hindurch und in das Substrat 102 hinein erweitert, wodurch Aussparungen 121 in dem Substrat 102 entstehen. Die Schutzmaske 130 wird ebenfalls entfernt. Die frei liegenden Abschnitte des dritten Materials 116 und die anschließend entfernten Abschnitte des Substrats 102 können unter Verwendung eines oder mehrerer Trockenätzprozesse, Nassätzprozesse oder einer Kombination davon entfernt werden. In einigen Ausführungsformen können sich die Aussparungen 121 auf eine Tiefe mit einer Distanz zwischen etwa 50 nm und etwa 140 nm in das Substrat hinein erstrecken.
  • In 24 wird ein leitfähiges Material 131 über der Struktur und innerhalb der Aussparungen 121 gebildet. In einigen Ausführungsformen können Schichten in den Aussparungen 121 ausgebildet werden, bevor das leitfähige Material 131 ausgebildet wird. Zum Beispiel können eine Auskleidung, eine Sperrschicht, eine Adhäsionsschicht, eine Keimschicht oder eine andere Art von Schicht oder eine Kombination davon ausgebildet werden, bevor das leitfähige Material 131 ausgebildet wird. Eine oder mehrere der Schichten können Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material 131 kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium, Nickel, Kobalt, eine Kombination davon oder dergleichen enthalten. Das leitfähige Material 131 kann unter Verwendung einer geeigneten Abscheidungstechnik ausgebildet werden, wie zum Beispiel Elektroplattierung, CVD, PVD, dergleichen oder eine Kombination davon. Das leitfähige Material 132 wird dafür verwendet, vergrabenes Metall 132 zu bilden, wie unten beschrieben wird.
  • In 25 wird ein Planarisierungsprozess, wie zum Beispiel ein CMP-Prozess, dafür verwendet, überschüssiges leitfähiges Material 132 zu entfernen. Dann wird, in 26, eine Schutzmaske 134 über anderen Regionen als den Aussparungen 121 ausgebildet, und ein Ätzprozess wird dafür verwendet, Abschnitte des leitfähigen Materials 131 aus den Aussparungen 121 zu entfernen. Das verbliebene leitfähige Material 132 bildet vergrabenes Metall 132, das leitfähige Strukturelemente wie zum Beispiel vergrabene Metallleitungen sein kann. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess oder eine Kombination davon sein. Zum Beispiel kann der Ätzprozess einen anisotropen Trockenätzprozess enthalten.
  • In 27 wird ein Hartmaskenmaterial 135 auf dem vergrabenen Metall 132 innerhalb der Aussparungen 121 ausgebildet. In einigen Ausführungsformen ist das Hartmaskenmaterial 135 ein dielektrisches Material und kann SiO, SiN, SiON, SiC, SiCN, SiOCN, ein Nitridmaterial oder eine andere Art von Material enthalten. Das Hartmaskenmaterial 135 kann unter Verwendung jedes geeigneten Prozesses ausgebildet werden, wie zum Beispiel LD, PVD, CVD, eine Kombination davon oder dergleichen. In einigen Ausführungsformen wird die Schutzmaske 134 entfernt, nachdem das Hartmaskenmaterial 135 unter Verwendung eines Nassätzprozesses oder eines Trockenätzprozesses ausgebildet wurde. In einigen Ausführungsformen wird überschüssiges Hartmaskenmaterial 135 außerhalb der Aussparungen 121 unter Verwendung eines Planarisierungsprozesses (zum Beispiel eines CMP-Prozesses) entfernt. Ein zeitgesteuerter Ätzvorgang kann dann ausgeführt werden, um das Hartmaskenmaterial 135 innerhalb der Aussparungen 121 zu ätzen, dergestalt, dass eine gewünschte Menge Hartmaskenmaterial 135 über dem vergrabenen Metall 132 verbleibt.
  • In 28 wird eine zweite Abscheidung des dritten Materials 116 ausgeführt und bildet das dritte Material über der Hartmaskenmaterial 135 innerhalb der Aussparungen 121. Das dritte Material 116 kann unter Verwendung einer zuvor beschrieben Abscheidungstechnik zum Bilden des dritten Materials 116 ausgebildet werden. Ein Planarisierungsprozess, wie zum Beispiel ein CMP-Prozess, kann ausgeführt werden, nachdem das dritte Material 116 abgeschieden wurde. In 29 wird der zweite Photoresist 128 entfernt. Der zweite Photoresist 128 kann zum Beispiel unter Verwendung eines Trockenprozesses (zum Beispiel eines Ashing-Prozesses) oder eines Nassprozesses (zum Beispiel eines chemischen Nassprozesses) entfernt werden. In 30 wird ein Ätzprozess dafür verwendet, frei liegende Abschnitte des dritten Materials 116 zu entfernen. Abschnitte des dritten Materials 116 über dem vergrabenen Metall 132 bleiben nach dem Ätzprozess zurück. In einigen Fällen kann die Oberseite des dritten Materials 116, das über dem vergrabenen Metall 132 verbleibt, ungefähr mit der Oberseite anderer Abschnitte des dritten Materials 116 bündig sein, wie zum Beispiel jener, die durch das erste Material 104 bedeckt werden. In einigen Ausführungsformen kann das Ätzsystem zum Ausführen des Ätzprozesses dafür konfiguriert sein zu detektieren, wann das Substrat 102 frei liegt, und den Ätzprozess zu stoppen, sobald das Substrat 102 unterhalb der Abschnitte des dritten Materials 116 frei liegt. In einigen Ausführungsformen kann die Höhe des verbliebenen dritten Materials 116 über dem vergrabenen Metall 132 unter Verwendung eines zeitgesteuerten Ätzprozesses bestimmt werden. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess oder eine Kombination davon sein. Zum Beispiel kann der Ätzprozess einen anisotropen Trockenätzprozess enthalten.
  • In 31 wird eine zweite Abscheidung des ersten Materials 104 ausgeführt. Das erste Material 104 kann so ausgebildet werden, dass die Oberseiten des ersten Materials 104 ungefähr bündig mit den Oberseiten der vierten Abstandshalter 126 sind. Zum Beispiel kann ein Planarisierungsprozess (zum Beispiel ein CMP-Prozess) nach der Abscheidung des ersten Materials 104 ausgeführt werden. Das erste Material 104 von 31 kann die gleiche Zusammensetzung haben wie das erste Material 104 von 2 und kann unter Verwendung der gleichen Abscheidungstechnik ausgebildet werden, wie zuvor für das erste Material 104 beschrieben wurde. In 32 wird ein Ätzprozess dafür verwendet, frei liegende Abschnitte des ersten Materials 104 zu entfernen. Abschnitte des ersten Materials 104 bleiben nach dem Ätzprozess zurück. In einigen Fällen kann die Oberseite des verbliebenen ersten Materials 104 ungefähr bündig mit der Oberseite von Abschnitten des dritten Materials 116 sein. In einigen Ausführungsformen kann das Ätzsystem, das den Ätzprozess ausführt, dafür konfiguriert sein zu detektieren, wann das dritte Material 116 frei liegt, und den Ätzprozess zu stoppen, sobald das dritte Material 116 unterhalb des ersten Materials 104 frei liegt. In einigen Ausführungsformen kann die Höhe des verbliebenen ersten Materials 104 unter Verwendung eines zeitgesteuerten Ätzprozesses bestimmt werden. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess oder eine Kombination davon sein. Zum Beispiel kann der Ätzprozess einen anisotropen Trockenätzprozess enthalten.
  • In 33 wird das Hartmaskenmaterial 136 über der Struktur ausgebildet. Das Hartmaskenmaterial 136 kann so ausgebildet werden, dass die Oberseiten des Hartmaskenmaterials 136 ungefähr bündig mit den Oberseiten der vierten Abstandshalter 126 sind. Zum Beispiel kann ein Planarisierungsprozess (zum Beispiel ein CMP-Prozess) ausgeführt werden, um die Höhe des Hartmaskenmaterials 136 zu steuern. Das Hartmaskenmaterial 136 kann ein Material sein, das dem der zuvor beschriebenen Hartmaskenmaterial 135 ähnelt, oder kann ein anderes Material sein. In 34 werden die vierten Abstandshalter 126 entfernt. Die vierten Abstandshalter 126 können unter Verwendung eines Trockenätzprozesses, eines Nassätzprozesses oder einer Kombination davon entfernt werden. Zum Beispiel kann ein anisotroper Trockenätzprozess, der für die vierten Abstandshalter 126 über dem Hartmaskenmaterial 136 selektiv ist, verwendet werden. Das Entfernen der vierten Abstandshalter 126 legt Abschnitte des Substrats 102 frei.
  • In 35 wird ein Ätzprozess auf den frei liegenden Abschnitten des Substrats 102 ausgeführt, um Aussparungen 123 in dem Substrat 102 zu bilden. Der Ätzprozess kann einen oder mehrere Trockenätzprozesse, Nassätzprozesse oder eine Kombination davon enthalten. In einigen Ausführungsformen erstrecken sich die Aussparungen 123 in dem Substrat 102 auf ungefähr die gleiche Tiefe in das Substrat wie die Aussparungen 121. Nach dem Ätzprozess werden erste Seitenwände des vergrabenen Metalls 132 durch die Aussparungen 123 frei gelegt. In 36 wird ein fünftes Abstandshaltermaterial 127 innerhalb der Aussparungen 123 ausgebildet. In einigen Ausführungsformen ähnelt das fünfte Abstandshaltermaterial 127 dem der vierten Abstandshalter 126, obgleich das fünfte Abstandshaltermaterial 127 in anderen Ausführungsformen ein anderes sein kann. Das fünfte Abstandshaltermaterial 127 kann so ausgebildet werden, dass die Oberseite des fünften Abstandshaltermaterials 127 ungefähr bündig mit der Oberseite des ersten Materials 104 auf dem Substrat 102 ist. Zum Beispiel kann das fünfte Abstandshaltermaterial 127 nach der Abscheidung unter Verwendung eines zeitgesteuerten Ätzprozesses zurückgeätzt werden.
  • In 37 werden frei liegende Abschnitte des dritten Materials 116 entfernt. Die Abschnitte des dritten Materials 116 können unter Verwendung eines Trockenätzprozesses, eines Nassätzprozesses oder einer Kombination davon entfernt werden. Zum Beispiel kann ein anisotroper Trockenätzprozess verwendet werden, der für das dritte Material 116 über dem Hartmaskenmaterial 135 selektiv ist. Das Entfernen der frei liegenden Abschnitte des dritten Materials 116 legt Abschnitte des Substrats 102 frei.
  • In 38 wird ein Ätzprozess auf den frei liegenden Abschnitten des Substrats 102 ausgeführt, um Aussparungen 125 in dem Substrat 102 zu bilden. Der Ätzprozess kann einen oder mehrere Trockenätzprozesse, Nassätzprozesse oder eine Kombination davon enthalten. In einigen Ausführungsformen erstrecken sich die Aussparungen 125 in dem Substrat 102 in das Substrat auf eine Tiefe ungefähr gleich der der Aussparungen 121 oder der Aussparungen 123. Nach dem Ätzprozess werden zweite Seitenwände des vergrabenen Metalls 132 frei durch die Aussparungen 125 gelegt.
  • In 39 wird eine dritte Abscheidung des ersten Materials 104 ausgeführt und bildet das erste Material 104 innerhalb der Aussparungen 125. Das erste Material 104 kann so ausgebildet werden, dass die Oberseite des ersten Materials 104 ungefähr bündig mit der Oberseite des fünften Abstandshaltermaterials 127 ist. Zum Beispiel kann das erste Material 104 nach der Abscheidung unter Verwendung eines zeitgesteuerten Ätzprozesses zurückgeätzt werden. Das erste Material 104 kann unter Verwendung einer zuvor beschrieben Abscheidungstechnik für das erste Material 104 ausgebildet werden.
  • In 40 wird ein Beschneidungsprozess an dem frei liegenden Hartmaskenmaterial 136 ausgeführt. Der Beschneidungsprozess verringert die Größe des frei liegenden Hartmaskenmaterials 136. Der Beschneidungsprozess kann einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon enthalten. In einigen Ausführungsformen kann das frei liegende Hartmaskenmaterial 136 nach dem Beschneidungsprozess eine Breite zwischen etwa 1 nm und etwa 10 nm oder eine andere Breite haben.
  • In 41 werden frei liegende Abschnitte des ersten Materials 104, des dritten Materials 116 und des fünften Abstandshaltermaterials 127 unter Verwendung eines oder mehrerer Ätzprozesse entfernt. Der eine oder die mehreren Ätzprozesse können einen oder mehrere Trockenätzprozesse, Nassätzprozesse oder eine Kombination davon enthalten. Zum Beispiel können ein oder mehrere anisotrope Trockenätzprozesse verwendet werden. In einigen Ausführungsformen kann das frei liegende Hartmaskenmaterial 136 als eine Ätzmaske für das Ätzen des ersten Materials 104, des dritten Materials 116 und des fünften Abstandshaltermaterials 127 verwendet werden.
  • In 42 werden frei liegende Abschnitte des Substrats 102 entfernt und bilden Finnen 138. Die Abschnitte des Substrats 102 können unter Verwendung eines Trockenätzprozesses, eines Nassätzprozesses oder einer Kombination davon entfernt werden. Zum Beispiel kann ein anisotroper Trockenätzprozess verwendet werden, der für das Material des Substrats 102 über dem ersten Material 104, dem dritten Material 116, dem fünften Abstandshaltermaterial 127 oder dem Hartmaskenmaterial 136 selektiv ist. In einigen Ausführungsformen kann das Substrat 102 auf eine solche Tiefe geätzt werden, dass die Oberfläche des Substrats 102 zwischen den Finnen 138 ungefähr bündig mit der Oberseite des Hartmaskenmaterials 135 ist, das auf dem vergrabenen Metall 132 angeordnet ist. Auf diese Weise werden Halbleiterfinnen 138 gebildet, die von Abschnitten des Substrats 102 vorstehen. In einigen Ausführungsformen können die Finnen 138 eine Höhe zwischen etwa 30 nm und etwa 100 nm oder eine Breite zwischen etwa 1 nm und etwa 10 nm haben. In anderen Ausführungsformen können die Halbleiterfinnen 138 eine andere Höhe oder eine andere Breite haben. In einigen Fällen können das erste Material 104 und das dritten Material 116 auf verschiedenen Finnen 138 angeordnet werden, was die Verwendung selektiver Ätztechniken erlaubt, um bestimmte Finnen zu entfernen.
  • In 43A werden frei liegende Abschnitte des ersten Materials 104, des dritten Materials 116 und des fünften Abstandshaltermaterials 127, die nicht durch das Hartmaskenmaterial 136 bedeckt sind, unter Verwendung eines oder mehrerer Ätzprozesse entfernt. Die Ätzprozesse können einen oder mehrere Trockenätzprozesse, einen oder mehrere Nassätzprozesse oder eine Kombination davon enthalten. Zum Beispiel können anisotrope Trockenätzprozesse verwendet werden, die für das erste Material 104, das dritte Material 116 und das fünfte Abstandshaltermaterial 127 über dem Hartmaskenmaterial 135 und dem Material des Substrats 102 selektiv sind. In einigen Ausführungsformen können die frei liegenden Abschnitte des ersten Materials 104, des dritten Materials 116 und des fünften Abstandshaltermaterials 127 auf eine solche Tiefe geätzt werden, dass die Oberseite des geätzten ersten Materials 104, des dritten Materials 116 und des fünften Abstandshaltermaterial 127 ungefähr bündig mit einer Oberseite des Hartmaskenmaterials 135 sind, das auf dem vergrabenen Metall 132 angeordnet ist. In 43A und anschließenden Figuren wurde der Abschnitt des dritten Materials 116, der über dem vergrabenen Metall 132 verbleibt, als drittes Material 116A gekennzeichnet.
  • In einigen Ausführungsformen können verschiedene „Zellen“ von FinFETs durch das dritte Material 116A, das über dem vergrabenen Metall 132 angeordnet ist, getrennt und elektrisch isoliert werden. Als veranschaulichende Beispiele sind Abschnitte von Zellen 140A-F in der Querschnittsansicht der 43A und der beispielhaften Draufsicht von 43B bezeichnet. 43B zeigt die Finnen 138 der Zellen 140A-F in einem Zustand, in dem sie in Reihen isoliert sind, aber in anderen Ausführungsformen können die Finnen 138 in einem anderen Prozessschritt oder in einer anderen Konfiguration isoliert werden. Die Zellen können zum Beispiel Zellen eines SRAM-Arrays sein. Das vergrabene Metall 132 kann elektrisch mit einem oder mehreren Metall-Gates der FinFETs oder den Metall-Gates einer oder mehrerer Zellen verbunden sein, wie unten noch ausführlicher beschrieben wird. In einigen Ausführungsformen kann sich ein Abschnitt von vergrabenem Metall 132 neben mehreren Zellen von FinFETs erstrecken, und einige oder alle der mehrere Zellen von FinFETs können elektrisch miteinander verbunden sein, indem sie mit demselben Abschnitt von vergrabenem Metall 132 elektrisch verbunden sind. Zum Beispiel kann sich, wie in 43B gezeigt, das vergrabene Metall 132 kontinuierlich entlang mehrerer Reihen von Finnen oder entlang mehrerer Zellen erstrecken und kann mit einigen, keinen oder allen der Finnen oder Zellen verbunden sein, die neben dem vergrabenen Metall 132 angeordnet sind. Eine Zelle kann eine oder mehrere Finnen 138 enthalten, die verwendet werden, um einen oder mehrere FinFETs innerhalb dieser Zelle zu bilden. Als ein veranschaulichendes Beispiel kann eine Zelle 4 Finnen 138 enthalten, die dafür verwendet werden, 6 FinFETs zu bilden (d. h. für eine Sechs-Transistoren (6T)-SRAM-Zelle). Anderen Anzahlen von Finnen 138 (zum Beispiel 2, 3, 6 usw.) oder FinFETs in einer Zelle sind möglich und liegen innerhalb des Geltungsbereichs dieser Offenbarung.
  • In 44 wird ein Isoliermaterial über dem Substrat 102 und zwischen benachbarten Finnen 138 gebildet und bildet eine Flachgrabenisolierung (Shallow Trench Isolation, STI) 148. Die Querschnittsansicht von 44 kann entlang dem beispielhaften Querschnitt AA-AA verlaufen, wie in 45A gezeigt. Die STI 148 kann aus einem Oxid, wie zum Beispiel Siliziumoxid, einem Nitrid, dergleichen oder einer Kombination davon gebildet werden und kann durch eine chemische Aufdampfung mit hoch-dichtem Plasma (HDP-CVD), eine fließfähige CVD (FCVD), dergleichen oder eine Kombination davon gebildet werden. In einigen Ausführungsformen kann ein Planarisierungsprozess wie zum Beispiel ein CMP ausgeführt werden, nachdem das Isoliermaterial ausgebildet wurde. In einigen Ausführungsformen kann die STI 148 so ausgespart werden, dass die Oberseite der STI 148 unter den Oberseiten der Finnen 138 liegt.
  • 45A-D, 46A-D und 47A-D veranschaulichen die Bildung von Dummy-Gate-Strukturen 147A-F über den Finnen 138 der FinFET-Vorrichtung 100 gemäß einigen Ausführungsformen. 45A, 46A und 47A zeigen beispielhafte Draufsichten eines Abschnitts der FinFET-Vorrichtung 100, und 45B, 46B und 47B zeigen beispielhafte Querschnittsansichten entlang dem Querschnitt BB-BB, wie in den 45A, 46A und 47A angedeutet. 45C, 46C und 47C zeigen beispielhafte Querschnittsansichten entlang dem Querschnitt CC-CC, wie in den 45A, 46A und 47A angedeutet. 45D, 46D und 47D zeigen beispielhafte Querschnittsansichten entlang dem Querschnitt DD-DD, wie in den 45A, 46A und 47A angedeutet. Jeder der Querschnitte BB-BB, CC-CC und DD-DD verläuft senkrecht zur Längsrichtung der Finnen 138 und über anschließend gebildete Metall-Gate-Strukturen hinweg, wie in dem in 1 gezeigten Querschnitt A-A . Zusätzlich wurde das erste Material neben dem vergrabenen Metall 132 als ersten Material 104A bezeichnet, und das fünfte Abstandshaltermaterial 127 neben dem vergrabenen Metall 132 wurde als fünftes Abstandshaltermaterial 127A bezeichnet.
  • In den 45A-D werden die STI 148, das erste Material 104, das auf den Finnen 138 angeordnet ist, und das dritte Material 116, das auf den Finnen 138 angeordnet ist, von den Regionen 145A-F entfernt. Die STI 148, das erste Material 104 und das dritte Material 116 können von den Regionen 145A-F unter Verwendung geeigneter fotolithografischer Techniken entfernt werden. Zum Beispiel können die STI-Regionen 148, das erste Material 104 und das dritte Material 116 unter Verwendung eines oder mehrerer Trockenätzprozesse, eines oder mehrerer Nassätzprozesse oder einer Kombination davon entfernt werden. In einigen Ausführungsformen wird die STI 148 in Regionen 145A-F entfernt, bevor das erste Material 104 oder das dritte Material 116 entfernt wird. In einigen Ausführungsformen können anisotrope Trockenätzprozesse, die für das erste Material 104 und das dritte Material 116 selektiv sind, verwendet werden. Auf diese Weise werden die Finnen 138 in den Regionen 145A-F frei gelegt. In einigen Ausführungsformen kann die STI 148 innerhalb der Regionen 145A-F so ausgespart werden, dass Abschnitte der STI 148 innerhalb der Regionen 145A-F verbleiben. Die in den 46A und 47A gezeigten Regionen 145A-F sind als nicht-einschränkende Beispielen gedacht, und andere Ausführungsformen können Regionen einer anderen Anzahl, Form, Größe oder mit anderen Eigenschaften enthalten.
  • In den 46A-D werden Abschnitte des ersten Materials 104A und des fünften Abstandshaltermaterials 127A entfernt, um Seitenwandabschnitte des vergrabenen Metalls 132 innerhalb der Regionen 145A-F frei zu legen. In der in den 46A-D gezeigten beispielhaften Ausführungsform wird weder das erste Material 104A noch das fünfte Abstandshaltermaterial 127A von der Region 145A oder der Region 145B entfernt.
  • Wie in 46C gezeigt, wird das fünfte Abstandshaltermaterial 127A von der Region 145D entfernt und bildet eine Aussparung 142, die eine Seitenwand des vergrabenen Metalls 132 frei legt. Das fünfte Abstandshaltermaterial 127A kann unter Verwendung geeigneter fotolithografischer Techniken entfernt werden. Zum Beispiel kann das fünfte Abstandshaltermaterial 127A unter Verwendung eines oder mehrerer Trockenätzprozesse, eines oder mehrerer Nassätzprozesse oder einer Kombination davon entfernt werden. Zum Beispiel kann ein anisotroper Trockenätzprozess, der für das fünfte Abstandshaltermaterial 127A über dem ersten Material 104A selektiv ist, verwendet werden. Auf diese Weise wird das leitfähige Material 132 nur an der Seitenwand freigelegt, die dem fünften Abstandshaltermaterial 127A zugewandt ist. Oder anders ausgedrückt: Das vergrabene Metall 132 wird freigelegt, indem die Aussparung 142 in der Region 145D gebildet wird, und wird in der Region 145C nicht freigelegt. Das vergrabene Metall 132 in der Region 145C bleibt durch das erste Material 104A und das Hartmaskenmaterial 136 isoliert. In einigen Ausführungsformen kann die Aussparung 142 ein laterales Seitenverhältnis, wie in 46A gezeigt, zwischen etwa 1:5 und etwa 1:10 haben.
  • Wie in 46D gezeigt, wird das erste Material 104A von der Region 145E entfernt und bildet eine Aussparung 144, die eine Seitenwand des vergrabenen Metalls 132 frei legt. Das erste Material 104A kann unter Verwendung geeigneter fotolithografischer Techniken entfernt werden. Zum Beispiel kann das erste Material 104A unter Verwendung eines oder mehrerer Trockenätzprozesse, eines oder mehrerer Nassätzprozesse oder einer Kombination davon entfernt werden. Zum Beispiel kann ein anisotroper Trockenätzprozess, der für das erste Material 104A über dem fünften Abstandshaltermaterial 127A selektiv ist, verwendet werden. Auf diese Weise wird das vergrabene Metall 132 nur frei an der Seitenwand freigelegt, die dem ersten Material 104A zugewandt ist. Oder anders ausgedrückt: Das vergrabene Metall 132 wird freigelegt, indem die Aussparung 144 in der Region 145E gebildet wird, und wird in der Region 145F nicht freigelegt. Das vergrabene Metall 132 in der Region 145F bleibt durch das fünfte Abstandshaltermaterial 127A und das Hartmaskenmaterial 136 isoliert. In einigen Ausführungsformen kann die Aussparung 144 ein laterales Seitenverhältnis, wie in 46A gezeigt, zwischen etwa 1:5 und etwa 1:10 haben.
  • Weil das vergrabene Metall 132 durch das erste Material 104A auf einer Seite isoliert wird und durch das fünfte Abstandshaltermaterial 127A auf der gegenüberliegenden Seite isoliert wird, kann das erste Material 104A oder das fünfte Abstandshaltermaterial 127A selektiv geätzt werden, um gewünschte Abschnitte auf jeder Seite des vergrabenen Metalls 132 freizulegen. Darum kann die Distanz zwischen dem leitfähigen Material und benachbarten Finnen 138 verringert werden, wobei gleichzeitig die Gefahr von Prozessdefekten geringer ist, wie zum Beispiel das Freilegen beider Seiten des vergrabenen Metalls 132 in Regionen, wo nur eine Seite dafür gedacht ist, freigelegt zu werden. In einigen Ausführungsformen können sowohl das erste Material 104A als auch das fünfte Abstandshaltermaterial 127A von gegenüberliegenden Seiten des vergrabenen Metalls 132 entfernt werden.
  • In den 47A-D werden Dummy-Gate-Strukturen 146A-F in den Regionen 145A-F ausgebildet. In einigen Ausführungsformen können die Dummy-Gate-Strukturen 146A-F mehrere Schichten enthalten, wie zum Beispiel eine Dummy-Dielektrikumschicht, eine Dummy-Gate-Schicht oder andere Schichten. Eine Dummy-Dielektrikumschicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen enthalten und kann gemäß akzeptablen Techniken (zum Beispiel thermischer Oxidation) abgeschieden oder thermisch gezüchtet werden. Eine Dummy-Gate-Schicht kann über der Dummy-Dielektrikumschicht ausgebildet werden und kann zum Beispiel polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (poly-SiGe), metallische Nitride, metallische Silicide, metallische Oxide, Metalle oder andere Materialien enthalten. Die Dummy-Gate-Schicht kann durch physikalische Aufdampfung (PVD), CVD, Aufsputtern oder eine andere Technik abgeschieden werden. In einigen Ausführungsformen werden die Dummy-Gate-Strukturmaterialien in Form einer Deckschicht über der Oberfläche der FinFET-Vorrichtung 100 abgeschieden, und dann werden Abschnitte unter Verwendung eines geeigneten fotolithografischen Prozesses entfernt, um Dummy-Gate-Strukturen 146A-F zu bilden. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie zum Beispiel ein CMP, ausgeführt werden, um überschüssiges Dummy-Gate-Strukturmaterial zu entfernen. In einigen Fällen kann der Planarisierungsprozess das dritte Material 116A freilegen, wie in den 47B-D gezeigt. In einigen Ausführungsformen können eine oder mehrere der Dummy-Gate-Strukturen 146A-F gleichzeitig durch dieselben Verarbeitungsschritte ausgebildet werden oder können der Reihe nach in separaten Verarbeitungsschritten ausgebildet werden.
  • In einigen Ausführungsformen werden die Dummy-Gate-Strukturen 146A-F ausgebildet, bevor die STI 148 ausgebildet wird. Zum Beispiel können geeignete Abschnitte des ersten Materials 104A und des fünften Abstandshaltermaterials 127A in den Regionen 145A-F entfernt werden, wie oben beschrieben, und dann können Dummy-Gate-Strukturen 146A-F ausgebildet werden, wie oben beschrieben. Abschnitte der Dummy-Gate-Strukturen 146A-F können außerhalb der Regionen 145A-F über einen oder mehrere Ätzprozesse entfernt werden, und dann kann die STI 148 ausgebildet werden, wie oben beschrieben. Diese und andere Variationen von Verarbeitungsschritten liegen innerhalb des Geltungsbereichs dieser Offenbarung.
  • In den 48A-D werden die Dummy-Gate-Strukturen 146A-F entfernt und durch Metall-Gate-Strukturen 150A-F ersetzt. Die Dummy-Gate-Strukturen 146A-F können unter Verwendung eines oder mehrerer Trockenätzprozesse, eines oder mehrerer Nassätzprozesse oder einer Kombination davon entfernt werden. Die Metall-Gate-Strukturen 150A-F können Gate-Dielektrikumschichten, Metall-Gate-Füllmaterial und andere Schichten enthalten, wie zum Beispiel Austrittsarbeitsschichten, Sperrschichten usw. 48A zeigt außerdem Zwischenschichtdielektrikum (Interlayer Dielectric, ILD)-Regionen 152, die in einigen Ausführungsformen ausgebildet werden können, zum Beispiel nach dem Entfernen der STI-Regionen 148. Die STI-Regionen 148 können unter Verwendung eines geeigneten Ätzprozesses entfernt werden.
  • 49 ist eine Querschnittsansicht entlang dem Querschnitt AA-AA, die die Bildung epitaxialer Source/Drain-Regionen 151 über den Finnen 138 zeigt. In einigen Ausführungsformen können die epitaxialen Source/Drain-Regionen 151 oder andere FinFET-Strukturelemente vor der Bildung der Metall-Gate-Strukturen 150A-F, wie zum Beispiel Gate-Abstandshalter, zusätzlicher ILD-Regionen oder anderer Strukturelemente (nicht gezeigt), ausgebildet werden. Die epitaxialen Source/Drain-Regionen 151 können unter Verwendung geeigneter, dem Fachmann bekannter Techniken ausgebildet werden.
  • Durch selektives Entfernen geeigneter Abschnitte von erstem Material 104A oder fünftem Abstandshaltermaterial 127A neben dem vergrabenen Metall 132A, in den 47A-D gezeigt, können die Metall-Gate-Strukturen 150A-F das vergrabene Metall 132 nach Bedarf berühren (und somit eine elektrische Verbindung zu ihm herstellen) oder von dem vergrabenen Metall 132 isoliert sein. Zum Beispiel, wie in 48B gezeigt, sind die Metall-Gate-Strukturen 150A und 150B voneinander und von dem vergrabenen Metall 132 durch das dritte Material 116A, das Hartmaskenmaterial 135, das erste Material 104A und das fünfte Abstandshaltermaterial 127A isoliert. Das erste Material 104A und das fünfte Abstandshaltermaterial 127A verbleiben an Seitenwänden des vergrabenen Metalls 132 und verhindern, dass die Metall-Gate-Strukturen 150A und 150B die Seitenwände des vergrabenen Metalls 132 berühren, so dass die Metall-Gate-Strukturen 150A und 150B elektrisch voneinander isoliert sind.
  • Wie in 48C gezeigt, ist die Metall-Gate-Struktur 150D elektrisch mit dem vergrabenen Metall 132A verbunden, aber die Metall-Gate-Struktur 150C wird von dem vergrabenen Metall 132A durch das dritte Material 116A, das erste Material 140A und das Hartmaskenmaterial 136 isoliert. Wie in 48D gezeigt, ist die Metall-Gate-Struktur 150E elektrisch mit dem vergrabenen Metall 132A verbunden, aber die Metall-Gate-Struktur 150F wird von dem vergrabenen Metall 132A durch das dritte Material 116A, das fünfte Abstandshaltermaterial 127A und das Hartmaskenmaterial 136 isoliert. In der in den 48B-D gezeigten beispielhaften Ausführungsform sind die Metall-Gate-Struktur 150D und die Metall-Gate-Struktur 150E beide elektrisch mit dem vergrabenen Metall 132A verbunden und sind somit beide elektrisch miteinander verbunden. Die Metall-Gate-Strukturen 150A-E sind veranschaulichende Beispiele, und die Metall-Gate-Strukturen können auch in anderen Konfigurationen oder Kombinationen als den gezeigten verbunden werden oder von dem vergrabenen Metall isoliert sein.
  • 50-80D veranschaulichen Querschnittsansichten von Zwischenstufen bei der Bildung einer FinFET-Vorrichtung 200 gemäß einer zweiten Ausführungsform. 50-76 sind entlang des Referenzquerschnitts A-A von 1 veranschaulicht. Die FinFET-Vorrichtung 200 ähnelt der in 1 gezeigten FinFET-Vorrichtung 100, aber es werden mehrere Finnen 226 und mehrere Metall-Gates 234A-F ausgebildet.
  • 50 veranschaulicht die Bildung eines ersten Materials 204 über einer Oberseite eines Substrats 202. Das Substrat 202 kann dem zuvor beschriebenen Substrat 102 ähneln oder kann eine andere Art von Substrat sein. Das erste Material 204 kann dem zuvor beschriebenen ersten Material 104 ähneln oder kann ein anderes Material sein. Zum Beispiel kann das erste Material 204 ein Material wie zum Beispiel SiO, SiN, SiON, SiC, SiCN, SiOCN, ein Nitridmaterial oder eine andere Art von Material sein. Die ersten Dorne 108 können unter Verwendung eines Prozesses wie zum Beispiel LD, PVD, CVD oder dergleichen ausgebildet werden. In einigen Ausführungsformen kann das erste Material 204 mit einer Dicke zwischen etwa 5 nm und etwa 25 nm ausgebildet werden, obgleich das erste Material 204 in anderen Ausführungsformen eine andere Dicke haben kann.
  • In 51 wird ein Dornmaterial über dem ersten Material 204 ausgebildet und strukturiert, um erste Dorne 206 zu bilden. Das Dornmaterial der ersten Dorne 206 kann ein anderes sein als das erste Material 204 und kann dem Dornmaterial der ersten Dorne 108, wie oben beschrieben, ähneln. Die ersten Dorne 206 können unter Verwendung ähnlicher Techniken ausgebildet werden, wie sie oben für die ersten Dorne 108 beschrieben wurden. In einigen Ausführungsformen können die ersten Dorne 206 mit einer Dicke zwischen etwa 5 nm und etwa 25 nm ausgebildet werden, obgleich die ersten Dorne 206 in anderen Ausführungsformen eine andere Dicke haben können. Erste Abstandshalter 208 werden dann an den Seitenwänden der ersten Dorne 206 ausgebildet. Das Material der ersten Abstandshalter 208 kann ein anderes sein als das Material der ersten Dorne 206 und kann dem ersten Abstandshaltermaterial der zuvor beschriebenen ersten Abstandshalter 110 ähneln. Die ersten Abstandshalter 208 können unter Verwendung ähnlicher Techniken ausgebildet werden, wie sie oben für die ersten Abstandshalter 110 beschrieben wurden. Zum Beispiel kann ein geeigneter anisotroper Trockenätzprozess ausgeführt werden, um horizontale Abschnitte des Materials der ersten Abstandshalter 208 zu entfernen. In 52 werden die ersten Dorne 206 entfernt. Die ersten Dorne 206 können unter Verwendung eines geeigneten Ätzprozesses entfernt werden, wie zum Beispiel eines Trockenätzprozesses, eines Nassätzprozesses oder einer Kombination davon. Der Ätzprozess kann für das Material der ersten Dorne 206 über dem Material der ersten Abstandshalter 208 oder dem ersten Material 204 selektiv sein.
  • In 53 wird das zweite Material 210 über den ersten Abstandshaltern 208 und dem ersten Material 204 ausgebildet. Das zweite Material 210 kann ein anderes sein als das Material der ersten Dorne 206 oder das erste Material 204. Das zweite Material 210 kann dem zweiten Material 106 ähneln, wie oben beschrieben, und kann in einer ähnlichen Weise ausgebildet werden. Zum Beispiel kann das zweite Material 210 ein Material wie zum Beispiel SiO, SiN, SiON, SiC, SiCN, SiOCN, ein Nitridmaterial oder eine andere Art von Material sein. Das zweite Material 210 kann unter Verwendung eines Prozesses wie zum Beispiel LD, PVD, CVD oder dergleichen ausgebildet werden. In einigen Ausführungsformen wird das zweite Material 210 mit einer Dicke ausgebildet, die kleiner ist als die der ersten Abstandshalter 208.
  • In 54 wird ein Implantierungsprozess 212 auf Abschnitten des zweiten Materials 210 ausgeführt. Der Implantierungsprozess 212 kann eine oder mehrere Spezies von Ionen implantieren, wie zum Beispiel Bor, Eisen, andere Arten von Ionen, eine Kombination davon oder dergleichen. In einigen Fällen kann der Implantierungsprozess 212 auch Ionen in Abschnitte der ersten Abstandshalter 208, des ersten Materials 104 oder des Substrats 202 implantieren. In einigen Ausführungsformen ist das Substrat 202 während des Implantierungsprozesses 212 in einem Winkel θ geneigt, so dass die Ionen schräg auf Oberflächen des zweiten Materials 210 gerichtet werden. In einigen Ausführungsformen beträgt der Winkel θ zwischen etwa 10° und etwa 80°, obgleich in anderen Ausführungsformen auch ein anderer Implantierungswinkel verwendet werden kann. Auf diese Weise werden einige Abschnitte des zweiten Materials 210 von den Ionen abgeschattet. Ein Beispiel davon ist in 54 als schraffierte Region 209 gezeigt. Weil die Ionen während des Implantierungsprozesses 212 blockiert werden, haben die abgeschatteten Abschnitte des zweiten Materials 210 eine niedrigere Konzentration an implantierten Ionen als Abschnitte des zweiten Materials 210, die den Ionen ausgesetzt sind. 55 veranschaulicht implantierte Regionen 214 des zweiten Materials 210, die eine größere Konzentration an Ionen haben, weil sie den Ionen während des Implantierungsprozesses 212 ausgesetzt sind, sowie abgeschattete Regionen 209 des zweiten Materials 210, die eine niedrigere Konzentration an Ionen haben, weil sie von den Ionen während des Implantierungsprozesses 212 abgeschattet sind.
  • In 56 werden die abgeschatteten Regionen 209 des zweiten Materials 210, die eine niedrigere Konzentration an Ionen haben, unter Verwendung eines selektiven Ätzprozesses entfernt, wodurch die implantierten Regionen 214 zurückbleiben. Der selektive Ätzprozess kann für die abgeschattete Regionen 209 des zweiten Materials 210 mit einer niedrigeren Konzentration an Ionen über den implantierten Regionen 214 mit einer größeren Konzentration an Ionen selektiv sein. Der selektive Ätzprozess kann einen Nassätzprozess oder einen Trockenätzprozess enthalten. Als ein veranschaulichendes Beispiel kann ein Nassätzprozess unter Verwendung von NH4OH selektiv Regionen des zweiten Materials 210 mit einer niedrigere Konzentration an implantiertem Bor (zum Beispiel die abgeschatteten Regionen 209) über den implantierten Regionen 214 mit einer größeren Konzentration an implantiertem Bor ätzen. In anderen Ausführungsformen können andere Nassätzprozesse oder Trockenätzprozesse verwendet werden.
  • In 57 werden frei liegende Abschnitte des ersten Materials 204 entfernt. Die Abschnitte des ersten Materials 204 können zum Beispiel durch einen Ätzprozess entfernt werden, der für das erste Material 204 über den implantierten Regionen 214 oder dem Substrat 202 selektiv ist. Der Ätzprozess kann einen Nassätzprozess oder einen Trockenätzprozess enthalten. In 58 werden die implantierten Regionen 214 entfernt. Die implantierten Regionen 214 können zum Beispiel durch einen Ätzprozess entfernt werden, der für die implantierten Regionen 214 über dem ersten Material 204 oder dem Substrat 202 selektiv ist. Der Ätzprozess kann einen Nassätzprozess oder einen Trockenätzprozess enthalten.
  • In 59 wird ein drittes Material 216 über den ersten Abstandshaltern 208, dem ersten Material 204 und dem Substrat 202 ausgebildet. Das dritte Material 216 kann dem ersten Material 204 ähneln, wie oben beschrieben, und kann in einer ähnlichen Weise ausgebildet werden, obgleich das dritte Material 216 in anderen Ausführungsformen ein anderes Material sein kann oder in einer anderen Weise ausgebildet werden kann. Zum Beispiel kann das dritte Material 216 ein Material wie zum Beispiel SiO, SiN, SiON, SiC, SiCN, SiOCN, ein Nitridmaterial oder eine andere Art von Material sein. Das dritte Material 216 kann unter Verwendung eines Prozesses wie zum Beispiel LD, PVD, CVD oder dergleichen ausgebildet werden. In einigen Ausführungsformen kann ein Planarisierungsprozess wie zum Beispiel ein CMP-Prozess ausgeführt werden, um überschüssiges drittes Material 216 zu entfernen und die ersten Abstandshalter 208 freizulegen, nachdem das dritte Material 216 gebildet wurde. In 60 werden Abschnitte des dritten Materials 216 unter Verwendung eines Ätzprozesses entfernt. Nach dem Ätzprozess kann das verbliebene dritte Material 216 eine Dicke haben, die ungefähr die gleiche ist wie das erste Material 204 auf dem Substrat 202. Der Ätzprozess kann auch Abschnitte des ersten Materials 204 freilegen. Der Ätzprozess kann einen Nassätzprozess oder einen Trockenätzprozess enthalten. Zum Beispiel kann der Ätzprozess ein zeitgesteuerter Ätzprozess sein oder kann ein Ätzsystem enthalten, das dafür konfiguriert ist, das Ätzen zu stoppen, sobald das Freiliegen des ersten Materials 204 detektiert wird.
  • In 61 werden zweite Abstandshalter 218 auf den ersten Abstandshaltern 208 ausgebildet. Das Material die zweiten Abstandshalter 218 kann im Hinblick auf eine Ätzselektivität mit beispielsweise den ersten Abstandshaltern 208 ausgewählt werden. Zum Beispiel können die zweiten Abstandshalter 218 ein Material wie zum Beispiel SiO, SiN, SiON, SiC, SiCN, SiOCN, ein Nitridmaterial oder eine andere Art von Material sein. Die zweiten Abstandshalter 218 können unter Verwendung eines Prozesses wie zum Beispiel LD, PVD, CVD oder dergleichen ausgebildet werden. In einigen Ausführungsformen kann das Material der zweiten Abstandshalter 218 in Form einer Deckschicht über der Struktur abgeschieden werden, und dann können horizontale Abschnitte des Materials geätzt werden, um die zweiten Abstandshalter 218 zu bilden. Der Ätzprozess kann zum Beispiel ein anisotroper Trockenätzprozess sein. In einigen Ausführungsformen können die zweiten Abstandshalter 218 eine laterale Breite zwischen etwa 1 nm und etwa 10 nm haben, obgleich die zweiten Abstandshalter 218 in anderen Ausführungsformen eine andere laterale Breite haben können.
  • In 62 wird ein Photoresist 220 ausgebildet, um Regionen zwischen den zweiten Abstandshaltern 218 auszufüllen. Der Photoresist 220 kann unter Verwendung eines Aufschleuderprozesses oder eines anderen geeigneten Prozesses ausgebildet werden. Wie in 62 gezeigt, werden dann Abschnitte des Photoresists 220 zwischen den zweiten Abstandshaltern 218 entfernt, um Öffnungen 221 zu bilden. Die Öffnungen 221 können unter Verwendung eines geeigneten fotolithografischen Prozesses strukturiert werden. In 63 werden Abschnitte des ersten Materials 204, das durch die Öffnungen 221 frei gelegt wird, entfernt, um die Öffnungen 221 zu dem Substrat 202 zu verlängern. In einigen Fällen können Abschnitte des dritten Materials 216, das durch die Öffnungen 221 frei gelegt wird, ebenfalls entfernt werden. Das erste Material 204 (und das dritte Material 216, wenn vorhanden) kann unter Verwendung eines geeigneten Ätzprozesses entfernt werden, wie zum Beispiel eines Nassätzprozesses oder eines Trockenätzprozesses. In einigen Ausführungsformen ist der Ätzprozess für das erste Material 204 über den ersten Abstandshaltern 208 oder den zweiten Abstandshaltern 218 selektiv. In 64 werden die Öffnungen 221 unter Verwendung eines Ätzprozess in das Substrat 202 hinein erweitert. Der Ätzprozess kann einen oder mehrere Trockenätzprozesse, Nassätzprozesse oder eine Kombination davon enthalten. In einigen Ausführungsformen können sich die Öffnungen 221 auf eine Tiefe in einer Distanz zwischen etwa 50 nm und etwa 100 nm in das Substrat 202 erstrecken, obgleich sich die Öffnungen 221 in anderen Ausführungsformen auf eine andere Tiefe erstrecken können.
  • In 65 wird ein leitfähiges Material in den Öffnungen 221 abgeschieden, um vergrabenes Metall 222 zu bilden. Das leitfähige Material kann dem leitfähigen Material 132 ähneln, wie oben beschrieben, und kann in einer ähnlichen Weise ausgebildet werden. Zum Beispiel kann das leitfähige Material über den Öffnungen 221 abgeschieden werden, und überschüssiges leitfähiges Material außerhalb der Öffnungen 221 kann unter Verwendung beispielsweise eines CMP-Prozesses entfernt werden. Leitfähiges Material innerhalb der Öffnungen 221 kann dann unter Verwendung eines geeigneten Nass- oder Trockenätzprozesses entfernt werden, der ein zeitgesteuerter Ätzprozess sein kann.
  • In 66 wird ein erstes Hartmaskenmaterial 219 innerhalb der Öffnungen 221 und auf dem vergrabenen Metall 222 ausgebildet. In einigen Ausführungsformen ähnelt das erste Hartmaskenmaterial 219 dem Material der zweiten Abstandshalter 218 und kann in einer ähnlichen Weise ausgebildet werden. Zum Beispiel kann das erste Hartmaskenmaterial 219 ein Material wie zum Beispiel SiO, SiN, SiON, SiC, SiCN, SiOCN, ein Nitridmaterial oder eine andere Art von Material sein. Das erste Hartmaskenmaterial 219 kann unter Verwendung eines Prozesses wie zum Beispiel LD, PVD, CVD oder dergleichen ausgebildet werden. In einigen Ausführungsformen kann das erste Hartmaskenmaterial 219, das an den Seitenwänden der Öffnungen ausgebildet ist, dünner sein als das erste Hartmaskenmaterial 219, das auf dem vergrabenen Metall 222 ausgebildet ist. In einigen Ausführungsformen wird überschüssiges erstes Hartmaskenmaterial 219 außerhalb der Öffnungen 221 entfernt, zum Beispiel unter Verwendung eines CMP-Prozesses. In 67 wird ein Beschneidungsprozess an dem ersten Hartmaskenmaterial 219 ausgeführt, um Abschnitte des ersten Hartmaskenmaterials 219 von den Seitenwänden der Öffnungen 221 zu entfernen. In einigen Ausführungsformen kann der Beschneidungsprozess einen Nassätzprozess, einen Trockenätzprozess oder eine Kombination davon enthalten und kann einen zeitgesteuerten Ätzvorgang enthalten. Nach dem Beschneidungsprozess bleibt ein Abschnitt des ersten Hartmaskenmaterials 219 über dem vergrabenen Metall 222 zurück.
  • In 68 werden Abschnitte des Photoresists 220 zwischen den zweiten Abstandshaltern 218 entfernt, um Öffnungen 223 zu bilden. Die Öffnungen 223 können sich neben den Öffnungen 221 befinden und können von den Öffnungen 221 durch einen zweiten Abstandshalter 218 getrennt sein, wie in 68 gezeigt. Die Öffnungen 223 können strukturiert werden, und der Photoresist 220 kann unter Verwendung eines geeigneten fotolithografischen Prozesses und Ätzprozesses entfernt werden. In 69 werden Abschnitte des ersten Materials 204 und des dritten Materials, die durch die Öffnungen 223 frei gelegt werden, entfernt, um die Öffnungen 223 zu dem Substrat 202 zu verlängern. Das erste Material 204 und das dritte Material 216 können unter Verwendung eines geeigneten Ätzprozesses entfernt werden, wie zum Beispiel eines Nassätzprozesses oder eines Trockenätzprozesses. In einigen Ausführungsformen ist der Ätzprozess für das erste Material 204 oder das dritte Material 216 über den ersten Abstandshaltern 208 oder den zweiten Abstandshaltern 218 selektiv. In 70 werden die Öffnungen 223 in das Substrat 202 hinein unter Verwendung eines Ätzprozess erweitert, der dem Ätzprozess ähneln kann, wie oben mit Bezug auf 64 beschrieben. Nach dem Ätzen des Substrats 202 kann eine Öffnung 221 von einer Öffnung 223 durch einen Abschnitt des Substrats 202 getrennt werden, der als Dummy-Finne 227 in 70 ausgelegt ist.
  • In 71 wird ein leitfähiges Material in der Öffnungen 223 abgeschieden, um vergrabenes Metall 224 zu bilden. Das leitfähige Material kann dem leitfähigen Material des vergrabenen Metalls 222 ähneln, wie oben beschrieben, und kann in einer ähnlichen Weise ausgebildet werden. In 72 wird ein zweites Hartmaskenmaterial 225 innerhalb der Öffnungen 223 und auf dem vergrabenen Metall 224 ausgebildet. In einigen Ausführungsformen ähnelt das zweite Hartmaskenmaterial 225 dem ersten Material 204 und kann in einer ähnlichen Weise ausgebildet werden. Zum Beispiel kann das zweite Hartmaskenmaterial 225 innerhalb der Öffnungen 223 ausgebildet werden, gefolgt von einem Beschneidungsprozess. In einigen Ausführungsformen kann das zweite Hartmaskenmaterial 225 über den Öffnungen 223 ausgebildet werden, gefolgt von einem Planarisierungsprozess. Ein zeitgesteuerter Ätzvorgang kann dann ausgeführt werden, um das zweite Hartmaskenmaterial 225 innerhalb der Öffnungen 223 zu ätzen, wodurch ein gewünschter Betrag des zweiten Hartmaskenmaterials 225 über dem vergrabenen Metall 224 zurückbleibt.
  • In 73 werden die ersten Abstandshalter 208 und der Photoresist 220 unter Verwendung eines oder mehrerer Ätzprozesse entfernt. Der eine oder die mehreren Ätzprozesse können Nassätzprozesse, Trockenätzprozesse oder eine Kombination davon enthalten. Der eine oder die mehreren Ätzprozesse können für das Material der ersten Abstandshalter 208 oder des Photoresists 220 über dem ersten Material 204, dem dritten Material 216, den zweiten Abstandshaltern 218 oder dem Substrat 202 selektiv sein. In 74 werden ein oder mehrere Ätzprozesse ausgeführt, um Finnen 226 in dem Substrat 202 zu bilden. Der eine oder die mehreren Ätzprozesse können Nassätzprozesse, Trockenätzprozesse oder eine Kombination davon enthalten, die einen oder mehrere zeitgesteuerte Ätzvorgänge enthalten können. In einigen Ausführungsformen werden Abschnitte des ersten Materials 204 und des dritten Materials 216, die zwischen den zweiten Abstandshaltern 218 frei liegen, zuerst geätzt, um das Substrat 202 freizulegen. Die frei liegenden Abschnitte des Substrats 202 zwischen den zweiten Abstandshaltern 218 werden dann geätzt, um Finnen 226 zu bilden. In einigen Ausführungsformen haben Regionen des Substrats 202 zwischen Finnen 226 eine Oberfläche, die mit der Oberseite des ersten Hartmaskenmaterials 219 und des zweiten Hartmaskenmaterials 225 ungefähr bündig ist. In einigen Ausführungsformen haben die Finnen 226 eine Breite zwischen etwa 1 nm und etwa 10 nm. 74 zeigt außerdem beispielhafte Zellen 240A-B, die durch Dummy-Finnen 227 getrennt sind. In anderen Ausführungsformen können Zellen eine andere Anzahl von Finnen 226 enthalten, wie in 74 gezeigt. In einigen Ausführungsformen können sich Abschnitte von vergrabenem Metall 222 oder 224 neben mehreren Zellen von FinFETs erstrecken, und einige oder alle der mehreren Zellen von FinFETs können elektrisch miteinander verbunden sein, indem sie elektrisch mit demselben Abschnitt von vergrabenem Metall 222 oder 224 verbunden sind. In einigen Fällen werden das erste Material 204 und das dritte Material 216 auf verschiedenen Finnen 226 angeordnet, was die Verwendung selektiver Ätztechniken erlaubt, um bestimmte Finnen zu entfernen.
  • In 75 wird ein Isoliermaterial über dem Substrat 202 und zwischen Finnen 226 ausgebildet und bildet eine Flachgrabenisolierung (STI) 228. Die STI 228 kann der zuvor beschriebenen STI 148 ähneln. In einigen Ausführungsformen kann die STI 228 so ausgespart werden, dass die Oberseite der STI 228 unter den Oberseiten der Finnen 226 liegt. Die Querschnittsansicht von 75 kann entlang des beispielhaften Querschnitts AA-AA verlaufen, der in 76A gezeigt ist.
  • 76A-D, 77A-D und 78A-D veranschaulichen die Bildung von Dummy-Gate-Strukturen 232A-F über den Finnen 226 der FinFET-Vorrichtung 200 gemäß einigen Ausführungsformen. 76A, 77A und 78A zeigen beispielhafte Draufsichten eines Abschnitts der FinFET-Vorrichtung 200, und 76B, 77B und 78B zeigen beispielhafte Querschnittsansichten entlang dem Querschnitt BB-BB, wie in den 76A, 77A und 78A angedeutet. 76C, 77C und 78C zeigen beispielhafte Querschnittsansichten entlang dem Querschnitt CC-CC, wie in den 76A, 77A und 78A angedeutet. 76D, 77D und 78D zeigen beispielhafte Querschnittsansichten entlang dem Querschnitt DD-DD, wie in den 76A, 77A und 78A angedeutet. Jeder der Querschnitte BB-BB, CC-CC und DD-DD verläuft senkrecht zu der Längsrichtung der Finnen 226 und verläuft über anschließend ausgebildete Metall-Gate-Strukturen hinweg, wie in dem in 1 gezeigten Querschnitt A-A .
  • In den 76A-D werden die STI 228, das erste Material 204, das auf den Finnen 226 angeordnet ist, das dritte Material 216, das auf den Finnen 226 angeordnet ist, und die zweiten Abstandshalter 218, die auf den Finnen 226 angeordnet sind, von den Regionen 230A-F unter Verwendung geeigneter fotolithografischer Techniken entfernt. Zum Beispiel können die verschiedenen Materialien unter Verwendung eines oder mehrerer Trockenätzprozesse, eines oder mehrerer Nassätzprozesse oder einer Kombination davon entfernt werden. In einigen Ausführungsformen wird die STI 228 in den Regionen 230A-F entfernt, bevor andere Materialien entfernt werden. Auf diese Weise werden die Finnen 226 in den Regionen 230A-F frei gelegt. In einigen Ausführungsformen kann die STI 228 innerhalb der Regionen 230A-F so ausgespart werden, dass Abschnitte der STI 228 innerhalb der Regionen 230A-F verbleiben. Die in den 46A und 47A gezeigten Regionen 230A-F sind als nichteinschränkende Beispiele gedacht, und andere Ausführungsformen können Regionen einer anderen Anzahl, Form, Größe oder mit anderen Eigenschaften enthalten.
  • In den 77A-D wird die erste Hartmaskenschicht 219 in der Region 230D entfernt, um das vergrabene Metall 222 freizulegen, und die zweite Hartmaskenschicht 225 wird in der Region 230E entfernt, um das vergrabene Metall 224 freizulegen. Die erste Hartmaskenschicht 219 in der Region 230D und die zweite Hartmaskenschicht 225 in der Region 230E können unter Verwendung geeigneter fotolithografischer Techniken entfernt werden. Zum Beispiel kann ein anisotroper Trockenätzprozess, der für die erste Hartmaskenschicht 219 über der zweiten Hartmaskenschicht 225 selektiv ist, dafür verwendet werden, die erste Hartmaskenschicht 219 in der Region 230D zu entfernen. Auf diese Weise ist es weniger wahrscheinlich, dass die zweite Hartmaskenschicht 225 in der Region 230C versehentlich entfernt wird, wodurch das vergrabene Metall 224 freigelegt werden würde. In ähnlicher Weise kann ein anisotroper Trockenätzprozess, der für die zweite Hartmaskenschicht 225 über der ersten Hartmaskenschicht 219 selektiv ist, dafür verwendet werden, die zweite Hartmaskenschicht 225 in der Region 230E zu entfernen. Aufgrund der Tatsache, dass die erste Hartmaskenschicht 219 und die zweite Hartmaskenschicht 225 selektiv geätzt werden können, kann das vergrabene Metall 222 näher bei dem vergrabenen Metall 224 und dem vergrabenen Metall 222 ausgebildet werden, mit geringerem Risiko, dass das vergrabene Metall 222 und das vergrabene Metall 224 versehentlich freigelegt werden, obwohl nur eines freigelegt werden soll. Außerdem können das vergrabene Metall 222 und das vergrabene Metall 224 näher bei benachbarten Finnen 226 ausgebildet werden, mit geringerem Risiko, dass das vergrabene Metall 222 und das vergrabene Metall 224 versehentlich freigelegt werden.
  • In den 78-D werden Dummy-Gate-Strukturen 232A-F in den Regionen 230A-F ausgebildet. In einigen Ausführungsformen können die Dummy-Gate-Strukturen 232A-F den Dummy-Gate-Strukturen 146A-F ähneln, wie oben beschrieben. Zum Beispiel können die Dummy-Gate-Strukturen 232A-F mehrere Schichten enthalten, wie zum Beispiel eine Dummy-Dielektrikumschicht, eine Dummy-Gate-Schicht oder andere Schichten. In einigen Ausführungsformen werden die Dummy-Gate-Strukturmaterialien in Form einer Deckschicht über der Oberfläche der FinFET-Vorrichtung 200 abgeschieden, und dann werden Abschnitte unter Verwendung eines geeigneten fotolithografischen Prozesses entfernt, um Dummy-Gate-Strukturen 232A-F zu bilden. In einigen Ausführungsformen kann ein Planarisierungsprozess wie zum Beispiel ein CMP ausgeführt werden, um überschüssige Dummy-Gate-Strukturmaterialien zu entfernen. In einigen Ausführungsformen können eine oder mehrere der Dummy-Gate-Strukturen 232A-F gleichzeitig durch dieselben Verarbeitungsschritte ausgebildet werden, oder können der Reihe nach in separaten Verarbeitungsschritten ausgebildet werden.
  • In einigen Ausführungsformen werden die Dummy-Gate-Strukturen 232A-F ausgebildet, bevor die STI 228 ausgebildet wird. Zum Beispiel können geeignete Abschnitte der ersten Hartmaskenschicht 219 und der zweiten Hartmaskenschicht 225 in den Regionen 230A-F entfernt werden, wie oben beschrieben, und dann können die Dummy-Gate-Strukturen 232A-F ausgebildet werden, wie oben beschrieben. Abschnitte der Dummy-Gate-Strukturen 232A-F können außerhalb der Regionen 230A-F über einen oder mehrere Ätzprozesse entfernt werden, und dann kann die STI 228 ausgebildet werden, wie oben beschrieben. Diese und andere Variationen von Verarbeitungsschritten liegen innerhalb des Geltungsbereichs dieser Offenbarung.
  • In den 79A-D werden die Dummy-Gate-Strukturen 232A-F entfernt und durch Metall-Gate-Strukturen 234A-F ersetzt. In einigen Ausführungsformen können einige FinFET-Strukturelemente vor dem Entfernen der Dummy-Gate-Strukturen 234A-F ausgebildet werden, wie zum Beispiel epitaxiale Source/Drain-Regionen, Gate-Abstandshalter, Zwischenschichtdielektrikum (ILD)-Regionen oder andere Strukturelemente (nicht gezeigt). Die Dummy-Gate-Strukturen 232A-F können unter Verwendung eines oder mehrerer Trockenätzprozesse, eines oder mehrerer Nassätzprozesse oder einer Kombination davon entfernt werden. Die Metall-Gate-Strukturen 234A-F können Gate-Dielektrikumschichten, Metall-Gate-Füllmaterial und andere Schichten enthalten, wie zum Beispiel Austrittsarbeitsschichten, Sperrschichten usw. 79A zeigt außerdem Zwischenschichtdielektrikum (ILD)-Regionen 236, das in einigen Ausführungsformen zum Beispiel nach dem Entfernen der STI-Regionen 228 ausgebildet werden können. Die STI-Regionen 228 können unter Verwendung eines geeigneten Ätzprozesses entfernt werden.
  • 80 ist eine Querschnittsansicht entlang dem Querschnitt AA-AA und zeigt die Bildung epitaxialer Source/Drain-Regionen 251 über den Finnen 226. In einigen Ausführungsformen können die epitaxialen Source/Drain-Regionen 251 oder andere FinFET-Strukturelemente vor der Bildung der Metall-Gate-Strukturen 234A-F ausgebildet werden, wie zum Beispiel Gate-Abstandshalter, zusätzliche ILD-Regionen oder andere Strukturelemente (nicht gezeigt). Die epitaxialen Source/Drain-Regionen 251 können unter Verwendung geeigneter, dem Fachmann bekannter Techniken ausgebildet werden.
  • Durch selektives Entfernen geeigneter Abschnitte der ersten Hartmaskenschicht 219 oder der zweiten Hartmaskenschicht 225 neben der Dummy-Finne 227 (wie oben in den 77A-D gezeigt) können die Metall-Gate-Strukturen 234A-F das vergrabene Metall 222 oder das vergrabene Metall 224 nach Bedarf berühren (und somit eine elektrische Verbindung zu ihm herstellen). Auf diese Weise können die Metall-Gate-Strukturen 234A-F auch von dem vergrabenen Metall 222 oder dem vergrabenen Metall 224 isoliert werden. Zum Beispiel, wie in 79B gezeigt, werden die Metall-Gate-Strukturen 234A und 234B durch die STI 228 voneinander isoliert, werden von dem vergrabenen Metall 222 durch die erste Hartmaskenschicht 219 isoliert, und werden von dem vergrabenen Metall 224 durch die zweite Hartmaskenschicht 225 isoliert.
  • Die Ausführungsformen im vorliegenden Text können eine Reihe von Vorteilen realisieren. Zum Beispiel erlaubt der beschriebene Prozess das Herstellen elektrischer Verbindungen von vergrabenen Metallleitungen zu den Metall-Gates von FinFETs. Durch das Bilden vergrabener Metallleitungen, wie im vorliegenden Text beschrieben, kann die Breite von Metallleitungen verringert werden, und somit kann die Fläche einer FinFET-Vorrichtung verkleinert werden. Außerdem verringert die Verwendung verschiedener selektiv geätzter Materialien zum Isolieren der Metallleitungen von anderen Metall-Gates die Gefahr eines versehentlichen Verbindens isolierter Metall-Gates mit einer vergrabenen Metallleitung während der Verarbeitung. Weil die Verbindung zwischen dem Metall-Gate und dem vergrabene Metall auf das vergrabene Metall selbstausrichtend ist, können die Trennung zwischen der Metall-Gate-Isolierung (zum Beispiel das dritte Material 116A in den 48A-D oder die Dummy-Finne 227 in den 79A-D) und die Verbindung reduziert oder beseitigt werden. In einigen Fällen können die im vorliegenden Text beschriebenen Techniken das Risiko versehentlicher Metall-Gate-Verbindungen verringern, wenn der Mittenabstand zwischen Finnen kleiner als etwa 20 nm ist. Die im vorliegenden Text beschriebenen Techniken können auch für FinFET-Vorrichtungen wie zum Beispiel eine 6-Finnen-FinFET-Zelle verwendet werden, ohne dass die Fläche der Vorrichtung größer wird. Die im vorliegenden Text beschriebenen Techniken können auch für FinFET-Zellen mit geringer Höhe verwendet werden, wie zum Beispiel FinFET-Zellen mit einer Höhe von weniger als etwa 7 nm.
  • In einer Ausführungsform enthält ein Verfahren Folgendes: Ätzen einer ersten Aussparung in einem Halbleitersubstrat, Abscheiden eines leitfähigen Materials innerhalb der Aussparung, Ätzen einer zweiten Aussparung in dem Substrat, um eine erste Seitenwand des leitfähigen Materials freizulegen, Abscheiden eines ersten dielektrisches Materials innerhalb der zweiten Aussparung, Ätzen einer dritten Aussparung in dem Substrat, um eine zweite Seitenwand des leitfähigen Materials gegenüber der ersten Seitenwand freizulegen, Abscheiden eines zweiten dielektrischen Materials innerhalb der dritten Aussparung, Bilden eines ersten Satzes von Finnen in dem Halbleitersubstrat, wobei der erste Satz von Finnen auf einer ersten Seite des leitfähigen Materials angeordnet ist, und eines zweiten Satzes von Finnen in dem Halbleitersubstrat, wobei der zweiten Satz von Finnen auf einer zweiten Seite des leitfähigen Materials gegenüber der ersten Seite angeordnet ist, Ätzen des ersten dielektrischen Materials, um die erste Seitenwand des leitfähigen Materials freizulegen, Bilden einer ersten Metall-Gate-Struktur über dem ersten Satz von Finnen, wobei die erste Metall-Gate-Struktur die frei liegende erste Seitenwand des leitfähigen Materials berührt; und Bilden einer zweiten Metall-Gate-Struktur über dem zweiten Satz von Finnen. In einer Ausführungsform enthält das Verfahren des Weiteren Folgendes: Bilden einer Hartmaskenschicht über dem leitfähigen Material, wobei sich die Hartmaskenschicht über das leitfähige Material von dem ersten leitfähigen Material zu dem zweiten leitfähigen Material erstreckt. In einer Ausführungsform enthält das Verfahren des Weiteren Folgendes: Bilden eines dritten Satzes von Finnen in dem Halbleitersubstrat, wobei der dritte Satz von Finnen auf der ersten Seite des leitfähigen Materials angeordnet ist, und Bilden einer dritten Metall-Gate-Struktur über dem dritten Satz von Finnen, wobei die dritte Metall-Gate-Struktur von dem leitfähigen Material durch das erste dielektrische Material und die Hartmaskenschicht isoliert wird. In einer Ausführungsform enthält das Ätzen des ersten dielektrischen Materials das Ausführen eines Ätzprozesses, der für das erste dielektrische Material über dem zweiten dielektrischen Material selektiv ist. In einer Ausführungsform enthält das Verfahren des Weiteren Folgendes: Ätzen des zweiten dielektrischen Materials, um die zweite Seitenwand des leitfähigen Materials freizulegen, wobei die zweite Metall-Gate-Struktur die frei liegende zweite Seitenwand des leitfähigen Materials berührt. In einer Ausführungsform enthält das Ätzen des zweiten dielektrischen Materials das Ausführen eines Ätzprozesses, der für das zweite dielektrische Material über dem ersten dielektrischen Material selektiv ist. In einer Ausführungsform enthält das Verfahren des Weiteren Folgendes: Bilden einer Dummy-Finne, die ein drittes dielektrisches Material enthält, über dem leitfähigen Material, wobei die Dummy-Finne die erste Metall-Gate-Struktur von der zweiten Metall-Gate-Struktur trennt. In einer Ausführungsform enthält das erste dielektrische Material Siliziumoxid, und das zweite dielektrische Material enthält Siliziumnitrid.
  • In einer Ausführungsform enthält ein Verfahren Folgendes: Bilden einer ersten Aussparung in einem Substrat und einer zweiten Aussparung in dem Substrat, wobei die zweite Aussparung von der ersten Aussparung getrennt ist, Bilden einer ersten vergrabenen Metallleitung in der ersten Aussparung und einer zweiten vergrabenen Metallleitung in der zweiten Aussparung, Bilden eines ersten dielektrischen Materials über der ersten vergrabenen Metallleitung, Bilden eines zweiten dielektrischen Materials über der zweiten vergrabenen Metallleitung, Bilden erster mehrerer Halbleiterfinnen neben der ersten vergrabenen Metallleitung, Bilden zweiter mehrerer Halbleiterfinnen neben der zweiten vergrabenen Metallleitung, selektives Ätzen eines Abschnitts des ersten dielektrischen Materials, um einen Abschnitt der ersten vergrabenen Metallleitung freizulegen, selektives Ätzen eines Abschnitts des zweiten dielektrischen Materials, um einen Abschnitt der zweiten vergrabenen Metallleitung freizulegen, Bilden einer ersten Dummy-Gate-Struktur über den ersten mehreren Halbleiterfinnen und dem frei liegenden Abschnitt der ersten vergrabenen Metallleitung, Bilden einer zweiten Dummy-Gate-Struktur über den zweiten mehreren Halbleiterfinnen und dem frei liegenden Abschnitt der zweiten vergrabenen Metallleitung, Ersetzen der ersten Dummy-Gate-Struktur durch eine erste Metall-Gate-Struktur und Ersetzen der zweiten Dummy-Gate-Struktur durch eine zweite Metall-Gate-Struktur. In einer Ausführungsform enthält das Verfahren des Weiteren Folgendes: Bilden dritter mehrerer Halbleiterfinnen neben der ersten vergrabenen Metallleitung, wobei die dritten mehreren Halbleiterfinnen von den ersten mehreren Halbleiterfinnen getrennt sind, und Bilden einer dritten Dummy-Gate-Struktur über den dritten mehreren Halbleiterfinnen, wobei die dritte Dummy-Gate-Struktur von der ersten vergrabenen Metallleitung durch das erste dielektrische Material isoliert wird. In einer Ausführungsform wird die erste vergrabene Metallleitung ausgebildet, bevor die zweite Aussparung gebildet wird. In einer Ausführungsform sind die ersten mehreren Halbleiterfinnen Teil einer Sechs-Transistoren (6T)-FinFET-Zelle. In einer Ausführungsform enthält das Verfahren des Weiteren Folgendes: Bilden einer Zwischenschichtdielektrikum (ILD)-Region, die die ersten mehreren Halbleiterfinnen und die zweiten mehreren Halbleiterfinnen umgibt. In einer Ausführungsform ist ein Abschnitt der ILD-Region zwischen der ersten Metall-Gate-Struktur und der zweiten Metall-Gate-Struktur angeordnet. In einer Ausführungsform befindet sich der frei liegende Abschnitt der ersten vergrabenen Metallleitung neben dem frei liegenden Abschnitt der zweiten vergrabenen Metallleitung.
  • In einer Ausführungsform enthält eine Halbleitervorrichtung eine vergrabene Metallleitung, die in einem Halbleitersubstrat angeordnet ist, ein erstes dielektrisches Material an einer ersten Seitenwand der vergrabenen Metallleitung und ein zweites dielektrisches Material an einer zweiten Seitenwand der vergrabenen Metallleitung, erste mehrere Finnen, die nahe der ersten Seitenwand der vergrabenen Metallleitung angeordnet sind, zweite mehrere Finnen, die nahe der zweiten Seitenwand der vergrabenen Metallleitung angeordnet sind, eine erste Metall-Gate-Struktur über den ersten mehreren Finnen und über der vergrabenen Metallleitung, wobei sich die erste Metall-Gate-Struktur durch das erste dielektrische Material erstreckt, um die vergrabene Metallleitung zu berühren, und eine zweite Metall-Gate-Struktur über den zweiten mehreren Finnen und über der vergrabenen Metallleitung. In einer Ausführungsform erstreckt sich die zweite Metall-Gate-Struktur durch das zweite dielektrische Material, um die vergrabene Metallleitung zu berühren. In einer Ausführungsform ist das erste dielektrische Material von dem zweiten dielektrischen Material verschieden. In einer Ausführungsform ist die zweite Metall-Gate-Struktur von der zweiten Seitenwand der vergrabenen Metallleitung durch das zweite dielektrische Material isoliert. In einer Ausführungsform ist die erste Metall-Gate-Struktur von der zweiten Metall-Gate-Struktur isoliert.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann leuchtet ein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile der Ausführungsformen zu erreichen, die im vorliegenden Text vorgestellt wurden. Der Fachmann erkennt ebenso, dass solche äquivalenten Konstruktionen nicht vom Wesen und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen daran vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62592499 [0001]

Claims (20)

  1. Verfahren, das Folgendes umfasst: Ätzen einer ersten Aussparung in einem Halbleitersubstrat; Abscheiden eines leitfähigen Materials innerhalb der Aussparung; Ätzen einer zweiten Aussparung in dem Substrat, um eine erste Seitenwand des leitfähigen Materials freizulegen; Abscheiden eines ersten dielektrischen Materials innerhalb der zweiten Aussparung; Ätzen einer dritten Aussparung in dem Substrat, um eine zweite Seitenwand des leitfähigen Materials gegenüber der ersten Seitenwand freizulegen; Abscheiden eines zweiten dielektrischen Materials innerhalb der dritten Aussparung; Bilden eines ersten Satzes von Finnen in dem Halbleitersubstrat, wobei der erste Satz von Finnen auf einer ersten Seite des leitfähigen Materials angeordnet ist, und eines zweiten Satzes von Finnen in dem Halbleitersubstrat, wobei der zweiten Satz von Finnen auf einer zweiten Seite des leitfähigen Materials gegenüber der ersten Seite angeordnet ist; Ätzen des ersten dielektrischen Materials, um die erste Seitenwand des leitfähigen Materials freizulegen; Bilden einer ersten Metall-Gate-Struktur über dem ersten Satz von Finnen, wobei die erste Metall-Gate-Struktur die frei liegende erste Seitenwand des leitfähigen Materials berührt; und Bilden einer zweiten Metall-Gate-Struktur über dem zweiten Satz von Finnen.
  2. Verfahren nach Anspruch 1, das des Weiteren Folgendes umfasst: Bilden einer Hartmaskenschicht über dem leitfähigen Material, wobei sich die Hartmaskenschicht über das leitfähige Material von dem ersten leitfähigen Material zu dem zweiten leitfähigen Material erstreckt.
  3. Verfahren nach Anspruch 2, das des Weiteren Folgendes umfasst: Bilden eines dritten Satzes von Finnen in dem Halbleitersubstrat, wobei der dritte Satz von Finnen auf der ersten Seite des leitfähigen Materials angeordnet ist; und Bilden einer dritten Metall-Gate-Struktur über dem dritten Satz von Finnen, wobei die dritte Metall-Gate-Struktur von dem leitfähigen Material durch das erste dielektrische Material und die Hartmaskenschicht isoliert wird.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei das Ätzen des ersten dielektrischen Materials das Ausführen eines Ätzprozesses umfasst, der für das erste dielektrische Material über dem zweiten dielektrischen Material selektiv ist.
  5. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren Folgendes umfasst: Ätzen des zweiten dielektrischen Materials, um die zweite Seitenwand des leitfähigen Materials freizulegen, wobei die zweite Metall-Gate-Struktur die frei liegende zweite Seitenwand des leitfähigen Materials berührt.
  6. Verfahren nach Anspruch 5, wobei Ätzen des zweiten dielektrischen Materials das Ausführen eines Ätzprozesses umfasst, der für das zweite dielektrische Material über dem ersten dielektrischen Material selektiv ist.
  7. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren das Bilden einer Dummy-Finne umfasst, die ein drittes dielektrisches Material über dem leitfähigen Material umfasst, wobei die Dummy-Finne die erste Metall-Gate-Struktur von der zweiten Metall-Gate-Struktur trennt.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei das erste dielektrische Material Siliziumoxid umfasst und das zweite dielektrische Material Siliziumnitrid umfasst.
  9. Verfahren, das Folgendes umfasst: Bilden einer ersten Aussparung in einem Substrat und einer zweiten Aussparung in dem Substrat, wobei die zweite Aussparung von der ersten Aussparung getrennt ist; Bilden einer ersten vergrabenen Metallleitung in der ersten Aussparung und einer zweiten vergrabenen Metallleitung in der zweiten Aussparung; Bilden eines ersten dielektrischen Materials über der ersten vergrabenen Metallleitung; Bilden eines zweiten dielektrischen Materials über der zweiten vergrabenen Metallleitung; Bilden erster mehrerer Halbleiterfinnen neben der ersten vergrabenen Metallleitung; Bilden zweiter mehrerer Halbleiterfinnen neben der zweiten vergrabenen Metallleitung; selektives Ätzen eines Abschnitts des ersten dielektrischen Materials, um einen Abschnitt der ersten vergrabenen Metallleitung freizulegen; selektives Ätzen eines Abschnitts des zweiten dielektrischen Materials, um einen Abschnitt der zweiten vergrabenen Metallleitung freizulegen; Bilden einer ersten Dummy-Gate-Struktur über den ersten mehreren Halbleiterfinnen und dem frei liegenden Abschnitt der ersten vergrabenen Metallleitung; Bilden einer zweiten Dummy-Gate-Struktur über den zweiten mehreren Halbleiterfinnen und dem frei liegenden Abschnitt der zweiten vergrabenen Metallleitung; Ersetzen der ersten Dummy-Gate-Struktur durch eine erste Metall-Gate-Struktur; und Ersetzen der zweiten Dummy-Gate-Struktur durch eine zweite Metall-Gate-Struktur.
  10. Verfahren nach Anspruch 9, das des Weiteren Folgendes umfasst: Bilden dritter mehrerer Halbleiterfinnen neben der ersten vergrabenen Metallleitung, wobei die dritten mehreren Halbleiterfinnen von den ersten mehreren Halbleiterfinnen getrennt sind; und Bilden einer dritten Dummy-Gate-Struktur über den dritten mehreren Halbleiterfinnen, wobei die dritte Dummy-Gate-Struktur von der ersten vergrabenen Metallleitung durch das erste dielektrische Material isoliert wird.
  11. Verfahren nach Anspruch 9 oder 10, wobei die erste vergrabene Metallleitung ausgebildet wird, bevor die zweite Aussparung gebildet wird.
  12. Verfahren nach einem der vorangehenden Ansprüche 9 bis 11, wobei die ersten mehreren Halbleiterfinnen Teil einer Sechs-Transistoren (6T)-FinFET-Zelle sind.
  13. Verfahren nach einem der vorangehenden Ansprüche 9 bis 12, das des Weiteren das Bilden einer Zwischenschichtdielektrikum (ILD)-Region umfasst, die die ersten mehreren Halbleiterfinnen und die zweiten mehreren Halbleiterfinnen umgibt.
  14. Verfahren nach Anspruch 13, wobei ein Abschnitt der ILD-Region zwischen der ersten Metall-Gate-Struktur und der zweiten Metall-Gate-Struktur angeordnet ist.
  15. Verfahren nach einem der vorangehenden Ansprüche 9 bis 14, wobei sich der frei liegende Abschnitt der ersten vergrabenen Metallleitung neben dem frei liegenden Abschnitt der zweiten vergrabenen Metallleitung befindet.
  16. Halbleitervorrichtung, die Folgendes umfasst: eine vergrabene Metallleitung, die in einem Halbleitersubstrat angeordnet ist; ein erstes dielektrisches Material an einer ersten Seitenwand der vergrabenen Metallleitung und ein zweites dielektrisches Material an einer zweiten Seitenwand der vergrabenen Metallleitung; erste mehrere Finnen, die nahe der ersten Seitenwand der vergrabenen Metallleitung angeordnet sind; zweite mehrere Finnen, die nahe der zweiten Seitenwand der vergrabenen Metallleitung angeordnet sind; eine erste Metall-Gate-Struktur über den ersten mehreren Finnen und über der vergrabenen Metallleitung, wobei sich die erste Metall-Gate-Struktur durch das erste dielektrische Material erstreckt, um die vergrabene Metallleitung zu berühren; und eine zweite Metall-Gate-Struktur über den zweiten mehreren Finnen und über der vergrabenen Metallleitung.
  17. Halbleitervorrichtung nach Anspruch 16, wobei sich die zweite Metall-Gate-Struktur durch das zweite dielektrische Material erstreckt, um die vergrabene Metallleitung zu berühren.
  18. Halbleitervorrichtung nach Anspruch 16 oder 17, wobei das erste dielektrische Material von dem zweiten dielektrischen Material verschieden ist.
  19. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 16 bis 18, wobei die zweite Metall-Gate-Struktur von der zweiten Seitenwand der vergrabenen Metallleitung durch das zweite dielektrische Material isoliert ist.
  20. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 16 bis 19, wobei die erste Metall-Gate-Struktur von der zweiten Metall-Gate-Struktur isoliert ist.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100968426B1 (ko) 2008-02-28 2010-07-07 주식회사 하이닉스반도체 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법
US7948027B1 (en) 2009-12-10 2011-05-24 Nanya Technology Corp. Embedded bit line structure, field effect transistor structure with the same and method of fabricating the same
KR20120012593A (ko) * 2010-08-02 2012-02-10 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8877578B2 (en) 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US9461143B2 (en) 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9196522B2 (en) 2013-10-16 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with buried insulator layer and method for forming
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
EP3155643B1 (de) 2014-06-13 2020-10-21 Intel Corporation Herstellungsverfahren für vertikale kanaltransistoren durch selektive subtraktion eines regelmässigen rasters
US9306067B2 (en) 2014-08-05 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Nonplanar device and strain-generating channel dielectric
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9245883B1 (en) 2014-09-30 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9396958B2 (en) 2014-10-14 2016-07-19 Tokyo Electron Limited Self-aligned patterning using directed self-assembly of block copolymers
US10002876B2 (en) 2014-10-29 2018-06-19 International Business Machines Corporation FinFET vertical flash memory
US9536964B2 (en) 2015-05-29 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming via profile of interconnect structure of semiconductor device structure
EP3139405B1 (de) 2015-09-01 2021-08-11 IMEC vzw Eingebettete verbindung für halbleiterschaltungen
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9779997B2 (en) 2015-12-31 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9779984B1 (en) 2016-03-25 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming trenches with different depths
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US10026737B1 (en) 2016-12-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

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