DE102018105684A1

DE102018105684A1 - BIT-Umordnung für Speichervorrichtungen

Info

Publication number: DE102018105684A1
Application number: DE102018105684.2A
Authority: DE
Inventors: Richard S. Lucky; Robert W. Ellis
Original assignee: Western Digital Technologies Inc
Current assignee: Western Digital Technologies Inc
Priority date: 2017-04-18
Filing date: 2018-03-12
Publication date: 2018-10-18
Also published as: CN108735264A; US10445259B2; US20180300266A1

Abstract

Die vorliegende Offenbarung offenbart eine Speichervorrichtung, die eine Steuereinheit zur Bit-Umordnung enthält. Die Steuereinheit empfängt eine Eingabe-Bitfolge, die mehrere Bits mit einer ersten Bit-Reihenfolge enthält. Die Steuereinheit identifiziert einen physikalischen Ort eines nichtflüchtigen Speicherelements in der Speichervorrichtung und bestimmt eine Zuordnung zwischen der ersten Bit-Reihenfolge und einer zweiten Bit-Reihenfolge basierend auf dem physikalischen Ort. Die Steuereinheit erzeugt eine Ausgabe-Bitfolge, die die mehreren Bits mit der zweiten Bit-Reihenfolge enthält, basierend auf der Zuordnung.

Description

HINTERGRUND DER OFFENBARUNG
Gebiet der Offenbarung
Ausführungsformen der vorliegenden Offenbarung beziehen sich im Allgemeinen auf Bit-Umordnung für Speichervorrichtungen wie z. B. Festkörperlaufwerke (SSDs).
Beschreibung des Standes der Technik
Flash-Speicher-SSDs weisen insofern Vorteile gegenüber herkömmlichen Festplattenlaufwerken (HDDs) auf, dass SSDs einen höheren Durchsatz, geringere Lese-/Schreiblatenz und einen geringeren Energieverbrauch aufweisen. Insbesondere NAND-Flash-Speicher haben im Vergleich zu anderen nichtflüchtigen Speichern (NVMs) einen niedrigen Preis und eine große Kapazität.
In einem SSD-System sind NAND-Chips mit einer Speichersteuereinheit, z. B. einer NAND-Steuereinheit, über parallele Datenbusse verbunden. Jeder Datenbus enthält mehrere Busleitungen, um die NAND-Chips mit der NAND-Steuereinheit zu verbinden. Das Überkreuzen der Busleitungen kann zusätzliche Durchkontaktierungen (VIAs) und Leiterplattenschichten erfordern und kann somit die Herstellungskosten des SSD-Systems erhöhen. Um das Überkreuzen der Busleitungen zu vermeiden, ist ein Bedarf vorhanden, die Bits, die auf den Datenbussen zwischen dem NAND-Chips und der NAND-Steuereinheit übertragen werden, umzuordnen.
Die Bit-Umordnung kann in dem NAND-Chip ausgeführt werden. Eine Herangehensweise zur Bit-Umordnung verwendet eine in jedem NAND-Chip integrierte Vertauschungsschaltung. Die Vertauschungsschaltung kann die Bits an der Busschnittstelle eines NAND-Chips gemäß einer vorbestimmten Bit-Reihenfolge umordnen, z. B. kann die Vertauschungsschaltung das höchstwertige Bit (MSB) als das niedrigstwertige Bit (LSB) umordnen. Die in jeden NAND-Chip integrierte Vertauschungsschaltung kann jedoch nicht die Bits in irgendeiner beliebigen Bitreihenfolge umordnen.
Deshalb besteht ein Bedarf daran, die Bits, die auf den Datenbussen zwischen den NAND-Chips und der NAND-Steuereinheit übertragen werden, beliebig umzuordnen.
ZUSAMMENFASSUNG DER OFFENBARUNG
Eine Ausführungsform der vorliegenden Offenbarung offenbart eine Speichervorrichtung. Die Speichervorrichtung enthält mehrere nichtflüchtige Speicherelemente, die konfiguriert sind, mehrere Lese- und/oder Schreiboperationen zu verarbeiten, und eine Steuereinheit, die mit den mehreren nichtflüchtigen Speicherelementen über einen oder mehrere Busse verbunden ist, wobei jeder aus dem einen oder den mehreren Bussen konfiguriert ist, wenigstens zwei aus den mehreren nichtflüchtigen Speicherelementen mit der Steuereinheit zu verbinden. Die Steuereinheit ist konfiguriert zum: Empfangen einer Eingabe-Bitfolge, die mehrere Bits mit einer ersten Bit-Reihenfolge enthält, wobei die Steuereinheit die Eingabe-Bitfolge in eines aus den mehreren nichtflüchtigen Speicherelementen schreibt; Identifizieren eines physikalischen Orts des nichtflüchtigen Speicherelements in der Speichervorrichtung; Bestimmen einer Zuordnung zwischen der ersten Bit-Reihenfolge und einer zweiten Bit-Reihenfolge basierend auf dem physikalischen Ort; und Erzeugen einer Ausgabe-Bitfolge, die die mehreren Bits mit der zweiten Bit-Reihenfolge enthält, basierend auf der Zuordnung.
Eine weitere Ausführungsform der vorliegenden Offenbarung offenbart eine Speichervorrichtung. Die Speichervorrichtung enthält mehrere Verarbeitungsmittel, die konfiguriert sind, mehrere Lese- und/oder Schreiboperationen zu verarbeiten, und ein Steuermittel, das mit den mehreren Verarbeitungsmitteln über einen oder mehrere Busse verbunden ist, wobei jeder aus dem einen oder den mehreren Bussen konfiguriert ist, wenigstens zwei aus den mehreren Verarbeitungsmitteln mit dem Steuermittel zu verbinden. Das Steuermittel ist konfiguriert zum: Empfangen einer Eingabe-Bitfolge, die mehrere Bits mit einer ersten Bit-Reihenfolge enthält, wobei das Steuermittel die Eingabe-Bitfolge in eines aus den mehreren Verarbeitungsmitteln schreibt; Identifizieren eines physikalischen Orts der Verarbeitungsmittel in der Speichervorrichtung; Bestimmen einer Zuordnung zwischen der ersten Bit-Reihenfolge und einer zweiten Bit-Reihenfolge basierend auf dem physikalischen Ort; und Erzeugen einer Ausgabe-Bitfolge, die die mehreren Bits mit der zweiten Bit-Reihenfolge enthält, basierend auf der Zuordnung.
Eine weitere Ausführungsform der vorliegenden Offenbarung offenbart eine Speichervorrichtung. Die Speichervorrichtung enthält mehrere nichtflüchtige Speicherelemente, die konfiguriert sind, mehrere Lese- und/oder Schreiboperationen zu verarbeiten, und eine Steuereinheit, die mit den mehreren nichtflüchtigen Speicherelementen über einen oder mehrere Busse verbunden ist, wobei jeder aus dem einen oder den mehreren Bussen konfiguriert ist, wenigstens zwei aus den mehreren nichtflüchtigen Speicherelementen mit der Steuereinheit zu verbinden. Die Steuereinheit ist konfiguriert zum: Empfangen einer Eingabe-Bitfolge, die mehrere Bits mit einer ersten Bit-Reihenfolge enthält, wobei die Steuereinheit die Eingabe-Bitfolge aus einem aus den mehreren nichtflüchtigen Speicherelementen liest; Identifizieren eines physikalischen Orts des nichtflüchtigen Speicherelements in der Speichervorrichtung; Bestimmen einer Zuordnung zwischen der ersten Bit-Reihenfolge und einer zweiten Bit-Reihenfolge basierend auf dem physikalischen Ort; Erzeugen einer Ausgabe-Bitfolge, die die mehreren Bits mit der zweiten Bit-Reihenfolge enthält, basierend auf der Zuordnung; und Übertragen der Ausgabe-Bitfolge zu einem Prozessor in der Steuereinheit zur Verarbeitung.
Eine weitere Ausführungsform der vorliegenden Offenbarung offenbart eine Speichervorrichtung. Die Speichervorrichtung enthält mehrere Verarbeitungsmittel, die konfiguriert sind, mehrere Lese- und/oder Schreiboperationen zu verarbeiten, und ein Steuermittel, das mit den mehreren Verarbeitungsmitteln über einen oder mehrere Busse verbunden ist, wobei jeder aus dem einen oder den mehreren Bussen konfiguriert ist, wenigstens zwei aus den mehreren Verarbeitungsmitteln mit dem Steuermittel zu verbinden. Das Steuermittel ist konfiguriert zum: Empfangen einer Eingabe-Bitfolge, die mehrere Bits mit einer ersten Bit-Reihenfolge enthält, wobei das Steuermittel die Eingabe-Bitfolge aus einem aus den mehreren Verarbeitungsmitteln liest; Identifizieren eines physikalischen Orts der Verarbeitungsmittel in der Speichervorrichtung; Bestimmen einer Zuordnung zwischen der ersten Bit-Reihenfolge und einer zweiten Bit-Reihenfolge basierend auf dem physikalischen Ort; Erzeugen einer Ausgabe-Bitfolge, die die mehreren Bits mit der zweiten Bit-Reihenfolge enthält, basierend auf der Zuordnung; und Übertragen der Ausgabe-Bitfolge zu einem Prozessor in dem Steuermittel zur Verarbeitung.
Eine weitere Ausführungsform der vorliegenden Offenbarung offenbart ein Verfahren. Das Verfahren umfasst das Empfangen durch eine Steuereinheit in einer Speichervorrichtung einer Eingabe-Bitfolge, die mehrere Bits mit einer ersten Bit-Reihenfolge enthält, wobei die Steuereinheit die Eingabe-Bitfolge in eines aus mehreren nichtflüchtigen Speicherelementen in der Speichervorrichtung schreibt; Identifizieren eines physikalischen Orts des nichtflüchtigen Speicherelements in der Speichervorrichtung; Bestimmen einer Zuordnung zwischen der ersten Bit-Reihenfolge und einer zweiten Bit-Reihenfolge basierend auf dem physikalischen Ort; und Erzeugen einer Ausgabe-Bitfolge, die die mehreren Bits mit der zweiten Bit-Reihenfolge enthält, basierend auf der Zuordnung.
Eine weitere Ausführungsform der vorliegenden Offenbarung offenbart ein Verfahren. Das Verfahren umfasst das Empfangen durch eine Steuereinheit in einer Speichervorrichtung einer Eingabe-Bitfolge, die mehrere Bits mit einer ersten Bit-Reihenfolge enthält, wobei die Steuereinheit die Eingabe-Bitfolge aus einem aus mehreren nichtflüchtigen Speicherelementen in der Speichervorrichtung liest; Identifizieren eines physikalischen Orts des nichtflüchtigen Speicherelements in der Speichervorrichtung; Bestimmen einer Zuordnung zwischen der ersten Bit-Reihenfolge und einer zweiten Bit-Reihenfolge basierend auf dem physikalischen Ort; Erzeugen einer Ausgabe-Bitfolge, die die mehreren Bits mit der zweiten Bit-Reihenfolge enthält, basierend auf der Zuordnung; und Übertragen der Ausgabe-Bitfolge zu einem Prozessor in der Steuereinheit zur Verarbeitung.
Figurenliste
Damit die Art und Weise, in der die vorstehend genannten Merkmale der vorliegenden Offenbarung im Einzelnen verstanden werden können, kann eine speziellere Beschreibung der Offenbarung, die vorstehend kurz zusammengefasst ist, durch Bezug auf Ausführungsformen , von denen einige in den beigefügten Zeichnungen dargestellt sind, gemacht werden. Es wird jedoch darauf hingewiesen, dass die beigefügten Zeichnungen nur typische Ausführungsformen dieser Offenbarung darstellen und deshalb nicht als ihren Schutzbereich einschränkend betrachtet werden sollen, da die Offenbarung auch andere gleichermaßen effektive Ausführungsformen zulassen kann.

1 stellt ein SSD-System, das eine NAND-Steuereinheit enthält, gemäß einer Ausführungsform hier dar.
2 stellt ein SSD-System, das eine NAND-Steuereinheit enthält, gemäß einer weiteren Ausführungsform hier dar.
3 stellt eine Nachschlagetabelle gemäß einer Ausführungsform hier dar.
4A stellt eine Vertauschungsschaltung gemäß einer Ausführungsform hier dar.
4B stellt eine Vertauschungsschaltung gemäß einer weiteren Ausführungsform hier dar.
5 stellt einen Ablaufplan dar, der ein Verfahren zur Bit-Umordnung gemäß einer Ausführungsform hier zeigt.

Um das Verstehen zu erleichtern, sind wann immer möglich gleiche Bezugszeichen verwendet worden, um gleiche Elemente zu bezeichnen, die den Figuren gemeinsam sind. Es ist berücksichtigt, dass Elemente, die in einer Ausführungsform offenbart sind, vorteilhaft in anderen Ausführungsformen ohne spezifischen Vortrag benutzt sein können.
AUSFÜHRLICHE BESCHREIBUNG
Im Folgenden wird auf Ausführungsformen der Offenbarung Bezug genommen. Es ist jedoch zu verstehen, dass die Offenbarung nicht auf die spezifischen beschriebenen Ausführungsformen beschränkt ist. Vielmehr wird jede Kombination der folgenden Merkmale und Elemente, ob sie sich auf unterschiedliche Ausführungsformen bezieht oder nicht, so betrachtet, dass sie die Offenbarung implementiert und praktiziert. Darüber hinaus, obwohl Ausführungsformen der Offenbarung Vorteile gegenüber anderen möglichen Lösungen und/oder gegenüber dem Stand der Technik erreichen können, ist für die Offenbarung nicht einschränkend, ob ein spezieller Vorteil durch eine gegebene Ausführungsform erreicht wird oder nicht. Somit sind die folgenden Aspekte, Merkmale, Ausführungsformen und Vorteile lediglich erläuternd und sind nicht als Elemente oder Einschränkungen der beigefügten Ansprüche betrachtet, außer wenn es in einem Anspruch (Ansprüchen) explizit dargelegt ist. Ähnlich soll Bezugnahme auf „die Offenbarung“ nicht als eine Verallgemeinerung irgendeines hier offenbarten erfindungsgemäßen Gegenstands gedeutet werden und soll nicht so betrachtet werden, dass sie ein Element oder eine Einschränkung der beigefügten Ansprüche ist, außer wenn es in einem Anspruch (Ansprüchen) so dargelegt ist. Es ist zu verstehen, dass, obwohl auf NAND-Vorrichtungen Bezug genommen wird, die Offenbarung gleichermaßen auf andere NVMs anwendbar ist und somit nicht auf NAND-Vorrichtungen beschränkt werden sollte, sofern nicht ausdrücklich beansprucht.
1 stellt ein SSD-System 100 gemäß einer Ausführungsform hier dar. Wie in 1 gezeigt ist, enthält das SSD-System 100 eine Steuereinheit 101 und mehrere Chips, z. B. zwei Chips 111 und 112. In einer Ausführungsform ist die Steuereinheit 101 eine NAND-Steuereinheit und die Chips 111 und 112 sind NAND-Chips. Die Chips 111 und 112 sind mit der Steuereinheit 101 über einen gemeinsam verwendeten Datenbus 120 verbunden. Das heißt, der Chip 111 und der Chip 112 kommunizieren Daten mit der Steuereinheit 101 über den Bus 120 in unterschiedlichen Zeitspannen, jedoch nicht gleichzeitig. Der gemeinsam verwendete Datenbus 120 enthält 8 Busleitungen, die einen 8-Bit-Kanal zwischen den Chips 111, 112 und der Steuereinheit 101 bilden. In jeder Bustransaktion (z. B. einer Datenübertragung über den Bus 120 in einer Zeitspanne) werden 8 Bits auf dem Bus 120 entweder von einem Chip 111, 112 zu der Steuereinheit 101 oder von der Steuereinheit 101 zu einem Chip 111, 112 übertragen.
Die Chips 111, 112 kommunizieren 8 Bits in jeder Bustransaktion mit der Steuereinheit 101 unter Verwendung von 8 Endpunkten, z. B. I/O-Kontaktstellen oder - Anschlüssen, an der Busschnittstelle der Chips 111, 112. Beispielsweise, wie in 1 gezeigt, verwendet der Chip 111 8 Endpunkte P30-P37, um 8 Bits in jeder Bustransaktion mit der Steuereinheit 101 über den Bus 120 zu kommunizieren. Ähnlich verwendet der Chip 112 8 Endpunkte P40-P47, um 8 Bits in der jeder Bustransaktion mit der Steuereinheit 101 über den Bus 120 zu kommunizieren.
Jeder aus den 8 Endpunkten, die durch jeden Chip 111, 112 verwendet werden, entspricht einer eindeutigen Bitwertigkeit. Beispielsweise, wie in 1 gezeigt ist, entspricht P30 auf dem Chip 111 dem MSB, wie durch DQ(7) bezeichnet ist, und P37 auf dem Chip 111 entspricht dem LSB, wie durch DQ(0) bezeichnet ist. P31-P36 entsprechen jeweils den Bitwertigkeiten von DQ(6) bis DQ(1). Das heißt, die Bit-Reihenfolge von P30-P37 ist von dem MSB zu dem LSB (von DQ(7) zu DQ(0)). Somit, beispielsweise wenn der Chip 111 eine 8-Bit-Folge „00100111“ (ein Byte mit einem Dezimalwert 39) unter Verwendung von P30-P37 zu der Steuereinheit 101 über den Bus 120 überträgt (z. B. eine Leseoperation), überträgt P30 „0“, P31 überträgt „0“, P32 überträgt „1“, P33 überträgt „0“, P34 überträgt „0“, P35 überträgt „1“, P36 überträgt „1“ und P37 überträgt „1“. Ähnlich weist auch jedes aus P40-P47 die entsprechende eindeutige Bitwertigkeit auf. In einer Ausführungsform ist die Bitwertigkeit für jeden Endpunkt auf den Chips 111, 112 durch den Hersteller der Chips 111, 112 vorbestimmt oder vorkonfiguriert, was unveränderlich ist, nachdem die Chips 111, 112 hergestellt worden sind.
Wie in 1 gezeigt ist, verwendet die Steuereinheit 101 ebenfalls 8 Endpunkte P20-P27 an der Busschnittstelle, um Daten mit den 8 Endpunkten auf den Chips 111, 112 zu kommunizieren. Ähnlich entspricht jeder aus den 8 Endpunkten P20-P27, die durch die Steuereinheit 101 verwendet werden, einer eindeutigen Bitwertigkeit. In einer Ausführungsform ist die Bitwertigkeit für jeden aus P20-P27 durch den Hersteller des SSD-Systems 100 vorbestimmt oder vorkonfiguriert, was unveränderlich ist, nachdem das SSD-System hergestellt worden ist. In einem Beispiel entspricht P20 auf der Steuereinheit 101 dem LSB, und P27 auf der Steuereinheit 101 entsprechend dem MSB. Das heißt, wie in 1 gezeigt ist, die Bit-Reihenfolge von P20-P27 ist von dem LSB zu dem MSB (von DQ(0) zu DQ(7)). In diesem Beispiel, um Daten zwischen dem NAND-Chip 111 und der Steuereinheit 101 korrekt zu kommunizieren, es eine Herangehensweise, P20 mit P37 unter Verwendung einer Busleitung des Busses 120 zu verbinden, weil P20 und P37 beide dem LSB entsprechen, und P27 mit P30 unter Verwendung einer weiteren Busleitung des Busses 120 zu verbinden, weil P27 und P30 beide dem MSB entsprechen. Die vorstehend genannte Herangehensweise verursacht jedoch ein Überkreuzen der Busleitungen, die den Chip 111 mit der Steuereinheit 101 verbinden, was nicht erwünscht ist.
In einer Ausführungsform der vorliegenden Offenbarung können sich die 8 Endpunkte auf dem Chip 111 oder dem Chip 112 mit P20-P27 auf der Steuereinheit 101 über den Bus 120 auf irgendeine beliebige Weise verbinden, um das Überkreuzen der Busleitungen zu vermeiden oder zu reduzieren. Das wird durch Bit-Umordnung erreicht, die durch die Steuereinheit 101 ausgeführt wird, was nachstehend genau beschrieben ist.
Wie in 1 gezeigt ist, enthält die Steuereinheit 101 einen Prozessor 102, einen Speicher 103 und eine Vertauschungseinheit 104. Der Prozessor 102 kann irgendein Computer-Prozessor sein, der zum Ausführen der hier beschriebenen Funktionen fähig ist. Der Speicher 103 kann einen oder mehrere Speicherblöcke enthalten, die physikalischen Adressen zugeordnet sind, wie z. B. ein Direktzugriffsspeicher (RAM). Die Vertauschungseinheit 104 ordnet die 8 Bits um, die auf dem Bus 120 zwischen dem Chip 111, 112 und der Steuereinheit 102 übertragen werden.
Wie in 1 gezeigt ist, ist in einer Ausführungsform, um Überkreuzen der Busleitungen zu vermeiden, P30 mit P20 verbunden, P31 ist mit P21 verbunden, P32 ist mit P22 verbunden, P33 ist mit P23 verbunden, P34 ist mit P24 verbunden, P35 ist mit P25 verbunden, P36 ist mit P26 verbunden und P37 ist mit P27 verbunden. Auf diese Weise ist kein Überkreuzen der Busleitungen, die den Chip 111 mit der Steuereinheit 101 verbinden, vorhanden. Wie in 1 gezeigt ist, sind nur gerade Busleitungsverbindungen zwischen dem Chip 111 und der Steuereinheit 101 vorhanden. Ähnlich, wie in 1 gezeigt, ist kein Überkreuzen der Busleitungen, die den Chip 112 mit der Steuereinheit 101 verbinden, vorhanden.
Mit den Busleitungsverbindungen, wie sie in 1 gezeigt sind, sind die 8 Bits, die an P20-P27 empfangen werden, nicht in der korrekten Bit-Reihenfolge zum Verarbeiten durch den Prozessor. Beispielsweise wenn der Chip 111 eine 8 Bit-Folge „00100111“ unter Verwendung von P30-P37 zu der Steuereinheit 101 über den Bus 120 überträgt, empfängt P20 „0“, P21 empfängt „0“, P22 empfängt „1“, P23 empfängt „0“, P24 empfängt „0“, P25 empfängt „1“, P26 empfängt „1“ und P27 empfängt „1“. Weil die Bit-Reihenfolge von P20-P27 von DQ(0) bis DQ(7) ist, empfängt die Steuereinheit 101 eine 8-Bit-Folge „11100100“ an P20-P27. Somit wird, falls der Prozessor 102 die 8-Bit-Folge, die an P20-P27 empfangen wird, direkt verarbeitet, der Prozessor „11100100“ (von P27-P20) verarbeiten, während der Chip 111 tatsächlich „00100111“ (von P30-P37) zu der Steuereinheit 101 überträgt, was Fehler verursacht.
In einer Ausführungsform ordnet die Vertauschungseinheit 104 die 8-Bit-Folge, die an P20-P27 empfangen wird, mit der korrekten Bit-Reihenfolge zum Verarbeiten durch den Prozessor 102 um. In einer Ausführungsform ist die korrekte Bit-Reihenfolge die gleiche wie die Bit-Reihenfolge des Chips 111, 112, z. B. die Bit-Reihenfolge von P30-P37 für den Chip 111. Der Prozessor 102 überprüft eine Nachschlagetabelle (LUT) 105 in dem Speicher 103 auf die Bit-Reihenfolge von P30-P37. In einer Ausführungsform speichert die LUT 105 eine Abbildung oder eine Zuordnung zwischen der Bit-Reihenfolge von P30-P37 und der Bit-Reihenfolge von P20-P27 basierend auf der Adresse, d. h. dem physikalischen Ort, des Chips 111 in dem SSD-System 100.
In einer Ausführungsform sendet der Prozessor 102 die Adresse des Chips 111 als eine Eingabe zu der LUT 105, und die LUT 105 gibt die Bit-Reihenfolge von P30-P37 zu der Vertauschungseinheit 104 aus. Die Vertauschungseinheit 104 ordnet die 8-Bit-Folge, die an P20-P27 empfangen wird, gemäß der Bit-Reihenfolge von P30-P37, die durch die LUT 105 bereitgestellt ist, um. Beispielsweise ist die 8-Bit-Folge, die an P20-P27 empfangen wird, „11100100“ gemäß der Bit-Reihenfolge von P20-P27, die Vertauschungseinheit 104 ordnet „11100100“ um, um „00100111“ zu erzeugen, gemäß der korrekten Bit-Reihenfolge, d. h. der Bit-Reihenfolge von P30-P37, die durch die LUT 105 bereitgestellt ist. Beispielsweise wird das LSB-Bit „0“, das an P20 empfangen wird, als das MSB (DQ(7)) umgeordnet, und das MSB-Bit „1“, das an P27 empfangen wird, wird als das LSB (DQ(0)) umgeordnet. Auf diese Weise ist nach dem Umordnen „11100100“ als „00100111“ umgeordnet.
Wie in 1 gezeigt ist, verwendet nach dem Erzeugen der umgeordneten 8-Bit-Folge die Vertauschungseinheit 105 8 Endpunkte P10-P17, um die umgeordnete 8-Bit-Folge zu dem Prozessor 102 zu senden. In einer Ausführungsform ist die Bit-Reihenfolge von P10-P17 vorbestimmt, z. B. von DQ(7) zu DQ (0), wie in 1 gezeigt ist. Somit sendet die Vertauschungseinheit 104 „00100111“ von P10-P17 zu dem Prozessor 102.
1 zeigt nur eine Ausführungsform. In anderen Ausführungsformen kann die Bit-Reihenfolge von P10-P17 von DQ(0) zu DQ(7) sein, die Bit-Reihenfolge von P20-P27 kann von DQ(7) zu DQ(0) sein, und die Bit-Reihenfolge von P30-P37 kann von DQ(0) zu DQ(7) sein. In einer weiteren Ausführungsform überträgt der Chip 112 eine 8-Bit-Folge von P40-P47 zu P20-P27 über den Bus 120. Die Vertauschungseinheit 104 ordnet die 8-Bit-Folge, die an P20-P27 empfangen wird, ähnlich wie vorstehend beschrieben um. Die Bit-Reihenfolge von P40-P47 kann gleich der Bit-Reihenfolge von P30-P37 oder davon verschieden sein. In einer weiteren Ausführungsform können die 8 Endpunkte des Chips 111 oder des Chips 112 mit P20-P27 auf der Steuereinheit 101 auf beliebige Weisen verbunden sein, um Überkreuzen der Busleitungen zu vermeiden oder zu reduzieren.
Die vorstehenden Ausführungsformen beschreiben die Bit-Umordnung für eine Leseoperation, z. B. wird die 8-Bit-Folge von dem Chip 111 zu der Steuereinheit 101 übertragen. In einer weitere Ausführungsform wird die 8-Bit-Folge von der Steuereinheit 101 zu einem Chip 111, 112, z. B. dem Chip 111, für eine Schreiboperation übertragen. In dieser Ausführungsform wird die 8-Bit-Folge von dem Prozessor zu P10-P17 übertragen, die Vertauschungseinheit 104 ordnet die 8-Bit-Folge, die an P10-P17 empfangen wird, mit der korrekten Bit-Reihenfolge um und verwendet P20-P27, um die umgeordnete 8-Bit-Folge zu P30-P37 zu übertragen, wie nachstehend genau beschrieben ist.
2 stellt ein SSD-System 200 gemäß einer Ausführungsform hier dar. Das SSD-System 200 enthält eine Steuereinheit 201. Die Steuereinheit 201 ist mit 128 Chips über 8 Busse, d. h. von BUS0 bis BUS7, verbunden, wie in 2 gezeigt ist. In einer Ausführungsform bildet jeder aus den 8 Bussen einen 8-Bit-Kanal, wie vorstehend beschrieben ist. Das heißt, jeder Bus in 2 enthält 8 Busleitungen.
In einer Ausführungsform sind 128 Chips in vier Kugelgitteranordnungs-Baugruppen (BGA-Baugruppen) paketiert, die in 2 als 211, 212, 213 und 214 bezeichnet sind. Jede BGA-Baugruppe enthält 32 Chips, die mit der Steuereinheit 201 über 2 Busse verbunden sind. Beispielsweise sind die 32 Chips in der BGA-Baugruppe 211 mit der Steuereinheit 201 über BUS0 und BUS1 verbunden. In einer Ausführungsform verwenden 16 Chips in jeder BGA-Baugruppe denselben Bus gemeinsam. Beispielsweise verwenden die 16 Chips in dem oberen Teil der BGA-Baugruppe 211 gemeinsam BUS0, und die 16 Chips in dem unteren Teil der BGA-Baugruppe 211 verwenden gemeinsam BUS1. In einer Ausführungsform verwendet jeder aus den 128 Chips seine jeweiligen 8 Endpunkte, um sich mit der Steuereinheit 201 über den entsprechenden gemeinsam verwendeten Bus zu verbinden, ähnlich wie P30-P37 und P40-P47, die in 1 beschrieben sind. Die Endpunkte auf jedem Chip sind in 2 zur Vereinfachung der Darstellung nicht gezeigt.
In einer Ausführungsform verwendet die Steuereinheit 201 für jeden Bus 8 Endpunkte, um mit den jeweiligen 8 Endpunkten auf jedem aus den 16 Chips, die den Bus gemeinsam verwenden, zu verbinden, ähnlich wie P20-P27, die in 1 beschrieben sind. Somit weist in einer Ausführungsform die Steuereinheit 201 insgesamt 64 Endpunkte für die 8 Busse auf. Die Endpunkte auf der Steuereinheit 201 sind in 2 zur Vereinfachung der Darstellung nicht gezeigt.
In einer Ausführungsform enthält die Steuereinheit 201 für jeden Bus eine entsprechende LUT 220-227 und eine entsprechende Vertauschungseinheit 230-237. Beispielsweise enthält die Steuereinheit 201 für BUS0 die LUT 220, die in einem Speicher des SSD-Systems 200 gespeichert ist, und die Vertauschungseinheit 230. Der Speicher des SSD-Systems 200 ist in 2 zur Vereinfachung der Darstellung nicht gezeigt. Durch Verwenden des LUT und der Vertauschungseinheit für jeden Bus kann sich jeder aus den 16 Chips, die den Bus gemeinsam verwenden, mit der Steuereinheit 201 auf irgendeine beliebige Weise verbinden, um Überkreuzen der Busleitungen, die den Chip mit der Steuereinheit 201 verbinden, zu vermeiden oder zu reduzieren.
In einer Ausführungsform, wenn einer aus den 16 Chips eine 8-Bit-Folge zu der Steuereinheit 201 über den gemeinsam verwendeten Bus für eine Leseoperation überträgt, ordnet die Steuereinheit 201 die empfangene 8-Bit-Folge durch Verwenden der entsprechenden LUT und der Vertauschungseinheit um, ähnlich wie vorstehend in 1 beschrieben. Beispielsweise wenn einer aus den 16 Chips, die BUS0 gemeinsam verwenden, eine 8-Bit-Folge zu der Steuereinheit 201 über eine beliebige Busleitungsverbindung überträgt. Der Prozessor in dem SSD-System 200 (in 2 nicht gezeigt) sendet die Chip-Adresse des Chips als eine Eingabe zu der LUT 220, und die LUT 220 gibt die korrekte Bit-Reihenfolge des Chips zu der Vertauschungseinheit 230 aus. Die Vertauschungseinheit 230 ordnet die empfangene 8-Bit-Folge um, um eine 8-Bit-Folge mit der korrekten Bit-Reihenfolge zu erzeugen, und sendet die umgeordnete 8-Bit-Folge zu dem Prozessor.
In einer weiteren Ausführungsform, wenn die Steuereinheit 201 eine 8-Bit-Folge zu einem aus den 16 Chips über den gemeinsam verwendeten Bus für eine Schreiboperation überträgt, ordnet die Steuereinheit 201 die übertragene 8-Bit-Folge durch Verwenden der entsprechenden LUT und der Vertauschungseinheit um, um die 8-Bit-Folge mit der korrekten Bit-Reihenfolge zu erzeugen, und sendet die umgeordnete 8-Bit-Folge zu dem Chip.
2 zeigt nur eine Ausführungsform. In anderen Ausführungsformen kann sich die Steuereinheit 201 mit einer unterschiedlichen Anzahl von Chips über eine unterschiedliche Anzahl von Bussen verbinden In anderen Ausführungsformen kann jede BGA-Baugruppe eine unterschiedliche Anzahl von Chips enthalten, und die Chips sind innerhalb der BGA-Baugruppe verdrahtet. In anderen Ausführungsformen wird jeder Bus durch eine unterschiedliche Anzahl von Chips gemeinsam verwendet.
3 stellt eine LUT 300 gemäß einer Ausführungsform hier dar. In 3 ist die LUT 300 für einen Bus. Beispielsweise ist angenommen, dass die LUT 300 für den Bus 102 in 1 ist. Das heißt, die LUT 300 ist die LUT 102 in 1. In einer Ausführungsform speichert die LUT 300 eine Zuordnung zwischen einer Eingabe-Bit-Reihenfolge und einer Ausgabe-Bit-Reihenfolge für jeden aus den mehreren Chips (z. B. für die Chips 111 und 112), die sich mit der Steuereinheit 101 über den Bus 102 verbinden. In einer Ausführungsform wird die Zuordnung zwischen einer Eingabe-Bit-Reihenfolge und einer Ausgabe-Bit-Reihenfolge für einen Chip basierend auf der Chip-Adresse, d. h. dem physikalischen Orts des Chips in dem SSD-System 100, bestimmt. Die Chips an unterschiedlichen physikalischen Orten verbinden sich mit der Steuereinheit 101 mit unterschiedlichen Busleitungsverbindungen, um Überkreuzen der Busleitungen zu vermeiden oder zu reduzieren. Somit weisen die Chips an unterschiedlichen physikalischen Orten unterschiedliche Zuordnungen zwischen der Eingabe-Bit-Reihenfolge und der Ausgabe-Bit-Reihenfolge auf.
In einer Ausführungsform speichert die LUT 300 eine Zuordnung zwischen einer Eingabe-Bit-Reihenfolge und einer Ausgabe-Bit-Reihenfolge für jeden aus den Chips, die sich mit der Steuereinheit 101 über den Bus 102 verbinden, für Leseoperationen. Beispielsweise wenn der Chip 11 eine 8-Bit-Folge zu der Steuereinheit 101 überträgt, kann der Prozessor 102 identifizieren, dass die 8-Bit-Folge von dem Chip 111 ist und der Chip 111 die Adresse 1 aufweist, z. B. basierend auf den Informationen in der Befehls- und/oder Adressenphase. Der Prozessor 102 sendet Adresse 1 zu der LUT 300, um die Zuordnung für den Chip 111 abzurufen. Wie in 3 gezeigt ist, ist für Adresse 1 die Eingabe-Bit-Reihenfolge von DQ(0) zu DQ(7), bezeichnet als DQ(0 1 2 3 4 5 6 7), und die entsprechende Ausgabe-Bit-Reihenfolge ist von DQ(7) zu DQ(0), bezeichnet als DQ(7 6 5 4 3 2 1 0). Das heißt, DQ(0) in der Eingabe-Bitfolge wird als DQ(7) in der Ausgabe-Bitfolge umgeordnet, DQ(1) in der Eingabe-Bitfolge wird als DQ(6) in der Ausgabe-Bitfolge umgeordnet, DQ(2) in der Eingabe-Bitfolge wird als DQ(5) in der Ausgabe-Bitfolge umgeordnet, DQ(3) in der Eingabe-Bitfolge wird als DQ(4) in der Ausgabe-Bitfolge umgeordnet, DQ(4) in der Eingabe-Bitfolge wird als DQ(3) in der Ausgabe-Bitfolge umgeordnet, DQ(5) in der Eingabe-Bitfolge wird als DQ(2) in der Ausgabe-Bitfolge umgeordnet, DQ(6) in der Eingabe-Bitfolge wird als DQ(1) in der Ausgabe-Bitfolge umgeordnet, und DQ(7) in der Eingabe-Bitfolge wird als DQ(0) in der Ausgabe-Bitfolge umgeordnet. Somit ist in einer Ausführungsform die Zuordnung eine Bit-zu-Bit-Zuordnung zwischen jedem Bit in der Eingabe-Bitfolge und jedem Bit in der Ausgabe-Bitfolge.
Die LUT 300 stellt die Zuordnung für den Chip mit Adresse 1, d. h. den Chip 111, für die Vertauschungseinheit 104 zum Umordnen der Eingabe-Bitfolge bereit, um die korrekte Ausgabe-Bitfolge zu erzeugen. Beispielsweise überträgt der Chip 111 eine 8-Bit-Folge „00100111“ von P30-P37 zu der Steuereinheit 101. Die Steuereinheit 101 empfängt eine 8-Bit-Eingabefolge „11100100“ an P20-P27 von dem Chip 111 (das MSB „1“ wird an P27 empfangen, und das LSB „0“ wird an P20 empfangen). Basierend auf der Zuordnung für Adresse 1 in der LUT 300 ist die 8-Bit-Ausgabefolge zu dem Prozessor 102 „00100111“, was gleich der tatsächlich übertragenen 8-Bit-Folge von dem Chip 111 ist. Somit überträgt die Vertauschungseinheit 104 „00100111“ zu dem Prozessor 102 (das MSB „0“ wird an P10 übertragen, und das LSB „1“ wird an P17 übertragen).
In einer weiteren Ausführungsform speichert die LUT 300 eine Zuordnung zwischen einer Eingabe-Bit-Reihenfolge und einer Ausgabe-Bit-Reihenfolge für jeden aus den Chips, die sich mit der Steuereinheit 101 über den Bus 102 verbinden, für Schreiboperationen. Beispielsweise wenn die Steuereinheit 101 eine 8-Bit-Folge „00100111“ von dem Prozessor 102 zu dem Chip 111 überträgt, empfangen P10-P17 die Bit-Folge „00100111“ (das MSB „0“ wird an P10 empfangen, und das LSB „1“ wird an P17 empfangen). Basierend auf der Zuordnung für Adresse 1 in der LUT 300 ist die 8-Bit-Ausgabefolge „11100100“. Somit überträgt P20-P27 „11100100“ zu P30-P37 (das MSB „1“ wird an P27 übertragen, und das LSB „0“ wird an P20 übertragen). Deshalb empfangen P30-P37 „00100111“, das gleich der tatsächlich übertragenen 8-Bit-Folge von dem Prozessor 102 ist.
In der LUT 300 weist die Adresse 2 (die Adresse von Chip 112) eine unterschiedliche Zuordnung auf. Wie in 3 gezeigt ist, ist für Adresse 2 die Eingabe-Bit-Reihenfolge von DQ(0) zu DQ(7), bezeichnet als DQ(0 1 2 3 4 5 6 7), und die entsprechende Ausgabe-Bit-Reihenfolge ist ebenfalls von DQ(0) zu DQ(7), bezeichnet als DQ(0 1 2 3 4 5 6 7) . Wie vorstehend erläutert kann sich der Chip 112 mit der Steuereinheit 101 unter Verwendung einer unterschiedlichen Busleitungsverbindung verbinden. Somit weist der Chip 112 eine von dem Chip 111 verschiedene Zuordnung auf.
Die Zuordnung kann eine beliebige Zuordnung sein. Beispielsweise, wie in 3 gezeigt ist, kann für einen Chip mit einer Adresse 3 die Eingabe-Bit-Reihenfolge von DQ(0) zu DQ(7) sein, bezeichnet als DQ(0 1 2 3 4 5 6 7), und die entsprechende Ausgabe-Bit-Reihenfolge kann sein: DQ(3), DQ(4), DQ(7), DQ(5), DQ(1), DQ(2), DQ(0), DQ(6), bezeichnet als DQ(3 4 7 5 1 2 0 6). Das heißt, DQ(0) in der Eingabe-Bitfolge wird umgeordnet, um DQ(3) in der Ausgabe-Bitfolge zu sein, und DQ(7) in der Eingabe-Bitfolge wird umgeordnet, um DQ(6) in der Ausgabe-Bitfolge zu sein.
In einer Ausführungsform wird die LUT 300 in den Speicher 103 der NAND-Steuereinheit 101 programmiert, wenn das Layout des SSD-Systems 100 konstruiert wird. Beispielsweise wenn das Layout des SSD-Systems 100 konstruiert wird, hängt der Weg der Busleitungsverbindungen (z. B. Verdrahtung) für jeden Chip, um Überkreuzung der Busleitungen zu vermeiden oder zu reduzieren, von dem physikalischen Ort (der Chip-Adresse) des Chips in dem SSD-System 100 ab. Außerdem bestimmt der Weg der Busleitungsverbindungen für jeden Chip die Zuordnung für die Bit-Umordnung für den Chip. Somit können, wenn das Layout des SSD-Systems 100 konstruiert wird, die Chip-Adressen und die Zuordnungen für die Bit-Umordnung bestimmt und in den Speicher 103 der Steuereinheit 101 zur zukünftigen Verwendung gespeichert werden. Wenn der Speicher 103 initialisiert wird, ist die LUT 300 einsatzbereit. Deshalb muss die Steuereinheit 101 die LUT 300 nicht erzeugen, wenn die NAND-Steuereinheit 101 Bit-Umordnung ausführen muss.
3 zeigt nur eine Ausführungsform für entweder Leseoperationen oder Schreiboperationen. In anderen Ausführungsformen enthält die LUT 300 zwei unterschiedliche Untertabellen für Leseoperationen bzw. Schreiboperationen. In anderen Ausführungsformen kann die LUT 300 Zuordnungen für mehr als zwei Chips enthalten. Beispielsweise kann die LUT 300 16 Zuordnungen für die 16 Chips in der BGA 211, die sich mit der Steuereinheit 201 über BUS0 verbinden, enthalten, wie in 2 gezeigt ist. Das heißt, die LUT 300 ist die LUT 220 in 2. In anderen Ausführungsformen kann die LUT 300 irgendeine beliebige Zuordnung zwischen einer Eingabe-Bit-Reihenfolge und einer Ausgabe-Bit-Reihenfolge enthalten.
4A stellt eine Vertauschungsschaltung 400 für Leseoperationen gemäß einer Ausführungsform hier dar. Die Vertauschungsschaltung 400 ist in der Vertauschungseinheit enthalten, z. B. in der Vertauschungseinheit 104 in 1 oder der Vertauschungseinheit 220 in 2. Die Vertauschungsschaltung 400 enthält 8 Selektoren, z. B. den Selektor 401 und den Selektor 408, wie in 4A gezeigt ist (die anderen 6 Selektoren sind in 4A zur Vereinfachung der Darstellung nicht gezeigt). In einer Ausführungsform enthält jeder aus den 8 Selektoren einen 1-aus-8-Selektor, um ein Ausgabe-Bit zu erzeugen. Beispielsweise erzeugt der Selektor 401 das Ausgabe-Bit für DQ(0) (d. h. das LSB) in der 8-Bit-Ausgabefolge, und der Selektor 408 erzeugt das Ausgabe-Bit für DQ(7) (d. h. das MSB) in der 8-Bit-Ausgabefolge. In einer Ausführungsform ordnet die Vertauschungsschaltung 400 die 8-Bit-Eingabefolge basierend auf einer oder mehreren Chip-Adressen, die in die LUT 300 eingegeben werden, um.
In einem Beispiel ist, wie nachstehend beschrieben, angenommen, dass die Vertauschungsschaltung 400 in der Vertauschungseinheit 104 für Leseoperationen zwischen dem Chip 111 und der Steuereinheit 101 enthalten ist, wie in 1 beschrieben. Die 8-Bit-Eingabefolge wird aus dem Chip 111 in jeden aus den 8 Selektoren in der Vertauschungsschaltung 400 mit einer Bit-Reihenfolge von DQ(7) zu DQ (0) eingegeben, wie in 4A gezeigt ist. Die 8-Bit-Eingabefolge wird an P20-P27 empfangen. Der Prozessor 102 kann identifizieren, dass der Chip 111 die Adresse 1 aufweist, und sendet Adresse 1 zu der LUT 300. Die LUT 300 stellt die entsprechende Bit-zu-Bit-Zuordnung für Adresse 1 für jeden aus den 8 Selektoren bereit. Beispielsweise stellt die LUT 300 die entsprechende Bit-zu-Bit-Zuordnung für den Selektor 401 bereit, wie durch den Pfeil 411 angegeben ist. Wie in 3 gezeigt ist, entspricht das Eingabe-Bit DQ(7) in der eingegebenen 8-Bit-Folge dem Ausgabe-Bit DQ(0) in der ausgegebenen 8-Bit-Folge. Somit wählt der Selektor 401 das Eingabe-Bit DQ(7) in der 8-Bit-Eingabefolge als das Ausgabe-Bit DQ(0) in der 8-Bit-Ausgabefolge aus. Ähnlich stellt die LUT 300 die entsprechende Bit-zu-Bit-Zuordnung für den Selektor 408 bereit, wie durch den Pfeil 418 angegeben ist. Der Selektor 408 wählt das Eingabe-Bit DQ(0) in der 8-Bit-Eingabefolge als das Ausgabe-Bit DQ(7) in der 8-Bit-Ausgabefolge aus. Beispielsweise falls die 8-Bit-Eingabefolge, die an P20-P27 empfangen wird, „11100100“ ist, wählt der Selektor 401 das Eingabe-Bit 1 (DQ(7)) in „11100100“ als das Ausgabe-Bit DQ(0) in der 8-Bit-Ausgabefolge aus, und der Selektor 408 wählt das Eingabe-Bit 0 (DQ(0)) in „11100100“ als das Ausgabe-Bit DQ(7) in der 8-Bit-Ausgabefolge aus. Jeder aus den anderen 6 Selektoren erzeugt das entsprechende Ausgabe-Bit auf ähnliche Weise. Somit erzeugt die Vertauschungsschaltung 400 die 8-Bit-Ausgabefolge „00100111“ und sendet die 8-Bit-Ausgabefolge von P10-P17 zu dem Prozessor 102 für eine Leseoperation.
4A zeigt nur eine Ausführungsform. In anderen Ausführungsformen kann basierend auf den Bit-zu-Bit-Zuordnungen, die durch die LUT 300 bereitgestellt werden, jeder Selektor in der Vertauschungsschaltung 400 ein Ausgabe-Bit gemäß irgendeiner beliebigen Bit-zu-Bit-Zuordnung zwischen einem Eingabe-Bit in der Eingabe-Bitfolge und dem Ausgabe-Bit und der Ausgabe-Bitfolge erzeugen, wie durch einen normalen Fachmann verstanden wird.
4B stellt eine Vertauschungsschaltung 420 für Schreiboperationen gemäß einer Ausführungsform hier dar. Die Vertauschungsschaltung 420 ist ebenfalls in der Vertauschungseinheit enthalten, z. B. in der Vertauschungseinheit 104 in 1 oder der Vertauschungseinheit 220 in 2. Ähnlich wie in 4A enthält die Vertauschungsschaltung 400 8 Selektoren, z. B. den Selektor 421 und den Selektor 428, wie in 4B gezeigt ist (die anderen 6 Selektoren sind in 4B zur Vereinfachung der Darstellung nicht gezeigt). In einer Ausführungsform enthält jeder aus den 8 Selektoren einen 1-aus-8-Selektor, um ein Ausgabe-Bit zu erzeugen. Beispielsweise erzeugt der Selektor 421 das Ausgabe-Bit für DQ(7) (d. h. das MSB) in der 8-Bit-Ausgabefolge, und der Selektor 428 erzeugt das Ausgabe-Bit für DQ(0) (d. h. das LSB) in der 8-Bit-Ausgabefolge. In einer Ausführungsform ordnet die Vertauschungsschaltung 420 die 8-Bit-Eingabefolge basierend auf einer oder mehrerer Adressen, die in die LUT 300 eingegeben werden, um.
In einem Beispiel ist, wie nachstehend beschrieben, angenommen, dass die Vertauschungsschaltung 420 in der Vertauschungseinheit 104 für Schreiboperationen zwischen dem NAND-Chip 111 und der NAND-Steuereinheit 101 enthalten ist, wie in 1 beschrieben. Die 8-Bit-Eingabefolge wird aus dem Prozessor 102 in jeden aus den 8 Selektoren in der Vertauschungsschaltung 420 mit einer Bit-Reihenfolge von DQ(0) zu DQ (7) eingegeben, wie in 4B gezeigt ist. Die 8-Bit-Eingabefolge wird an P10-P17 empfangen. Der Prozessor 102 sendet Adresse 1 des NAND-Chips 111 zu der LUT 300. Die LUT 300 stellt die entsprechende Bit-zu-Bit-Zuordnung für Adresse 1 für jeden aus den 8 Selektoren bereit. Beispielsweise stellt die LUT 300 die entsprechende Bit-zu-Bit-Zuordnung für den Selektor 421 bereit, wie durch den Pfeil 431 angegeben ist. Basierend auf der Bit-zu-Bit-Zuordnung wählt der Selektor 421 das Eingabe-Bit DQ(0) in der 8-Bit-Eingabefolge als das Ausgabe-Bit DQ(7) in der 8-Bit-Ausgabefolge aus. Ähnlich stellt die LUT 300 die entsprechende Bit-zu-Bit-Zuordnung für den Selektor 428 bereit, wie durch den Pfeil 438 angegeben ist. Der Selektor 428 wählt das DQ(7) in der 8-Bit-Eingabefolge als das Ausgabe-Bit DQ(0) in der 8-Bit-Ausgabefolge aus. Beispielsweise falls die 8-Bit-Eingabefolge, die an P10-P17 empfangen wird, „01000111“ ist, wählt der Selektor 421 das Eingabe-Bit 1 (DQ(0)) in „01000111“ als das Ausgabe-Bit DQ(7) in der 8-Bit-Ausgabefolge aus, und der Selektor 428 wählt das Eingabe-Bit 0 (DQ(7)) in „01000111“ als das Ausgabe-Bit DQ(0) in der 8-Bit-Ausgabefolge aus. Jeder aus den anderen 6 Selektoren erzeugt das entsprechende Ausgabe-Bit auf ähnliche Weise. Die Vertauschungsschaltung 420 erzeugt die 8-Bit-Ausgabefolge „11100010“ und sendet die 8-Bit-Ausgabefolge von P20-P27 zu dem NAND-Chip 111 für eine Schreiboperation.
4B zeigt nur eine Ausführungsform. In anderen Ausführungsformen kann basierend auf den Bit-zu-Bit-Zuordnungen, die durch die LUT 300 bereitgestellt werden, jeder Selektor in der Vertauschungsschaltung 420 ein Ausgabe-Bit gemäß irgendeiner beliebigen Bit-zu-Bit-Zuordnung zwischen einem Eingabe-Bit in der Eingabe-Bitfolge und dem Ausgabe-Bit und der Ausgabe-Bitfolge erzeugen, wie durch einen normalen Fachmann verstanden wird.
In einer Ausführungsform sendet für eine Leseoperation die Steuereinheit zuerst die Bits in den Befehls- und Adressphasen zu dem Chip und empfängt dann die Bits in der Datenphase von dem Chip. Wenn sie die Bits in der Befehls- und Adressphase zu dem Chip sendet, verwendet die Steuereinheit die Vertauschungsschaltung 420, um die Ausgabe-Bitfolge zu erzeugen, die zu dem Chip gesendet werden soll. Wenn sie die Bits in der Datenphase von dem Chip empfängt, verwendet die Steuereinheit die Vertauschungsschaltung 400, um die Ausgabe-Bitfolge zu erzeugen, die zu dem Prozessor in der Steuereinheit gesendet werden soll. Somit verwendet die Steuereinheit für eine Leseoperation sowohl die Vertauschungsschaltung 400 als auch die Vertauschungsschaltung 420 in der Vertauschungseinheit. In einer weiteren Ausführungsform sendet die Steuereinheit für eine Schreiboperation die Bits in der Befehls-, der Adress- und der Datenphase zu dem Chip durch Verwenden der Vertauschungsschaltung 420.
5 stellt einen Ablaufplan dar, der ein Verfahren 500 zur Bit-Umordnung gemäß einer Ausführungsform hier zeigt. Bei Block 501 empfängt die Steuereinheit in einer Speichervorrichtung eine Eingabe-Bitfolge, die mehrere Bits mit einer ersten Bit-Reihenfolge enthält. Beispielsweise empfängt die Steuereinheit 101 in dem SSD-System 100 eine Eingabe-Bitfolge von dem Chip 111 mit einer ersten Bit-Reihenfolge, z. B. „11100100“. Bei Block 502 identifiziert die Steuereinheit einen physikalischen Ort eines nichtflüchtigen Speicherelements in der Speichervorrichtung. Beispielsweise identifiziert der Prozessor 102 in der Steuereinheit 101, dass der 111 Adresse 1 aufweist. Bei Block 503 bestimmt die Steuereinheit eine Zuordnung zwischen der ersten Bit-Reihenfolge und einer zweiten Bit-Reihenfolge basierend auf dem physikalischen Ort. Beispielsweise bestimmt die LUT 105 in der Steuereinheit 101 eine Zuordnung zwischen der ersten Bit-Reihenfolge und einer zweiten Bit-Reihenfolge basierend auf Adresse 1 und stellt die Zuordnung für die Vertauschungseinheit 104 bereit. Bei Block 504 erzeugt die Steuereinheit eine Ausgabe-Bitfolge, die die mehreren Bits mit der zweiten Bit-Reihenfolge enthält, basierend auf der Zuordnung. Beispielsweise ordnet die Vertauschungseinheit 104 die Eingabe-Bitfolge basierend auf der durch die LUT 105 bereitgestellten Zuordnung um und erzeugt eine Ausgabe-Bitfolge mit einer zweiten Bit-Reihenfolge, z. B. „00100111“. Die Vertauschungseinheit 104 sendet die erzeugte Ausgabe-Bitfolge zu dem Prozessor 102.
Durch Verwenden der Vertauschungseinheit und der LUT kann die Steuereinheit die Bits, die auf den Datenbussen zwischen den Chips und der Steuereinheit übertragen werden, beliebig umordnen. Somit kann Überkreuzen von Busleitungen vermieden oder reduziert werden, was Herstellungskosten des SSD-Systems einspart.
Obwohl sich das Vorstehende auf Ausführungsformen der vorliegenden Offenbarung richtet, können andere oder weitere Ausführungsformen der Offenbarung entworfen werden, ohne von ihrem grundlegenden Schutzbereich abzuweichen, und ihr Schutzbereich ist durch die folgenden Ansprüche bestimmt.

Claims

Speichervorrichtung, die enthält: mehrere nichtflüchtige Speicherelemente, die konfiguriert sind, mehrere Lese- und/oder Schreiboperationen zu verarbeiten; und eine Steuereinheit, die mit den mehreren nichtflüchtigen Speicherelementen über einen oder mehrere Busse verbunden ist, wobei jeder aus dem einen oder den mehreren Bussen konfiguriert ist, wenigstens zwei aus den mehreren nichtflüchtigen Speicherelementen mit der Steuereinheit zu verbinden; wobei die Steuereinheit konfiguriert ist zum: Empfangen einer Eingabe-Bitfolge, die mehrere Bits mit einer ersten Bit-Reihenfolge enthält, wobei die Steuereinheit die Eingabe-Bitfolge in eines aus den mehreren nichtflüchtigen Speicherelementen schreibt; Identifizieren eines physikalischen Orts des nichtflüchtigen Speicherelements in der Speichervorrichtung; Bestimmen einer Zuordnung zwischen der ersten Bit-Reihenfolge und einer zweiten Bit-Reihenfolge basierend auf dem physikalischen Ort; und Erzeugen einer Ausgabe-Bitfolge, die die mehreren Bits mit der zweiten Bit-Reihenfolge enthält, basierend auf der Zuordnung
Speichervorrichtung nach Anspruch 1, wobei die Zuordnung zwischen der ersten Bit-Reihenfolge und der zweiten Bit-Reihenfolge eine Bit-zu-Bit-Zuordnung zwischen jedem Bit in der Eingabe-Bitfolge und jedem Bit in der Ausgabe-Bitfolge angibt.
Speichervorrichtung nach Anspruch 1, wobei die Steuereinheit ferner konfiguriert ist, die Zuordnung zwischen der ersten Bit-Reihenfolge und der zweiten Bit-Reihenfolge in einer Nachschlagetabelle zu speichern.
Speichervorrichtung nach Anspruch 1, wobei die Eingabe-Bitfolge von der Steuereinheit empfangen wird und die Ausgabe-Bitfolge zu dem nichtflüchtigen Speicherelement übertragen wird.
Speichervorrichtung, die enthält: mehrere Verarbeitungsmittel, die konfiguriert sind, mehrere Lese- und/oder Schreiboperationen zu verarbeiten; und ein Steuermittel, das mit den mehreren Verarbeitungsmitteln über einen oder mehrere Busse verbunden ist, wobei jeder aus dem einen oder den mehreren Bussen konfiguriert ist, wenigstens zwei aus den mehreren Verarbeitungsmitteln mit dem Steuermittel zu verbinden; wobei das Steuermittel konfiguriert ist zum: Empfangen einer Eingabe-Bitfolge, die mehrere Bits mit einer ersten Bit-Reihenfolge enthält, wobei das Steuermittel die Eingabe-Bitfolge in eines aus den mehreren Verarbeitungsmitteln schreibt; Identifizieren eines physikalischen Orts der Verarbeitungsmittel in der Speichervorrichtung; Bestimmen einer Zuordnung zwischen der ersten Bit-Reihenfolge und einer zweiten Bit-Reihenfolge basierend auf dem physikalischen Ort; und Erzeugen einer Ausgabe-Bitfolge, die die mehreren Bits mit der zweiten Bit-Reihenfolge enthält, basierend auf der Zuordnung.
Speichervorrichtung nach Anspruch 5, wobei die Speichervorrichtung ein Festkörperlaufwerk (SSD) enthält.
Speichervorrichtung nach Anspruch 5, wobei die Zuordnung zwischen der ersten Bit-Reihenfolge und der zweiten Bit-Reihenfolge eine Bit-zu-Bit-Zuordnung zwischen jedem Bit in der Eingabe-Bitfolge und jedem Bit in der Ausgabe-Bitfolge angibt.
Speichervorrichtung nach Anspruch 5, wobei das Steuermittel ferner konfiguriert ist, die Zuordnung zwischen der ersten Bit-Reihenfolge und der zweiten Bit-Reihenfolge in einer Nachschlagetabelle zu speichern.
Speichervorrichtung nach Anspruch 5, wobei die Zuordnung zwischen der ersten Bit-Reihenfolge und der zweiten Bit-Reihenfolge eine beliebige Zuordnung enthält.
Speichervorrichtung nach Anspruch 5, wobei die Eingabe-Bitfolge von dem Steuermittel empfangen wird und die Ausgabe-Bitfolge zu den Verarbeitungsmitteln übertragen wird.
Speichervorrichtung, die enthält: mehrere nichtflüchtige Speicherelemente, die konfiguriert sind, mehrere Lese- und/oder Schreiboperationen zu verarbeiten; und eine Steuereinheit, die mit den mehreren nichtflüchtigen Speicherelementen über einen oder mehrere Busse verbunden ist, wobei jeder aus dem einen oder den mehreren Bussen konfiguriert ist, wenigstens zwei aus den mehreren nichtflüchtigen Speicherelementen mit der Steuereinheit zu verbinden; wobei die Steuereinheit konfiguriert ist zum: Empfangen einer Eingabe-Bitfolge, die mehrere Bits mit einer ersten Bit-Reihenfolge enthält, wobei die Steuereinheit die Eingabe-Bitfolge aus einem aus den mehreren nichtflüchtigen Speicherelementen liest; Identifizieren eines physikalischen Orts des nichtflüchtigen Speicherelements in der Speichervorrichtung; Bestimmen einer Zuordnung zwischen der ersten Bit-Reihenfolge und einer zweiten Bit-Reihenfolge basierend auf dem physikalischen Ort; Erzeugen einer Ausgabe-Bitfolge, die die mehreren Bits mit der zweiten Bit-Reihenfolge enthält, basierend auf der Zuordnung; und Übertragen der Ausgabe-Bitfolge zu einem Prozessor in der Steuereinheit zur Verarbeitung.
Speichervorrichtung nach Anspruch 11, wobei die Eingabe-Bitfolge aus dem nichtflüchtigen Speicherelement empfangen wird.
Speichervorrichtung nach Anspruch 11, wobei die Steuereinheit einen oder mehrere Selektoren enthält, um die Ausgabe-Bitfolge zu erzeugen.
Speichervorrichtung nach Anspruch 11, wobei jeder aus dem einen oder den mehreren Bussen einen 8-Bit-Kanal zwischen der Steuereinheit und den mehreren nichtflüchtigen Speicherelementen bildet.
Speichervorrichtung, die enthält: mehrere Verarbeitungsmittel, die konfiguriert sind, mehrere Lese- und/oder Schreiboperationen zu verarbeiten; und ein Steuermittel, das mit den mehreren Verarbeitungsmitteln über einen oder mehrere Busse verbunden ist, wobei jeder aus dem einen oder den mehreren Bussen konfiguriert ist, wenigstens zwei aus den mehreren Verarbeitungsmitteln mit dem Steuermittel zu verbinden; wobei das Steuermittel konfiguriert ist zum: Empfangen einer Eingabe-Bitfolge, die mehrere Bits mit einer ersten Bit-Reihenfolge enthält, wobei das Steuermittel die Eingabe-Bitfolge aus einem aus den mehreren Verarbeitungsmitteln liest; Identifizieren eines physikalischen Orts der Verarbeitungsmittel in der Speichervorrichtung; Bestimmen einer Zuordnung zwischen der ersten Bit-Reihenfolge und einer zweiten Bit-Reihenfolge basierend auf dem physikalischen Ort; Erzeugen einer Ausgabe-Bitfolge, die die mehreren Bits mit der zweiten Bit-Reihenfolge enthält, basierend auf der Zuordnung; und Übertragen der Ausgabe-Bitfolge zu einem Prozessor in dem Steuermittel zur Verarbeitung.
Speichervorrichtung nach Anspruch 15, wobei die Speichervorrichtung ein Festkörperlaufwerk (SSD) enthält.
Speichervorrichtung nach Anspruch 15, wobei die Zuordnung zwischen der ersten Bit-Reihenfolge und der zweiten Bit-Reihenfolge eine Bit-zu-Bit-Zuordnung zwischen jedem Bit in der Eingabe-Bitfolge und jedem Bit in der Ausgabe-Bitfolge angibt.
Speichervorrichtung nach Anspruch 15, wobei das Steuermittel ferner konfiguriert ist, die Zuordnung zwischen der ersten Bit-Reihenfolge und der zweiten Bit-Reihenfolge in einer Nachschlagetabelle zu speichern.
Speichervorrichtung nach Anspruch 15, wobei die Zuordnung zwischen der ersten Bit-Reihenfolge und der zweiten Bit-Reihenfolge eine beliebige Zuordnung enthält.
Speichervorrichtung nach Anspruch 15, wobei die Eingabe-Bitfolge aus den Verarbeitungsmitteln empfangen wird.
Verfahren, das umfasst: Empfangen durch eine Steuereinheit in einer Speichervorrichtung einer Eingabe-Bitfolge, die mehrere Bits mit einer ersten Bit-Reihenfolge enthält, wobei die Steuereinheit die Eingabe-Bitfolge in eines aus mehreren nichtflüchtigen Speicherelementen in der Speichervorrichtung schreibt; Identifizieren eines physikalischen Orts des nichtflüchtigen Speicherelements in der Speichervorrichtung; Bestimmen einer Zuordnung zwischen der ersten Bit-Reihenfolge und einer zweiten Bit-Reihenfolge basierend auf dem physikalischen Ort; und Erzeugen einer Ausgabe-Bitfolge, die die mehreren Bits mit der zweiten Bit-Reihenfolge enthält, basierend auf der Zuordnung.
Verfahren nach Anspruch 21, wobei die Speichervorrichtung ein Festkörperlaufwerk (SSD) enthält.
Verfahren nach Anspruch 21, wobei jedes aus den nichtflüchtigen Speicherelementen einen NAND-Chip enthält.
Verfahren nach Anspruch 21, wobei die Steuereinheit eine NAND-Steuereinheit enthält.
Verfahren, das umfasst: Empfangen durch eine Steuereinheit in einer Speichervorrichtung einer Eingabe-Bitfolge, die mehrere Bits mit einer ersten Bit-Reihenfolge enthält, wobei die Steuereinheit die Eingabe-Bitfolge aus einem aus mehreren nichtflüchtigen Speicherelementen in der Speichervorrichtung liest; Identifizieren eines physikalischen Orts des nichtflüchtigen Speicherelements in der Speichervorrichtung; Bestimmen einer Zuordnung zwischen der ersten Bit-Reihenfolge und einer zweiten Bit-Reihenfolge basierend auf dem physikalischen Ort; Erzeugen einer Ausgabe-Bitfolge, die die mehreren Bits mit der zweiten Bit-Reihenfolge enthält, basierend auf der Zuordnung; und Übertragen der Ausgabe-Bitfolge zu einem Prozessor in der Steuereinheit zur Verarbeitung.
Verfahren nach Anspruch 25, wobei die Zuordnung zwischen der ersten Bit-Reihenfolge und der zweiten Bit-Reihenfolge eine beliebige Zuordnung umfasst.
Verfahren nach Anspruch 25, wobei die mehreren nichtflüchtigen Speicherelemente in einer oder mehreren Kugelgitteranordnungs-Baugruppen (BGA-Baugruppen) paketiert sind.
Verfahren nach Anspruch 25, wobei die Steuereinheit mit den mehreren nichtflüchtigen Speicherelementen über mehrere Busse verbunden ist.