DE102018103011A1 - Verteilte schalter zum unterdrücken von durch transiente-elektrische-überlast induziertes blockieren - Google Patents

Verteilte schalter zum unterdrücken von durch transiente-elektrische-überlast induziertes blockieren Download PDF

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Srivatsan Parthasarathy
Linfeng He
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Abstract

Verteilte Schalter zum Unterdrücken von durch Transiente-Elektrische-Überlast induziertes Blockieren werden bereitgestellt. In gewissen Konfigurationen beinhaltet ein integrierter Schaltkreis (IC) oder ein Halbleiterchip eine Transiente-Elektrische-Überlastdetektionsschaltung, die, als Reaktion auf Detektieren eines Transiente-Elektrische-Überlastereignisses zwischen einem Paar von Stromschienen ein Transiente-Überlastdetektionssignal aktiviert. Der IC beinhaltet ferner über den IC verteilte Mischsignalschaltkreise und Blockierungsunterdrückungsschalter, und die Blockierungsunterdrückungsschalter verbinden, als Reaktion auf Aktivierung des Transiente-Überlastdetektionssignals, die Stromschienen vorübergehend begrenzend aneinander, um ein Blockieren der Mischsignalschaltkreise zu hemmen.

Description

  • TECHNISCHES GEBIET DER OFFENBARUNG
  • Ausführungsformen der Erfindung betreffen elektronische Systeme und insbesondere Systeme und Vorrichtungen für Transiente-Elektrische-Überlastschutz und Blockierverhinderung.
  • ALLGEMEINER STAND DER TECHNIK
  • Gewisse elektronische Systeme können Elektrische-Überlasterereignissen oder elektrischen Signalen von kurzer Dauer mit schnell ändernder Spannung und hoher Leistung ausgesetzt sein. Elektrische Überlastereignisse können beispielsweise elektrostatische Entladungsereignisse bzw. ESD-Ereignisse beinhalten, die von der abrupten Freisetzung von Ladung von einem Objekt oder einer Person zu einem elektronischen System herrühren.
  • Elektrische-Überlastereignisse können integrierte Schaltkreise (ICs) durch Erzeugen von Überspannungsbedingungen und einem hohen Niveau von Verlustleistung in relativ kleinen Gebieten der ICs beschädigen oder zerstören. Hohe Verlustleistung kann die IC-Temperatur erhöhen und kann zu zahlreichen Problemen führen, wie etwa Gate-Oxid-Durchschlag, Sperrschichtbeschädigung, Metallbeschädigung und Oberflächenladungsanhäufung.
  • KURZDARSTELLUNG DER OFFENBARUNG
  • Verteilte Schalter zum Unterdrücken von durch Transiente-Elektrische-Überlast induziertes Blockieren werden bereitgestellt. In gewissen Konfigurationen beinhaltet ein integrierter Schaltkreis (IC) oder ein Halbleiterchip eine Transiente-Elektrische-Überlastdetektionsschaltung, die, als Reaktion auf Detektieren eines Transiente-Elektrische-Überlastereignisses zwischen einem Paar von Stromschienen (power rails) ein Transiente-Elektrische-Überlastdetektionssignal aktiviert. Der IC beinhaltet ferner über den IC verteilte Mischsignalschaltkreise (mixed-signal circuits) und Blockierungsunterdrückungsschalter (latch-up suppression switches), und die Blockierungsunterdrückungsschalter schalten, als Reaktion auf Aktivierung des Transiente-Elektrische-Überlastdetektionssignals, die Stromschienen vorübergehend begrenzend aneinander, um ein Blockieren (latch-up) der Mischsignalschaltkreise zu hemmen.
  • In einem Aspekt ist ein integrierter Schaltkreis bereitgestellt. Der integrierte Schaltkreis beinhaltet eine erste Stromschiene, eine zweite Stromschiene, eine oder mehrere Elektrische-Überlastdetektionsschaltungen, die ausgebildet sind zum Aktivieren von mindestens einem Transiente-Überlastdetektionssignal als Reaktion auf Detektieren eines Transiente-Elektrische-Überlastereignisses zwischen der ersten Stromschiene und der zweiten Stromschiene, mehrere durch die erste Stromschiene und die zweite Stromschiene bestromte verteilte Mischsignalschaltkreise, und mehrere elektrisch zwischen die erste Stromschiene und die zweite Stromschiene geschaltete verteilte Blockierungsunterdrückungsschalter. Wenn der integrierte Schaltkreis bestromt ist, sind zusätzlich die mehreren verteilten Blockierungsunterdrückungsschalter betreibbar zum Begrenzen (clamping) der ersten Stromschiene und der zweiten Stromschiene, als Reaktion auf Aktivierung des mindestens einen Transiente-Überlastdetektionssignals, um ein Blockieren der mehreren verteilten Mischsignalschaltkreise zu hemmen.
  • In einem anderen Aspekt ist ein Verfahren zum Hemmen von Blockieren in einem integrierten Schaltkreis bereitgestellt. Das Verfahren beinhaltet Bestromen eines Mischsignalschaltkreises unter Verwendung einer ersten Stromschiene und einer zweiten Stromschiene, Aktivieren eines Transiente-Überlastdetektionssignals als Reaktion auf Detektieren eines Transiente-Elektrische-Überlastereignisses zwischen der ersten Stromschiene und der zweiten Stromschiene, Einschalten eines Blockierungsunterdrückungsschalters, der elektrisch zwischen die erste Stromschiene und die zweite Stromschiene geschaltet ist, als Reaktion auf Aktivierung des Transiente-Überlastdetektionssignals, und Unterdrücken von Blockieren in dem Mischsignalschaltkreis durch Begrenzen der ersten Stromschiene und der zweiten Stromschiene unter Verwendung des Blockierungsunterdrückungsschalters.
  • In einem anderen Aspekt ist eine Schnittstelle für einen Halbleiterchip bereitgestellt. Die Schnittstelle beinhaltet ein erstes Schnittstellenpad, ein zweites Schnittstellenpad, eine Elektrische-Überlastdetektionsschaltung, die ausgebildet ist zum Aktivieren eines Transiente-Überlastdetektionssignals als Reaktion auf Detektieren eines Transiente-Elektrische-Überlastereignisses zwischen der ersten Stromschiene und der zweiten Stromschiene, ein Mischsignalschaltkreis, der ausgebildet ist zum Empfangen von Strom von dem ersten Schnittstellenpad und dem zweiten Schnittstellenpad, und einen Blockierungsunterdrückungsschalter, der elektrisch zwischen den ersten Schnittstellenpad und den zweiten Schnittstellenpad geschaltet ist. Der Blockierungsunterdrückungsschalter ist betreibbar zum Begrenzen des ersten Schnittstellenpads und des zweiten Schnittstellenpads, als Reaktion auf Aktivierung des Transiente-Überlastdetektionssignals, um ein Blockieren des Mischsignalschaltkreises zu hemmen.
  • Figurenliste
    • 1 ist ein Schemadiagramm eines integrierten Schaltkreises (IC) einschließlich verteilter Blockierungsunterdrückungsschalter gemäß einer Ausführungsform.
    • 2A ist ein kommentierter Querschnitt eines Blockierungsunterdrückungsschalters gemäß einer Ausführungsform.
    • 2B ist ein Schaltbild des Blockierungsunterdrückungsschalters von 2A.
    • 3 ist ein kommentierter Querschnitt eines Blockierungsunterdrückungsschalters gemäß einer weiteren Ausführungsform.
    • 4A ist ein Schemadiagramm einer IC-Schnittstelle gemäß einer Ausführungsform.
    • 4B ist ein Schemadiagramm einer IC-Schnittstelle gemäß einer weiteren Ausführungsform.
    • 4C ist ein Schemadiagramm einer IC-Schnittstelle gemäß einer weiteren Ausführungsform.
    • 4D ist ein Schemadiagramm einer IC-Schnittstelle gemäß einer weiteren Ausführungsform.
    • 5 ist ein Graph von Elektrische-Überlastsimulationsergebnissen für eine Implementation von verteilten Blockierungsunterdrückungsschaltern.
    • 6A ist ein Schemadiagramm eines Beispiels für einen auf Elektrische-Überlastereignisse empfindlichen IC.
    • 6B ist ein kommentierter Querschnitt von einem Beispiel eines CMOS-Invertiererlayouts, das in dem CMOS-Mischsignalschaltkreis von 6A enthalten sein kann.
    • 6C ist ein Schemadiagramm eines Beispiels für eine IC-Schnittstelle für den IC von 6A.
    • 6D ist ein Graph eines Beispiels von Simulationen für durch elektrische Überlast induziertes Blockieren für die IC-Schnittstelle von 6C.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende ausführliche Beschreibung gewisser Ausführungsformen präsentiert verschiedene Beschreibungen von spezifischen Ausführungsformen der Erfindung. Allerdings kann die Erfindung in einer Vielfalt von verschiedenen Wegen umgesetzt werden, wie sie durch die Ansprüche definiert und abgedeckt werden. In dieser Beschreibung wird Bezug auf die Zeichnungen genommen, in denen gleiche Bezugszeichen identische oder funktional ähnliche Elemente anzeigen. Es versteht sich, dass die in den Figuren veranschaulichten Elemente nicht unbedingt maßstabsgerecht sind. Darüber hinaus versteht sich, dass gewisse Ausführungsformen mehr Elemente beinhalten können als in einer Zeichnung und/oder einer Untermenge der in der Zeichnung veranschaulichten Elemente veranschaulicht ist. Ferner können manche Ausführungsformen jegliche geeignete Kombination aus zwei oder mehr Zeichnungen einschließen.
  • Gewisse elektronische Systeme beinhalten Elektrische-Überlastschutzschaltungen, um Schaltkreise oder Komponenten vor Transiente-Elektrische-Überlastereignissen zu schützen. Um beim Garantieren zu helfen, dass ein elektronisches System zuverlässig ist, können Hersteller das elektronische System unter definierten Belastungsbedingungen testen, welche durch durch verschiedene Organisationen erstellte Normen beschrieben werden können, wie etwa Joint Electronic Device Engineering Council (JEDEC), International Electrotechnical Commission (IEC) und Automotive Engineering Council (AEC). Die Normen können eine breite Vielfalt von Transiente-Elektrische-Überlastereignissen abdecken, einschließlich elektrostatischen Entladungsereignissen (ESD-Ereignissen).
  • Blockieren kann von Transiente-Elektrische-Überlastbedingungen auf einem Halbleiterchip oder IC induziert werden. In einem Beispiel verursacht Transiente-Elektrische-Überlast transiente Hochstrominjektion in ein IC-Substrat, was zu strominduziertem Triggern von parasitischen bipolaren Bauelementen führen, die in Layouts von komplementären Metall-Oxid-Halbleiter(CMOS)-Mischsignalschaltkreisen vorhanden sind. In einem weiteren Beispiel kann Blockieren in CMOS-Mischsignalschaltkreisen von transienter Überspannung aufgrund von induktiven Effekten des Stromversorgungsnetzwerks des IC herrühren. Die Empfindlichkeit von CMOS-Mischsignalschaltkreisen zum Blockieren kann zu Komplexität beim Layout von Kernmischsignalschaltkreisen führen und war ein Hauptgrund von Designversagen in einsatzkritischen Anwendungen.
  • Obwohl ein Blockierrisiko durch Verwendung strikter Layoutdesignregeln (beispielsweise große Abstandsanforderungen) abgemildert werden kann, beeinflussen solche Designregeln die Kernschaltkreisleistungsfähigkeit und die Fläche negativ.
  • In einer gewissen Konfiguration hierin beinhaltet ein IC eine Elektrische-Überlastdetektionsschaltung, die, als Reaktion auf Detektieren eines Transiente-Überlastereignisses zwischen einem Paar von Stromschienen ein Transiente-Überlastdetektionssignal aktiviert. Der IC beinhaltet ferner über den IC verteilte oder ausgebreitete Mischsignalschaltkreise und Blockierungsunterdrückungsschalter und die Blockierungsunterdrückungsschalter begrenzen, als Reaktion auf Aktivierung des Transiente-Überlastdetektionssignals, die Stromschienen, um ein Blockieren der Mischsignalschaltkreise zu hemmen.
  • Dementsprechend werden die Blockierungsunterdrückungsschalter als Reaktion auf Detektion von Transiente-Elektrische-Überlast aktiviert, wodurch Blockierschutz für nahegelegene Mischsignalschaltkreise bereitgestellt wird. Beispielsweise können die Blockierungsunterdrückungsschalter zwischen die Stromschienen eines IC geschaltet und nahe CMOS-Kernmischsignalschaltkreisen positioniert sein. Zusätzlich hemmen die Blockierungsunterdrückungsschalter elektrische Überlast daran, große Ströme zu verursachen, die in CMOS-Layouts injiziert werden, und/oder begrenzen Überspannung von Stromschienen, die eine Versorgungsspannung und eine Massespannung für nahegelegene CMOS-Kernmischsignalschaltkreise bereitstellen.
  • Die Blockierungsunterdrückungsschalter arbeiten mit schnellem Ansprechen oder Einschalten und können somit selbst dann Blockierschutz bereitstellen, wenn ein Strombegrenzer (power clamp) oder eine andere ESD-Schutzvorrichtung mit höherer Stromhandhabungsfähigkeit erst noch aktiviert werden muss. Somit können die Blockierungsunterdrückungsschalter als Komponenten in einem größeren Elektrische-Überlastschutzsystem dienen. Zusätzlich können die Blockierungsunterdrückungsschalter mit relativ kleiner Grundfläche oder Layoutfläche implementiert werden und sind somit für eine Integration nahe oder in den Layouts von CMOS-Kernmischsignalschaltkreisen geeignet.
  • Die Blockierungsunterdrückungsschalter sind aktiv durch die Elektrische-Überlastdetektionsschaltung gesteuert, welche aktive Steuerung für schnelles Schaltereinschalten und nachfolgendes Schalterausschalten bereitstellt. Durch Bereitstellen aktiver Steuerung wird eine Ein-Zustandsbedingung des Blockierungsunterdrückungsschalters modifiziert. Beispielsweise können die Blockierungsunterdrückungsschalter zeitweise mit relativ niedrigen Aktivierungs- und Haltespannungen arbeiten. Zusätzlich endet die aktive Steuerung, nachdem die Überlast abgebaut wurde, und die Blockierungsunterdrückungsschalter werden freigegeben, so dass die Stromschienen zu ihren normalen Betriebsspannungspegeln zurückkehren.
  • In gewissen Implementationen sind die Blockierungsunterdrückungsschalter unter Verwendung von Thyristoren implementiert. Verteilte Thyristorschalter können beispielsweise verwendet werden, um während einer Elektrische-Überlastbedingung eine niedrige Begrenzungsspannung zu halten, wodurch durchbruchinduziertes Blockieren in CMOS-Kernmischsignalschaltkreisen verhindert oder unterdrückt werden kann. Die Thyristoren sind aktiv gesteuert, um regenerative Rückkopplung zu initiieren und zu unterbrechen. Beispielsweise können Triggersignale der einen oder den mehreren Basen eines gekoppelten Paares von PNP- und NPN-Bipolartransistoren von jedem Thyristor zugeführt werden, wodurch mit regenerativer Rückkopplung des gekoppelten Paares assoziierte Trägervervielfachung und/oder - rekombinationsprozesse gesteuert werden.
  • Die Blockierungsunterdrückungsschalter können über verschiedene Regionen des IC hinweg verteilt sein. Wenn sie aktiviert sind, hindern die Blockierungsunterdrückungsschalter nahegelegene CMOS-Kernmischsignalschaltkreise an einer Blockierbedingung. Darüber hinaus können die Blockierungsunterdrückungsschalter auch beim Bereitstellen einer zeitweiligen Niederspannungsbegrenzungsfunktion während hoher Transiente-Elektrische-Überlast assistieren.
  • Die Lehren hierin können in einer breiten Vielfalt von Anwendungen verwendet werden, einschließlich unter anderem Industrie, Instrumentierung, Energie, Gesundheitswesen, Automation/Steuerung und Automobilkommunikations/- diagnostikanwendungen. Beispielsweise können aufkommende einsatzkritische Anwendungen für Industrie-, Instrumentierungs- und/oder Automobilanwendungen spezifiziert werden, Überlastbedingungen zu tolerieren, die sehr viel höher sind als typische Blockierrobustheitscharakterisierung.
  • 1 ist ein Schemadiagramm eines IC 100 einschließlich verteilter Blockierungsunterdrückungsschalter gemäß einer Ausführungsform. Der IC 100 beinhaltet eine erste Stromschiene 101, eine zweite Stromschiene 102, eine erste Elektrische-Überlastdetektionsschaltung 105a, eine zweite Elektrische-Überlastdetektionsschaltung 105b, eine erste Treiberschaltung 106a, eine zweite Treiberschaltung 106b, jeweilige erste bis vierte CMOS-Kemmischsignalschaltkreise 107a-107d und jeweilige erste bis vierte Blockierungsunterdrückungsschalter 108a-108d.
  • Obwohl eine spezifische Ausführungsform eines IC in 1 gezeigt ist, sind die Lehren hierin auf ICs anwendbar, die in einer breiten Vielfalt von Weisen implementiert sind, einschließlich unter anderem mit mehr oder weniger Elektrische-Überlastdetektionsschaltungen und/oder Blockierungsunterdrückungsschaltern implementierte ICs. Dementsprechend sind andere IC-Implementationen möglich, obwohl 1 eine spezifische Implementation eines IC veranschaulicht.
  • Bei der veranschaulichten Ausführungsform entspricht die erste Stromschiene 101 einer Versorgungsspannungsleitung (VDD) und die zweite Stromschiene 102 entspricht einer Masseleitung (VSS). Allerdings können die Lehren hierin verwendet werden, um eine Blockierungsunterdrückung für andere Stromdomänen bereitzustellen. Dementsprechend sind andere Implementationen möglich.
  • Darüber hinaus können in Implementationen, in welchen der IC 100 mehrere Stromdomänen beinhaltet, ähnliche Schaltkreise repliziert sein, um eine Blockierungsunterdrückung für jede Stromdomäne bereitzustellen. Beispielsweise können Elektrische-Überlastdetektionsschaltungen für jede Stromdomäne von Belang bereitgestellt sein und verwendet werden zum Steuern assoziierter Blockierungsunterdrückungsschalter.
  • Bei der veranschaulichten Ausführungsform sind die erste Stromschiene 101 und die zweite Stromschiene 102 schematisch als Ringe abgebildet. Allerdings kann eine Stromschiene auf eine breite Vielfalt von Weisen implementiert werden. Darüber hinaus kann eine Stromschiene Leiter auf mehreren Metallisierungsschichten eines IC beinhalten. Wie in 1 gezeigt ist, beinhalten die Stromschienen 101-102 parasitäre Widerstände.
  • Weiterhin Bezug nehmend auf 1 liefert die erste Überlastdetektionsschaltung 105a ein erstes Transiente-Überlastdetektionssignal an die erste Treiberschaltung 106a, welche das erste Transiente-Überlastdetektionssignal puffert, um ein Paar von Triggersignalen zu erzeugen, das an die Blockierungsunterdrückungsschalter 108a-108b verteilt wird. Gleichermaßen liefert die zweite Überlastdetektionsschaltung 105b ein zweites Transiente-Überlastdetektionssignal an die zweite Treiberschaltung 106b, welche das zweite Transiente-Überlastdetektionssignal puffert, um ein weiteres Paar von Triggersignalen zu erzeugen, das an die Blockierungsunterdrückungsschalter 108c-108d verteilt wird.
  • Einschließen einer oder mehrerer Treiberschaltungen, wie etwa die erste und die zweite Treiberschaltung 106a-106b, hilft beim Bereitstellen ausreichender Treiberstärke zum Verteilen von Triggersignalen an einige Blockierungsunterdrückungsschalter und/oder über größere physische Entfernungen hinweg. Zusätzlich verarbeitet bei der veranschaulichten Ausführungsform jede der Treiberschaltungen 106a-106b auch ein Transiente-Überlastdetektionssignal, um ein Paar von komplementären Triggersignalen von entgegengesetztem logischen Wert zu erzeugen. Somit kann eine Treiberschaltung in manchen Implementationen zum Durchfuhren logischer Operationen an einem Transiente-Überlastdetektionssignal verwendet werden, um ein oder mehrere Triggersignale von gewünschter Signalpolarität zu erhalten.
  • Obwohl eine spezifische Implementation von Treiberschaltungen gezeigt ist, sind andere Konfigurationen möglich. In einem Beispiel ist eine Treiberschaltung als ein Baum aus Invertierern oder anderen zum Bereitstellen einer Triggersignalverteilung über einen Chip hinweg verwendeten Schaltkreisen implementiert. In einem weiteren Beispiel sind die Treiberschaltungen zugunsten des direkten Zuführens eines oder mehrerer Triggersignale von einer Elektrische-Überlastdetektionsschaltung zu einem oder mehreren Blockierungsunterdrückungsschaltern weggelassen.
  • Bei der veranschaulichten Ausführungsform beinhaltet jeder der Blockierungsunterdrückungsschalter 108a-108d einen elektrisch mit der ersten Stromschiene 101 verbundenen Anodenanschluss, einen elektrisch mit der zweiten Stromschiene 102 verbundenen Kathodenanschluss, einen ersten Triggeranschluss (TN), der ein erstes Triggersignal empfängt, und einen zweiten Triggeranschluss (TP), der ein zweites Triggersignal empfängt. Folglich empfängt in diesem Beispiel jeder der Blockierungsunterdrückungsschalter 108a-108d zwei Triggersignale, die ein Schaltertriggern und ein Begrenzen zwischen den Stromschienen 101-102 steuern. Obwohl die veranschaulichte Ausführungsform zwei Triggersignale an jeden der Blockierungsunterdrückungsschalter 108a-108d liefert, sind die Lehren hierin auf andere Implementationen anwendbar, die mehr oder weniger Triggersignale verwenden.
  • Die Elektrische-Überlastdetektionsschaltungen 105a-105b werden zum Überwachen der ersten und der zweiten Stromschienen 101-102 verwendet, um aktiv auf das Vorhandensein einer Transiente-Elektrische-Überlastbedingung zu detektieren. In gewissen Implementation überwachen die Elektrische-Überlastdetektionsschaltungen 105a-105b auf das Vorhandensein eines ESD-Ereignisses und dienen somit als ESD-Detektionsschaltungen.
  • Einschließen der Elektrische-Überlastdetektionsschaltungen 105a-105b hilft beim relativ schnellen Detektieren von Transiente-Elektrische-Überlastbedingungen. Zusätzlich, als Reaktion auf Detektieren einer Transiente-Elektrische-Überlastbedingung, aktivieren die Elektrische-Überlastdetektionsschaltungen 105a-105b Detektionssignale, welche die Treiberschaltungen 106a-106b als Triggersignale an die Blockierungsunterdrückungsschalter 108a-108d verteilen. Dies führt wiederum zu Aktivierung der Blockierungsunterdrückungsschalter 108a-108d und hemmt Auftreten von Blockieren in den CMOS-Kernmischsignalschaltkreisen 107a-107d.
  • Demgemäß werden in der veranschaulichten Ausführungsform Elektrische-Überlastdetektionsschaltungen 105a-105b zum Überwachen der Spannungsbedingungen der ersten und der zweiten Stromschienen 101-102 verwendet, wodurch eine mit einem Transiente-Elektrische-Überlastereignis assoziierte schnelle transiente Anstiegszeit identifiziert wird. Als Reaktion auf Detektion einer Transiente-Elektrische-Überlastbedingung aktivieren die Elektrische-Überlastdetektionsschaltungen 105a-105b Transiente-Überlastdetektionssignale, die zum Einschalten der verteilten Blockierungsunterdrückungsschalter 108a-108d zum Begrenzen der Stromschienen 101-102 führen. Nach Durchgang der Transiente-Elektrische-Überlastbedingung deaktivieren die Elektrische-Überlastdetektionsschaltungen 105a-105b die Transiente-Überlastdetektionssignale und die Blockierungsunterdrückungsschalter 108a-108d schalten aus.
  • Obwohl in 1 nicht veranschaulicht, kann ein Strombegrenzer (beispielsweise der Strombegrenzer 209 von 4A) oder eine andere ESD-Schutzvorrichtung mit hoher Stromhandhabungsfähigkeit enthalten sein, um elektrische Überlast zwischen der ersten Stromschiene 101 und der zweiten Stromschiene 102 abzuleiten. Zusätzlich werden die Blockierungsunterdrückungsschalter 108a-108d verwendet zum Hemmen des Auftretens von Blockieren in den CMOS-Kernmischsignalschaltkreisen 107a-107d aufgrund von Hochspannungs- und/oder Hochstrombedingungen, die von einer Verzögerung bei der Aktivierung des Strombegrenzers herrühren können. Beispielsweise kann, wie unten mit Bezug auf 6A-6D beschrieben wird, eine Verzögerung bei der Aktivierung eines Strombegrenzers kombiniert mit Nichtidealitäten in einem Stromversorgungsnetzwerk zu hohen Strömen und/oder Überspannung führen, was in Blockieren mündet.
  • Im Gegensatz dazu stellt Einschließen der Blockierungsunterdrückungsschalter 108a-108d lokalisierten Blockierschutz für die CMOS-Kernmischsignalschaltkreise 107a-107d bereit, wodurch Blockieren gehemmt wird, bis der Strombegrenzer aktiviert wird und die Stromschienen 101-102 auf Nennspannungspegel wiederhergestellt werden.
  • Einschließen der Elektrische-Überlastdetektionsschaltungen 105a-105b hilft beim Entkoppeln von Überlastdetektion und Blockierschutz, wodurch Flexibilität und Geschwindigkeit verbessert werden. Darüber hinaus dienen die Blockierungsunterdrückungsschalter 108a-108d als Entladungszellen, die über das Chiplayout hinweg verteilt werden können, einschließlich beispielsweise an CMOS-Kernmischsignalschaltkreislayouts angrenzend und/oder in diesen. Bei einer Ausführungsform ist ein Blockierungsunterdrückungsschalter innerhalb von etwa 50 µm von einem Layout eines CMOS-Kemmischsignalschaltkreises positioniert. Allerdings sind andere Abstände möglich, wie etwa Abstände, die von einem verteilten Widerstand von Stromschienen abhängen.
  • Bei der veranschaulichten Ausführungsform sind mehrere Elektrische-Überlastdetektionsschaltungen bereitgestellt. Einschließen mehrerer Überlastdetektionsschaltungen kann beim Bereitstellen schnellerer Detektion einer Transiente-Elektrische-Überlastbedingung helfen, die in einer Region relativ zu einer anderen höhere Spannungsbedingungen verursacht. Beispielsweise können die mit einem Stromversorgungsnetzwerk assoziierten resistiven und/oder induktiven Effekte an verschiedenen Positionen entlang den Stromschienen zu Spannungsabfällen und unterschiedlichen elektrischen Potentialen führen.
  • Wenn mehrere Elektrische-Überlastdetektionsschaltungen eingeschlossen sind, kann ein bestimmter Blockierungsunterdrückungsschalter ein oder mehrere Triggersignale von einer bestimmten Elektrische-Überlastdetektionsschaltung empfangen, beispielsweise einer nächstliegenden Elektrische-Überlastdetektionsschaltung. Obwohl eine Implementation mit mehreren Elektrische-Überlastdetektionsschaltungen gezeigt ist, sind andere Konfigurationen möglich, einschließlich unter anderem Implementationen unter Verwendung einer einzigen Elektrische-Überlastdetektionsschaltung und Implementationen unter Verwendung einer Elektrische-Überlastdetektionsschaltung für jeden Blockierungsunterdrückungsschalter.
  • In gewissen Konfigurationen sind die Blockierungsunterdrückungsschalter 108a-108d unter Verwendung von Bipolartransistoren implementiert. Beispielsweise beinhaltet in einer Ausführungsform jeder Blockierungsunterdrückungsschalter einen NPN-Bipolartransistor und einen PNP-Bipolartransistor, die miteinander kreuzgekoppelt sind, um einen gesteuerten Siliciumgleichrichter (Silicon-controlled rectifier - SCR) oder Thyristor auszubilden. Thyristoren und andere Bipolartransistorschalter können relativ zu MOS-Transistorschaltem eine höhere Stromdichte bereitstellen. Dementsprechend verringert eine Verwendung von Bipolartransistoren als Schalter eine Gesamtlayoutfläche von Blockierungsunterdrückungsschaltern und dient somit als eine kleinere und praktikablere Lösung für Integration nahe bei oder innerhalb von CMOS-Kernmischsignalschaltkreisen.
  • Bei der veranschaulichten Ausführungsform ist ein Blockierungsunterdrückungsschalter an jeden CMOS-Kernmischsignalschaltkreis angrenzend positioniert. Allerdings sind andere Implementationen möglich. Beispielsweise kann der CMOS-Kernmischsignalschaltkreis analoge CMOS-Schaltungen und mehrere CMOS-Gates und Latches beinhalten und ein oder mehrere Blockierungsunterdrückungsschalter können in oder nahe dem Layout des CMOS-Kernmischsignalschaltkreises integriert sein.
  • In einem Beispiel beinhaltet ein CMOS-Kernmischsignalschaltkreis einen Analogteil und einen Digitalteil, der einen Platzieren-und-Routen-Block beinhaltet. Zusätzlich sind ein oder mehrere Blockierungsunterdrückungsschalter als Zellen in dem Platzieren-und-Routen-Block und/oder an eine Grenze oder eine Umfangslinie des Platzieren-und-Routen-Blocks angrenzend eingeschlossen.
  • 2A ist ein kommentierter Querschnitt eines Blockierungsunterdrückungsschalters 150 gemäß einer Ausführungsform.
  • Obwohl in 2A eine spezifische Implementation eines Blockierungsunterdrückungsschalters gezeigt ist, sind die Lehren hierin auf in einer Vielfalt von Weisen implementierte Blockierungsunterdrückungsschalter anwendbar.
  • Der veranschaulichte Blockierungsunterdrückungsschalter 150 von 2A ist in einem p-Typ-Substrat (P-SUB) 130 hergestellt und beinhaltet einen n-Typ-Topf (NW) 131, eine aktive p-Typ(P+)-Anodenregion 141, eine P+-Kathodenregion 142, eine P+-Triggerregion 143, eine aktive n-Typ(N+)-Anodenregion 145, eine N+-Kathodenregion 146, eine N+-Triggerregion 147 und seichte Grabenisolations(STI)-Regionen 148 (shallow trench isolation - STI).
  • Obwohl der Blockierungsunterdrückungsschalter 150 von 2A ein Beispiel eines gemäß den Lehren hierin implementierten Blockierungsunterdrückungsschalters veranschaulicht, kann ein Blockierungsunterdrückungsschalter auf eine breite Vielfalt von Weisen implementiert werden, einschließlich unter anderem unter Verwendung verschiedener Konfigurationen von Halbleitertöpfen und/oder aktiven Regionen. Dementsprechend sind die Lehren hierin auf andere Implementationen von Blockierungsunterdrückungsschaltern anwendbar.
  • Wie in 2A gezeigt ist, ist der NW 131 in dem P-SUB 130 ausgebildet. Zusätzlich sind die N+-Anodenregion 145, die P+-Anodenregion 141 und die N+-Triggerregion 147 in dem NW 131 ausgebildet, wobei die P+-Anodenregion 141 zwischen der N+-Anodenregion 145 und der N+-Triggerregion 147 positioniert ist. Zusätzlich sind die N+-Anodenregion 145 und die P+-Anodenregion 141 über eine Metallisierung elektrisch mit einem Anodenanschluss (ANODE) des Schalters 150 verbunden. Weiterhin ist die N+-Triggerregion 147 über eine Metallisierung elektrisch mit einem ersten Triggeranschluss (TN) verbunden.
  • Bei der veranschaulichten Ausführungsform sind die P+-Triggerregion 143, die N+-Kathodenregion 146 und die P+-Kathodenregion 142 in einem Teil der P-SUB 130 ausgebildet, der an den NW 131 angrenzt. Wie in 2A gezeigt ist, ist die N+-Kathodenregion 146 zwischen der P+-Triggerregion 143 und der P+-Kathodenregion 142 positioniert. Die N+-Kathodenregion 146 und die P+-Kathodenregion 142 sind über eine Metallisierung elektrisch mit einem Kathodenanschluss (KATHODE) des Schalters 150 verbunden. Zusätzlich ist die P+-Triggerregion 143 über eine Metallisierung elektrisch mit einem zweiten Triggeranschluss (TP) verbunden.
  • Die elektrischen Verbindungen mit den Anschlüssen des Schalters (ANODE, KATHODE, Task-Planung und TN) sind in 2A schematisch abgebildet und können elektrischen Verbindungen entsprechen, die unter Verwendung von Kontakten und Metallisierung während der Back-End-Verarbeitung vorgenommen werden.
  • Obwohl in 2A nicht veranschaulicht, beinhaltet das P-SUB 130 andere darin ausgebildete Bauelemente. Beispielsweise beinhaltet das P-SUB 130, unter Bezugnahme auf den IC 100 von 1, eine Vielfalt von darin ausgebildeten Schaltkreisen, einschließlich der CMOS-Kernmischsignalschaltkreise, Treiberschaltungen und der Blockierungsunterdrückungsschalter.
  • Die veranschaulichte Ausführungsform beinhaltet STI-Regionen 148. Ausbilden der STI-Regionen 148 kann Ätzen von Gräben in das P-SUB 130, Füllen der Gräben mit einem Dielektrikum, wie etwa Siliziumdioxid (SiO2), und Entfernen des überschüssigen Dielektrikums unter Verwendung eines beliebigen geeigneten Verfahrens, wie etwa chemischmechanisches Planarisieren, beinhalten.
  • Wie in 2A gezeigt ist, weist der NW 131 eine Tiefe in das P-SUB 130 auf, die größer als eine Tiefe in das P-SUB 130 von sowohl den STI-Regionen 148 und den aktiven P+- und N+-Regionen ist. Zusätzlich weisen die STI-Regionen 148 eine Tiefe in das P-SUB 130 auf, die größer als die der N+- und P+-Regionen ist. Weiterhin weisen die aktiven N+-Regionen eine höhere N-Typ-Dotierungskonzentration auf als der NW 131 und die aktiven P+-Regionen weisen eine höhere P-Typ-Dotierungskonzentration auf als das P-SUB 130.
  • Der Blockierungsunterdrückungsschalter 150 wurde weiter kommentiert, um gewisse in dem Querschnitt vorhandene Schaltungsbauelemente zu zeigen, einschließlich eines PNP-Bipolarbauelements Q1, eines NPN-Bipolarbauelements Q2, eines NPN-Kollektorwiderstands Rnw, eines PNP-Basiswiderstands Rnwx, eines PNP-Kolletorwiderstands Rpw, eines NPN-Basiswiderstands Rpwx und einer Diode D1.
  • Das PNP-Bipolarbauelement Q1 beinhaltet einen aus der P+-Anodenregion 141 ausgebildeten Emitter, eine aus dem NW 131 ausgebildete Basis und einen aus dem P-SUB 130 ausgebildeten Kollektor. Das NPN-Bipolarbauelement Q2 beinhaltet einen aus der N+-Kathodenregion 146 ausgebildeten Emitter, eine aus dem P-SUB 130 ausgebildete Basis und einen aus dem NW 131 ausgebildeten Kollektor.
  • Der NPN-Kollektorwiderstand Rnw ist aus einem Widerstand des NW 131 zwischen dem Kollektor des NPN-Bipolartransistors Q2 und dem Anodenanschluss ausgebildet. Zusätzlich ist der PNP-Basiswiderstand Rnwx aus einem Widerstand des NW 131 zwischen der Basis des PNP-Bipolartransistors Q1 und dem ersten Triggeranschluss TN ausgebildet. Weiterhin ist der PNP-Kollektorwiderstand Rpw aus einem Widerstand des P-SUB 130 zwischen dem Kollektor des PNP-Bipolartransistors Q1 und dem Kathodenanschluss ausgebildet. Weiterhin ist der NPN-Basiswiderstand Rpwx aus einem Widerstand des P-SUB 130 zwischen der Basis des NPN-Bipolartransistors Q2 und dem zweiten Triggeranschluss TP ausgebildet.
  • Die Diode D1 beinhaltet eine aus dem P-SUB 130 ausgebildete Anode und eine aus dem NW 131 ausgebildete Kathode.
  • Während Normalbetriebsbedingungen zwischen dem Anodenanschluss und dem Kathodenanschluss sollte der Blockierungsunterdrückungsschalter 150 ausgeschaltet sein und nicht zwischen dem Anodenanschluss und dem Kathodenanschluss leiten. Beispielsweise kann der Blockierungsunterdrückungsschalter 150 während bestromten Bedingungen eines IC verwendet werden, in dem der Anodenanschluss mit einer Versorgungsspannungsleitung (VDD) verbunden ist und der Kathodenanschluss mit einer Masseleitung (VSS) verbunden ist. Wenn keine Überlastbedingung vorhanden ist, ist es wünschenswert, dass der Blockierungsunterdrückungsschalter 150 ausgeschaltet ist.
  • Wenn allerdings eine Transiente-Elektrische-Überlastdetektionsschaltung (beispielsweise die Elektrische-Überlastdetektionsschaltungen 105a-105b von 1) eine Elektrische-Überlastbedingung detektiert, ist es wünschenswert, dass die auf den Triggeranschlüssen TN und TP empfangenen Triggersignale den Blockierungsunterdrückungsschalter 150 einschalten. Einschalten des Blockierungsunterdrückungsschalters führt zum Begrenzen des Anodenanschlusses und des Kathodenanschlusses, was Überspannungsbedingungen und Hochstrominjektion in Layouts von nahegelegenen CMOS-Kernmischsignalschaltkreisen verringert, wodurch ein Blockieren gehemmt wird.
  • Nachdem das Transiente-Elektrische-Überlastereignis abgeleitet wurde, werden die auf den Triggersignalen TN und TP empfangenen Triggersignale deaktiviert, wodurch sicheres Ausschalten des Blockierungsunterdrückungsschalters 150 erreicht wird.
  • Bei der veranschaulichten Ausführungsform befinden sich die N+-Triggerregion 147 und die P+-Triggerregion 143 in einer Zentralregion des Schalters 150 und zwischen den mit dem Anodenanschluss und dem Kathodenanschluss des Schalters assoziierten aktiven Regionen.
  • Durch Bereitstellen von Triggersteuerung im Zentrum des Schalters 150 wird ein verringerter Eingangswiderstand zu den Basisanschlüssen des NPN- und des PNP-Bipolartransistors bereitgestellt. Beispielsweise liefert Implementieren des Layouts des Schalters 150 auf diese Weise relativ geringe Werte des PNP-Basiswiderstands Rnwx und des NPN-Basiswiderstands Rpwx. Kleine Widerstandswerte des PNP-Basiswiderstands Rnws und des NPN-Basiswiderstands Rpwx tragen zu einer schnellen Schaltereinschaltzeit bei.
  • Darüber hinaus ist Triggern in einer Region des Schalters 150 vorgesehen, in welcher mit regenerativer Rückkopplung der gekoppelten PNP-Bipolartransistoren Q1 und NPN-Bipolartransistoren Q2 assoziierte Trägervervielfältigungs- und/oder -rekombinationsprozesse auftreten. Somit erleichtert niederohmige Triggersteuerung im Zentrum des Schalters 150 Aktivierung und Deaktivierung der Schalterleitung in einer Region, in welcher regenerative Rückkopplung stattfindet, mit einer relativ kleinen Auswirkung auf einen Schalter-Ein-Zustandswiderstand.
  • 2B ist ein Schaltbild 160 des Blockierungsunterdrückungsschalters 150 von 2A. Das Schaltbild 160 beinhaltet das PNP-Bipolarbauelement Q1, das NPN-Bipolarbauelement Q2, den NPN-Kollektorwiderstand Rnw, den PNP-Basiswiderstand Rnwx, den PNP-Kollektorwiderstand Rpw, den NPN-Basiswiderstand Rpwx und die Diode D1.
  • Wie in 2B gezeigt ist, ist der Emitter des PNP-Bipolartransistors Q1 elektrisch mit dem Anodenanschluss verbunden und der Kollektor des PNP-Bipolartransistors Q1 ist über den PNP-Kollektorwiderstand Rpw elektrisch mit dem Kathodenanschluss verbunden. Zusätzlich ist die Basis des PNP-Bipolartransistors Q1 elektrisch mit dem Kollektor des NPN-Bipolartransistors Q2 verbunden. Weiterhin ist der erste Triggeranschluss TN über den PNP-Basiswiderstand Rnwx mit der Basis des PNP-Bipolartransistors Q1 verbunden.
  • Der Emitter des NPN-Bipolartransistors Q2 ist elektrisch mit dem Kathodenanschluss verbunden und der Kollektor des NPN-Bipolartransistors Q2 ist über den NPN-Kollektorwiderstand Rnw elektrisch mit dem Anodenanschluss verbunden. Zusätzlich ist die Basis des NPN-Bipolartransistors Q2 elektrisch mit dem Kollektor des PNP-Bipolartransistors Q1 verbunden. Weiterhin ist der zweite Triggeranschluss TP über den NPN-Basiswiderstand Rpwx mit der Basis des NPN-Bipolartransistors Q2 verbunden.
  • Wie in 2B gezeigt ist, ist die Anode der Diode D1 elektrisch mit dem Kathodenanschluss verbunden und ist die Kathode der Diode D1 elektrisch mit dem Anodenanschluss verbunden.
  • 3 ist ein kommentierter Querschnitt eines Blockierungsunterdrückungsschalters 180 gemäß einer weiteren Ausführungsform. Der Blockierungsunterdrückungsschalter 180 ist dem Blockierungsunterdrückungsschalter 150 von 2A ähnlich, ausgenommen, dass der Blockierungsunterdrückungsschalter 180 ferner eine Anode-Gate-Struktur und eine Kathode-Gate-Struktur für verbesserte Oberflächenleitung, die schnellere Einschaltgeschwindigkeit bereitstellt, beinhaltet.
  • Insbesondere ist eine STI-Region zwischen der P+-Anodenregion 141 und der N+-Triggerregion 147 weggelassen, zugunsten des Einschließens eines Anode-Gates 171 und eines Gate-Dielektrikums 173 über einem Teil des NW 131 zwischen der P+-Anodenregion 141 und der N+-Triggerregion 147. Weiterhin ist eine STI-Region zwischen der N+-Kathodenregion 146 und der P+-Triggerregion 143 weggelassen, zugunsten des Einschließens eines Kathode-Gates 172 und eines Gate-Dielektrikums 174 über einem Teil des P-SUB 130 zwischen der N+-Kathodenregion 146 und der P+-Triggerregion 143.
  • Einschließen einer Gate-Struktur anstelle einer STI-Region verringert den Basiseingangswiderstand, was zu Triggern mit höherer Effizienz und Verbesserung beim Schaltereinschalten führt. Beispielsweise liefert Einschließen des Anode-Gates 171 verbesserte Oberflächenleitung, die einen Widerstand des PNP-Basiswiderstands Rnwx verringert, und Einschließen des Kathode-Gates 172 liefert verbesserte Oberflächenleitung, die einen Widerstand des NPN-Basiswiderstands Rpwx verringert.
  • Obwohl 3 eine Ausführungsform veranschaulicht, die sowohl die Anode- als auch die Kathode-Gate-Struktur beinhaltet, sind die Lehren hierin auch auf Implementationen anwendbar, die die Anode-Gate-Struktur beinhalten und die Kathode-Gate-Struktur weglassen, und auf Implementationen, die die Kathode-Gate-Struktur beinhalten und die Anode-Gate-Struktur weglassen.
  • Das Anode-Gate 171 und das Kathode-Gate 172 können in einer breiten Vielfalt von Weisen gesteuert werden. Beispielsweise kann eine Spannung des Anode-Gate 171 und des Kathode-Gate 172 mit einer Gleichspannung vorgespannt sein, elektrisch freischwebend belassen werden oder über eine aktive Steuerschaltung dynamisch vorgespannt werden. Durch Steuern der Gate-Spannung des Anode-Gate 171 und des Kathode-Gate 172 kann der Kanalwiderstand unter dem Gate abgestimmt werden. Beispielsweise verbessert ein niedriger Kanalwiderstand die Einschaltgeschwindigkeit des Blockierungsunterdrückungsschalters.
  • Wie in 3 gezeigt ist, ist das Gate-Dielektrikum 173 zwischen dem Anode-Gate 171 und dem NW 131 eingeschlossen und das Gate-Dielektrikum 174 ist zwischen dem Kathode-Gate 172 und dem P-SUB 130 eingeschlossen. In gewissen Implementationen beinhalten die Gates Polysilicium und das Gate-Dielektrikum beinhaltet ein Oxid, wie etwa Siliciumdioxid.
  • 4A ist ein Schemadiagramm einer IC-Schnittstelle 210 gemäß einer Ausführungsform. Die IC-Schnittstelle 210 beinhaltet einen ersten Schnittstellenpad 201, einen zweiten Schnittstellenpad 202, eine Elektrische-Überlastdetektionsschaltung 205, eine Treiberschaltung 206, ein Strombegrenzer 209 und einen Blockierungsunterdrückungsschalter 160.
  • Obwohl die IC-Schnittstelle 210 von 4A ein Beispiel für eine IC-Schnittstelle veranschaulicht, die einen oder mehrere Blockierungsunterdrückungsschalter beinhalten kann, sind die Lehren hierin auf eine breite Vielfalt von IC-Schnittstellen anwendbar. Dementsprechend sind andere Implementationen möglich.
  • Die Elektrische-Überlastdetektionsschaltung 205, die Treiberschaltung 206, der Strombegrenzer 209 und der Blockierungsunterdrückungsschalter 160 sind jeweils elektrisch zwischen den ersten Schnittstellenpad 201 und den zweiten Schnittstellenpad 202 geschaltet. In gewissen Implementationen ist der erste Schnittstellenpad 201 ein Versorgungsspannungspad VDD und der zweite Schnittstellenpad 202 ist ein Massespannungspad VSS. Allerdings sind andere Implementationen möglich. Beispielsweise kann ein Blockierungsunterdrückungsschalter mit Spannungsversorgungsleitungen von unterschiedlichem Potential verbunden sein, beispielsweise zwischen einer ersten Versorgungsspannung und einer zweiten Versorgungsspannung.
  • In der veranschaulichten Ausführungsform überwacht die Elektrische-Überlastdetektionsschaltung 205 den ersten Schnittstellenpad 201 und den zweiten Schnittstellenpad 202, um zu bestimmen, ob ein Transiente-Elektrische-Überlastereignis vorliegt oder nicht. In gewissen Konfigurationen detektiert die Elektrische-Überlastdetektionsschaltung 205 eine Spannungsänderungsrate zwischen dem ersten Schnittstellenpad 201 und dem zweiten Schnittstellenpad 202 und aktiviert ein Transiente-Überlastdetektionssignal, wenn ein qualifizierendes Transiente-Elektrische-Überlastereignis detektiert wird. Allerdings kann die Elektrische-Überlastdetektionsschaltung 205 hinsichtlich einer Elektrische-Überlastbedingung überwachen, auf der Grundlage einer Vielzahl von Detektionsbedingungen, die auf das Potential von elektrischer Überlast hindeuten, empfindliche Elektronik zu beschädigen, einschließlich unter anderem Messungen von Leistung, Spannung, Strom und/oder Ladung.
  • Die Treiberschaltung 206 verarbeitet das Transiente-Überlastdetektionssignal von der Elektrische-Überlastdetektionsschaltung 205, um Triggersignale zu erzeugen, die einen oder mehrere Blockierungsunterdrückungsschalter steuern, wie etwa den Blockierungsunterdrückungsschalter 160.
  • Obwohl die veranschaulichte Treiberschaltung 206 zwei Triggersignale erzeugt, kann eine Treiberschaltung mehr oder weniger Triggersignale aus einem Transiente-Überlastdetektionssignal erzeugen. Darüber hinaus sind die Lehren hierin auf Implementationen anwendbar, in welchen eine Treiberschaltung zugunsten einer Verwendung einer Elektrische-Überlastdetektionsschaltung weggelassen ist, um das Triggern von einem oder mehreren Blockierungsunterdrückungsschaltern direkt zu steuern. Die Elektrische-Überlastdetektionsschaltung 205 erzeugt auch ein Begrenzungsaktivierungssignal, das Aktivierung des Strombegrenzers 209 steuert, in dieser Ausführungsform.
  • Wenn die IC-Schnittstelle 210 mit normalen Spannungspegeln oder -bedingungen arbeitet, arbeitet der Blockierungsunterdrückungsschalter 160 in einem OFF-Zustand. Allerdings werden als Reaktion darauf, dass die Elektrische-Überlastdetektionsschaltung 205 das Vorhandensein eines Transiente-Elektrische-Überlastereignisses detektiert, Triggersignale aktiviert, um die Aktivierungs- und Haltespannungen des Blockierungsunterdrückungsschalters abzusenken.
  • Folglich beginnt der Blockierungsunterdrückungsschalter 160 in einem AUS-Zustand mit geringem Lecken/hoher Impedanz. Bei Detektion eines Transiente-Elektrische-Überlastereignisses aktiviert die Elektrische-Überlastdetektionsschaltung 205 ein Transiente-Überlastdetektionssignal, welches die Treiberschaltung 206 verarbeitet, um Triggersignale zu aktivieren, die dazu führen, dass der Blockierungsunterdrückungsschalter 160 in einen EIN-Zustand mit hohem Strom/niedriger Impedanz übergeht. Wenn die Triggersignale aktiviert sind, arbeitet der Blockierungsunterdrückungsschalter 160 mit geringeren Aktivierungs- und Haltespannungen und schaltet somit ein, um den ersten Schnittstellenpad 201 und den zweiten Schnittstellenpad 202 zu begrenzen.
  • Während die Triggersignale aktiviert sind, weist der Blockierungsunterdrückungsschalter 160 demnach verbesserte Leitfähigkeit und gezielt abgesenkte Aktivierungs- und Haltespannungen auf. Nachdem das Transiente-Elektrische-Überlastereignis abgeflaut ist, deaktiviert die Elektrische-Überlastdetektionsschaltung 205 das Transiente-Überlastdetektionssignal, was zum Deaktivieren der Triggersignale und dazu führt, dass der Blockierungsunterdrückungsschalter 160 zu dem AUS-Zustand mit geringem Lecken/hoher Impedanz zurückkehrt.
  • Der Blockierungsunterdrückungsschalter 160 arbeitet während bestromter Bedingungen der IC-Schnittstelle 210. Bei einer Ausführungsform, wenn die Triggersignale aktiviert sind, sind die Aktivierungs- und Haltespannungen des Blockierungsunterdrückungsschalters 160 kleiner als die Nennspannungsdifferenz zwischen dem ersten Schnittstellenpad 201 und dem zweiten Schnittstellenpad 202, so dass der Blockierungsunterdrückungsschalter 160 einschaltet. Zusätzlich, wenn die Triggersignale deaktiviert sind, sind die Aktivierungs- und Haltespannungen des Blockierungsunterdrückungsschalters 160 größer als die Nennspannungsdifferenz zwischen dem ersten Schnittstellenpad 201 und dem zweiten Schnittstellenpad 202, so dass der Blockierungsunterdrückungsschalter 160 ausschaltet.
  • Der Blockierungsunterdrückungsschalter 160 stellt Spannungsbegrenzer bereit, das eine Wahrscheinlichkeit verringert, dass nahegelegene Mischsignalschaltkreise einer Blockierbedingung erliegen. Das der Blockierungsunterdrückungsschalter 160 aktiv über Triggersignale gesteuert wird, kann der Blockierungsunterdrückungsschalter 160 mit einer schnellen Einschaltzeit arbeiten.
  • 4B ist ein Schemadiagramm einer IC-Schnittstelle 230 gemäß einer weiteren Ausführungsform. Die IC-Schnittstelle 230 von 4B ist der IC-Schnittstelle 210 von 4A ähnlich, ausgenommen, dass die IC-Schnittstelle 230 spezifische Implementationen einer Treiberschaltung 216 und eines Strombegrenzers 219 veranschaulicht.
  • Insbesondere beinhaltet die Treiberschaltung 216 von 4B einen ersten Invertierer, beinhaltend einen ersten NMOS-Transistor 221 und einen ersten PMOS-Transistor 223, und einen zweiten Invertierer, beinhaltend einen zweiten NMOS-Transistor 222 und einen zweiten PMOS-Transistor 224. Der erste Invertierer invertiert das Transiente-Überlastdetektionssignal logisch aus der Elektrische-Überlastdetektionsschaltung 205, um ein erstes Triggersignal für den Blockierungsunterdrückungsschalter 160 zu erzeugen, und der zweite Invertierer invertiert das erste Triggersignal logisch, um ein zweites Triggersignal für den Blockierungsunterdrückungsschalter 160 zu erzeugen.
  • Die Treiberschaltung 216 steuert auch ein Gate eines NMOS-Begrenzungstransistors 229 des Strombegrenzers 219. Somit dient ein Triggersignal in gewissen Implementationen auch als ein Begrenzungsaktivierungssignal für einen Strombegrenzer.
  • Verwendung mehrerer Treiberstufen (beispielsweise zwei oder mehr MOS-Invertiererstufen) kann eine Detektionsteuerung beschleunigen und geeignete Stromleitungsstärke zum Treiben der Basen von Bipolartransistoren von einem oder mehreren Blockierungsunterdrückungsschaltern bereitstellen. Allerdings sind andere Implementationen möglich.
  • Die Treiberstärken des ersten und des zweiten Invertierers können auf Grundlage einer breiten Vielfalt von Kriterien ausgewählt werden, einschließlich unter anderem einer Anzahl von Schaltern, die die Triggersignale empfangen, einer Verarbeitungstechnologie und/oder von Parasitäten, welche mit Leitern assoziiert sind, die zum Routen der Triggersignale verwendet werden. Bei einer Ausführungsform ist ein Breite-zu-Länge(B/L)-Verhältnis derart ausgewählt, dass es sich in dem Bereich von 20 bis 200 für die PMOS-Transistoren 223-224 und in dem Bereich von 15 bis 80 für die NMOS-Transistoren 221-222 befindet. Allerdings sind andere Implementationen möglich.
  • 4C ist ein Schemadiagramm einer IC-Schnittstelle 290 gemäß einer weiteren Ausführungsform. Die IC-Schnittstelle 290 von 4C ist der IC-Schnittstelle 210 von 4A ähnlich, ausgenommen, dass die IC-Schnittstelle 210 ein spezifische Implementation einer Elektrische-Überlastdetektionsschaltung 235 veranschaulicht.
  • Insbesondere beinhaltet die veranschaulichte Überlastdetektionsschaltung 235 einen Detektionskondensator 238 und einen Detektionswiderstand 237, die elektrisch in Reihe zwischen den ersten Schnittstellenpad 201 und den zweiten Schnittstellenpad 202 geschaltet sind. Zusätzlich wird ein Zwischenknoten zwischen dem Detektionskondensator 238 und einem Detektionswiderstand 237 verwendet, um das der Treiberschaltung 206 zugeführte Transiente-Überlastdetektionssignal zu erzeugen.
  • Der Detektionskondensator 238 und der Detektionswiderstand 237 dienen zum Detektieren auf Vorhandensein von Überlast auf Grundlage einer Spannungsänderungsrate und -dauer zwischen dem ersten Schnittstellenpad 201 und dem zweiten Schnittstellenpad 202. Wenn ein qualifizierendes Elektrische-Überlastereignis vorliegt, wird zeitweilig das Transiente-Überlastdetektionssignal aktiviert und nach einer Zeitverzögerung, die auf einer Zeitkonstanten des Detektionskondensators 238 und des Detektionswiderstands 237 basiert, ausgeschaltet.
  • Obwohl in 4C ein Beispiel für eine Elektrische-Überlastdetektionsschaltung gezeigt ist, kann eine Elektrische-Überlastdetektionsschaltung auf eine breite Vielfalt von Weisen implementiert werden.
  • 4D ist ein Schemadiagramm einer IC-Schnittstelle 299 gemäß einer weiteren Ausführungsform. Die IC-Schnittstelle 299 beinhaltet einen ersten Hochspannung-Schnittstellenpad 291, einen zweiten Hochspannung-Schnittstellenpad 292, eine Elektrische-Überlastdetektionsschaltung 205, eine Hochspannung-Drain-erweiterte-Metall-Oxid-Halbleiter(DEMOS)-Treiberschaltung 296, einen Hochspannung-DEMOS-Strombegrenzer 297 und einen Blockierungsunterdrückungsschalter 160.
  • In gewissen Implementationen beinhaltet ein integrierter Schaltkreis eine oder mehrere Stromversorgungen, die hochspannungstolerant sind. Bei der veranschaulichten Ausführungsform beinhaltet die IC-Schnittstelle 299 den DEMOS-Strombegrenzer 297, die betreibbar ist, einer hohen Spannungsdifferenz zwischen dem ersten Hochspannung-Schnittstellenpad 291 und dem zweiten Hochspannung-Schnittstellenpad 292 zu widerstehen. Zusätzlich wurde die Hochspannung-DEMOS-Treiberschaltung 296 eingeschlossen, um Triggersignale für den Blockierungsunterdrückungsschalter 160 bereitzustellen. Durch Einschließen von DEMOS-Transistoren in der Treiberschaltung und/oder dem Strombegrenzer kann eine verbesserte Toleranz gegenüber Hochspannungen erhalten werden.
  • Hochspannungsschaltungen bezieht sich auf Schaltungen, die bei einer höheren Spannung als Niederspannungsschaltungen arbeiten. In einem spezifischen Beispiel arbeitet eine Niederspannungsschaltung mit einer Spannung von weniger als etwa 8 V, arbeitet eine Hochspannungsschaltung mit einer Spannung in dem Bereich von etwa 8 V bis etwa 30 V. Obwohl ein spezifisches Beispiel für Niederspannung und Hochspannung bereitgestellt wurde, sind andere Spannungsbereiche und -werte möglich, wie etwa Spannungen, die von mit einem bestimmten Herstellungsprozess assoziierten Eigenschaften von Transistor-Gate-Oxid und/oder Durchbruchspannungen abhängen.
  • 5 ist ein Graph von Elektrische-Überlastsimulationsergebnissen für eine Implementation von verteilten Blockierungsunterdrückungsschaltern. Der Graph beinhaltet eine Kurve von Spannung gegen die Zeit und eine Kurve von Strom gegen die Zeit. Die Simulation entspricht einer Implementation des IC 100 von 1.
  • Die Simulation beinhaltet eine erste Zeitdauer T1, in welcher einer Spannungsversorgungsleitung und einer Masseleitung Strom zugeführt wird, allerdings vor dem Auftreten eines Transiente-Elektrische-Überlastereignisses. In diesem Beispiel beträgt die Nennspannungsdifferenz zwischen den Stromschienen etwa 5 V.
  • Unter weiterer Bezugnahme auf 5 beinhaltet die Simulation ferner eine zweite Zeitdauer T2, in welcher ein Transiente-Elektrische-Überlastereignis vorliegt. Das Transiente-Elektrische-Überlastereignis beginnt zu einem Zeitpunkt von etwa 0,1 µs und endet zu einem Zeitpunkt von etwa 0,2 µs. Wie in 5 gezeigt ist, schalten die Blockierungsunterdrückungsschalter als Reaktion auf Detektion einer Elektrische-Überlastbedingung ein, um die Stromschiene und die Masseleitung zu begrenzen.
  • Die Simulation beinhaltet ferner eine dritte Zeitdauer T3, in welcher das Transiente-Elektrische-Überlastereignis abgeflaut ist, in welcher das Triggersignal aber aktiviert bleibt. Die Triggersignale können aktiviert verbleiben, bis eine Elektrische-Überlastdetektionsschaltung bestimmt, dass ein Transiente-Elektrische-Überlastereignis nicht mehr vorliegt.
  • Unter weiterer Bezugnahme auf 5 beinhaltet die Simulation ferner eine vierte Zeitdauer T4, in welcher die Triggersignale deaktiviert sind. Wie in 5 gezeigt ist, schaltet der Blockierungsunterdrückungsschalter als Reaktion auf Deaktivierung der Triggersignale aus und die Stromschienen kehren zu normalen Spannungspegeln zurück.
  • Durch Einschalten der verteilten Blockierungsunterdrückungsschalter als Reaktion auf Detektion einer Elektrische-Überlastbedingung wird nur ein geringes oder kein Risiko von Blockieren eingegangen. Wie in 5 gezeigt ist, werden die Blockierungsunterdrückungsschalter effizient und relativ schnell ein- und ausgeschaltet. Zusätzlich werden die Blockierungsunterdrückungsschalter als Reaktion auf eine Elektrische-Überlast aktiviert, um die Stromschienen zu begrenzen, und nachfolgend freigegeben, so dass die Stromschienen zu normalen Spannungspegeln zurückkehren.
  • 6A ist ein Schemadiagramm eines Beispiels für einen auf Elektrische-Überlastereignisse empfindlichen IC 300. Der IC 300 beinhaltet eine erste Stromschiene 301, eine zweite Stromschiene 302, einen ersten CMOS-Kernmischsignalschaltkreis 307a, einen zweiten CMOS-Kernmischsignalschaltkreis 307b, einen Strombegrenzer 309, eine ESD-Schutzzelle 310, einen Stromversorgungspin 311, einen ersten Massepin 312a, einen zweiten Massepin 312b und einen Eingang/Ausgang(E/A)- oder Signalpin 313. 6A wurde ebenfalls kommentiert, um gewisse Strukturen zu zeigen, die vorhanden sind, nachdem der IC 300 eigehaust wurde, einschließlich eines Gehäuse-Versorgungsspannungspins 321, eines Gehäuse-Massepins 322, eines Versorgungsspannungsbonddrahts 331, eines ersten Massebonddrahts 332a und eines zweiten Massebonddrahts 332b.
  • 6B ist ein kommentierter Querschnitt von einem Beispiel eines CMOS-Invertiererlayouts 490, das in dem CMOS-Mischsignalschaltkreis von 6A enthalten sein kann. Beispielsweise können eine oder mehrere Exemplifizierungen des CMOS-Invertiererlayouts 490 in dem ersten CMOS-Kernmischsignalschaltkreis 307a und/oder dem CMOS-Kernmischsignalschaltkreis 307b enthalten sein.
  • Das CMOS-Invertiererlayout 490 ist in einem p-Typ-Substrat (P-SUB) 430 ausgebildet und beinhaltet einen n-Typ-Topf (NW) 431, einen p-Typ-Topf (PW) 432, eine aktive p-Typ (P+) Source-Region 441, eine P+-Body-Region 442, eine P+-Body-Region 443, eine aktive n-Typ (N+)-Source-Region 451, eine N+-Drain-Region 452, eine N+-Body-Region 453, ein PMOS-Gate 461, ein PMOS-Gate-Dielektrikum 463, ein NMOS-Gate 462 und ein NMOS-Gate-Dielektrikum 464.
  • Wie in 6B gezeigt ist, empfangen die P+-Source-Region 441 und die N+-Body-Region 453 über eine Metallisierung eine Versorgungsspannung VDD und die N+-Source-Region 451 und die P+-Body-Region 443 empfangen über eine Metallisierung eine Massespannung VSS. Obwohl in 6B zwecks Klarheit der Figuren nicht veranschaulicht, sind das NMOS-Gate 461 und das PMOS-Gate 462 mit einem Eingangsanschluss des CMOS-Invertierer-Layouts 490 verbunden und die P+-Drain-Region 442 und die N+-Drain-Region 452 sind mit einem Ausgangsanschluss des CMOS-Invertierer-Layouts 490 verbunden.
  • Das CMOS-Invertierer-Layout 490 wurde weiter kommentiert, um gewisse in dem Querschnitt vorhandene Schaltungsbauelemente zu zeigen, einschließlich eines parasitären PNP-Bipolartransistors 481, eines parasitären NPN-Bipolartransistors 482, eines NW-Widerstands 473, eines PW-Widerstands 474, eines Versorgungsspannungswiderstands 471 und eines Massewiderstands 472.
  • Der parasitäre PNP-Bipolartransistor 481 beinhaltet einen aus der P+-Source-Region 441 ausgebildeten Emitter, eine aus dem NW 431 ausgebildete Basis und einen aus dem PW 432 ausgebildeten Kollektor. Zusätzlich beinhaltet der parasitäre PNP-Bipolartransistor 482 einen aus der N+-Source-Region 451 ausgebildeten Emitter, eine aus dem PW 432 ausgebildete Basis und einen aus dem NW 431 ausgebildeten Kollektor. Der parasitäre PNP-Bipolartransistor 481 und der parasitäre NPN-Bipolartransistor 482 sind kreuzgekoppelt, um einen parasitären SCR zu bilden, der unerwünschterweise als Reaktion auf elektrische Überlast Blockieren kann.
  • Beispielsweise kann ein Transiente-Elektrische-Überlastereignis einen Verschiebungsstrom induzieren, der über den NW 431 und den PW 432 in das P-SUB 430 injiziert wird. Der injizierte Strom kann zum Triggern des parasitären SCR führen.
  • 6C ist ein Schemadiagramm eines Beispiels für eine IC-Schnittstelle 550 für den IC 300 von 6A. Die IC-Schnittstelle 550 beinhaltet den CMOS-Kernmischsignalschaltkreis 307a, den Strombegrenzer 309, den Gehäuse-Versorgungsspannungspin 321, den Gehäuse-Massepin 322, den Versorgungsspannungsbonddraht 331 und den Massebonddraht 332a, welche oben unter Bezugnahme auf 6A beschrieben wurden. Die IC-Schnittstelle 550 beinhaltet ferner eine ESD-Schutzzelle 510, welche einer Implementation der ESD-Schutzzelle 310 von 6A entspricht.
  • Wie in 6C gezeigt ist, sind gewisse parasitäre Effekte auf Gehäuseebene und IC-Ebene gezeigt. Beispielsweise ist die IC-Schnittstelle 550 kommentiert, um gewisse mit dem Stromversorgungsnetzwerk des IC assoziierte Parasitäten zu zeigen, einschließlich eines Bonddrahtwiderstands R, einer Bonddrahtinduktivität L, eines ersten Versorgungsspannungswiderstands 521, eines zweiten Versorgungsspannungswiderstands 522, eines ersten Massewiderstands 523 und eines zweiten Massewiderstands 524.
  • Wenn ein Transiente-Elektrische-Überlastereignis vorliegt, können die Stromversorgungsparasitäten zu Überspannung und/oder Hochstrominjektion führen, die zu einem Blockieren in dem CMOS-Kernmischsignalschaltkreis 307a führen kann. Der CMOS-Kernmischsignalschaltkreis 307a kann besonders empfindlich für Blockieren sein, da der CMOS-Kernmischsignalschaltkreis 307a CMOS-Gates (beispielsweise Exemplifizierungen des CMOS-Invertierer-Layouts 490 von 6B) beinhalten kann, die möglicherweise nicht zum Verhindern von Blockieren ausgebildet sind, wenn sie beispielsweise relativ hohen Überlastströmen der Art von elektromagnetischer Verträglichkeit (EMV) ausgesetzt sind.
  • Beispielsweise kann als Reaktion auf ein Transiente-Elektrische-Überlastereignis Strom durch eine erste Diode 511 und/oder eine zweite Diode 512 der ESD-Schutzzelle 310 fließen. Der Stromfluss kann zu einem mit parasitären Widerständen assoziierten IR-Spannungsabfall führen. Darüber hinaus können Spannungsänderungen zu mit parasitären Induktivitäten assoziierten L*dv/dt-Strömen führen. Bei Fehlen einer Schutzmaßnahme können die großen Ströme und Spannungen zu Blockieren in dem CMOS-Kernmischsignalschaltkreis 307a führen.
  • Somit kann ein Transiente-Elektrische-Überlastereignis zu schnellen Überspannungsbedingungen und/oder großen Strömen führen, welche in einem kurzen Zeitraum Blockieren und Sperrschichtdurchbruch verursachen können. Obwohl der Strombegrenzer 309 zum Begrenzen von Stromschienen eines IC aktiv werden kann, kann sich der Strombegrenzer 309 in einem relativ großen Abstand von dem CMOS-Kernmischsignalschaltkreis 307a befinden und dazwischen liegende Parasitäten können zu lokalen Pegeln von Hochspannung und/oder - strom führen. Darüber hinaus kann eine Reaktionszeit des Strombegrenzers 309 zu langsam sein und somit können kurz nach Eintreten eines Transiente-Elektrische-Überlastereignisses Spannungsspitzen und/oder hohe Ströme vorhanden sein.
  • Durch Einschließen von verteilten Blockierungsunterdrückungsschaltern in dem IC wird ein Blockierrisiko verringert oder eliminiert. Beispielsweise hemmen die Blockierungsunterdrückungsschalter elektrische Überlast daran, große Ströme zu verursachen, die in CMOS-Layouts injiziert werden, und/oder begrenzen Überspannung von Stromschienen, die eine Versorgungsspannung und eine Massespannung für nahegelegene CMOS-Kernmischsignalschaltkreise bereitstellen. Die Blockierungsunterdrückungsschalter sind aktiv gesteuert, um mit schnellem Einschalten zu arbeiten und können somit selbst dann Blockierschutz bereitstellen, wenn der Strombegrenzer 309 oder eine andere ESD-Schutzvorrichtung mit großer Stromhandhabungsfähigkeit erst noch aktiviert werden muss. Zusätzlich können die Blockierungsunterdrückungsschalter mit relativ kleiner Grundfläche oder Layoutfläche implementiert werden und sind somit für eine Integration nahe oder in den Layouts von CMOS-Kernmischsignalschaltkreisen geeignet.
  • 6D ist ein Graph eines Beispiels von Simulationen für durch elektrische Überlast induziertes Blockieren für die IC-Schnittstelle 550 von 6C.
  • Die Simulationen entsprechen einer Implementation der IC-Schnittstelle 550 von Figur 6C, in welcher parasitäre Induktivitäten jeweils einen Wert von 1 nH aufweisen und die parasitären Widerstände jeweils einen Wert von 2,5 Ω aufweisen. Zusätzlich weist das Transiente-Elektrische-Überlastereignis eine Anstiegszeit von 100 ps und eine Pulsbreite von 1 ns auf. Zwei Simulationsergebnisse sind veranschaulicht, eines, in welchem das Transiente-Elektrische-Überlastereignis einen Spitzenstrom von 0,5 A aufweist, und ein weiteres, in welchem das Transiente-Elektrische-Überlastereignis einen Spitzenstrom von 1 A aufweist.
  • Wie in 6D gezeigt ist, kann Blockieren als Reaktion auf selbst relativ kleine Ausmaße von elektrischer Überlast auftreten, wenn Blockierungsunterdrückungsschalter weggelassen werden.
  • Bauelemente, die die oben beschriebenen Maßnahmen einsetzen, können in vielfältigen elektronischen Vorrichtungen implementiert werden. Beispiele für die elektronischen Vorrichtungen können unter anderem Unterhaltungselektronikprodukte, Teile der Unterhaltungselektronikprodukte, elektronische Testausstattung, Kommunikationsinfrastrukturanwendungen usw. beinhalten. Ferner können die elektronischen Vorrichtungen Halbzeuge beinhalten, einschließlich solcher für Kommunikations-, Industrie-, Medizin- und Automobilanwendungen beinhalten.
  • Begriffe wie auf, unter, über und so weiter beziehen sich auf eine wie in den Figuren gezeigte Vorrichtung und sollten demgemäß aufgefasst werden. Auch versteht sich, dass, da Regionen innerhalb eines Halbleiterbauelements durch Dotieren verschiedener Teile eines Halbleitermaterials mit unterschiedlichen Verunreinigungen oder unterschiedlichen Konzentrationen von Verunreinigungen definiert sind, diskrete physische Grenzen zwischen unterschiedlichen Regionen in dem fertigen Bauelement möglicherweise nicht wirklich existieren, sondern dass Regionen von einer zu einer anderen übergehen können. Manche Grenzen dieser Art sind lediglich zur Unterstützung des Lesers als abrupte Strukturen veranschaulicht. Wie der Durchschnittsfachmann erkennt, können p-Typ-Regionen ein p-Typ-Halbleitermaterial, wie etwa Bor, als einen Dotanden beinhalten. Weiterhin können n-Typ-Regionen ein n-Typ-Halbleitermaterial, wie etwa Phosphor, als einen Dotanden beinhalten. Durchschnittsfachleute werden verschiedene Dotandenkonzentrationen in oben beschriebenen Regionen erkennen.
  • Die vorstehende Beschreibung und die Ansprüche können sich auf Elemente oder Merkmale als „verbunden“ oder zusammen „gekoppelt“ beziehen. So wie es hier verwendet wird, bedeutet „verbunden“, soweit es nicht ausdrücklich anders vermerkt ist, dass ein Element/Merkmal direkt oder indirekt mit einem anderen Element/Merkmal verbunden ist, und dies nicht notwendigerweise mechanisch. Gleichermaßen bedeutet „gekoppelt“, soweit es nicht ausdrücklich anders vermerkt ist, dass ein Element/Merkmal direkt oder indirekt mit einem anderen Element/Merkmal gekoppelt ist, und dies nicht notwendigerweise mechanisch. Obwohl die vielfältigen in den Figuren gezeigten Schemata Beispielanordnungen von Elementen und Komponenten abbilden, können folglich zusätzliche
    Zwischenelemente, -vorrichtungen, -merkmale oder -Komponenten in einer tatsächlichen Ausführungsform vorhanden sein (unter der Annahme, dass die Funktionalität der abgebildeten Schaltungen nicht nachteilig betroffen ist).
  • Obwohl diese Erfindung in Form gewisser Ausführungsformen beschrieben wurde, liegen andere Ausführungsformen, die dem Fachmann sofort einfallen, einschließlich Ausführungsformen, die nicht alle der hier dargelegten Merkmale und Vorteile bereitstellen, auch innerhalb des Schutzumfangs dieser Erfindung. Darüber hinaus können die vielfältigen oben beschriebenen Ausführungsformen kombiniert werden, um weitere Ausführungsformen bereitzustellen. Zusätzlich können gewisse in dem Kontext einer Ausführungsform gezeigte Merkmale ebenfalls in andere Ausführungsformen aufgenommen werden. Dementsprechend ist der Schutzumfang der vorliegenden Erfindung nur durch Bezug auf die angehängten Ansprüche definiert.

Claims (20)

  1. Integrierter Schaltkreis, der Folgendes aufweist: eine erste Stromschiene; eine zweite Stromschiene; eine oder mehrere Elektrische-Überlastdetektionsschaltungen, die ausgebildet sind zum Aktivieren von mindestens einem Transiente-Elektrische-Überlastdetektionssignal als Reaktion auf Detektieren eines Transiente-Überlastereignisses zwischen der ersten Stromschiene und der zweiten Stromschiene; mehrere durch die erste Stromschiene und die zweite Stromschiene bestromte verteilte Mischsignalschaltkreise; und mehrere verteilte Blockierungsunterdrückungsschalter, die elektrisch zwischen die erste Stromschiene und die zweite Stromschiene geschaltet sind, wobei, wenn der integrierte Schaltkreis bestromt ist, die mehreren verteilten Blockierungsunterdrückungsschalter betreibbar sind zum Begrenzen der ersten Stromschiene und der zweiten Stromschiene, als Reaktion auf eine Aktivierung des mindestens einen Transiente-Überlastdetektionssignals, um ein Blockieren der mehreren verteilten Mischsignalschaltkreise zu hemmen.
  2. Integrierter Schaltkreis nach Anspruch 1, ferner aufweisend eine oder mehrere Treiberschaltungen, die ausgebildet sind zum Erzeugen mindestens eines Triggersignals auf der Grundlage mindestens eines Transiente-Überlastdetektionssignals, wobei das mindestens eine Triggersignal betreibbar ist zum Steuern von Ein- und Ausschalten der mehreren verteilten Blockierungsunterdrückungsschalter.
  3. Integrierter Schaltkreis nach Anspruch 2, wobei das mindestens eine Triggersignal eine Ein-Zustandsbedingung der mehreren verteilten Blockierungsunterdrückungsschalter steuert.
  4. Integrierter Schaltkreis nach Anspruch 2 oder 3, wobei ein erster Blockierungsunterdrückungsschalter der mehreren verteilten Blockierungsunterdrückungsschalter einen NPN-Bipolartransistor und einen PNP-Bipolartransistor, die kreuzgekoppelt sind, aufweist.
  5. Integrierter Schaltkreis nach Anspruch 4, wobei das mindestens eine Triggersignal ein einer Basis des NPN-Bipolartransistors zugeführtes erstes Triggersignal aufweist.
  6. Integrierter Schaltkreis nach Anspruch 4 oder 5, wobei das mindestens eine Triggersignal ein einer Basis des PNP-Bipolartransistors zugeführtes zweites Triggersignal aufweist.
  7. Integrierter Schaltkreis nach Anspruch 2 oder 3, wobei ein erster Blockierungsunterdrückungsschalter der mehreren verteilten Blockierungsunterdrückungsschalter mindestens eine mit der ersten Stromschiene elektrisch verbundene aktive Anodenregion, mindestens eine mit der zweiten Stromschiene verbundene aktive Kathodenregion und mindestens eine zum Empfangen des mindestens einen Triggersignals ausgebildete aktive Triggerregion aufweist.
  8. Integrierter Schaltkreis nach Anspruch 7, wobei die mindestens eine aktive Triggerregion zwischen der mindestens einen Anodenregion und der mindestens einen Kathodenregion positioniert ist.
  9. Integrierter Schaltkreis nach Anspruch 7, wobei die mindestens eine aktive Triggerregion eine in einem n-Typ-Topf (NW) ausgebildete N+-Region aufweist und die mindestens eine Anodenregion eine in dem NW ausgebildete P+-Region aufweist, wobei der erste Blockierungsunterdrückungsschalter eine Anode-Gate-Struktur über dem NW zwischen der N+-Region und der P+-Region aufweist.
  10. Integrierter Schaltkreis nach Anspruch 7, wobei die mindestens eine aktive Triggerregion eine in einem p-Typ-Substrat ausgebildete P+-Region aufweist und die mindestens eine Kathodenregion eine in dem p-Typ-Substrat ausgebildete N+-Region aufweist, wobei der erste Blockierungsunterdrückungsschalter eine Kathode-Gate-Struktur über dem p-Typ-Substrat zwischen der P+-Region und der N+-Region aufweist.
  11. Integrierter Schaltkreis nach einem der vorhergehenden Ansprüche, wobei die mehreren verteilten Mischsignalschaltkreise mehrere komplementäre Metall-Oxid-Halbleiter(CMOS)-Kernmischsignalschaltkreise aufweisen.
  12. Integrierter Schaltkreis nach einem der vorhergehenden Ansprüche, ferner aufweisend einen elektrisch zwischen die erste Stromschiene und die zweite Stromschiene geschalteten und zum Einschalten als Reaktion auf Aktivierung des mindestens einen Transiente-Überlastdetektionssignals betreibbaren Strombegrenzer.
  13. Integrierter Schaltkreis nach einem der vorhergehenden Ansprüche, wobei die eine oder die mehreren Elektrische-Überlastdetektionsschaltungen eine erste Elektrische-Überlastdetektionsschaltung aufweist, die, elektrisch in Reihe zwischen die erste Stromschiene und die zweite Stromschiene geschaltet, einen Detektionskondensator und einen Detektionswiderstand aufweist.
  14. Verfahren zum Hemmen von Blockieren in einem integrierten Schaltkreis, wobei das Verfahren die folgenden Schritte aufweist: Bestromen eines Mischsignalschaltkreises unter Verwendung einer ersten Stromschiene und einer zweiten Stromschiene; Aktivieren eines Transiente-Überlastdetektionssignals als Reaktion auf Detektieren eines Transiente-Elektrische-Überlastereignisses zwischen der ersten Stromschiene und der zweiten Stromschiene; Einschalten eines Blockierungsunterdrückungsschalters, der elektrisch zwischen die erste Stromschiene und die zweite Stromschiene geschaltet ist, als Reaktion auf Aktivierung des Transiente-Überlastdetektionssignals; und Unterdrücken von Blockieren in dem Mischsignalschaltkreis durch Begrenzen der ersten Stromschiene und der zweiten Stromschiene unter Verwendung des Blockierungsunterdrückungsschalters.
  15. Verfahren nach Anspruch 14, ferner aufweisend Erzeugen mindestens eines Triggersignals basierend auf dem Transiente-Überlastdetektionssignal unter Verwendung einer Treiberschaltung und Steuern von Einschalten und Ausschalten des Blockierungsunterdrückungsschalters unter Verwendung des mindestens einen Triggersignals.
  16. Schnittstelle für einen Halbleiterchip, wobei die Schnittstelle Folgende aufweist: ein erstes Schnittstellenpad; ein zweites Schnittstellenpad; eine Elektrische-Überlastdetektionsschaltung, die ausgebildet ist zum Aktivieren eines Transiente-Überlastdetektionssignals als Reaktion auf Detektieren eines Transiente-Elektrische-Überlastereignisses zwischen der ersten Stromschiene und der zweiten Stromschiene; einen Mischsignalschaltkreis, der ausgebildet ist zum Empfangen von Strom von dem ersten Schnittstellenpad und dem zweiten Schnittstellenpad; und einen Blockierungsunterdrückungsschalter, elektrisch zwischen den ersten Schnittstellenpad und den zweiten Schnittstellenpad geschaltet und betreibbar zum Begrenzen des ersten Schnittstellenpads und des zweiten Schnittstellenpads, als Reaktion auf Aktivierung des Transiente-Elektrische-Überlastdetektionssignals, um ein Blockieren des Mischsignalschaltkreises zu hemmen.
  17. Schnittstelle nach Anspruch 16, ferner aufweisend eine Treiberschaltung, die ausgebildet ist zum Erzeugen mindestens eines Triggersignals auf der Grundlage eines Transiente-Überlastdetektionssignals, wobei das mindestens eine Triggersignal betreibbar ist zum Steuern von Ein- und Ausschalten des Blockierungsunterdrückungsschalters.
  18. Schnittstelle nach Anspruch 17, wobei der Blockierungsunterdrückungsschalter einen NPN-Bipolartransistor und einen PNP-Bipolartransistor, die kreuzgekoppelt sind, aufweist, wobei das mindestens eine Triggersignal ein einer Basis des NPN-Bipolartransistors zugeführtes erstes Triggersignal und/oder ein einer Basis des PNP-Bipolartransistors zugeführtes zweites Triggersignal aufweist.
  19. Schnittstelle nach Anspruch 17, wobei der Blockierungsunterdrückungsschalter mindestens eine mit dem ersten Schnittstellenpad elektrisch verbundene aktive Anodenregion, mindestens eine mit dem zweiten Schnittstellenpad verbundene aktive Kathodenregion und mindestens eine zum Empfangen des mindestens einen Triggersignals ausgebildete aktive Triggerregion aufweist.
  20. Schnittstelle nach Anspruch 19, wobei die mindestens eine aktive Triggerregion zwischen der mindestens einen Anodenregion und der mindestens einen Kathodenregion positioniert ist.
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