DE102018101519A1

DE102018101519A1 - Monolithisch integrierbare Treiberschaltung zur Ansteuerung eines Ultraschalltransducers mit Spannungswerten unterhalb der Substratspannung

Info

Publication number: DE102018101519A1
Application number: DE102018101519.4A
Authority: DE
Inventors: André Schmidt; Thomas Rotter; Stefanie Heppekausen
Original assignee: Elmos Semiconductor SE
Current assignee: Elmos Semiconductor SE
Priority date: 2018-01-24
Filing date: 2018-01-24
Publication date: 2019-07-25
Anticipated expiration: 2038-01-25
Also published as: DE102018101519B4

Abstract

Die Erfindung betrifft eine monolithisch integrierte H-Brücke zur Ansteuerung eines Ultraschalltransducers (TR) mit einer Energiespeicherkapazität (C), einer Bezugspotenzialleitung (GNDP) und einer Versorgungsspannungsleitung (VRDV). Die Energiespeicherkapazität (C) weist einen ersten Anschluss (C+) und einen zweiten Anschluss (C-) auf. Die H-Brücke ist in einem Substrat (P-Epi) monolithisch gefertigt. Die Energiespeicherkapazität (C) ist jedoch nicht in oder auf dem Substrat (P-Epi) gefertigt. Der Ultraschalltransducer (TR) einen ersten Anschluss (DRV1) und einen zweiten Anschluss aufweist und wobei der zweite Anschluss des Ultraschalltransducers (TR) mit der Bezugspotenzialleitung (GNDP) verbunden ist. Die H-Brücke ist mit dem ersten Anschluss (C+) der Energiespeicherkapazität (C) und mit dem zweiten Anschluss (C-) der Energiespeicherkapazität (C) verbunden, sodass diese Energiespeicherkapazität (C) quer in die H-Brücke eingebaut ist. Die H-Brücke wird mittels der Bezugspotenzialleitung (GNDP) und der Versorgungsspannungsleitung (VRDV) über eine erste Halbbrücke (SW1, SW2) der H-Brücke mit Energie versorgt. Ein fünfter Schalter (SW5) kann den ersten Anschluss (DRV1) des Ultraschalltransducers (TR) mit der Versorgungsspannungsleitung (VRDV) verbinden. Die andere Halbbrücke (SW3, SW4) der H-Brücke ist mit der Bezugspotenzialleitung (GNDP) und dem ersten Anschluss (DRV1) des Ultraschalltransducers (TR) verbunden. Die H-Brücke erzeugt an den ersten Anschluss (DRV1) des Ultraschalltransducers (TR) zumindest zeitweise ein Potenzial, das unter dem Potenzial der Bezugspotenzialleitung (GNDP) liegt.

Description

Oberbegriff
Die Erfindung richtet sich auf eine spezielle H-Brücke zur Ansteuerung eines Ultraschalltransducers (TR).
Allgemeine Einleitung
Ultraschallsensorvorrichtungen finden mannigfache Anwendung in Kraftfahrzeugen. Beispielsweise ist die Verwendung für Ultraschalleinparkhilfen als Ultraschallradar sehr verbreitet. Dabei ist eine möglichst hohe Reichweite wünschenswert. In neuesten Realisierungen wird aus Kostengründen gerne auf die Verwendung eines Übertragers zur Pegel- und Leistungsanpassung zwischen Treiberschaltkreis und Ultraschalltransducer verzichtet. Hierdurch wird durch die zur Ansteuerung verwendete Halbleiterschaltungstechnik der Maximalpegel des Signals für den Ultraschalltransducer begrenzt. In solchen modernen Schaltungen erfolgt eine direkte Ansteuerung eines Ultraschalltransducers über eine Vollbrücke mit positiver und negativer Spannung bei Verwendung eines CMOS-Wafer-Prozesses zu deren Herstellung.
Stand der Technik
Aus dem Stand der Technik sind andere Verfahren und Vorrichtungen zu diesem Thema bekannt:

Bei dem beispielhaften Elmos Produkten 524.05 und 524.06 wird ein Ultraschalltranducer im Direktantrieb mit bipolaren Pulsen am Ultraschalltransducer versehen und so betrieben. Beide Transducer-Anschlüsse sind direkt und ausschließlich mit dem integrierten Schaltkreis verbunden.
Das daraus resultierende Problem ist, dass dann ein solches System einen ESD Beschuss (z.B. nach ISO 10605) auf den Transducer-Topf, also das Metallgehäuse des Ultraschalltransducers vollständig über den integrierten Schaltkreis zur Ansteuerung des Ultraschalltransducers abgefangen muss.
Selbst der Einbau „großer“ ESD-Schutzstrukturen in diesen integrierten Schaltkreis zur Ansteuerung des Ultraschalltransducers limitiert die System-ESD Performance des Systems. In diesem Zusammenhang sei auf die Europäische Patentanmeldung EP 2 984 503 A1 verwiesen. Damit behindert eine solche ESD-Schutzstruktur die maximale Spannungsansteuerung des Ultraschalltransducers und auch unmittelbar die Reichweite des Ultraschallmesssystems. Eine technische Lösung in einem SOI-Wafer-Prozess für die Herstellung der integrierten Schaltungen zur Ansteuerung eines solchen Ultraschalltransducers wäre einfach, aber kommerziell ungünstig.

Aufgabe der Erfindung
Der Erfindung liegt daher die Aufgabe zugrunde, eine Lösung zu schaffen, welche die obigen Nachteile des Stands der Technik nicht aufweist, eine Fertigung in einem Standard CMOS-Prozess ermöglicht und ggf. weitere Vorteile aufweist.
Es soll eine bipolare direkte Ansteuerung eines Ultraschalltransducers, der über einen Anschluss mit der Systemmasse verbunden ist, um den Strom bei System-ESD Beschuss über das GND des PCBs abzuleiten, ermöglicht werden.
Damit muss insbesondere auch eine negative Spannung zur Ansteuerung des Ultraschalltransducers durch die monolithisch integrierte Ansteuerschaltung des Ultraschalltransducers erzeugt und verarbeitet werden.
Diese Aufgabe wird durch eine Vorrichtung nach Anspruch 1 gelöst.
Lösung der Aufgabe
Die Lösung der Aufgabe erfolgt durch eine Kaskadierung eines Vollbrückenschalters, der noch weit (z.B. bis -40V) unter das Substratpotenzial der integrierten Schaltung zur Ansteuerung des Ultraschalltransducers schaltet, mit Hilfe von speziellen, isolierten Niederspannungs-NMOS-Transistoren. Hierzu sei auch auf 1 verwiesen. Dort wird eine H-Brücke zur Ansteuerung eines mit einem Pin an dem Bezugspotenzial GNDP angeschlossenen Ultraschalltransducers mit einer beispielhaften +/- 40V Wechselspannung dargestellt. Die H-Brücke wird dabei zur Erzeugung der beispielhaften +/- 40V-Wechselspannung unter Zuhilfenahme einer Energiespeicherkapazität (C_DRV ) benutzt.
Die H-Brücke umfasst auf der Spannungszuleitungsseite eine erste Halbbrücke mit einem ersten Schalter (SW1) und einem zweiten Schalter (SW2) sowie auf der Transducer-Seite eine zweite Halbbrücke mit einem dritten Schalter (SW3) und einem vierten Schalter(SW4) (siehe auch 1).
Das technische Problem tritt, wie oben beschrieben, am dritten Schalter (SW3 in 1) auf. Zunächst ist die Energiespeicherkapazität (C_DRV ) ungeladen. Verbindet nun der zweite Schalter (SW2 in 1) den ersten Anschluss (C+) der Energiespeicherkapazität (C_DRV ) mit der Versorgungsspannung (VDRV), und der vierte Schalter (SW4) den zweiten Anschluss (C-) der Energiespeicherkapazität (C_DRV ) mit der Bezugspotenzialleitung (GNDP),dann wird die Energiespeicherkapazität mit der Spannung der Versorgungsspannungsleitung (VDRV) geladen. Werden diese beiden Schalter, der zweite Schalter (SW2) und der vierte Schalter (SW4) dann geöffnet und stattdessen der erste Schalter (SW1 in 1) sowie der fünfte Schalter (SW5 in 1) geschlossen, so fällt über den dritten Schalter in 1 betragsmäßig die doppelte Versorgungsspannung des Pegels der Versorgungsspannungsleitung (VDRV) ab. Dies wären bei 40V für den Pegel auf der Versorgungsspannungsleitung (VDRV) ein Gesamtpegel von betragsmäßig 80V.
Darum muss der dritte Schalter (SW3 in 1) mit isolierten NMOS-Transistoren bei einer Realisierung in einer CMOS Technologie gebaut werden. Um eine -40V Spannungsfestigkeit zu erreichen, müssen viele dieser Transistoren übereinander in einer Transistorkette (TK) gestapelt (kaskadiert) werden. Während der Schaltvorgänge können auch die Dioden zwischen P-Wanne (PW 4) und Drain (D siehe 4) der Transistoren öffnen. Daher müssen diese Dioden zwischen P-Wanne (PW 4) und Drain (D siehe 4) der Transistoren durch freie, gegenüber dem Substrat vollständig isolierten Dioden, vorzugsweise durch co-integrierte Polysilizium-Dioden (Poly_D₁ bis Poly_D_n ) geschützt werden (3).
Im typischen Schichtaufbau von CMOS-Bauteilen ist das Schalten auf ein negatives Potenzial unter das Substratpotenzial, insbesondere auf -20V und niedriger, durch parasitäre Bauelemente innerhalb der Transistoren limitiert. Für die hier vorgeschlagene Transistorkette (TK) wird ein spezieller Transistor vorgeschlagen, für den experimentell ermittelt wurde, dass er bis typischerweise -46V schalten kann.
Durch die Merkmale des Vorschlags als Gesamtheit kann eine Gesamtschaltung erreicht werden, die in der Lage ist, den Ultraschalltransducer (TR) auch mit höheren Spannungen unter dem Substratpotenzial betreiben zu können. Dies hat eine höhere Schallenergieabstrahlung und damit eine höhere Reichweite zum Ergebnis.
Die vorgeschlagene H-Brücke zur Ansteuerung eines Ultraschalltransducers (TR) umfasst einen ersten Schalter (SW1), als spannungsseitigen Low-Side-Schalter, und einen zweiten Schalter (SW2), als spannungsseitigen High-Side-Schalter, und einen dritten Schalter (SW3), als Transducer-seitigen High-Side-Schalter, und einen vierten Schalter (SW4), als Transducer-seitigen Low-Side-Schalter. Für die Erzeugung der Signalspannung (U_TR ) zum Antreiben des Ultraschalltransducers (TR) umfasst die Vorrichtung eine Energiespeicherkapazität (C_DRV ). Die Energie wird über eine Bezugspotenzialleitung (GNDP) und eine Versorgungsspannungsleitung (VRDV) zugeführt. Die H-Brücke wird in einem vorzugsweise schwach p-dotierten Substrat (P-Epi) monolithisch bevorzugt zusammen mit einer Steuerung gefertigt, die auch die Ansteuersignale für die Schalter der H-Brücke und weitere Schalter erzeugt. Die Energiespeicherkapazität (C_DRV ) muss nicht unbedingt in oder auf dem Substrat (P-Epi) gefertigt sein. Bevorzugt handelt es sich um eine externe, diskrete Kapazität. Diese Energiespeicherkapazität (C_DRV ) weist einen ersten Anschluss (C+) und einen zweiten Anschluss (C-) auf. Der Ultraschalltransducer (TR) weist einen Anschluss (DRV1) auf, mit dem er angetrieben werden kann. Im Sinne dieser Offenlegung kann der Ultraschalltransducer auch von einem Ultraschallsender ersetzt werden. Der Empfang ist dann aber nicht mehr möglich. Da hier aber nur die Sendeleistung optimiert werden soll, ist dies für das Grundprinzip irrelevant. Es wird daher ausdrücklich beansprucht, dass der Ultraschalltransducer ein Ultraschallsender sein kann, der keine Empfangsfähigkeiten haben muss. Der erste Schalter (SW1) der H-Brücke weist einen ersten Anschluss auf, der mit dem ersten Anschluss (C+) der Energiespeicherkapazität (C_DRV ) verbunden ist. Dieser erste Schalter (SW1) der H-Brücke ist mit einem zweiten Anschluss mit der Bezugspotenzialleitung (GNDP) verbunden. Bei diesem Schalter handelt es sich bevorzugt um einen Transistor oder mehrere Transistoren.
Der zweite Schalter (SW2) der H-Brücke ist mit einem ersten Anschluss mit der Versorgungsspannungsleitung (VDRV) verbunden und mit einem zweiten Anschluss mit dem ersten Anschluss (C+) der Energiespeicherkapazität (C_DRV ) verbunden. Der vierte Schalter (SW4) ist mit einem ersten Anschluss mit dem zweiten Anschluss (C-) der Energiespeicherkapazität (C_DRV ) verbunden. Auch bei diesen Schaltern handelt es sich bevorzugt um jeweils einen Transistor oder jeweils mehrere Transistoren. Der vierte Schalter (SW4) ist mit einem zweiten Anschluss mit der Bezugspotenzialleitung (GNDP) verbunden. Der dritte Schalter (SW3) der H-Brücke ist mit einem ersten Anschluss mit dem Anschluss (DRV1) des Ultraschalltransducers (TR) verbunden und mit einem zweiten Anschluss mit dem zweiten Anschluss (C-) der Energiespeicherkapazität (C_DRV ) verbunden. Die Natur dieses dritten Schalters ist der Kern der hier vorgelegten Offenlegung.
Um das Problem zu lösen, weist der dritte Schalter (SW3) eine Widerstandskette (RK) auf, die aus Widerständen (R₁ bis R_n ) mit dazwischen liegenden Knoten (K_R1 bis K_Rn-1 ) besteht und die in Serie mit einer MOS-Transistor-Diode (T₀ ) zwischen dem ersten Anschluss (DRV1) und dem zweiten Anschluss (C-) des dritten Schalters (SW3) geschaltet ist. Die MOS-Transistor-Diode (T₀ ) bildet mit ihrem zweiten Anschluss den zweiten Anschluss des dritten Schalters (SW3), ist also mit diesem zweiten Anschluss des dritten Schalters über ihren eigenen zweiten Anschluss verbunden. Die Widerstandskette (RK) ist zwischen den ersten Anschluss des dritten Schalters (SW3) und einem ersten Anschluss der MOS-Transistor-Diode (T₀ ) geschaltet. Eine Transistorkette (TR) aus Transistoren (T₁ bis T_n ) mit dazwischen liegenden Knoten (K_T1 bis K_Tn-1 ) ist zwischen den ersten Anschluss des dritten Schalters (SW2) und den zweiten Anschluss des dritten Schalters (SW3) geschaltet. Steueranschlüsse der Transistoren (T₁ bis T_n ) sind mit korrespondierenden Knoten (K_R1 bis K_Rn-1 ) der Widerstandskette (RK) verbunden. Eine Diodenkaskade (DK) aus Silizium-PIN-Dioden oder Silizium-PN-Dioden (Poly_D₁ bis Poly_D_m ) mit dazwischen liegenden Knoten (K_D1 bis K_Dm-1 ) ist zwischen den ersten Anschluss des dritten Schalters (SW3) und dem zweiten Anschluss des dritten Schalters (SW3) geschaltet. Knoten (K_D1 bis K_Dm-1 ) der Diodenkaskade (DK) sind mit Knoten aus der Menge der Knoten (K_T1 bis K_Tn-1 ) der Transistorkette (TR) verbunden. Silizium-PIN-Dioden oder Silizium-PN-Dioden (Poly_D₁ bis Poly_D_m ) sind monolithisch integriert und isoliert gegen das Substrat (P-Epi) gefertigt.
In einer ersten Variante des Vorschlags sind die Silizium-PIN-Dioden oder Silizium-PN-Dioden (Poly_D₁ bis Poly_D_m ) der Diodenkaskade (DK) des dritten Schalters (SW3) aus polykristallinem oder amorphem Silizium gefertigt.
In einer zweiten Variante des Vorschlags weisen die Transistoren (T₁ bis T_n ) der Transistorkette (TK) des dritten Schalters (SW3) eine gemeinsame N-Wannen (NWELL) Isolationsstruktur auf.
In einer dritten Variante des Vorschlags sind die N-Wannen (NWELL) der Transistoren (T₁ bis T_n ) der Transistorkette (TK) des dritten Schalters (SW3) elektrisch leitend miteinander verbunden. Da die N-Wannen (NWELL) relativ hochohmig sind, wird hierdurch quasi eine weitere Widerstandskette innerhalb der Transistorkette (TK) parallel zur ersten Widerstandskette (RK) geschaffen.
In einer vierten Variante des Vorschlags weisen Transistoren (T₁ bis T_n ) der Transistorkette (TK) des dritten Schalters (SW3) eine weitere n-Wanne (NWE) unter dem Anschluss (W) der N-Wanne (NWELL) auf. Dies ist daran erkennbar, dass das Dotierungsprofil des Anschlusses (W) der N-Wanne (NWELL) sich vom Dotierungsprofil des Source-Anschlusses (S) eines solchen Transistors oder des Drain-Anschlusses (D) eines solchen Transistors unterscheidet ohne dass dies auf die Lage dieser Anschlüsse (S, D) in der P-Wanne (PW) dieses Transistors zurückgeführt werden kann.
In einer fünften Variante des Vorschlags weisen Transistoren (T₁ bis T_n ) der Transistorkette (TK) des dritten Schalters (SW3) eine Aufweitung (PWE) der P-Wanne (PW) (Englisch: P-Well-Extension) dieses Transistors auf. Dies ist daran erkennbar, dass diese Aufweitung (PWE) der P-Wanne (PW) sich unter das Feldoxid (FOX) zwischen Wannenanschluss (B) der P-Wanne (PW) dieses Transistors und Wannenanschluss (W) der N-Wanne (NWELL) weiter als 1 µm erstreckt.
In einer sechsten Variante des Vorschlags sind Transistoren (T₁ bis T_n ) der Transistorkette (TK) des dritten Schalters (SW3) als Doppeltransistoren (5) symmetrisch bezüglich ihres Drain-Anschlusses (D) gefertigt. Dabei sind dann die Anschlüsse (B) der P-Wanne (PW) vom Drain-Anschluss (D) her gesehen nach außen orientiert platziert, während die Source-Anschlüsse (S) vom Drain-Anschluss (D) her gesehen nach innen orientiert platziert sind.
Vorteil der Erfindung
Eine H-Brücke der hier vorgeschlagenen Art zum Antrieb eines Ultraschalltransducers (TR) oder eines Ultraschallsenders hat folgende Vorteile:

• Eine verbesserte System-ESD Performance.
• Eine verbesserte System-Performance (Durch einen höheren Schalldruck kann eine höhere Reichweite erzielt werden.)
• Eine kleinere Chip-Fläche und damit reduzierte Kosten durch Verwendung von 40V Bauelementen um 80V Gesamtspannungshub abzubilden.

Figurenliste

1 zeigt schematisch vereinfacht die Endstufe der Treiberstufe des Ultraschalltransducers (TR).
2 zeigt eine vorgeschlagene Realisierung für den Transducer-seitigen High-Side-Schalter, den dritten Schalter (SW3).
3 zeigt schematisch vereinfacht eine beispielhafte Poly-PIN-Diode entsprechend dem Stand der Technik basierend auf der technischen Lehre der DE 10 2014 013 484 A1 im Querschnitt und in der Aufsicht.
4 zeigt beispielhaft schematisch einen der n Transistoren (T₁ bis T_n ) der Transistorkette (TK) aus 2 im Querschnitt.
5 zeigt den Transistor der 4 in symmetrischer Konstruktion.
6 zeigt die Stromspannungscharakteristik bei floatendem Anschluss der N-Wanne (NWELL) (Bedingung Strom I_NWELL=0A) für einen Transistor nach Stand der Technik (SdT) und gemäß des Vorschlags (Vor).

Beschreibung der Figuren
Figur 1
1 zeigt schematisch vereinfacht die Endstufe der Treiberstufe des Ultraschalltransducers (TR). Der Ultraschalltransducer (TR) soll mit einer möglichst maximalen Amplitude betrieben werden. Hierzu wird eine, von dem integrierten Schaltkreis bevorzugt extern angeordnete Energiespeicherkapazität (C_DRV ) in einer nullten Phase (Φ0) und einer ersten Phase (Φ1) auf eine vorgegebene Versorgungsspannung (V_DRV ), hier beispielhaft +40V, aufgeladen. An anderen Stellen in diesem Dokument wird diese Versorgungsspannung (V_DRV ) daher auch als +40V Versorgungsspannung (V_DRV ) bezeichnet. Während dieses Aufladevorgangs der Energiespeicherkapazität (C_DRV ) ist ein erster Schalter (SW1) geöffnet und der zweite Schalter (SW2) geschlossen und der dritte Schalter (SW3) geöffnet und ein vierter Schalter (SW4) geschlossen. Hierdurch verbindet der zweite Schalter (SW2) einen ersten Anschluss (C+) der Energiespeicherkapazität (C_DRV ) mit der +40V Versorgungsspannung (VDRV) und der vierte Schalter (SW4) einen zweiten Anschluss (C-) des Energiespeicherkapazität (C_DRV ) mit einer Bezugspotenzialleitung (GNDP) in dieser nullten Phase (Φ0) und dieser ersten Phase (Φ1). In der ersten Phase (Φ1) verbindet ein fünfter Schalter (SW5) typischerweise die +40V-Versorgungsspannung mit einem ersten Anschluss (DRV1) des Ultraschalltransducers (TR). Der andere, zweite Anschluss des Ultraschall-Transducers (TR) ist in diesem Beispiel mit der Bezugspotenzialleitung (GNDP) oder einem anderen damit in fester Potenzialbeziehung stehenden Leitung verbunden. Dies ermöglicht eine erhöhte ESD-Festigkeit. Hierdurch liegt am Ultraschalltransducer (TR) eine positive Transducer-Spannung (U_TR ) zwischen dem ersten Anschluss des Ultraschalltransducers (TR) und dem zweiten Anschluss des Ultraschalltransducers (TR) in einer Größenordnung der +40V-Versorgungsspannung (VDRV) an. In einer zweiten Phase (Φ2) ist der erste Schalter (SW1) geschlossen und der zweite Schalter (SW2) geöffnet und der dritte Schalter (SW3) geschlossen und der vierte Schalter (SW4) geöffnet und der fünfte Schalter (SW5) geöffnet. Hierdurch werden der erste Anschluss (C+) der Energiespeicherkapazität (C_DRV ) mit der Bezugspotenzialleitung (GNDP) und der zweite Anschluss (C-) der Energiespeicherkapazität (C_DRV ) mit dem ersten Anschluss des Transducers (TR) verbunden. Hierdurch liegt am Ultraschalltransducer (TR) eine negative Transducer-Spannung (U_TR ) zwischen dem ersten Anschluss des Ultraschalltransducers (TR) und dem zweiten Anschluss des Ultraschalltransducers (TR) in betragsmäßiger Größenordnung der +40V-Versorgungsspannung (VDRV) an. Es wurde nun also das Vorzeichen der Transducer-Spannung (U_TR ) im Idealfall nur invertiert. Hierdurch liegt der Betrag des Werts der Spitze-Spitze-Amplitude der Transducer-Spannung (U_TR ), die eine Wechselspannung ist, bei dem doppelten des Betrags der Versorgungsspannung (VDRV). Soll der Ultraschalltransducer möglichst schnell gebremst werden, um als Empfänger arbeiten zu können, so werden bevorzugt für die Dauer der Ausschwingphase die +40V-Versorgungsspannung (VDRV) und der Energiespeicherkapazität (C_DRV ) von dem ersten Anschluss des Transducers (TR) getrennt und der erste Anschluss des Ultraschalltransducers (TR) über einen Dämpfungswiderstand (RRD) über einen Dämpfungsschalter (SWRD), der geschlossen wird, mit der Bezugspotenzialleitung (GNDP) in der Ausschwingphase verbunden. Die Trennung der +40V-Versorgungsspannung (VDRV) und der Energiespeicherkapazität (C_DRV ) von dem ersten Anschluss des Transducers (TR) geschieht hierbei beispielsweise durch das Öffnen des fünften Schalters (SW5) und des dritten Schalters (SW3) und des zweiten Schalters (SW2). In der nachfolgenden Messphase wird der Dämpfungsschalter (SWRD) wieder geöffnet ohne die +40V-Versorgungsspannung (VDRV) oder die Energiespeicherkapazität (C_DRV ) mit dem ersten Anschluss des Transducers (TR) zu verbinden. Das zu lösende Problem tritt an dem Knoten innerhalb der H-Brücke auf, an dem der zweite Anschluss (C-) der Energiespeicherkapazität (C_DRV ) angeschlossen ist. Hier treten Spannungen auf, die unterhalb des Substratspannungsniveaus liegen. Dies führt im Stand der Technik zu einer Begrenzung der Betragsamplitude der Wechselspannung der Transducer-Spannung (U_TR ). Der erste Schalter (SW1), der zweite Schalter (SW2), der vierte Schalter (SW4) und der fünfte Schalter (SW5) können durch einzelne Transistoren oder deren Parallelschaltung realisiert werden. Der dritte Schalter (SW3) muss jedoch durch eine spezielle Schaltung (siehe auch 2) realisiert werden, um diese Anforderung eines Potenzials am zweiten Anschluss der Energiespeicherkapazität (C-) unterhalb des Substratpotenzials erfüllen zu können.
Figur 2
2 zeigt eine vorgeschlagene Realisierung für den Transducer-seitigen High-Side-Schalter, den dritten Schalter (SW3). Die Schaltung gliedert sich in drei Hauptkomponenten:

a) eine Widerstandskette (RK) n bevorzugt gleichartiger und bevorzugt gleich großer und bevorzugt gleich layouteter und bevorzugt matchender Widerstände (R₁ bis R_n ).
b) eine Transistor-Kaskade (TK) von n bevorzugt gleichartiger bevorzugt gleich großer und bevorzugt gleich layouteter bevorzugt matchender Transistoren (T₁ bis T_n ) der Transistorkette (TK) und c) eine Diodenkaskade (DK) von m bevorzugt gleichartigen und bevorzugt gleich großen und bevorzugt gleich layouteten und bevorzugt matchenden Silizium-PIN-Dioden (Poly_D₁ bis Poly_D_m ) der Diodenkaskade (DK) Hierbei ist n die Anzahl der Widerstände (R₁ bis R_n ) der WiderstandsketteWiderstandskette (RK) bevorzugt gleich n, der Anzahl der Transistoren (T₁ bis T_n ) der Transistorkette(TK). Jeder Widerstand (R_j ) mit 1≤j≤n besitzt einen ersten Anschluss und einen zweiten Anschluss. Jeder Transistor (T_j ) mit 1≤j≤n besitzt einen ersten Anschluss und einen zweiten Anschluss und einen Steueranschluss (G_j ). Sofern der Widerstand (R_j ) nicht der erste Widerstand (R₁ ) der Widerstandskette (RK) oder der n-te Widerstand (R_n ) der Widerstandskette (RK) ist, ist dieser Widerstand (R_j ) mit einem vorausgehenden Widerstand (R_j-1 ), dem (j-1)-ten Widerstand (R_j-1 ), mittels seines ersten Anschlusses über einen vorausgehenden Knoten (KR_j-1) der Widerstandskette (RK) verbunden und mit einem nachfolgenden Widerstand (R_j+1 ), dem (j+1)-ten Widerstand (R_j+1 ), mittels seines zweiten Anschlusses über seinen Knoten (K_j ) der Widerstandskette (RK) verbunden. Sofern der Widerstand (R_j ) der erste Widerstand (R₁ ) der Widerstandskette (RK) der Widerstandskette (RK) ist, ist dieser erste Widerstand (R₁ ) mit einem nachfolgenden Widerstand (R₂ ), dem zweiten Widerstand (R₂ ), mittels seines zweiten Anschlusses über seinen Knoten (K_R1 ) verbunden. Sofern der Widerstand (R_j ) der n-te Widerstand (R_n ) der Widerstandskette (RK) ist, ist dieser Widerstand (R_n ) mit einem vorausgehenden Widerstand (R_n-1 ), dem (n-1)-ten Widerstand (R_n-1 ), mittels seines ersten Anschlusses über den vorausgehenden Knoten (K_Rn-1 ) der Widerstandskette (RK) verbunden. Sofern der Transistor (T_j ) nicht der erste Transistor (T₁ ) der Transistorkette (TK) oder der n-te Transistor (T_n ) der Transistorkette (TK) ist, ist dieser Transistor (T_j ) mit einem vorausgehenden Transistor (T_j-1 ), dem (j-1)-ten Transistor (T_j-1 ), mittels seines ersten Anschlusses über einen vorausgehenden Knoten (K_Tj-1 ) der Transistorkette (TK) verbunden und mit einem nachfolgenden Transistor (T_j+1 ), dem (j+1)-ten Transistor (T_j+1 ), mittels seines zweiten Anschlusses über seinen Knoten (K_Tj ) der Transistorkette (TK) verbunden. Sofern der Transistor (T_j ) der erste Transistor (T₁ ) der Transistorkette (TK) der Transistorkette (TK) ist, ist dieser erste Transistor (T₁ ) mit einem nachfolgenden Widerstand (T₂ ), dem zweiten Transistor (T₂ ), mittels seines zweiten Anschlusses über seinen Knoten (K₁ ) der Transistorkette (TK) verbunden. Sofern der Transistor (T_j ) der n-te Transistor (T_n ) der Transistorkette (TK) ist, ist dieser Transistor (T_n ) mit einem vorausgehenden Transistor (T_n-1 ), dem (n-1)-ten Transistor (T_n-1 ), mittels seines ersten Anschlusses über den vorausgehenden Knoten (K_Tn-1 ) der Transistorkette (TK) verbunden. Hierbei ist n die Anzahl der Widerstände (R₁ bis R_n ) der Widerstandskette (RK) bevorzugt gleich n der Anzahl der Transistoren (T₁ bis T_n ) der Transistorkette (TK). Jeder Widerstand (R_j ) mit 1≤j≤n besitzt einen ersten Anschluss und einen zweiten Anschluss. Jeder Transistor (T_j ) mit 1≤j≤n besitzt einen ersten Anschluss und einen zweiten Anschluss und einen Steueranschluss (G_j). Sofern eine Silizium-PIN-Diode (Poly_D_j) nicht die erste Silizium-PIN-Diode (Poly_D_j) der Diodenkaskade (DK) oder die m-te Silizium-PIN-Diode (Poly_D_m ) der Diodenkaskade (DK) ist, ist diese Silizium-PIN-Diode (Poly_D_j) mit einer vorausgehenden Silizium-PIN-Diode (Poly_D_j-1), der (j-1)-ten Silizium-PIN-Diode (Poly_D_j-₁), mittels ihres ersten Anschlusses über einen vorausgehenden Knoten (K_Dj-1) der Diodenkaskade (DK) verbunden und mit einer nachfolgenden Silizium-PIN-Diode (Poly_D_j+1), der (j+1)-ten Silizium-PIN-Diode (Poly_D_j+1), mittels ihres zweiten Anschlusses über ihren Knoten (K_Dj) der Diodenkaskade (DK) verbunden. Sofern die Silizium-PIN-Diode (Poly_D1_j) die erste Silizium-PIN-Diode (Poly_D₁ ) der Diodenkaskade (DK) ist, ist diese erste Silizium-PIN-Diode (Poly_D₁ ) mit einer nachfolgenden Silizium-PIN-Diode (Poly_D₂), der zweiten Silizium-PIN-Diode (Poly_D₂), mittels ihres zweiten Anschlusses über ihren Knoten (K_D1 ) verbunden. Sofern die Silizium-PIN-Diode (Poly_D_j) die n-te Silizium-PIN-Diode (Poly_D_m ) der Diodenkaskade (DK) ist, ist diese Silizium-PIN-Diode (Poly_D_m ) mit einer vorausgehenden Silizium-PIN-Diode (Poly_D_n-1), der (m-1)-ten Silizium-PIN-Diode (poly_D_m-1), mittels ihres ersten Anschlusses über den vorausgehenden Knoten (K_Dm-1 ) der Diodenkaskade (DK) verbunden. Der zweite Anschluss des n-ten Widerstands (R_n ) der Widerstandskette (RK) und der zweite Anschluss des n-ten Transistors (T_n ) der Transistorkette (TK) und der zweite Anschluss der m-ten Silizium-PIN-Diode (Poly_D_m ) und der Anschluss des Ultraschalltransducers (TR) sind miteinander verbunden. Der erste Anschluss der ersten Silizium-PIN-Diode (Poly_D_j ) und der erste Anschluss des ersten Transistors (T₁ ) der Transistorkette (TR) sind mit dem zweiten Anschluss (C-) der Energiespeicherkapazität (C_DRV ) verbunden. Ein nullter Transistor (T₀ ) ist als MOS-Diode verschaltet. Der Source-Anschluss des nullten Transistors (T₀ ), der sein erster Anschluss ist, ist ebenfalls mit dem zweiten Anschluss (C-) der Energiespeicherkapazität (C_DRV ) verbunden. Der Drain-Anschluss des nullten Transistors (T₀ ), der sein zweiter Anschluss ist, und sein Steueranschluss mit dem ersten Anschluss des ersten Widerstands (R₁ ) der Widerstandskette (RK) verbunden. Über einen internen Ein-Schalter (S1) für den dritten Schalter (SW3) bestromt in der zweiten Phase (Φ2) eine interne Stromquelle (II) die durch den nullten Transistor (T₀ ) gebildete MOS-Diode und erzeugt ein Referenzpotenzial. Die n Transistoren (T₁ bis T_n ) der Transistorkette (TK) und der nullte Transistor (T0) liegen in einer bevorzugt gemeinsamen N-Wanne (NWELL). Deren N-Wannen (NWELL) sind daher elektrisch miteinander verbunden. In der 2 sind nur die Enden der Ketten und der Kaskade zur Vereinfachung eingezeichnet. Bevorzugt ist die Zahl m der Silizium-PIN-Dioden (Poly_D₁ bis Poly_D_m ) der Diodenkaskade (DK) kleiner als die Anzahl n der Transistoren (T₁ bis T_n ) der Transistorenkette (TK) und die Anzahl n der Widerstände (R₁ bis R_n ) der Widerstandskette (RK). Bevorzugt, aber nicht notwendigerweise, ergibt n/m eine ganze Zahl. Der Steueranschluss (G₁ ) des ersten Transistors (T₁ ) der Transistorkette (TK) ist dabei bevorzugt mit dem nullten Knoten (K_R0 ) der Widerstandskette (RK) verbunden, der der erste Anschluss des ersten Widerstands (R₁ ) der Widerstandskette (RK) ist und mit dem Drain-Anschluss des nullten Transistors (T0) und dem Steueranschluss des nullten Transistors (T0) verbunden ist. Der Steueranschluss (G₂ ) des zweiten Transistors (T₂ ) der Transistorkette (TK) ist dabei bevorzugt mit dem zweiten Knoten (K_R2 ) der Widerstandskette (RK) zwischen dem zweiten Widerstand (R₂ ) der Widerstandskette (RK) und dem dritten Widerstand (R₃ ) der Widerstandskette (RK) verbunden. Der Steueranschluss (G₃ ) des dritten Transistors (T₃ ) der Transistorkette (TK) ist dabei bevorzugt mit dem dritten Knoten (K_R3 ) der Widerstandskette (RK) zwischen dem dritten Widerstand (R₃ ) der Widerstandskette (RK) und dem vierten Widerstand (R₃ ) der Widerstandskette (RK) verbunden. Dies wird von hier an so fortgesetzt bis zum n-ten Transistor (T_n ) der Transistorkette (TK). Der Steueranschluss (G_n ) des n-ten Transistors (T_n ) der Transistorkette (TK) ist dabei bevorzugt mit dem n-ten Knoten (K_Rn ) der Widerstandskette (RK) zwischen dem n-ten Widerstand (R₂ ) der Widerstandskette (RK) und dem (n-1)-ten Widerstand (R₃ ) der Widerstandskette (RK) verbunden. Die m-1 Knoten (K_D1 bis K_Dm-1 ) der Diodenkaskade (DK), die jeweils zwischen zwei Silizium-PIN-Dioden (Poly_D₁ bis Poly_D_m ) liegen, werden mit korrespondierenden Zwischenknoten (K_T2 , K_T4 , K_T6 ... K_Tn-6 , K_Tn-4 , K_Tn-2 ) verbunden. Bevorzugt ist die Anzahl der Zwischenknoten zwischen zwei solchen Anschlüssen entlang der Transistorkette (TK) konstant. Befindet sich der zweite Anschluss (C-) der Energiespeicherkapazität (C_DRV ) unterhalb des Substratpotenzials der N-Wanne (NWELL), weil der erste Schalter (SW1, siehe 2) geschlossen ist, so sperrt die Diodenkaskade (DK). Über die Widerstandskette (RK) fließt ein Strom vom Anschluss (DRV1) des Ultraschalltransducers (TR) über in den zweiten Anschluss der Einergiespeicherkapazität (C_DRV ). Durch das Matchende Layout fällt dann über jeden Widerstand (R₁ bis R_n ) die gleiche Spannung ab. Somit sind die Spannungsverhältnisse für jeden der Transistoren der Transistorkette (TK) die gleichen. Wird durch den internen Schalter (SW) die erste Stromquelle eingeschaltet, so vergrößert sich die Spannung an allen Widerständen in gleicher Weise und die Transistoren fangen alle in gleicher Weise an zu leiten. Die Kette der Transistoren dient dabei gleichzeitig unabhängig von ihrem Schaltzustand als Widerstandskette für eine Potenzialänderung innerhalb der gemeinsamen N-Wanne. Da die N-Wanne relativ niedrig dotiert ist, liegen zwischen den N-Wannen-Bereichen der einzelnen Transistoren parasitäre Widerstände, sodass sich innerhalb der N-Wanne unterschiedliche Potenziale ausprägen können, ohne dass es zu einem größeren Stromfluss kommt. Dadurch, dass die gemeinsame N-Wanne zwischen den Transistoren (T₁ bis T_n ) mit dem Potenzial der Knoten (K_T1 bis K_Tn-1 ) der Transistorkette (TK) jeweils verknüpft ist, wird vermieden, dass die Drain-Source Spannungsdifferenzen im Bereich eines einzelnen Transistors innerhalb dieses Transistors ein zulässiges Maß überschreiten (z.B. 3,3 oder 5V). Sowohl im eingeschalteten, wie im ausgeschalteten Zustand ist somit sichergestellt, dass dann im dritten Schalter (SW3) die Gesamt-Anordnung von n Transistoren (T₁ bis T_n ) mit niedriger Drain-Source Spannungsfestigkeit ein Potenzial deutlich unterhalb des Substratpotenzials zu- und wegschalten können.

Figur 3
3 zeigt schematisch vereinfacht eine hier nicht beanspruchte, beispielhafte Poly-PIN-Diode entsprechend dem Stand der Technik basierend auf der technischen Lehre der DE 10 2014 013 484 A1 im Querschnitt und in der Aufsicht. Bei der Poly-PIN-Diode handelt es sich um eine PIN-Diode, die isoliert vom Halbleitersubstrat aus polykristallinem oder amorphem Silizium, kurz „Poly“, gefertigt ist. Die technische Lehre hierzu ist in der DE 10 2014 013 484 A1 offengelegt. Zur besseren Vergleichbarkeit sind die Bezugszeichen identisch denen der DE 10 2014 013 484 A1 gewählt. Bei der beispielhaften Poly-PIN-Diode ist die Oberfläche eines Substrats (Sub) oder des Bereichs einer Wanne (NWELL) eines solchen Substrats oder des Bereichs einer anderen Wanne dieses Substrats (Sub) mit einem Isolator, hier beispielhaft mit einem Feldoxid (FOX), bedeckt. Auf diesem Substrat wird beispielhaft eine Schicht aus polykristallinem oder amorphem Silizium abgeschieden. Diese polykristalline oder amorphe Silizium-Schicht wird dann bevorzugt fotolithographisch strukturiert. Durch zwei Implantationen entstehen dann n-dotierte Bereiche (n_poly_a, n_poly_b) und p-dotierte Bereiche (p_poly_a, p_poly_b) in der polykristallinen oder amorphen Silizium-Schicht. Bereiche, die nicht dotiert werden, bilden dann intrinsische oder zumindest schwach dotierte, vorzugsweise schwach n-dotierte, Bereiche (i_poly_a, i_poly_b). 3 zeigt einen vereinfachten Querschnitt durch eine aus der DE 10 2014 013 484 A1 bekannte Silizium-PIN-Diode (Poly_D). Oberhalb des Querschnitts ist noch einmal die Struktur aus 6 der DE 10 2014 013 484 A1 ohne Bezugszeichen in Aufsicht zur besseren Orientierung wiederholt. Im Gegensatz zur 7 der der DE 10 2014 013 484 A1 ist das in der der DE 10 2014 013 484 A1 vorgesehene thermische Fenster (Bezugszeichen twd) in der DE 10 2014 013 484 A1 weggelassen. Unterhalb der Silizium-PIN-Diode (Poly_D) befindet sich das Feld-Oxid (FOX) als beispielhafter Isolator, wie es typischerweise beispielsweise in einem LOCOS-Prozess vorkommt. Die Struktur kann aber in ähnlicher Form auch in anderen CMOS-Prozessen, beispielsweise einem Shallow-Trench-Prozess realisiert werden. Auf das Feldoxid (FOX) ist er polykristalline Siliziumstreifen der Silizium-PIN-Diode (Poly_D) aufgebracht. Dieser ist hier beispielhaft durch eine p-Implantation und eine n-Implantation sowie durch die lokale Silizidierung beispielsweise mit Titansilizid elektrisch strukturiert. In dem Beispiel weist er die besagte erste elektrisch leitende Silizidierung (sil_b) im Bereich des Kathodenkontakts (Cont_K) auf, der über eine dritte Leitung (A3) elektrisch angeschlossen ist. Darüber hinaus weist er die besagte zweite elektrisch leitende Silizidierung (sil_a) auch im Bereich des Anodenkontakts (Cont_A) auf, der über eine vierte Leitung (A4) elektrisch angeschlossen ist. Die erste elektrisch leitende Silizidierung (sil_b) kontaktiert den n-dotierten Bereich (n_poly) innerhalb des polykristallinen Siliziummaterials der Poly-Silizium-PN-Diode (Poly_D). Die zweite elektrisch leitende Silizidierung (sil_a) kontaktiert analog den p-dotierten Bereich (p_poly) innerhalb des polykristallinen Siliziummaterials der Poly-Silizium-PN-Diode (Poly_D). Zwischen diesen beiden Poly-Siliziumbereichen (n_poly, p_poly) befindet sich im polykristallinen Siliziummaterial der Poly-Silizium-PIN-Diode (Poly_D) ein intrinsischer oder typischerweise schwach dotierter, beispielsweise schwach n-dotierter Bereich (i_poly), der die Funktion hat, den Leckstrom der Poly-Silizium-PIN-Diode (Poly_D) zu minimieren. Das Ganze ist von einem Zwischenoxid (ZOX) bedeckt. Der Fachmann erkennt in der 3 eine Serie von 2-Poly-Silizium-Dioden (Doppeldiode); die Realisierung einer Einzeldiode daraus ist naheliegend (siehe ebenfalls dazu z.B. DE 10 2014 013 484 A1 ).
Figur 4
4 zeigt beispielhaft schematisch einen der n Transistoren (T₁ bis T_n ) der Transistorkette (TK) aus 2 im Querschnitt. Das Substrat (P-Epi) wir über einen Anschluss (Epi) des Substrates (P-Epi) angeschlossen. Typischerweise ist in CMOS Schaltungen das Substrat (P-Epi) schwach p dotiert. Dementsprechend ist der Anschluss (EPI) des Substrats (P-Epi) typischerweise hoch p-dotiert. Daher wird das Substrat (P-Epi) bevorzugt auf das niedrigste Potential gelegt, um die PN-Diode zur typischerweise schwach n-Dotierten N-Wanne (NWELL) zu sperren. Die typischerweise schwach n-dotierte N-Wanne (NWELL) wird über einen typischerweise hoch n-dotierten Anschluss (W) elektrisch angeschlossen. In die N-Wanne (NWELL) ist eine p-dotierte P-Wanne (PW) eingebettet. Diese schwach p-dotierte P-Wanne (PW) wird über einen hoch p-dotierten Wannenanschluss (B) der P-Wanne (PW) eines Transistors der Transistoren (T₁ bis T_n ) Transistorkette (TK) angeschlossen. In der P-Wanne (PW) ist neben dem P-Wannenanschluss (B) der Source-Anschluss (S) des Transistors als hoch n-dotierter Bereich gefertigt. In der 2 ist bei den Transistoren (T₀ bis T_n ) der Source-Anschluss (S) dieser Transistoren der Transistorkette (TK) und auch der MOS-Diode mit dem P-Wannenanschluss (B) der P-Wanne (PW) jeweils vorzugsweise kurzgeschlossen. Sie bilden zusammen jeweils den ersten Anschluss eines Transistors der Transistoren (T₁ bis T_n ) der Transistorkette (TK) bzw. der MOS-Transistor-Diode (T₀ ). Des Weiteren wird getrennt durch den Kanal des Transistors in der P-Wanne (PW) als hoch n-dotiertes Gebiet der Drain-Anschluss (D) des Transistors gefertigt. Zwischen dem Drain-Anschluss (D) und dem Source-Anschluss (S) wird das Gate-Oxid (GOX) der Steuerelektrode (G) und darauf aufliegend die Steuerelektrode (G), das Gate des Transistors, gefertigt. Bevorzugt ist die Steuerelektrode (G) des Transistors aus polykristallinem Silizium gefertigt. Die Oberfläche zwischen den Anschlüssen (B, S, D und W) und (B, S, D und Epi) ist jeweils mit Feldoxid (FOX) bedeckt (siehe Figuren). Zwischen dem Anschluss (B) der P-Wanne und dem Source-Anschluss befindet sich bevorzugt kein Feld-Oxid, da sie bevorzugt direkt aneinanderstoßen. Zwischen dem Source-Anschluss (S) und dem Drain-Anschluss (D) befindet sich statt eines Feldoxids die Steuerelektrode (G) mit ihrer Isolation durch das Gate-Oxid (GOX). Normalerweise wird im Stand der Technik bei dieser Klasse von isolierten Niederspannungstransistoren die Konstruktion der pn-Diode zwischen P-Wanne (PW) und N-Wanne (NWELL) nicht für hohe Spannungsdifferenzen, sondern ebenfalls nur für Niederspannungen ausgestaltet.
Es hat sich nun gezeigt, dass die schaltungstechnischen Maßnahmen der 2 nicht ausreichen, um eine Funktionstüchtigkeit der Schaltung aus 1 und 2 sicherzustellen. In 2 lässt sich leicht erkennen, dass der Spannungsabfall über die PN-Diode, gebildet aus der N-Wanne (NWELL) und der jeweiligen P-Wanne (PW), also zwischen Wannenanschluss (B) der P-Wanne (PW) e und N-Wannenanschluss (W) erfolgt. Dieser Spannungsabfall hängt von der Weite (dx) des Feldoxids (FOX) zwischen Wannenanschluss (B) der P-Wanne (PW) e und Wannenanschluss (W) der N-Wanne (NWELL) ab. Es wurde daher erkannt, dass es günstig ist, durch eine zusätzliche Implantation eine Aufweitung (PWE) der P-Wanne (PW) (Englisch: P-Well-Extension) unter dem Feldoxid (FOX) zwischen Drain-Anschluss (D) und Wannenanschluss (W) zu erzeugen, die den elektrischen Abstand zwischen dem Wannenanschluss (B) der P-Wanne (PW) und dem Wannenanschluss (W) der N-Wanne (NWELL) vergrößert.
Der Transistor entspricht bis hierhin dem Stand der Technik. Der Anschluss (B) der P-Wanne (PW) kann als Kollektor eines parasitären PNP-Bipolartransistors aus P-Wanne (PW) als Kollektor und N-Wanne (NWELL) als Basis und Substrat (P-Epi) als Emitter gesehen werden. Die höchste Wahrscheinlichkeit für einen nicht gewollten Stromfluss besteht im Bereich des Anschlusses (W) der N-Wanne (NWELL). Wie in der Beschreibung der 1 erläutert, arbeitet die Kaskade teilweise unter dem Substrat-Potenzial des Substrats (P-Epi). Damit stellt das Substrat (P-Epi) in diesem Arbeitspunkt den Emitter des parasitären PNP-Bipolartransistors dar. Das Substrat (P-Epi) ist in diesem Arbeitszustand der Schaltung (siehe 1 und 2) positiv. Die P-Wanne (PW) ist dann negativ. Der Standard-Transistor aus dem Stand der Technik arbeitet in einem Niederstannungsbereich (auch digitaler Spannungsbereich oder Low-Voltage-Bereich genannt). Hierbei bedeutet Niederspannungsbereich, dass typischerweise max. 3,3V oder 5.0V zwischen dem Wannenanschluss (B) der P-Wanne (PW) und dem Source-Anschluss (S) und der Steuerelektrode (G) des Transistors und dem Drain-Anschluss (D) auftauchen. Das Quadrupol dieser Anschlüsse weist im Stand der Technik dann maximal eine Spannung von 3,3 bzw. 5,0V gegen die N-Wanne (NWELL) bzw. deren Anschluss (W) auf. Der Anschluss mit dem niedrigsten Potenzial im Normalbetrieb wäre der Anschluss (B) der P-Wanne (PW). Ein solcher Transistor wäre typischerweise drauf ausgelegt, dass keine Spannungen größer 3,3V oder 5V auftreten. Es wurde nun erkannt, dass damit der Transistor unter Substratpotenzial arbeiten kann, der P-Wanne (PW) und dem Anschluss (W) der N-Wanne (NWELL) eine dezidierte Driftzone vorgesehen werden muss. Als erste Maßnahme wird somit die Weite (dx) des Feldoxids (FOX) zwischen Anschluss (D) der P-Wanne (PW) und Wannenanschluss (W) der N-Wanne (NWELL) vergrößert. Dies erhöht die Isolation des Anschlusses (W) bzw. der N-Wanne (NWELL) gegenüber dem Anschluss (B) der P-Wanne (PW), und damit auch den weiteren, darin eingebetteten Anschlüssen: dem Source-Anschluss (S), der Steuerelektrode (G) und dem Drain-Anschluss (D) des Transistors. Die nächste Verbesserung berücksichtigt den vollständigen parasitären PNP-Bipolartransistor. Der PN-Übergang zwischen der P-Wanne (PW) und der N-Wanne (NWELL) auf der einen Seite und der PN-Übergang zwischen dem Substrat (P-EPI) und der N-Wanne (NWELL) auf der anderen Seite sind parasitär in Wechselwirkung miteinander, da sie den parasitären PNP-Transistor bilden. Der parasitäre PNP-Bipolartransistor besitzt eine technologisch bedingte V_CE0 -Spannung. Die V_CE0 -Spannung steht für die Spannung zwischen Kollektor und Emitter des parasitären PN-Transistors bei offener Basis. Für eine beispielhafte CMOS-Technologie - die V_CE0 -Spannung ist technologieabhängig - ergibt sich ein Wert von beispielsweise um 30V für die V_CE0 -Spannung. Der Wert der V_CE0 -Spannung hängt von den Dotierungs-Profilen des parasitären PNP-Bipolartransistors ab. Dies gilt insbesondere für den eindimensionalen Fall. Dieser Wert der V_CE0 -Spannung kann modifiziert, insbesondere erhöht werden, ohne die Technologie, also das Verfahren zur Herstellung des CMOS-Schaltkreises, z.B. durch Einfügen weiterer, teurer Arbeitsschritte zu modifizieren. Es wurde erkannt, dass es günstig ist, die Gesamt-Weite (dx2) der P-Wanne (PW) bewusst in der horizontalen Breite kleiner zu gestaltet. Durch die daraus folgende Verkleinerung des Kollektors des parasitären Bipolartransistors, der in diesem Arbeitspunkt durch die P-Wanne (PW) gebildet wird, wird die Stromverstärkung des parasitären PNP-Transistors massiv abgesenkt. Es ist zu bemerken, dass diese Weite (dx2) nur in einer Richtung gering vorzusehen ist und es z.B. möglich ist lange Streifen (insbesondere senkrecht der Zeichenebene von 4 oder 5 zu etablieren.
Als weitere Maßnahme zur Verbesserung der Isolation gegenüber dem Substratpotential (in negativer Richtung) wird eine weitere höher dotierte N-Wanne (NWE) unter den Anschluss (W) der N-Wanne (NWELL) implantiert. Durch diese weitere N-Wanne (NWE) werden Löcher am PN-Übergang zwischen Substrat (P-Epi) und N-wanne (NWELL) durch Rekombination mit den zusätzlich am W-Kontakt eingebrachten Elektronen der weiteren N-Wanne (NWE) vernichtet, die nicht mehr für die Stromverstärkung zur Verfügung stehen. Dies reduziert gleichzeitig den Basisbahnwiederstand in dem parasitären PNP-Bipolartransistor.
Der Transistor wird bevorzugt symmetrisch konstruiert (wie dies auch in 5 wiedergegeben wird). Neu gegenüber dem Stand der Technik sind insbesondere eine zusätzliche N-Wanne (NWE), die Verlängerung des FOX-Steges durch Vergrößerung des Abstands (dx) zwischen Anschluss (B) der P-Wanne (PW) und Anschluss (W) der N-Wanne (NWELL) sowie die Verkleinerung der Größe des Transistors durch die Verkleinerung der Weite dx2 der P-Wanne (PW). Die Ausdehnung (dx2) der P-Wanne (PW) muss klein sein. Im Falle der beispielhaften CMOS-Technologie vorzugsweise kleiner als 8µm. Durch diese konstruktive Maßnahme wird der Anteil von Kollektor-Randbereiche betont, in denen die P-Wanne (PW) in die N-Wanne (NWELL) übergeht. Dadurch wird die P-Wanne (PW) zusätzlich verarmt, was wiederum die Isolation gegenüber dem Substratpotential erhöht.
Des Weiteren wird eine Driftregion (PWE) zwischen dem Anschluss (B) der P-Wanne (PW) und dem Anschluss (W) der N-Wanne (NWELL) vorgesehen. Die Dotierung der Driftregion (PWE) ist nicht so stark wie die der übrigen P-Wanne (PW). Letzteres ist nicht nur durch den Übergang zum Feldoxidbereich (FOX) gegeben. Die Ausdehnung (dx2) der P-Wanne (PW) erstreckt sich somit auch durch die Verlängerung in Form der P-Wannen Extension (PWE) unter das Feldoxid (FOX). Im Falle der beispielhaften CMOS-Technologie reicht die P-Wanne (PW) in Form der Driftstrecke (PWE). ca. 2µm unter das Feldoxid (FOX).
Der stark p-dotierte Bereich (p+) des Anschlusses (B) der P-Wanne (PW) des Transistors sollte vorzugsweise in Richtung des N-Wannen Anschlusses (W) nach außen liegen, um eine parasitäre Wechselwirkung zwischen dem Source (S) oder Drain (D) und der der N-wanne (NWELL) zu unterdrücken. Der Anschluss (B) der P-Wanne (PW) des Transistors wirkt insofern wie eine Schirmung der beiden inneren Anschlüsse Source und Drain (S/D).
Figur 5
5 zeigt den Transistor der 4 in symmetrischer Konstruktion.
Figur 6
6 zeigt die V_CE0 Stromspannungscharakteristik bei floatendem Anschluss (W) der N-Wanne/Basis (NWELL) für einen Transistor nach Stand der Technik (SdT) und gemäß des Vorschlags (Vor).
Bezugszeichenliste

A3: dritte Leitung (Bezeichnung und Bezugszeichen entsprechend DE 10 2014 013 484 A1 );
A4: vierte Leitung (Bezeichnung und Bezugszeichen entsprechend DE 10 2014 013 484 A1 );
B: Wannenanschluss der P-Wanne (PW) eines Transistors der Transistorkette (TK). In der 2 ist der Source-Anschluss (S) mit dem Wannenanschluss der P-Wanne (PW) kurzgeschlossen und sie bilden zusammen den ersten Anschluss eines Transistors der Transistorkette (TK);
C_DRV: Energiespeicherkapazität;
C+: erster Anschluss der Energiespeicherkkapazität (C_DRV );
C-: zweiter Anschluss der Energiespeicherkapazität (C_DRV );
Cont_A: Kathoden-Kontakt der Zusammenschaltung von zwei Poly-PIN-Dioden (Bezeichnung und Bezugszeichen entsprechend DE 10 2014 013 484 A1 );
Cont_K: Anoden-Kontakt der Zusammenschaltung von zwei Poly-PIN-Dioden (Bezeichnung und Bezugszeichen entsprechend DE 10 2014 013 484 A1 );
D: Drain-Anschluss oder zweiter Anschluss eines Transistors der Transistorkette (TK);
DK: Diodenkaskade aus n Silizium-PIN-Dioden (Poly_D₁ bis Poly_D_n ) oder aus n Silizium-PN-Dioden (Poly_D₁ bis Poly_D_n ), wobei die einzelnen Silizium-PIN-Dioden (Poly_D₁ bis Poly_D_n ) für sich jeweils alleine der technischen Lehre der DE 10 2014 013 484 A1 entsprechen (3) und bevorzugt aus polykristalinem Silizium gefertigt sind;
DRV1: Anschluss des Ultraschalltransducers (TR);
dx: Weite des Feldoxids (FOX) zwischen Anschluss (B) der P-Wanne und dem Wannenanschluss (W) der N-Wanne (NWELL);
dx': Restabstand zwischen P-Wanne (PW) und N-Wannen-Anschluss (W) der N-Wanne (NWELL);
dx2: Weite der P-Wanne (PW);
Epi: Anschluss des Substrates (P-EPI);
FOX: Feld-Oxid (Bezeichnung und Bezugszeichen entsprechend DE 10 2014 013 484 A1 );
G: Steueranschluss oder Gate eines Transistors der Transistorkette (TK);
GNDP: Bezugspotenzialleitung;
GOX: Gate-Oxid eines Transistors der Transistoren (T₁ bis T_N ) der Transistorkette (TK);
|1: erste Stromquelle;
i_poly_a: intrinsischer oder zumindest schwach dotierter, vorzugsweise schwach n-dotierter, Bereich der ersten Poly-PIN-Diode aus polykristallinem Silizium (Bezeichnung und Bezugszeichen entsprechend DE 10 2014 013 484 A1 );
i_poly_b: intrinsischer oder zumindest schwach dotierter, vorzugsweise schwach n-dotierter, Bereich der zweiten Poly-PIN-Diode aus polykristallinem Silizium (Bezeichnung und Bezugszeichen entsprechend DE 10 2014 013 484 A1 );
K_D0: nullter Knoten der Diodenkaskade (DK) Mit dem nullten Knoten der Diodenkaskade (DK) ist der erste Anschluss der ersten Silizium-PIN-Diode (Poly_D₁ ) verbunden;
K_D1: erster Knoten der Diodenkaskade (DK). Mit dem ersten Knoten der Diodenkaskade (DK) ist der zweite Anschluss der ersten Silizium-PIN-Diode (Poly_D₁ ) und der erste Anschluss der zweiten Silizium-PIN-Diode (Poly_D₂ ) verbunden;
K_D2: zweiter Knoten der Diodenkaskade (DK). Mit dem zweiten Knoten der Diodenkaskade (DK) ist der zweite Anschluss der zweiten Silizium-PIN-Diode (Poly_D₂ ) und der erste Anschluss der dritten Silizium-PIN-Diode (Poly_D₃ ) (nicht gezeichnet) verbunden;
K_Dm-1: (m-1)-ter Knoten der Diodenkaskade (DK). Mit dem (m-1)-ten Knoten der Diodenkaskade (DK) ist der zweite Anschluss der (m-1)-ten Silizium-PIN-Diode (Poly_D_m-1 ) und der erste Anschluss der m-ten Silizium-PIN-Diode (Poly_D_m ) verbunden;
K_Dm: m-ter Knoten der Diodenkaskade (DK). Mit dem m-ten Knoten der Diodenkaskade (DK) ist der zweite Anschluss der m-ten Silizium-PIN-Diode (Poly_D_m ) verbunden;
K_R0: nullter Knoten der Widerstandskette (RK). Mit dem nullten Knoten der Widerstandskette ist der erste Widerstandskettenwiderstand (R₁ ) mit seinem ersten Anschluss verbunden und der Steuereingang des ersten Transistors (T₁ ) verbunden;
K_R1: erster Knoten der Widerstandskette (RK). Mit dem ersten Knoten der Widerstandskette ist der zweite Widerstandskettenwiderstand (R₂ ) mit seinem ersten Anschluss verbunden der erste Widerstandskettenwiderstand (R₁ ) mit seinem zweiten Anschluss verbunden und der Steuereingang des zweiten Transistors (T₂ ) verbunden;
K_R2: zweiter Knoten der Widerstandskette (RK). Mit dem zweiten Knoten der Widerstandskette ist der dritte Widerstandskettenwiderstand (R₃ ) mit seinem ersten Anschluss verbunden der zweite Widerstandskettenwiderstand (R₂ ) mit seinem zweiten Anschluss verbunden und der Steuereingang des dritten Transistors (T₃ ) verbunden;
K_R3: dritter Knoten der Widerstandskette (RK). Mit dem dritten Knoten der Widerstandskette ist der vierte Widerstandskettenwiderstand (R₄ ) mit seinem ersten Anschluss (nicht gezeichnet) verbunden der dritte Widerstandskettenwiderstand (R₃ ) mit seinem zweiten Anschluss verbunden und der Steuereingang des vierten Transistors (T₄ ) (nicht gezeichnet) verbunden;
K_Rn-3: (n-3)-ter Knoten der Widerstandskette (RK). Mit dem (n-3)-ten Knoten der Widerstandskette ist der (n-2)-te Widerstandskettenwiderstand (R_n-2 ) mit seinem ersten Anschluss verbunden der (n-3)-te Widerstandskettenwiderstand (R_n-3 ) mit seinem zweiten Anschluss (nicht gezeichnet) verbunden und der Steuereingang des (n-2)-ten Transistors (T_n-2 ) verbunden;
K_Rn-2: (n-2)-ter Knoten der Widerstandskette (RK). Mit dem (n-2)-ten Knoten der Widerstandskette ist der (n-1)-te Widerstandskettenwiderstand (R_n-1 ) mit seinem ersten Anschluss verbunden der (n-2)-te Widerstandskettenwiderstand (R_n-2 ) mit seinem zweiten Anschluss (nicht gezeichnet) verbunden und der Steuereingang des (n-1)-ten Transistors (T_n-1 ) verbunden;
K_Rn-1: (n-1)-ter Knoten der Widerstandskette (RK). Mit dem (n-1)-ten Knoten der Widerstandskette ist der n-te Widerstandskettenwiderstand (R_n ) mit seinem ersten Anschluss verbunden der (n-1)-te Widerstandskettenwiderstand (R_n-1 ) mit seinem zweiten Anschluss verbunden und der Steuereingang des n-ten Transistors (T_n ) verbunden;
K_Rn: n-ter Knoten der Widerstandskette (RK). Mit dem n-ten Knoten der Widerstandskette ist der n-te Widerstandskettenwiderstand (R_n ) mit seinem zweiten Anschluss verbunden;
K_T1: erster Knoten der Transistorkette (TK)- Mit dem ersten Knoten der Transistorkette (DK) ist der zweite Anschluss des ersten Transistors (T₁ ) und der erste Anschluss des zweiten Transistors (T₂ ) verbunden;
K_T2: zweiter Knoten der Transistorkette (TK)- Mit dem zweiten Knoten der Transistorkette (DK) ist der zweite Anschluss des zweiten Transistors (T₁ ) und der erste Anschluss des dritten Transistors (T₂ ) verbunden;
K_T3: dritter Knoten der Transistorkette (TK)- Mit dem dritten Knoten der Transistorkette (DK) ist der zweite Anschluss des dritten Transistors (T₁ ) und der erste Anschluss des vierten Transistors (T₄ ) (nicht gezeichnet) verbunden;
K_Tn-3: (n-3)-ter Knoten der Transistorkette (TK)- Mit dem (n-3)-ten Knoten der Transistorkette (DK) ist der zweite Anschluss des (n-3)-ten Transistors (T_n-3 ) (nicht gezeichnet) und der erste Anschluss des (n-2)-ten Transistors (T_n-1 ) verbunden;
K_Tn-2: (n-2)-ter Knoten der Transistorkette (TK)- Mit dem (n-2)-ten Knoten der Transistorkette (DK) ist der zweite Anschluss des (n-2)-ten Transistors (T_n-2 ) und der erste Anschluss des (n-1)-ten Transistors (T_n-1 ) verbunden;
K_Tn-1: (n-1)-ter Knoten der Transistorkette (TK)- Mit dem (n-1)-ten Knoten der Transistorkette (DK) ist der zweite Anschluss des (n-1)-ten Transistors (T_n-1 ) und der erste Anschluss des n-ten Transistors (T_n ) verbunden;
K_Tn: n-ter Knoten der Transistorkette (TK)- Mit dem n-ten Knoten der Transistorkette (DK) ist der z der zweite Anschluss des n-ten Transistors (T_n ) verbunden;
n_poly_a: n dotierter Bereich der ersten Poly-PIN-Diode aus polykristallinem Silizium(Bezeichnung und Bezugszeichen entsprechend DE 10 2014 013 484 A1 );
n_poly_b: n dotierter Bereich der zweiten Poly-PIN-Diode aus polykristallinem Silizium(Bezeichnung und Bezugszeichen entsprechend DE 10 2014 013 484 A1 );
NWELL: N-Wanne;
P-EPI: Halbleitersubstrat. (im Beispiel der 4 p-dotiert);
p_poly_a: p dotierter Bereich der ersten Poly-PIN-Diode aus polykristallinem Silizium(Bezeichnung und Bezugszeichen entsprechend DE 10 2014 013 484 A1 );
p_poly_b: p dotierter Bereich der zweiten Poly-PIN-Diode aus polykristallinem Silizium (Bezeichnung und Bezugszeichen entsprechend DE 10 2014 013 484 A1 );
ply: polykristallines Silizium-Material des Steueranschlusses (G) eines Transistors der Transistoren (T₁ bis T_n ) der Transistorkette;
Poly_D: Silizium-PIN-Diode oder Silizium-PN-Diode bevorzugt entsprechend DE 10 2014 013 484 A1 (3);
Poly_D₁: erste Silizium-PIN-Diode oder erste Silizium-PN-Diode bevorzugt entsprechend DE 10 2014 013 484 A1 (3);
Poly_D_m-1: (m-1)-te Silizium-PIN-Diode oder (m-1)-te Silizium-PN-Diode bevorzugt entsprechend DE 10 2014 013 484 A1 (3);
Poly_D_m: m-te Silizium-PIN-Diode oder m-te Silizium-PN-Diode bevorzugt entsprechend DE 10 2014 013 484 A1 (3);
PWE: Aufweitung der P-Wanne (PW) (Englisch: P-Well-Extension) unter dem Feldoxid (FOX) zwischen Wannenanschluss (B) der P-Wanne (PW) eines Transistors der Transistorkette (TK) und Wannenanschluss (W) der N-Wanne (NWELL) dieses Transistors;
PW: P-Wanne eines Transistors der Transistoren (T₁ bis T_n ) der Transistorkette;
Φ0: nullte Phase;
Φ1: erste Phase;
Φ2: zweite Phase;
R₁: erster Widerstandskettenwiderstand;
R₂: zweiter Widerstandskettenwiderstand;
R₃: dritter Widerstandskettenwiderstand;
R_n-2: (n-2)-ter Widerstandskettenwiderstand;
R_n-1: (n-1)-ter Widerstandskettenwiderstand;
R_n: n-ter Widerstandskettenwiderstand;
RK: Widerstandskette aus einer Serienschaltung aus n Widerstandskettenwiderständen (R₁ bis R_n );
RRD: Dämpfungswiderstand;
S: Source-Anschluss eines Transistors der Transistorkette (TK). In der 2 ist der Source-Anschluss mit dem Wannenanschluss (B) der P-Wanne (PW) kurzgeschlossen und sie bilden zusammen den ersten Anschluss eines Transistors der Transistorkette (TK);
sil_a: zweiter elektrisch leitender Silizidierungsbereich zur Kontaktierung der Anode der ersten Poly-PIN-Diode (Bezeichnung und Bezugszeichen entsprechend DE 10 2014 013 484 A1 );
sil_b: erster elektrisch leitender Silizidierungsbereich zur Kontaktierung der Kathode der zweiten Poly-PIN-Diode (Bezeichnung und Bezugszeichen entsprechend DE 10 2014 013 484 A1 );
sil_m: dritter elektrisch leitender Silizidierungsbereich zur elektrischen Verbindung der Anode der zweiten Poly-PIN-Diode mit der Kathode der ersten Poly-PIN-Diode (Bezeichnung und Bezugszeichen entsprechend DE 10 2014 013 484 A1 );
Sub: Substrat der Halbleiterschaltung;
S1: interner Ein-Schalter für den dritten Schalter SW3;
SdT: Stand der Technik
SW1: erster Schalter;
SW2: zweiter Schalter;
SW3: dritter Schalter (auch als Transducer-seitiger High-Side-Schalter bezeichnet);
SW4: vierter Schalter;
SW5: fünfter Schalter;
SWRD: Dämpfungsschalter;
T0: MOS-Transistordiode zur Referenzspannungserzeugung;
T₁: erster Transistor. Der erste Transistor wird bevorzugt entsprechend 4 ausgeführt;
T₂: zweiter Transistor. Der zweite Transistor wird bevorzugt entsprechend 4 ausgeführt;
T₃: dritter Transistor. Der dritte Transistor wird bevorzugt entsprechend 4 ausgeführt;
T_n-2: (n-2)-ter Transistor. Der (n-2)-te Transistor wird bevorzugt entsprechend 4 ausgeführt;
T_n-1: (n-1)-ter Transistor. Der (n-1)-te Transistor wird bevorzugt entsprechend 4 ausgeführt;
T_n: n-ter Transistor. Der n-te Transistor wird bevorzugt entsprechend 4 ausgeführt;
TR: Ultraschalltransducer;
TK: Transistorkette;
VDRV: +40V Versorgungsspannung (wird bevorzugt mittels eines Spannungswandlers aus der Versorgungsspannung VDD des integrierten Schaltkreises erzeugt), auch als Versorgungsspannungsleitung bezeichnet;
VDD: Versorgungsspannung des integrierten Schaltkreises;
Vor: Vorschlag entsprechend dieser Offenlegung;
W: Anschluss der N-Wanne (NWELL);
ZOX: Zwischenoxid;

Liste der zitierten Schriften
DE 10 2014 013 484 A1
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

EP 2984503 A1 [0003]
DE 102014013484 A1 [0023, 0026, 0035, 0036]

Claims

Monolithisch integrierte H-Brücke zur Ansteuerung eines Ultraschalltransducers (TR) - mit einer Energiespeicherkapazität (C_DRV), - mit einer Bezugspotenzialleitung (GNDP), - mit einer Versorgungsspannungsleitung (VRDV), - wobei die Energiespeicherkapazität (C_DRV) einen ersten Anschluss (C+) und einen zweiten Anschluss (C-) aufweist und - wobei die H-Brücke in einem Substrat (P-Epi) monolithisch gefertigt ist und - wobei jedoch die Energiespeicherkapazität (C_DRV) nicht in oder auf dem Substrat (P-Epi) gefertigt sein muss, sondern außerhalb des Substrats (P-Epi) gefertigt sein kann, und - wobei der Ultraschalltransducer (TR) einen ersten Anschluss (DRV1) aufweist und - wobei der Ultraschalltransducer (TR) einen zweiten Anschluss aufweist und - wobei der zweite Anschluss des Ultraschalltransducers (TR) mit der Bezugspotenzialleitung (GNDP) verbunden ist und - wobei die H-Brücke mit dem ersten Anschluss (C+) der Energiespeicherkapazität (C_DRV) verbunden ist und - wobei die H-Brücke mit dem zweiten Anschluss (C-) der Energiespeicherkapazität (C_DRV) verbunden ist, sodass diese Energiespeicherkapazität (C_DRV) quer in die H-Brücke eingebaut ist und - wobei die H-Brücke mittels der Bezugspotenzialleitung (GNDP) und der Versorgungsspannungsleitung (VRDV) über eine erste Halbbrücke (SW1, SW2) der H-Brücke mit Energie versorgt wird und - wobei ein fünfter Schalter (SW5)den ersten Anschluss (DRV1) des Ultraschalltransducers (TR) mit der Versorgungsspannungsleitung (VRDV) verbinden kann und - wobei die andere Halbbrücke (SW3, SW4) der H-Brücke mit der Bezugspotenzialleitung (GNDP) und dem ersten Anschluss (DRV1) des Ultraschalltransducers (TR) verbunden ist und - wobei die H-Brücke an den ersten Anschluss (DRV1) des Ultraschalltransducers (TR) zumindest zeitweise ein Potenzial erzeugt, - das zumindest um 50% und/oder 80% und /oder 90% und/oder 95% und oder 98% des Betrag des Werts der Spannung zwischen dem Potenzial der Versorgungsspannungsleitung (VRDV) und dem Potenzial der Bezugspotenzialleitung (GNDP) unter dem Potenzial der Bezugspotenzialleitung (GNDP) liegt.
Vorrichtung nach Anspruch 1 - mit einem ersten Schalter (SW1), als spannungsseitigen Low-Side-Schalter der H-Brücke, - mit einem zweiten Schalter (SW2), als spannungsseitigen High-Side-Schalterer H-Brücke, - mit einem dritten Schalter (SW3), als transducer-seitigen High-Side-Schalterer H-Brücke, - mit einem vierten Schalter (SW4), als transducer-seitigen Low-Side-Schalterer H-Brücke, - wobei der erste Schalter (SW1) mit einem ersten Anschluss mit dem ersten Anschluss (C+) der Energiespeicherkapazität (C_DRV) verbunden ist und - wobei der erste Schalter (SW1) mit einem zweiten Anschluss mit der Bezugspotenzialleitung (GNDP) verbunden ist und - wobei der zweite Schalter (SW2) mit einen ersten Anschluss mit der Versorgungsspannungsleitung (VDRV) verbunden ist und - wobei der zweite Schalter (SW2) mit einen zweiten Anschluss mit dem ersten Anschluss (C+) der Energiespeicherkapazität (C_DRV) verbunden ist und - wobei der vierte Schalter (SW4) mit einem ersten Anschluss mit dem zweiten Anschluss (C-) der Energiespeicherkapazität (C_DRV) verbunden ist und - wobei der vierte Schalter (SW4) mit einem zweiten Anschluss mit der Bezugspotenzialleitung (GNDP) verbunden ist und - wobei der dritte Schalter (SW3) mit einen ersten Anschluss mit dem Anschluss (DRV1) des Ultraschalltransducers (TR) verbunden ist und - wobei der dritte Schalter (SW3) mit einen zweiten Anschluss mit dem zweiten Anschluss (C-) der Energiespeicherkapazität (C_DRV) verbunden ist und - wobei der dritte Schalter (SW3) eine Widerstandskette (RK), die aus Widerständen (R₁ bis R_n) mit dazwischen liegenden Knoten (K_R1 bis K_Rn-1) besteht, in Serie mit einer MOS-Transistor-Diode (T₀) zwischen seinem ersten Anschluss und seinem zweiten Anschluss aufweist und - wobei die MOS-Transistor-Diode (T₀) mit ihrem zweiten Anschluss mit demn zweiten Anschluss des dritten Schalters (SW3) vernumden und - wobei die Widerstandskette (RK) zwischen den ersten Anschluss des dritten Schalters (SW3) und einem ersten Anschluss der MOS-Transistor-Diode (T₀) geschaltet ist und - wobei eine Transistorkette (TR) aus Transistoren (T₁ bis T_n) mit dazwischen liegenden Knoten (K_T1 bis K_Tn-1) zwischen den ersten Anschluss des dritten Schalters (SW2) und den zweiten Anschluss des dritten Schalters (SW3) geschaltet ist und - wobei Steueranschlüsse der Transistoren (T₁ bis T_n) mit korrespondierenden Knoten (K_R1 bis K_Rn-1) der Widerstandskette (RK) verbunden sind und - wobei eine Diodenkaskade (DK) aus Silizium-PIN-Dioden oder Silizium-PN-Dioden (Poly_D₁ bis Poly_D_m) mit dazwischen liegenden Knoten (K_D1 bis K_Dm-1) zwischen den ersten Anschluss des dritten Schalters (SW3) und dem zweiten Anschluss des dritten Schalters (SW3) geschaltet ist und - wobei Knoten (K_D1 bis K_Dm-1) der Diodenkaskade (DK) mit Knoten aus der Menge der Knoten (K_T1 bis K_Tn-1) der Transistorkette (TR) verbunden sind und - wobei Silizium-PIN-Dioden oder Silizium-PN-Dioden (Poly_D₁ bis Poly_D_m) monolithisch integriert und isoliert gegen das Substrat (P-Epi) gefertigt sind.
Vorrichtung nach einem oder mehreren der vorhergehenden Ansprüche - wobei die Silizium-PIN-Dioden oder Silizium-PN-Dioden (Poly_D₁ bis Poly_D_m) der Diodenkaskade (DK) des dritten Schalters (SW3) aus polykristallinem oder amorphem Silizium gefertigt sind.
Vorrichtung nach einem oder mehreren der vorhergehenden Ansprüche - wobei Transistoren (T₁ bis T_n) der Transistorkette (TK) des dritten Schalters (SW3) eine gemeinsame N-Wanne (NWELL) aufweisen.
Vorrichtung nach einem oder mehreren der vorhergehenden Ansprüche - wobei N-Wannen (NWELL) der Transistoren (T₁ bis T_n) der Transistorkette (TK) des dritten Schalters (SW3) elektrisch leitend miteinander verbunden sind.
Vorrichtung nach einem oder mehreren der vorhergehenden Ansprüche - wobei die Transistoren (T₁ bis T_n) der Transistorkette (TK) des dritten Schalters (SW3) eine weitere n-Wanne (NWE) unter den Anschluss (W) der N-Wanne (NWELL) aufweisen, gekennzeichnet dadurch, - dass das vertikale Donator-Dotierungsprofil des Anschlusses (W) der N-Wanne (N-Well) sich vom vertikalen Donator-Dotierungsprofil des Source-Anschlusses (S) eines solchen Transistors oder des Drain-Anschlusses (D) eines solchen Transistors unterscheidet o.
Vorrichtung nach einem oder mehreren der vorhergehenden Ansprüche - wobei die Transistoren (T₁ bis T_n) der Transistorkette (TK) des dritten Schalters (SW3) - eine Aufweitung (PWE) der P-Wanne (PW) (Englisch: P-Well-Extension) dieses Transistors aufweisen gekennzeichnet dadurch, - dass diese Aufweitung (PWE) der P-Wanne (PW) sich unter das Feldoxid (FOX) zwischen Wannenanschluss (B) der P-Wanne (PW) dieses Transistors und Wannenanschluss (W) der N-Wanne (NWELL) weiter als 1 µm erstreckt.
Vorrichtung nach einem oder mehreren der vorhergehenden Ansprüche - wobei Transistoren (T₁ bis T_n) der Transistorkette (TK) des dritten Schalters (SW3) - als Doppeltransistoren (5) symmetrisch bezüglich ihres Drain-Anschlusses (D) gefertigt sind und - wobei die Anschlüsse (B) der P-Wanne (PW) vom Drain-Anschluss (D) her gesehen nach außen orientiert platziert sind, - während die Source-Anschlüsse (S) vom Drain-Anschluss (D) her gesehen nach innen orientiert platziert sind.
Vorrichtung nach Anspruch 7 oder Anspruch 8 - wobei ein Source-Anschluss (S) mit einem Wannenanschluss (B) der P-Wanne (PW) elektrisch verbunden ist.