CN110071135B - 用于操控超声转换器、尤其是超声换能器的设备 - Google Patents

Abstract

本发明涉及一种整体集成的用于操控超声换能器(TR)的H桥，该H桥具有蓄能电容(CDRV)、参考电位线(GNDP)和供电电压线(VRDV)。该蓄能电容(CDRV)具有第一连接端(C+)和第二连接端(C－)。H桥在衬底(E－Epi)中整体地制成。然而，蓄能电容(CDRV)不一定必须在P－Epi衬底中或在P－Epi衬底上制成。超声换能器(TR)具有第一连接端(DRV1)和第二连接端，而且其中超声换能器(TR)的第二连接端与参考电位线(GNDP)连接。该H桥与蓄能电容(CDRV)的第二连接端(C+)连接而且与蓄能电容(CDRV)的第二连接端(C－)连接，使得该蓄能电容(CDRV)横向地嵌入到H桥中。该H桥借助于参考电位线(GNDP)和供电电压线(VDRV)经由H桥的第一半桥(SW1、SW2)来供应电能。第五开关(SW5)可以使超声换能器(TR)的第一连接端(DRV1)与供电电压线(VRDV)连接。H桥的其它半桥(SW3、SW4)与参考电压线(GNDP)和超声换能器(TR)的第一连接端(DRV1)连接。该H桥在超声换能器(TR)的第一连接端(DRV1)上至少有时产生电位，该电位低于参考电位线(GNDP)的电位。

Description

用于操控超声转换器、尤其是超声换能器的设备

技术领域

本发明涉及一种用于操控超声转换器、尤其是超声换能器的设备。尤其是，本发明涉及一种能整体集成的驱动电路，用于利用低于衬底电压的电压值操控超声转换器，以例如特殊的H桥的形式用于操控超声转换器、尤其是超声换能器。

简介：

超声传感设备得到各种各样的应用，更确切地说尤其在车辆中得到各种各样的应用。例如，超声停车辅助作为超声雷达的应用非常流行。在此，尽可能高的作用范围是值得期望的。在最新的实现方案中，出于成本原因，愿意省去将变压器用于在驱动电路与超声转换器之间的电平和功率适配。经此，通过被用于操控的半导体电路技术，限制超声转换器的信号的最大电平。在这种现代电路中，通过具有正电压和负电压的全桥或H桥来直接操控超声转换器，其中操控设备的电子器件例如在使用CMOS晶片工艺时被制造。

背景技术

从现有技术中公知关于该技术领域的其它制造方法和设备。

在示例性的Elmos公司产品524.05和524.06中，描述了一种超声换能器，该超声换能器在直接驱动下在超声换能器上具有双极脉冲。两个换能器连接端直接并且仅仅与集成电路连接。由此造成的问题是：接着这种系统必须通过用于操控超声换能器的集成电路完全截获ESD事件(静电放电，例如根据ISO 10605)，换能器锅、即超声换能器的金属外壳经受该ESD事件。甚至将“大的”ESD保护结构嵌入到用于操控超声换能器的该集成电路中限制了该系统的ESD性能。在该上下文中应参阅EP－A－2 984 503。借此，这种ESD保护结构妨碍了超声换能器的最大电压操控而且也直接妨碍了超声测量系统的作用距离。在制造用于操控这种超声换能器的集成电路的SOI晶片工艺中的技术解决方案会简单，但是商业上不利。

从WO－A－2017/140673公知一种用于测距的超声测量系统。在此，通过H桥来操控超声换能器。通过H桥，可以选择性地将激励点暗影的正电位或负电位施加给超声转换器。

发明内容

本发明的目的在于：提供如下解决方案，该解决方案避免了现有技术的上述缺点并且能够实现在标准CMOS工艺中制造而且必要时具有其它优点。

利用本发明应该能够实现在没有变压器的情况下对超声转换器的双极操控，其中超声换能器通过连接端与系统接地连接，以便将在ESD事件下流动的电流经由参考电位(也就是说接地)排出。

借此，尤其是用于操控超声换能器的负电压必须通过超声换能器的整体集成的操控电路来产生和/或随后用“第三开关”来表示的晶体管的整体集成的实现方案必须被处理。

该目的的解决方案：

该目的通过根据权利要求1的设备来解决，也就是说通过用于操控超声转换器、尤其是超声换能器的设备来解决，该设备配备有：

－参考电位线(GNDP)，

－供电电压线(VRDV)，

－无极的电荷存储电容(C_DRV)，

－桥式电路，该桥式电路具有带作为第一半桥的低压侧开关的第一开关(SW1)以及带作为第一半桥的高压侧开关的第二开关(SW2)的供电电压侧的第一半桥和带作为第二半桥的高压侧开关的第三开关(SW3)以及带作为第二半桥的低压侧开关的第四开关(SW4)的超声转换器侧的第二半桥，

－其中电荷存储电容(C_DRV)接到该桥式电路的使第一半桥与第二半桥连接的桥式支路中，

－第五开关(SW5)，用于使超声转换器与供电电压线(VRDV)电连接，

－其中第三开关(SW3)具有电阻链(RK)和与该电阻链(RK)串联的MOS－晶体管－二极管(T₀)，该电阻链具有电阻(R₁至R_n)，所述电阻分别具有使所述电阻(R₁至R_n)中的两个相邻的电阻连接的连接节点(K_R1至K_Rn－1)，

－其中第三开关(SW3)还具有晶体管链(TK)，该晶体管链具有晶体管(T₁至T_n)，所述晶体管分别具有使所述晶体管(T₁至T_n)中的相邻的晶体管连接的连接节点(K_T1至K_Tn－1)，

－其中晶体管链(TK)的每个晶体管(T₁至T_n)都分配有电阻链(RK)的一个电阻(R₁至R_n)，其方式是电阻链(RK)的两端和连接节点(K_R0至K_Rn)分别与晶体管(T₁至T_n)中的另一晶体管的控制连接端连接，

－其中第三开关(SW3)还具有由分别具有所限定的击穿电压的硅－PIN二极管或硅－PN二极管(Poly_D₁至Poly_D_m)构成的二极管级联(DK)，该二极管级联具有使所述二极管(Poly_D₁至Poly_D_m)中的相邻的二极管连接的连接节点(K_D1至K_Dm－1)，

－其中每个二极管(Poly_D₁至Poly_D_m)都与该晶体管链(TK)的至少两个连续的晶体管(T₁至T_n)的组串联而且当在该组晶体管(T₁至T_n)上的电压降超过所涉及的二极管(Poly_D₁至Poly_D_m)的击穿电压时，晶体管链(TK)的该组晶体管(T₁至T_n)跨接，而且

－其中第三开关(SW3)整体集成地构造在P－Epi衬底而且硅－PIN二极管或硅－PN二极管(Poly_D₁至Poly_D_m)整体集成地构造在P－Epi衬底中和/或构造在P－Epi衬底上而且相对于该衬底电绝缘。

本发明的基本特征是H桥的用于利用布置在桥式支路中、即布置在两个半桥之间的电荷存储电容来操控超声转换器的那个开关的电压固定的设计方案，其中所提及的开关(按照根据权利要求1的设备使第三开关)也还可以在如下电压电位下运行，所述电压电位低于集成电路的衬底电位，所提及的开关构造在该集成电路中。在此，所提及的开关具有晶体管链和电阻链以及二极管级联，如在权利要求1中描述的那样。通过由多个晶体管(以及由电阻链和二极管链)构造所提及的开关的该特殊的方式达到如下目的：在双倍供电电压下运行超声转换器，其方式是在正供电电压下而且在负供电电压下(也就是说在供电电压的数值符号相反的情况下)运行超声传唤器。这基于H桥的那个开关、也就是说在H桥或全桥的超声转换器侧的半桥的高压侧开关上的那个开关的特殊的设计方案来实现，供电电压的数值符号为负地附在该开关的漏极或源极上，借此该开关可以在明显低于其衬底电位的电位下运行。

在本发明的优选的解决方案中规定：在P－Epi衬底上布置有绝缘层、尤其是氧化层，而且二极管级联(DK)布置在绝缘层中和/或布置在绝缘层上。按照本发明设置的二极管级联相对于所提及的开关的集成实施方案电绝缘，这在该变型方案中通过如下方式来实现：二极管级联构造在衬底上的绝缘层中，在该衬底中，所提及的第三开关、也就是说其各个电子组件和电组件集成地来构造。

在本发明的另一优选的解决方案中可以规定：第三开关(SW3)的二极管级联(DK)的硅－PIN二极管或硅－PN二极管(Poly_D₁至Poly_D_m)用多晶硅或无定形硅来构造。

在本发明的另一优选的解决方案中可以规定：第三开关(SW3)的晶体管链(TK)的一些或全部晶体管(T₁至T_n)构造在P－Epi衬底的共同的N阱(NWELL)中。

在本发明的另一优选的解决方案中可以规定：第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)的构造在P－Epi衬底中的N阱(NWELL)彼此间导电连接。

在本发明的另一优选的解决方案中可以规定：第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)或每个晶体管(T₁至T_n)具有另一N阱(NWELL)和用于该N阱(NWELL)的晶片连接端(W)；而且用于该N阱(NWELL)的晶片连接端(W)和这种晶体管(T₁至T_n)的源极(S)和/或漏极(D)分别具有垂直的施主掺杂分布，其中这种晶体管(T₁至T_n)的源极(S)和/或漏极(D)的垂直的施主掺杂分布不同于N阱(NWELL)的晶片连接端(W)的垂直的施主掺杂分布。

在本发明的另一优选的解决方案中可以规定：第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)分别具有分别构造在各一个N阱(NWELL)中或构造在共同的N阱(NWELL)中的带P阱延长部(PWE)(英文：P－Well－Extension(P阱扩展))的P阱(PW)；而且P阱(PW)的P阱延长部(PWE)在P阱(PW)的晶片连接端(B)与N阱(NWELL)的晶片连接端(W)之间的场氧化区(FOX)下面延伸超过1μm的长度。

在本发明的另一优选的解决方案中可以规定：第三开关(SW3)的晶体管(TK)的晶体管(T₁至T_n)构造为关于共同的漏极(D)对称的双晶体管，其中两个晶体管(T₁至T_n)的源极(S)布置在共同的漏极(D)与相应的晶体管(T₁至T_n)的P阱(PW)的晶片连接端(B)之间的区域内。

在本发明的另一优选的解决方案中可以规定：晶体管链(TK)的一个晶体管或每个晶体管(T₁至T_n)的源极(S)与其P阱(PW)的晶片连接端(B)电连接。

在本发明的另一优选的解决方案中可以规定：桥式电路的第一开关(SW1)、第二开关(SW2)和第四开关(SW4)以及必要时第五开关(SW5)与第三开关(SW3)一起整体集成地构造在P－Epi衬底中和/或构造在P－Epi衬底上。

按照本发明，提出了具有特殊的绝缘的低压NMOS晶体管对全桥开关之一的级联，该全桥开关还必须能够切换到远低于集成电路的衬底电位之下(例如直至－40V)。为此，也应参阅图1。在那里，示出了用于利用例如+/－40V的交变电压操控与管脚连接在参考电位GNDP上的超声换能器的H桥。在此，该H桥被用于借助于电荷存储电容(C_DRV，随后也称作蓄能电容)来产生该示例性的交变电压。

该H桥在电压馈电侧包括具有第一开关(SW1)和第二开关(SW2)的第一半桥(HB1)以及在换能器侧包括具有第三开关(SW3)和第四开关(SW4)的第二半桥(HB2)(也参见图1)。

如上面描述的那样，该技术问题出现在第三开关(图1中的SW3)上。首先，蓄能电容(C_DRV)卸载荷。如果现在第二开关(图1中的SW2)使蓄能电容(C_DRV)的第一连接端(C+)与供电电压(VDRV)连接而第四开关(SW4)使蓄能电容(C_DRV)的第二连接端(C－)与参考电位线(GNDP)连接，则利用供电电压线(VDRV)上的电压给蓄能电容(C_DRV)充电。如果接着第二开关(SW2)和第四开关(SW4)断开而换言之第一开关(图1中的SW1)以及第五开关(图1中的SW5)闭合，则供电电压线(VDRV)的电平的双倍供电电压按数值降落在图1中的第三开关上。这会在供电电压线(VDRV)上的电平为40V的情况下是数值上为80V的总电平。

对此，第三开关(图1中的SW3)必须利用绝缘的NMOS晶体管在以CMOS技术来实现的情况下制造。为了达到－40V耐压强度，这些晶体管中的很多晶体管都必须接在晶体管链(TK)中，也就是说级联在晶体管链(TK)中。在开关过程期间，在P阱(图4中的PW)与晶体管的漏极(D，参见图4)之间的寄生二极管可能断开。因而，在P阱(图4中的PW)与晶体管的漏极(D，参见图4)之间的这些二极管必须通过自由的、相对于衬底完全绝缘的二极管、尤其是通过共同集成的多晶硅二极管(Poly_D₁至Poly_D_n)来保护(图3)。

在CMOS构件的典型的构造中，由于在晶体管之内的寄生器件而限制了切换到低于衬底电位的负电位上、尤其是切换到－20V以及更低的电位上。对于按照本发明提出的晶体管链(TK)来说，建议了由特殊类型的晶体管构成的串联电路，对于该特殊类型实验性地确定了该类型可以切换直至典型地－46V。

通过该建议的特征整体上可以实现如下总电路，该总电路有能力在与现有技术相比数值上更大的电压的情况下也可以低于衬底电位地来运行超声换能器(TR)。这具有超声换能器的更高的声能辐射并且借此导致更高的作用范围。

所提出的用于操控超声换能器(TR)的H桥包括作为供电电压侧的低压侧晶体管开关的第一开关(SW1)和作为供电电压侧的高压侧的高压侧晶体管开关的第二开关(SW2)和作为换能器侧的高压侧晶体管开关的第三开关(SW3)和作为换能器侧的低压侧晶体管开关的第四开关(SW4)。为了产生用于驱动超声换能器(TR)的信号电压(U_TR)，该设备包括蓄能电容(C_DRV)。通过参考电位线(GNDP)和供电电压线(VRDV)来输送能量。该H桥在优选地弱p掺杂的P－Epi衬底中优选地与控制装置一起整体地制成，该控制装置也产生用于H桥的开关和其它开关的操控信号。蓄能电容(CDRV)不一定必须在P－Epi衬底中或在P－Epi衬底上制成。优选地涉及外部分立式电容。该蓄能电容(C_DRV)具有第一连接端(C+)和第二连接端(C－)。

H桥的第一开关(SW1)具有第一连接端，该第一连接端与蓄能电容(C_DRV)的第一连接端(C+)连接。H桥的该第一开关(SW1)在其第二连接端处与参考电位线(GNDP)连接。该开关优选地是一个晶体管或多个晶体管。

H桥的第二开关(SW2)在其第一连接端处与供电电压线(VDRV)连接而在其第二连接端处与蓄能电容(C_DRV)的第一连接端(C+)连接。第四开关(SW4)在其第一连接端处与蓄能电容(C_DRV)的第二连接端(C－)连接。这些开关也优选地分别是一个晶体管或者分别是多个晶体管。第四开关(SW4)在其第二连接端处与参考电位线(GNDP)连接。H桥的第三开关(SW3)在其第一连接端处与超声换能器(TR)的连接端(DRV1)连接而在其第二连接端处与蓄能电容(C_DRV)的第二连接端(C－)连接。该第三开关的设计方案是这里提供的本发明的核心。

针对全部开关(SW1、SW2、SW3、SW4、SW5)适用：能通过控制连接端来操控的电流路径处在两个之前描述的连接端之间，如其在晶体管中常见的那样。

超声换能器(TR)具有连接端(DRV1)，该超声换能器能利用该连接端来驱动。就本发明而言，超声换能器也可以实施为超声发射器、即实施为超声转换器。但是，在超声换能器作为超声发射器运行的情况下，不再可能接收超声波。但是，因为在本发明的范围内应该以第一近似来优化发射功率，所以这对于本发明的基本原理来说是不重要的。因而，明确地要求超声换能器可以是不必具有接收能力的超声转换器。

为了解决上述问题，第三开关(SW3)具有电阻链(RK)，该电阻链由具有在其之间的节点(K_R1至K_Rn－1)的电阻(R₁至R_n)组成而且该电阻链与MOS－晶体管－二极管(T₀)串联在第三开关(SW3)的第一连接端(DRV1)与第二连接端(C－)之间。MOS－晶体管－二极管(T₀)以其的人连接端构成第三开关(SW3)的第二连接端，即与第三开关的该第二连接端通过其自己的第二连接端连接。电阻链(RK)接到第三开关(SW3)的第一连接端与MOS－晶体管－二极管(T₀)的第一连接端之间。由具有在其之间的节点(K_T1至K_Tn－1)的晶体管(T₁至T_n)构成的晶体管链(TK)接到第三开关(SW2)的第一连接端与第三开关(SW3)的第二连接端之间。晶体管(T₁至T_n)的控制连接端与电阻链(RK)的对应的节点(K_R1至K_Rn－1)连接。由具有在其之间的节点(K_D1至K_Dm－1)的硅－PIN二极管或硅－PN二极管(Poly_D₁至Poly_D_m)构成的二极管链(DK)接到第三开关(SW3)的第一连接端与第三开关(SW3)的第二连接端之间。二极管链(DK)的节点(K_D1至K_Dm－1)与在晶体管链(TK)的由至少两个分别相邻的晶体管(T₁至T_n)构成的组之间的节点(K_T1至K_Tn－1)连接。硅－PIN二极管或硅－PN二极管(Poly_D₁至Poly_D_m)整体集成而且相对P－Epi衬底绝缘地来制成。

在该建议的第一变型方案中，第三开关(SW3)的二极管级联(DK)的硅－PIN二极管或硅－PN二极管(Poly_D₁至Poly_D_m)用多晶硅或无定形硅来制成。

在该建议的第二变型方案中，第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)具有共同的N阱(NWELL)绝缘结构。

在该建议的第三变型方案中，第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)的N阱(NWELL)彼此间导电连接。因为N阱(NWELL)欧姆相对高，所以经此在一定程度上提供了在晶体管链(TK)之间的与第一电阻链(RK)平行的另一电阻链。

在该建议的第四变型方案中，第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)具有在N阱(NWELL)的连接端(W)下面的另一N阱(NWE)。这在如下方面能识别：N阱(NWELL)的连接端(W)的掺杂分布不同于这种晶体管的源极(S)或者这种晶体管的漏极(D)的掺杂分布或者，而这不能归因于这些极(S、D)在该晶体管的P阱(PW)中的位置。

在该建议的第四变型方案中，第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)具有P阱(PW)的扩展(PWE)(英文：P－Well－Extension)。这在如下方面能识别：P阱(PW)的扩展(PWE)在场氧化物(FOX)下面在晶体管的P阱(PW)的晶片连接端(B)与N阱(NWELL)的晶片连接端(W)之间继续延伸超过1μm。

在该建议的第六变型方案中，第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)被制造为关于其漏极(D)对称的双晶体管(图5)。在此，接着P阱(PW)的连接端(B)从漏极(D)方向看向外取向地放置，而源极(S)从漏极(D)方向看向内取向地放置。

本发明的优点：

这里所提出的类型的用于驱动超声转换器、尤其是超声换能器(TR)或超声发射器的按照本发明的设备以及特别是按照本发明实施的H桥具有如下优点：

－经改善的系统ESD性能。

－经改善的系统性能(通过更高的声压、也就是说通过更多能量可以实现更高的作用范围)。

－通过使用40V器件以便描绘总电压上升的更小的芯片面积以及借此降低的成本。

附图说明

随后，本发明依据实施例并且参考附图进一步予以阐述。在此：

图1示意性地简化地示出了超声换能器(TR)的驱动级的输出级。

图2示出了换能器侧的高压侧开关、即第三开关(SW3)的所提出的实现方案。

图3以横截面并且以俯视图示意性地简化地示出了根据现有技术的基于DE－A－10 2014 013 484的技术教导的示例性的聚PIN二极管。

图4示意性地示例性地以横截面示出了图2的晶体管链(TK)的n个晶体管(T₁至T_n)之一。

图5以对称的结构示出了图4的晶体管。

图6示出了根据现有技术(参见用SdT表示的线)和按照本发明(参见用Vor表示的线)的在N阱(NWELL)的浮动连接端处的电流电压特性，也就是说针对条件晶体管的电流I_NWELL＝0A的电流电压特性。

附图标记列表：

A3 第三线路

A4 第四线路

B 晶体管链(TK)的晶体管的P阱(PW)的晶片连接端。在图2中，源极(S)与P阱(PW)的晶片连接端短接而且它们一起构成晶体管链(TK)的晶体管的第一连接端

C_DRV 蓄能电容

C+ 蓄能电容(C_DRV)的第一连接端

C－ 蓄能电容(C_DRV)的第二连接端

Cont_A 两个聚PIN二极管的连接的阴极触点

Cont_K 两个聚PIN二极管的连接的阳极触点

D 晶体管链(TK)的晶体管的漏极或第二连接端

DK 由n个硅－PIN二极管(Poly_D₁至Poly_D_n)构成的或由n个硅－PN二极管(Poly_D₁至Poly_D_n)构成的二极管级联

DRV1 超声换能器(TR)的连接端

dx 在P阱的连接端(B)与N阱(NWELL)的晶片连接端(W)之间的场氧化物(FOX)的宽度

dx’ 在P阱(PW)与N阱(NWELL)的N阱连接端(W)之间的剩余距离

dx2 P阱(PW)的宽度

Epi P－Epi衬底的连接端

FOX 场氧化物

G 晶体管链(TK)的晶体管的控制连接端或栅极

GNDP 参考电位线

GOX 晶体管链(TK)的晶体管(T₁至T_N)的中的晶体管的栅极氧化物

HB1 由作为低压侧开关的第一开关(SW1)和作为高压侧开关的第二开关(SW2)构成的第一半桥

HB2 由作为高压侧开关的第三开关(SW3)和作为低压侧开关的第四开关(SW4)构成的第二半桥

I1 电流源

I_poly_a 由多晶硅构成的第一聚PIN二极管的内在或至少弱地掺杂的、优选地弱地n掺杂的区域

I_poly_b 由多晶硅构成的第二聚PIN二极管的内在或至少弱地掺杂的、优选地弱地n掺杂的区域

K_D0 二极管级联(DK)的第零个节点。第一硅PIN二极管(Poly_D₁)的第一连接端与二极管级联(DK)的第零个节点连接。

K_D1 二极管级联(DK)的第一节点。第一硅PIN二极管(Poly_D₁)的第二连接端和第二硅PIN二极管(Poly_D₂)的第一连接端与二极管级联(DK)的第一节点连接。

K_D2 二极管级联(DK)的第二节点。第二硅PIN二极管(Poly_D₂)的第二连接端和第三硅PIN二极管(Poly_D₃)(未绘制)的第一连接端与二极管级联(DK)的第二节点连接。

K_Dm－1 二极管级联(DK)的第(m－1)个节点。第(m－1)个硅PIN二极管(Poly_D_m－1)的第二连接端和第m个硅PIN二极管(Poly_D_m)的第一连接端与二极管级联(DK)的第(m－1)个节点连接。

K_Dm 二极管级联(DK)的第m个节点。第m个硅－PIN二极管(Poly_D_m)的第二连接端与二极管级联(DK)的第m个节点连接。

K_R0 电阻级联(DK)的第零个节点。第一电阻链电阻(R₁)以其第一连接端与电阻链的第零个节点连接而第一晶体管(T₁)的控制输入端与电阻链的第零个节点连接。

K_R1 电阻级联(RK)的第一节点。第二电阻链电阻(R₂)以其第一连接端与电阻链的第一节点连接。第一电阻链电阻(R₁)以其第二连接端与电阻链的第一节点连接而第二晶体管(T₂)的控制输入端与电阻链的第一节点连接。

K_R2 电阻级联(RK)的第二节点。第三电阻链电阻(R₃)以其第一连接端与电阻链的第二节点连接。第二电阻链电阻(R₂)以其第二连接端与电阻链的第二节点连接而第三晶体管(T₃)的控制输入端与电阻链的第二节点连接。

K_R3 电阻级联(RK)的第三节点。第四电阻链电阻(R₄)以其第一连接端(未绘制)与电阻链的第三节点连接。第三电阻链电阻(R₃)以其第二连接端与电阻链的第三节点连接而第四晶体管(T₄)的控制输入端(未绘制)与电阻链的第三节点连接。

K_Rn－3 电阻链(RK)的第(n－3)个节点。第(n－2)个电阻链电阻(R_n－2)以其第一连接端与电阻链的第(n－3)个节点连接。第(n－3)个电阻链电阻(R_n－3)以其第二连接端(未绘制)与电阻链的第(n－3)个节点连接而第(n－2)个晶体管(T_n－2)的控制输入端与电阻链的第(n－3)个节点连接。

K_Rn－2 电阻链(RK)的第(n－2)个节点。第(n－1)个电阻链电阻(R_n－1)以其第一连接端与电阻链的第(n－2)个节点连接。第(n－2)个电阻链电阻(R_n－2)以其第二连接端(未绘制)与电阻链的第(n－2)个节点连接而第(n－1)个晶体管(T_n－1)的控制输入端与电阻链的第(n－2)个节点连接。

K_Rn－1 电阻链(RK)的第(n－1)个节点。第n个电阻链电阻(R_n)以其第一连接端与电阻链的第(n－1)个节点连接。第(n－1)个电阻链电阻(R_n－1)以其第二连接端与电阻链的第(n－1)个节点连接而第n个晶体管(T_n)的控制输入端与电阻链的第(n－1)个节点连接。

K_Rn 电阻链(RK)的第n个节点。第n个电阻链电阻(R_n)以其第二连接端与电阻链的第n个节点连接。

K_T1 晶体管链(TK)的第一节点。第一晶体管(T₁)的第二连接端和第二晶体管(T₂)的第一连接端与晶体管级联(DK)的第一节点连接。

K_T2 晶体管链(TK)的第二节点。第二晶体管(T₁)的第二连接端和第三晶体管(T₂)的第一连接端与晶体管级联(DK)的第二节点连接。

K_T3 晶体管链(TK)的第三节点。第三晶体管(T₁)的第二连接端和第四晶体管(T₄)的第一连接端(未绘制)与晶体管链(DK)的第三节点连接。K_Tn－3 晶体管链(TK)的第(n－3)个节点。第(n－3)个晶体管(T_n－3)的第二连接端(未绘制)和第(n－2)个晶体管(T_n－1)的第一连接端与晶体管链(DK)的第(n－3)个节点连接。

K_Tn－2 晶体管链(TK)的第(n－2)个节点。第(n－2)个晶体管(T_n－2)的第二连接端和第(n－1)个晶体管(T_n－1)的第一连接端与晶体管链(DK)的第(n－2)个节点连接。

K_Tn－1 晶体管链(TK)的第(n－1)个节点。第(n－1)个晶体管(T_n－1)的第二连接端和第n个晶体管(T_n)的第一连接端与晶体管链(DK)的第(n－1)个节点连接。

K_Tn 晶体管链(TK)的第n个节点。第n个晶体管(T_n)的第二连接端与晶体管链(DK)的第n个节点连接

n_poly_a 由多晶硅构成的第一聚PIN二极管的n掺杂区

n_poly_b 由多晶硅构成的第二聚PIN二极管的n掺杂区

NWELL N阱

P－EPI 半导体衬底。(在图4的示例中p掺杂)

p_poly_a 由多晶硅构成的第一聚PIN二极管的p掺杂区

p_poly_b 由多晶硅构成的第二聚PIN二极管的p掺杂区

ply 晶体管链的晶体管(T₁至T_n)中的晶体管的控制连接端(G)的多晶硅材料

Poly_D 硅PIN二极管或硅PN二极管

Poly_D₁ 第一硅PIN二极管或第一硅PN二极管

Poly_D_m－1 第(m－1)个硅PIN二极管或第(m－1)个硅PN二极管

Poly_D_m 第m个硅PIN二极管或第m个硅PN二极管

PWE 在晶体管链(TK)的晶体管的P阱(PW)的晶片连接端(B)与该晶体管的N阱(NWELL)的晶片连接端(W)之间的在P阱(PW)的扩展部(英文：P－Well－Extension)

PW 晶体管链的晶体管(T₁至T_n)的中的晶体管的P阱

 H桥的操控方案的第零阶段

 H桥的操控方案的第一阶段

 H桥的操控方案的第二阶段

R₁ 第一电阻链电阻

R₂ 第二电阻链电阻

R₃ 第三电阻链电阻

R_n－2 第(n－2)个电阻链电阻

R_n－1 第(n－1)个电阻链电阻

R_n 第n个电阻链电阻

R_K 由n个电阻链电阻(R₁至R_n)构成的串联电路的电阻链

RRD 阻尼电阻

S 晶体管链(TK)的晶体管的源极(在图2中，源极与P阱(PW)的晶片连接端(B)短接，而且它们一起构成晶体管链(TK)的晶体管的第一连接端)

sil_a 用于接触第一聚PIN二极管的阳极的第二导电硅掺杂区

sil_b 用于接触第二聚PIN二极管的阴极的第一导电硅掺杂区

sil_m 用于使第二聚PIN二极管的阳极与第一聚PIN二极管的阴极电连接的第三导电硅掺杂区

Sub 半导体电路的衬底

S1 第三开关SW3的内部闭路器

SdT 背景技术

SW1 第一开关

SW2 第二开关

SW3 第三开关(也被称作换能器侧的高压侧开关)

SW4 第四开关

SW5 第五开关

SWRD 阻尼开关

T₀ 用于参考电压生成的MOS晶体管二极管

T₁ 第一晶体管，优选地根据图4来实施

T₂ 第二晶体管，优选地根据图4来实施

T₃ 第三晶体管，优选地根据图4来实施

T_n－2 第(n－2)个晶体管，优选地根据图4来实施

T_n－1 第(n－1)个晶体管，优选地根据图4来实施

T_n 第n个晶体管，优选地根据图4来实施

TR 超声换能器

TK 晶体管链

VDRV +40V供电电压(优选地借助于电压转换器由集成开关电路的供电电压VDD产生)，也称作供电电压线

VDD 集成开关电路的供电电压

Vor 对应于该公开的建议

W N阱(NWELL)的连接端

ZOX 中间氧化物

具体实施方式

图1示意性地简化地示出了超声换能器(TR)的驱动输出级。超声换能器(TR)应该以尽可能大的振幅来运行。为此，布置在具有随后提及的开关的集成电路外部的蓄能电容(C_DRV)在操控场景的第零阶段

和第一阶段

中被充电到预先给定的供电电压(V_DRV)、这里示例性地为+40V。在该说明书的其它位置，该供电电压(V_DRV)也被称作+40V供电电压(V_DRV)。在蓄能电容(C_DRV)的该充电过程(第零阶段

和第一阶段

)期间，第一开关(SW1)断开，第二开关(SW2)闭合，第三开关(SW3)断开而第四开关(SW4)闭合。由此，第二开关(SW2)将蓄能电容(C_DRV)的第一连接端(C+)与+40V供电电压(V_DRV)连接，而第四开关(SW4)将蓄能电容(C_DRV)的第二连接端(C－)与参考电位线(GNDP)连接。在第一阶段

第五开关(SW5)还通常将+40V供电电压与超声换能器(TR)的第一连接端(DRV1)连接。在该示例中，超声换能器(TR)的第二连接端(GNDP)与参考电位线或者与之有固定的电位关系的其它线路连接。这能够实现被提高的ESD稳定性。经此，在超声换能器(TR)上，正换能器电压(U_TR)附在超声换能器(TR)的第一连接端与超声换能器(TR)的第二连接端之间，量级为+40V供电电压(VDRV)。在操控场景的第二阶段

第一开关(SW1)闭合，第二开关(SW2)断开，第三开关(SW3)闭合，第四开关(SW4)断开而第五开关(SW5)断开。经此，蓄能电容(C_DRV)的第一连接端(C+)与参考电位线(GNDP)连接，而蓄能电容(C_DRV)的第二连接端(C－)与换能器(TR)的第一连接端连接。经此，有正换能器电压(U_TR)附在超声换能器(TR)的第一连接端与第二连接端(GNDP)之间，数值量级为+40V供电电压(VDRV)。在理想情况下，换能器电压(U_TR)的符号只是颠倒。经此，是交变电压的换能器电压(U_TR)的峰－峰振幅的值的数值为供电电压(VDRV)的双倍数值。如果超声换能器应该尽可能快地被阻止，以便在发出超声之后可以尽可能快地作为接收器来工作，则优选地在振荡阶段的持续时间内，将蓄能电容(C_DRV)和+40V供电电压(VDRV)与换能器(TR)的第一连接端分开而超声换能器(TR)的第一连接端通过经由阻尼电阻(RRD)闭合阻尼开关(SWRD)来与参考电位线(GNDP)连接。在这种情况下，将+40V供电电压(VDRV)和蓄能电容(C_DRV)与换能器(TR)的第一连接端分开例如通过断开第五开关(SW5)、第三开关(SW3)和第二开关(SW2)来实现。在随后的测量阶段，将阻尼开关(SWRD)重新断开，而没有将+40V供电电压(VDRV)或蓄能电容(C_DRV)与换能器(TR)的第一连接端连接。

所要解决的问题在H桥之内的节点上出现，蓄能电容(C_DRV)的第二连接端(C－)连接在该节点上。这里出现如下电压，所述电压低于集成电路的衬底电压水平。在现有技术中，这取决于结构地导致对换能器电压(U_TR)的交变电压的数值振幅的限制。第一开关(SW1)、第二开关(SW2)、第四开关(SW4)和第五开关(SW5)可通过各个晶体管或者通过各个晶体管的它们的并联来实现。然而，第三开关(SW3)必须通过特殊的电路(参见图2)来实现，以便也还可以在蓄能电容的第二连接端(C－)处的电位低于衬底电位的情况下满足。

图2示出了换能器侧的高压侧开关、也就是说第三开关(SW3)的所提出的实现方案；该电路被分成三个主要组成部分：

a)n个优选地同样的并且优选地一样大的并且优选地一样布局的并且优选地匹配的电阻(R₁至R_n)的电阻链(RK)；

b)晶体管链(TK)的n个优选地同样的并且优选地一样大的并且优选地一样布局的并且优选地匹配的晶体管(T₁至T_n)的晶体管链(TK)；和

c)m个优选地同样的并且优选地一样大的并且优选地一样布局的并且优选地匹配的硅－

PIN二极管(Poly_D₁至Poly_D_m)的二极管级联(DK)。

在这种情况下，电阻链的电阻(R₁至R_n)的数目，其中电阻的数目优选地等于n，也就是说等于晶体管链(TK)的晶体管(T₁至T_n)的数目。每个电阻(R_j)(其中1<j<n)都具有第一连接端和第二连接端。每个晶体管(T_j)(其中1<j<n)都具有：第一连接端和第二连接端，在它们之间布置有能操控的电流路径；和控制连接端(G_j)，用于操控该电流路径。只要电阻(R_j)不是电阻链(RK)的第一电阻(R₁)或电阻链(RK)的第n个电阻(R_n)，该电阻(R_j)就与前面的电阻(R_j－1)、也就是说第(j－1)个电阻(R_j－1)借助于其第一连接端经由电阻链(RK)的前面的节点(K_Rj－1)连接，而且与之后的电阻(R_j+1)、也就是说第(j+1)个电阻(R_j+1)借助于其第二连接端经由电阻链(RK)的节点(K_j)连接。只要电阻(R_j)是电阻链(RK)的第一电阻(R₁)，该第一电阻(R₁)就与之后的电阻(R₂)、也就是说第二电阻(R₂)借助于其第二连接端经由节点(K_R1)连接。只要电阻(R_j)是电阻链(RK)的第n个电阻(R_n)，该电阻(R_n)就与之前的电阻(R_n－1)、也就是说第(n－1)个电阻(R_n－1)借助于其第一连接端经由电阻链(RK)的之前的节点(K_Rn－1)连接。

只要晶体管(T_j)不是晶体管链(TK)的第一电阻(T₁)或晶体管链(TK)的第n个晶体管(T_n)，该晶体管(T_j)就与前面的晶体管(T_j－1)、也就是说第(j－1)个晶体管(T_j－1)借助于其第一连接端经由晶体管链(TK)的前面的节点(K_Tj－1)连接，而且与之后的晶体管(T_j+1)、也就是说第(j+1)个晶体管(T_j+1)借助于其第二连接端经由晶体管链(TK)的节点(K_Tj)连接。只要晶体管(T_j)是晶体管链(TK)的第一晶体管(T₁)，该第一晶体管(T₁)就与之后的晶体管(T₂)、也就是说第二晶体管(T₂)借助于其第二连接端经由晶体管链(TK)的节点(K₁)连接。只要晶体管(T_j)是晶体管链(TK)的第n个晶体管(T_n)，该晶体管(T_n)就与之前的晶体管(T_n－1)、也就是说第(n－1)个晶体管(T_n－1)借助于其第一连接端经由晶体管链(TK)的之前的节点(K_Tn－1)连接。

只要硅－PIN二极管(Poly_D_j)不是二极管级联(DK)的第一硅－PIN二极管(Poly_D₁)或者二极管级联(DK)的第m个硅－PIN二极管(Poly_D_m)，该硅－PIN二极管(Poly_D_j)就前面的硅－PIN二极管(Poly_D_j－1)、即第(j－1)个硅－PIN二极管(Poly_D_j－1)借助于其第一连接端经由二极管级联(DK)的前面的节点(K_Dj－1)连接而且与之后的硅－PIN二极管(Poly_D_j+1)、即第(j+1)个硅－PIN二极管(Poly_D_j+1)借助于其第二连接端经由二极管级联(DK)的节点(K_Dj)连接。只要硅－PIN二极管(Poly_D_j)是二极管级联(DK)的第一硅－PINJ二极管(Poly_D₁)，该第一硅－PIN二极管(Poly_D₁)就与之后的硅－PIN二极管(Poly_D₂)、即第二硅－PIN二极管(Poly_D₂)借助于其第二连接端经由节点(K_D1)连接。只要硅－PIN二极管(Poly_D_j)是二极管级联(DK)的第m个硅－PIN二极管(Poly_D_m)，该硅－PIN二极管(Poly_D_m)就与之前的硅－PIN二极管(Poly_D_m－1)、也就是说第(m－1)个硅－PIN二极管(Poly_D_m－1)借助于其第一连接端经由二极管级联(DK)的前面的节点(K_Dm－1)连接。电阻链(RK)的第n个电阻(R_n)的第二连接端和晶体管链(TK)的第n个晶体管(T_n)的第二连接端和第m个硅－PIN二极管(Poly_D_m)的第二连接端和超声换能器(TR)的连接端彼此连接。第一硅－PIN二极管(Poly_D₁)的第一连接端和晶体管链(TK)的第一晶体管(T₁)的第一连接端与蓄能电容(C_DRV)的第二连接端(C－)连接。

第零个晶体管(T₀)接线为MOS二极管。第零个晶体管(T₀)的是第一连接端的源极同样与蓄能电容(C_DRV)的第二连接端(C－)连接。第零个晶体管(T₀)的是第二连接端的漏极和其控制连接端与电阻链(RK)的第一电阻(R₁)的第一连接端连接。在第二阶段

内部电流源(I1)经由第三开关(SW3)的内部闭路器(S1)使通过第零个晶体管(T₀)构成的MOS二极管通电并且产生参考电位。晶体管链(TK)的n个晶体管(T₁至T_n)和第零个晶体管(T₀)优选地在共同的N阱(NWELL)内。这些晶体管的N阱(NWELL)彼此电连接。在图2中，为了简化只绘制了电阻链和晶体管链和二极管链的端部。优选地，二极管级联(DK)的硅－PIN二极管(Poly_D₁至Poly_D_m)的数目m小于晶体管链(TK)的晶体管(T₁至T_n)的数目n和电阻链(RK)的电阻(R₁至R_n)的数目n。优选地，但是不一定地，n与m之比、即n/m为整数。在此，晶体管链(TK)的第一晶体管(T₁)的控制连接端(G₁)优选地与电阻链(RK)的第零个节点(K_R0)连接，该零个节点是电阻链(RK)的第一电阻(R₁)的第一连接端而且与第零个晶体管(T₀)的漏极和第零个晶体管(T₀)的控制连接端连接。在此，晶体管链(TK)的第二晶体管(T₂)的控制连接端(G₂)优选地与电阻链(RK)的第二节点(K_R2)连接，该第二节点处在电阻链(RK)的第二电阻(R₂)与电阻链(RK)的第三电阻(R₃)之间。在此，晶体管链(TK)的第三晶体管(T₃)的控制连接端(G₃)优选地与电阻链(RK)的第三节点(K_R3)连接，该第三节点处在电阻链(RK)的第三电阻(R₃)与电阻链(RK)的第四电阻(R₄)之间。从这里开始，这一直延续直至晶体管链(TK)的第n个晶体管(T_n)。在此，晶体管链(TK)的第n个晶体管(T_n)的控制连接端(G_n)优选地与电阻链(RK)的第n个节点(K_Rn)连接，该第n个节点处在电阻链(RK)的第n个电阻(R_n)与电阻链(RK)的第(n－1)个电阻(R_n－1)之间。二极管级联(DK)的分别处在两个硅－PIN二极管(Poly_D₁至Poly_D_m)的第m－1个节点(K_D1至K_Dm－1)与对应的中间节点(K_T2、K_T4、K_T6、...、K_Tn－6、K_Tn－4、K_Tn－2)连接。优选地，沿着晶体管链(TK)在两个这种连接端之间的中间节点的数目恒定。如果因为第一开关(SW1，参见图2)闭合所以蓄能电容(C_DRV)的第二连接端(C－)低于N阱(NWELL)的衬底电位，则二极管级联(DK)截止。经由电阻链(RK)，有电流从超声换能器(TR)的第一连接端(DRV1)流到蓄能电容(C_DRV)的第二连接端中。接着，通过匹配的布局，相同的电压降落在每个电阻(R₁至R_n)上。因此，在晶体管链(TK)的晶体管中的每个晶体管上的电压都相同。如果通过内部开关(SW)接通第一电流源，则在所有电阻上的电压都以相同的方式增加而且全部晶体管都以相同的方式开始导电。在此，晶体管链与其开关状态无关地同时用作在共同的N阱之内的电位变化的电阻链。因为N阱相对低地掺杂，所以在各个晶体管的N阱区之间有寄生电阻，使得在N阱之内可以表现不同的电位，而不导致更大的通过电流。由于在晶体管(T₁至T_n)之间的共同的晶片分别与晶体管链(TK)的节点(K_T1至K_Tm－1)连接，避免了在单个晶体管的范围内在该晶体管之内的漏极电压差超过容许的程度(例如3.3V或5V)。因此，不仅在接通状态下而且在关断状态下都保证了：在第三开关(SW3)中，分别具有比较低的漏极耐压强度的n个晶体管(T₁至T_n)的总体布局可以接通和关断明显低于衬底电位的电位。

图3以横截面并且以俯视图示意性地简化地示出了根据现有技术的基于DE－A－102014 013 484的技术教导的示例性的聚PIN二极管；聚PIN二极管是PIN二极管，该PIN二极管与由多晶硅或无定形硅(随后用“聚(Poly)”来表示)构成的半导体衬底绝缘地来制成。对此的技术教导在DE－A－10 2014 013 484中公开。为了更好的可比较性，在图3中选择与DE－A－10 2014 013 484的附图标记相同的附图标记。在示例性的聚PIN二极管中，衬底(Sub)或这种衬底的晶片(NWELL)的区域或该衬底(Sub)的另一晶片的区域的表面用绝缘体、这里示例性地用场氧化物(FOX)来覆盖。在该衬底上示例性地沉积有由多晶硅或无定形硅(“聚”硅)构成的层。接着，该多晶硅层或无定形硅层优选地以光刻法来构造。接着，通过两次植入，在多晶硅层或无定形硅层中形成n掺杂的区域(n_poly_a、n_poly_b)和p掺杂的区域(p_poly_a、p_poly_b)。接着，未被掺杂的区域构成内在的或者至少弱地掺杂的、优选地弱地n掺杂的区域(i_poly_a、i_poly_b)。

图3示出了经过从DE－A－10 2014 013 484公知的硅－PIN二极管(Poly_D)的简化的横截面。在横截面上方，为了更好的取向而在俯视图中再一次重复了DE－A－10 2014013 484的来自图6的结构，而没有附图标记。不同于DE－A－10 2014 013 484的图7，在DE－A－10 2014 013 484中删去了设置在DE－A－10 2014 013 484中的热窗(附图标记twd)。在硅－PIN二极管(Poly_D)下面有场氧化物(FOX)作为示例性的绝缘体，如通常例如在LOCOS工艺中存在的那样。但是，该结构可以以类似的形状也可以在其它CMOS工艺、例如浅沟槽工艺中被实现。硅－PIN二极管(Poly_D)的多晶硅条涂覆到场氧化物(FOX)上。该多晶硅条这里示例性地通过p植入和n植入以及通过例如利用硅化钛的局部硅掺杂来电结构化。在该示例中，硅条在阴极触点(Cont_K)的区域内具有所提及的第一导电硅掺杂(sil_b)，该阴极触点通过第三线路(A3)电连接。此外，该硅条也在阳极触点(Cont_A)的区域内具有所提及的第二导电硅掺杂(sil_ba)，该阳极触点通过第四线路(A4)电连接。第一导电硅掺杂(sil_b)与在聚硅－PN二极管(Poly_D)的多晶硅材料之内的n掺杂的区域(n_poly)接触。类似地，第二导电硅掺杂(sil_a)与在聚硅－PN二极管(Poly_D)的多晶硅材料之内的p掺杂的区域(p_poly)接触。在多晶硅材料内，在这两个聚硅区域(n_poly、p_poly)之间有内在的或典型地弱地掺杂的、例如弱地n掺杂的区域(i_poly)，该区域具有使聚硅－PIN二极管(Poly_D)的漏电最小化的功能。该整体由中间氧化物(ZOX)覆盖。在图3中，本领域技术人员识别出一系列2聚硅二极管(双二极管)；从中得到的单个二极管的实现方案对于本领域技术人员来说公开(为此同样例如参见DE－A－10 2014 013 484)。

图4示意性地示例性地以横截面示出了图2的晶体管链(TK)的n个晶体管(T₁至T_n)之一。在P－Epi衬底上，有电位附在连接端(Epi)上。典型地，在CMOS电路中，弱地p掺杂P－Epi衬底。与此对应地，P－Epi衬底的连接端(EPI)典型地高p掺杂。因而，P－Epi衬底优选地被设置到最低的电位，以便使用于典型地弱地n掺杂的N阱(NWELL)的寄生PN二极管截止。该典型地弱地n掺杂的N阱(NWELL)通过典型地高地n掺杂的连接端(W)电连接。P掺杂的P阱(PW)嵌入到N阱(NWELL)中。该弱地p掺杂的P阱(PW)通过晶体管链(TK)的晶体管(T₁至T_n)的晶体管的P阱(PW)的高地p掺杂的晶片连接端(B)来连接。在P阱(PW)中，在P阱连接端(B)旁边制造晶体管的源极(S)，作为高地n掺杂的区域。在图2中，晶体管链(TK)的晶体管(T₁至T_n)和作为MOS二极管切换的晶体管(T₀)的源极(S)与这些晶体管(T₀至T_n)的相应的P阱(PW)的P阱连接端(B)分别优选地短接。这些源极一起分别形成晶体管链(TK)的晶体管(T₁至T_n)的晶体管或MOS－晶体管－二极管(T₀)的第一连接端。此外，在P阱(PW)中，制造晶体管的漏极(D)作为高地n掺杂的区域，其中漏极(D)与源极(S)通过晶体管的沟道分开。在漏极(D)与源极(S)之间制造有控制电极(G)的栅极氧化物(GOX)而且在其上平放地制造有控制电极(G)、即晶体管的栅极。优选地，晶体管的控制电极(G)由多晶硅制成。衬底的表面在连接端(B、S、D和W)与(B、S、D和Epi)之间分别用场氧化物(FOX)来覆盖(参见附图)。优选地，在P阱的连接端(B)与源极之间没有场氧化物，因为它们优选地直接彼此相连。替代场氧化物，在源极(S)与漏极(D)之间有控制电极(G)，该控制电极具有通过栅极氧化物(GOX)对该控制电极的绝缘。通常，在现有技术中，在该类型的绝缘的抵押晶体管的情况下，在P阱(PW)与N阱(NWELL)之间的pn二极管的设计不是针对高电压差来设计，而是只针对低电压来设计。

现在已经表明：图2的电路技术的措施不足以保证电路的功能。在图2中可以容易地识别出：在由N阱(NWELL)与相应的P阱(PW)构成的PN二极管上、即在P阱(PW)的晶片连接端(B)与N阱连接端(W)之间有电压降。该电压降取决于在P阱(PW)的晶片连接端(B)与N阱(NWELL)的晶片连接端(W)之间的场氧化物(FOX)的值(dx)。已经看出：有利的是，通过附加的植入来在场氧化物(FOX)之间在漏极(D)与晶片连接端(W)之间产生P阱(PW)的扩展部(PWE)(英文：P－Well－Extension)，该扩展部使在P阱(PW)的晶片连接端(B)与N阱(NWELL)的晶片连接端(W)之间的电距离增加。关于这方面，该晶体管满足现有技术。P阱(PW)的连接端(B)可以被视为寄生PNP双极型晶体管的集电极，P阱(PW)可以被视为集电极，而N阱(NWELL)可以被视为基极而P－Epi衬底可以被视为发射极。不想要的通过电流的最高概率在N阱(NWELL)的连接端(W)的区域内。如在关于图1的描述中阐明的那样，级联部分地低于P－Epi衬底的电位地工作。借此，P－Epi衬底在该工作点是寄生PNP双极型晶体管的发射极。P－Epi衬底在电路的该工作状态下(参见图1和2)为正。那么P阱(PW)为负。现有技术的标准晶体管工作在低压区(也称作数字电压区或Low－Voltage－Bereich)。在这种情况下，低压区意味着：典型地在P阱(PW)的晶片连接端(B)与晶体管的源极(S)之间以及晶体管的控制电极(G)与漏极(G)之间出现最大3.3V或5.0V。接着，在现有技术中，这些连接端的四极最大具有关于N阱(NWELL)或其连接端(W)的3.3V或5.0V的电压。在正常运行时电位最低的连接端会是P阱(PW)的连接端(B)。这种晶体管通常为了不出现大于3.3V或5V的电压而设计。

现在已经识别出：在P阱(PW)与N阱(NWELL)的连接端(W)之间应该设置专用的漂移区，以便晶体管可以在衬底电位之下工作。因此，作为第一措施，使在P阱(PW)的连接端(D)与N阱(NWELL)的晶片连接端(W)之间的场氧化物(FOX)的宽度(dx)增大。这提高了连接端(W)或N阱(NWELL)相对于P阱(PW)的连接端(B)而且借此也相对于晶体管的嵌入在其中的连接端、也就是说源极(S)、控制电极(G)和漏极(D)绝缘。接下来的改善涉及寄生的PNP双极型晶体管。一方面在P阱(PW)与N阱(NWELL)之间的PN结以及另一方面在P－Epi衬底与N阱(NWELL)之间的PN结是彼此相互作用地寄生的，因为它们构成寄生的PNP晶体管。寄生的PNP双极型晶体管在基极开路时具有由技术造成的在寄生的PN晶体管的集电极与发射极之间的V_CE0电压。对于CMOS技术来说，得到对于V_CE0电压的取决于技术的大小的例如30左右的值。V_CE0电压的值取决于寄生的PNP双极型晶体管的掺杂分布。这尤其适用于一位维的情况。V_CE0电压的该值可以被修改、尤其是被提高，而不例如通过加入其它昂贵的工作步骤来修改技术、即制造CMOS开关电路的方法。已经识别出：有利的是，有意识地将P阱(PW)的总宽度(dx2)在水平宽度内设计得更小。通过据此得到的寄生的双极型晶体管的在该工作点由P阱(PW)构成的集电极的缩小，寄生的PNP晶体管的电流增强显著降低。应提及：该宽度(dx2)应只沿一个方向设置得小，而且例如可能的是建立(尤其是垂直于图4或5的绘图平面的)长条。

作为用于改善相对于衬底电位(沿负方向)的绝缘的另一措施，将另一更高掺杂的N阱(NWE)植入到N阱(NWELL)的连接端(W)下面。通过该另一N阱(NWE)，通过与另一N阱(NWE)的附加地在N阱(NWELL)的连接端(W)上引入的电子的重新结合，消除了在P－Epi衬底与N阱(NWELL)之间的PN结上的孔，所述孔不再供电流增强支配。这同时降低了在寄生PNP双极型晶体管中的基极轨道电阻。

该晶体管优选地对称地来构造(也如图5所示)。相对于现有技术新的尤其是附加的N阱(NWE)，通过增加在P阱(PW)的连接端(B)与N阱(NWELL)的连接端(W)之间的距离(dx)来延长场氧化物(FOX)桥接片以及通过缩短P阱(PW)的宽度(dx2)来缩短晶体管的尺寸。P阱(PW)的伸展(dx2)必须小。在示例性的CMOS技术的情况下，优选地小于8μm。通过该设计上的措施使集电极边缘区的份额凸显，在所述集电极边缘区中，P阱(PW)过渡到N阱(NWELL)。由此，P阱(PW)附加地衰退，这又提高了相对于衬底电位的绝缘。

此外，在P阱(PW)的连接端(B)与N阱(NWELL)的连接端(W)之间设置漂移区(PWE)。漂移区(PWE)的掺杂与其余的P阱(PW)的掺杂不一样强。后者不仅仅通过过渡到场氧化区(FOX)而存在。因此，P阱(PW)的伸展(dx2)也通过以P阱扩展部(PWE)的形式的延长延伸到场氧化物(FOX)下面。在示例性的CMOS技术的情况下，以漂移段(PWE)的形式的P阱(PW)伸展到场氧化物(FOX)下面直至大约2μm。

晶体管的P阱(PW)的连接端(B)的强烈p掺杂的区域(p+)优选地应该朝N阱连接端(W)向外，以便抑制在源极(S)或漏极(D)与N阱(NWELL)之间的寄生的相互作用。就这方面来说，晶体管的P阱(PW)的连接端(B)像两个内部连接端源极(S)与漏极(D)那样来起作用。

图5以对称的结构示出了图4的晶体管。

图6示出了在N阱(NWELL)的浮动连接端(W)处的V_CE0电流电压特性，也就是说根据现有技术(SdT)以及按照本发明(Vor)的晶体管的基础。

本发明的特征：

本发明的示例性的实现方案具有相应的随后的单个或全部特征或者随后的点的单个或多个点的特征的任意组合的单个或全部特征：

1、一种设备，其包括整体集成的H桥，用于操控超声换能器(TR)，所述H桥具有：蓄能电容(C_DRV)；参考电位线(GNDP)；供电电压线(VRDV)；作为H桥的电压侧的低压侧开关的第一开关(SW1)；作为H桥的电压侧的高压侧开关的第二开关(SW2)；作为H桥的换能器侧的高压侧开关的第三开关(SW3)；作为H桥的换能器侧的低压侧开关的第四开关(SW4)。在此，该蓄能电容(C_DRV)具有第一连接端(C+)和第二连接端(C－)。H桥在衬底(E－Epi)中整体地制成。然而，蓄能电容(C_DRV)可以不在P－Epi衬底中或P－Epi衬底上制成，而是可以在P－Epi衬底之外制成。超声换能器(TR)具有第一连接端(DRV1)。超声换能器(TR)具有第二连接端。超声换能器(TR)的第二连接端与参考电位线(GNDP)连接。H桥与蓄能电容(C_DRV)的第一连接端(C+)连接。该H桥与蓄能电容(C_DRV)的第二连接端(C－)连接，使得该蓄能电容(C_DRV)横向地嵌入到H桥中。该H桥借助于参考电位线(GNDP)和供电电压线(VDRV)经由H桥的第一半桥来供应电能。第五开关(SW5)可以使超声换能器(TR)的第一连接端(DRV1)与供电电压线(VRDV)连接。H桥的其它半桥与参考电压线(GNDP)和超声换能器(TR)的第一连接端(DRV1)连接。该H桥在超声换能器(TR)的第一连接端(DRV1)上至少有时产生电位，该电位在参考电位线(GNDP)下面至少在供电电压线(VRDV)的电位与参考电位线(GNDP)的电位之间的电压的值的数值的50％和/或80％和/或90％和/或95％和/或98％。第一开关(SW1)以第一连接端与蓄能电容(C_DRV)的第一连接端(C+)连接。第一开关(SW1)以第二连接端与参考电位线(GNDP)连接。第二开关(SW2)以第一连接端与供电电压线(V_DRV)连接。第二开关(SW2)以第二连接端与蓄能电容(C_DRV)的第一连接端(C+)连接。第四开关(SW4)以第一连接端与蓄能电容(C_DRV)的第二连接端(C－)连接。第四开关(SW4)以第二连接端与参考电位线(GNDP)连接。第三开关(SW3)以第一连接端与超声换能器(TR)的连接端(DRV1)连接。第三开关(SW3)以第二连接端与蓄能电容(C_DRV)的第二连接端(C－)连接。第三开关(SW3)具有电阻链(RK)，由具有在其之间的节点(K_R1至K_Rn－1)的电阻(R₁至R_n)组成的电阻链(RK)与MOS－晶体管－二极管(T₀)串联在该第三开关(SW3)的第一连接端与该第三开关(SW3)的第二连接端之间。MOS－晶体管－二极管(T₀)以其第二连接端与第三开关(SW3)的第二连接端连接。电阻链(RK)接在第三开关(SW3)的第一连接端与MOS－晶体管－二极管(T₀)的第一连接端之间。由具有在其之间的节点(K_T1至K_Tn－1)的晶体管(T₁至T_n)构成的晶体管链(TK)接在第三开关(SW3)的第一连接端与第三开关(SW3)的第二连接端之间。晶体管(T₁至T_n)的控制连接端与电阻链(RK)的对应的节点(K_R1至K_Rn－1)连接。由具有在其之间的节点(K_D1至K_Dm－1)的硅－PIN二极管或硅－PN二极管(Poly_D₁至Poly_D_m)构成的二极管链(DK)接在第三开关(SW3)的第一连接端与第三开关(SW3)的第二连接端之间。二极管级联(DK)的节点(KD1至KDm－1)与晶体管链(TK)的节点(K_T1至K_Tn－1)的集合中的节点连接。硅－PIN二极管或硅－PN二极管(Poly_D₁至Poly_D_m)整体集成而且相对P－Epi衬底绝缘地来制成。

2、根据第1点的设备，其中第三开关(SW3)的二极管级联(DK)的硅－PIN二极管或硅－PN二极管(Poly_D₁至Poly_D_m)用多晶硅或无定形硅来制成。

3、根据第1或2点的设备，其中第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)具有共同的N阱(NWELL)。

4、根据第1至3点中的一点或多点的设备，其中第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)的N阱(NWELL)彼此间导电连接。

5、根据第1至4点中的一点或多点的设备，其中第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)具有另一N阱(NWELL)和该N阱(NWELL)的连接端(W)，其特征在于，该N阱(NWELL)的连接端(W)的垂直的施主掺杂分布不同于这种晶体管的源极(S)或这种晶体管的漏极(D)的垂直的施主掺杂分布。

6、根据第1至5点中的一点或多点的设备，其中第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)具有P阱(PW)的扩展(PWE)(英文：P－Well－Extension)，其特征在于，P阱(PW)的该扩展(PWE)延伸到在该晶体管的P阱(PW)的晶片连接端(B)与N阱(NWELL)的晶片连接端(W)之间的场氧化物(FOX)下面超过1μm。

7、根据第1至6点中的一点或多点的设备，其中第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)被制造为关于其漏极(D)对称的双极型晶体管(图5)，而且其中P阱(PW)的连接端(B)从漏极(D)方向看向外取向地放置，而源极(S)从漏极(D)方向看向内取向地放置。

8、根据1至7点中的一个或多个所述的设备，其中源极(S)与P阱(PW)的晶片连接端(B)电连接。

9、根据1至8点中的一个或多个所述的设备，其中源极(S)与P阱(PW)的晶片连接端(B)电连接。

在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。

Claims (10)

1.一种用于操控超声转换器的设备，所述设备包含：

－参考电位线(GNDP)，

－供电电压线(VRDV)，

－无极的电荷存储电容(C_DRV)，

－桥式电路，所述桥式电路具有带作为第一半桥的低压侧开关的第一开关(SW1)以及带作为第一半桥的高压侧开关的第二开关(SW2)的供电电压侧的第一半桥和带作为第二半桥的高压侧开关的第三开关(SW3)以及带作为第二半桥的低压侧开关的第四开关(SW4)的超声转换器侧的第二半桥，

－其中电荷存储电容(C_DRV)接到该桥式电路的使第一半桥与第二半桥连接的桥式支路中，

－第五开关(SW5)，用于使超声转换器与供电电压线(VRDV)电连接，

－其中第三开关(SW3)具有电阻链(RK)和与该电阻链(RK)串联的MOS－晶体管－二极管(T₀)，该电阻链具有电阻(R₁至R_n)，所述电阻分别具有使所述电阻(R₁至R_n)中的两个相邻的电阻连接的连接节点(K_R1至K_Rn－1)，

－其中第三开关(SW3)还具有晶体管链(TK)，该晶体管链具有晶体管(T₁至T_n)，所述晶体管分别具有使所述晶体管(T₁至T_n)中的相邻的晶体管连接的连接节点(K_T1至K_Tn

_－1)，

－其中晶体管链(TK)的每个晶体管(T₁至T_n)都分配有电阻链(RK)的一个电阻(R₁至R_n)，其方式是电阻链(RK)的两端和连接节点(K_R0至K_Rn)分别与晶体管(T₁至T_n)中的另一晶体管的控制连接端连接，

－其中第三开关(SW3)还具有由分别具有所限定的击穿电压的硅－PIN二极管或硅－PN二极管(Poly_D₁至Poly_D_m)构成的二极管级联(DK)，该二极管级联具有使所述二极管(Poly_D₁至Poly_D_m)中的相邻的二极管连接的连接节点(K_D1至K_Dm－1)，

－其中每个二极管(Poly_D₁至Poly_D_m)都与该晶体管链(TK)的至少两个连续的晶体管(T₁至T_n)的组串联而且当在该组晶体管(T₁至T_n)上的电压降超过所涉及的二极管(Poly_D₁至Poly_D_m)的击穿电压时，晶体管链(TK)的该组晶体管(T₁至T_n)跨接，而且

－其中第三开关(SW3)整体集成地构造在P－Epi衬底而且硅－PIN二极管或硅－PN二极管(Poly_D₁至Poly_D_m)整体集成地构造在P－Epi衬底中和/或构造在P－Epi衬底上而且相对于该衬底电绝缘。

2.根据权利要求1所述的设备，其特征在于，在P－Epi衬底上布置有绝缘层，而且二极管级联(DK)布置在绝缘层中和/或布置在绝缘层上。

3.根据权利要求1或2所述的设备，其特征在于，第三开关(SW3)的二极管级联(DK)的硅－PIN二极管或硅－PN二极管(Poly_D₁至Poly_D_m)用多晶硅或无定形硅来构造。

4.根据权利要求1所述的设备，其特征在于，第三开关(SW3)的晶体管链(TK)的一些或全部晶体管(T₁至T_n)构造在P－Epi衬底的共同的N阱(NWELL)中。

5.根据权利要求1所述的设备，其特征在于，第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)的构造在P－Epi衬底中的N阱(NWELL)彼此间导电连接。

6.根据权利要求1所述的设备，其特征在于，第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)或每个晶体管(T₁至T_n)具有另一N阱(NWELL)和用于该N阱(NWELL)的晶片连接端(W)；而且用于该N阱(NWELL)的晶片连接端(W)和这种晶体管(T₁至T_n)的源极(S)和/或漏极(D)分别具有垂直的施主掺杂分布，其中这种晶体管(T₁至T_n)的源极(S)和/或漏极(D)的垂直的施主掺杂分布不同于N阱(NWELL)的晶片连接端(W)的垂直的施主掺杂分布。

7.根据权利要求6所述的设备，其特征在于，第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)分别具有分别构造在各一个N阱(NWELL)中或构造在共同的N阱(NWELL)中的带P阱延长部(PWE)的P阱(PW)；而且P阱(PW)的P阱延长部(PWE)在P阱(PW)的晶片连接端(B)与N阱(NWELL)的晶片连接端(W)之间的场氧化区(FOX)下面延伸超过1μm的长度。

8.根据权利要求1所述的设备，其特征在于，第三开关(SW3)的晶体管链(TK)的晶体管(T₁至T_n)构造为关于共同的漏极(D)对称的双晶体管，其中两个晶体管(T₁至T_n)的源极(S)布置在共同的漏极(D)与相应的晶体管(T₁至T_n)的P阱(PW)的晶片连接端(B)之间的区域内。

9.根据权利要求7或8所述的设备，其特征在于，所述晶体管链(TK)的一个晶体管或每个晶体管(T₁至T_n)的源极(S)与其P阱(PW)的晶片连接端(B)电连接。

10.根据权利要求1所述的设备，其特征在于，所述桥式电路的第一开关(SW1)、第二开关(SW2)和第四开关(SW4)以及第五开关(SW5)与第三开关(SW3)一起整体集成地构造在P－Epi衬底中和/或构造在P－Epi衬底上。

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