DE102017201249A1 - Verringerung von Antenneneffekten in SOI-Bauteilen - Google Patents

Verringerung von Antenneneffekten in SOI-Bauteilen Download PDF

Info

Publication number
DE102017201249A1
DE102017201249A1 DE102017201249.8A DE102017201249A DE102017201249A1 DE 102017201249 A1 DE102017201249 A1 DE 102017201249A1 DE 102017201249 A DE102017201249 A DE 102017201249A DE 102017201249 A1 DE102017201249 A1 DE 102017201249A1
Authority
DE
Germany
Prior art keywords
semiconductor
diode
doped region
substrate
bulk
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102017201249.8A
Other languages
English (en)
Other versions
DE102017201249B4 (de
Inventor
Ingolf Lorenz
Stefan Block
Ulrich Hensel
Juergen Faul
Michael Zier
Haritez Narisetty
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of DE102017201249A1 publication Critical patent/DE102017201249A1/de
Application granted granted Critical
Publication of DE102017201249B4 publication Critical patent/DE102017201249B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66121—Multilayer diodes, e.g. PNPN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Engineering & Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Es wird bereitgestellt ein Halbleiterbauteil, das eine Versorgungsleitung, ein Silizium-auf-Isolator-, SOI-, Substrat mit einer Halbleiterschicht und einem Halbleitervollsubstrat mit einem ersten dotierten Gebiet, ein erstes Transistorbauteil, das in und über dem SOI-Substrat ausgebildet ist und ein erstes Gatedielektrikum, das über der Halbleiterschicht ausgebildet ist, und eine erste Gateelektrode, die über dem ersten Gatedielektrikum ausgebildet ist, umfasst, eine erste Diode, die elektrisch mit der ersten Gateelektrode verbunden ist und eine zweite Diode, die elektrisch mit der ersten Diode und der Versorgungsleitung verbunden ist, wobei die erste und zweite Diode teilweise in dem ersten dotierten Gebiet ausgebildet sind, umfasst.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. GEBIET DER ERFINDUNG
  • Im Allgemeinen betrifft die vorliegende Erfindung das Gebiet der integrierten Schaltungen und Halbleiterbauteile und insbesondere die Verringerung des Antenneneffekts in einem SOI-Bauteil.
  • 2. BESCHREIBUNG DES STANDES DER TECHNIK
  • Die Herstellung von modernen integrierten Schaltungen, wie beispielsweise CPUs, Speichergeräten, ASICs (anwendungsspezifische integrierte Schaltungen) und dergleichen, erfordert die Bildung einer großen Anzahl von Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung. In einer großen Vielzahl von elektronischen Schaltungen stellen Feldeffekttransistoren eine wichtige Art von Schaltungselementen dar, die wesentlich die Leistung der integrierten Schaltungen bestimmen. Im Allgemeinen wird eine Vielzahl von Verfahrenstechniken derzeit zur Herstellung von Feldeffekttransistoren (FETs) praktiziert, wobei für viele Arten von komplexen Schaltungen die Metall-Oxid-Halbleiter(MOS)-Technologie derzeit einer der vielversprechendsten Ansätze aufgrund der überragenden Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und / oder Stromaufnahme und / oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Verwendung von beispielsweise der komplementären MOS(CMOS)-Technologie werden Millionen von N-Kanal-Transistoren und P-Kanal-Transistoren auf einem Substrat, das eine kristalline Halbleiterschicht einschließt, gebildet.
  • Ein Feldeffekttransistor, einerlei ob ein N-Kanal-Transistor oder ein P-Kanal-Transistor betrachtet wird, umfasst typischer Weise sogenannte PN-Übergänge, die durch eine Übergangsschicht zwischen hochdotierten Bereichen, die als Drain- und Sourcegebiete bezeichnet werden, und einem niedrig dotierten oder nicht dotierten Bereich, wie einem Kanalgebiet, das zwischen den hoch dotierten Bereichen angeordnet ist, gebildet wird. In einem Feldeffekttransistor wird die Leitfähigkeit des Kanalgebiets, d.h. die Ansteuerungsstromleistungsfähigkeit des leitfähigen Kanals, durch eine Gate-Elektrode gesteuert, die benachbart zu dem leitfähigen Kanal und von diesem durch eine dünne Isolierschicht getrennt angeordnet ist. Die Leitfähigkeit des Kanalgebiets nach Ausbildung eines leitfähigen Kanals durch Anlegen einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Ausdehnung des Kanalgebiets in die Richtung der Breite des Transistors – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet, das der auch als Kanalläge bezeichnet wird, ab. Somit beeinflusst die Leitfähigkeit des Kanalgebiets, in Kombination mit der Fähigkeit, schnell einen leitfähigen Kanal unterhalb der Isolierschicht nach Anlegen einer Steuerspannung an die Gateelektrode zu bilden, wesentlich die Leistungsfähigkeit der MOS-Transistoren. Somit wird, da die Geschwindigkeit des Ausbildens des Kanals, die von der Leitfähigkeit der Gateelektrode abhängt, und der Kanalwiderstand wesentlich die Transistoreigenschaften bestimmen, die Skalierung der Kanallänge ein dominanten Designkriterium für das Erreichen einer Steigerung der Betriebsgeschwindigkeit der integrierten Schaltungen. Wenn die Kanallänge verringert wird, wird die die Dicke des Gatedielektrikums ebenso verringert. Die Skalierung des Gatedielektrikums wird durch verschiedene Faktoren, wie Defektstellen, eine Energieversorgungsspannung, ein zeitabhängiger Zusammenbruch des Dielektrikums und Verlustströmen, limitiert.
  • Es stellen jedoch plasmainduzierte Schädigungen der Gatedielektrika, sogenannte Antenneneffekte, die während der Gesamtbearbeitung der Halbleiterbauteile auftreten, große Probleme dar, und sie können die Ausbeute und Verlässlichkeit der Halbleiterbauteile signifikant beeinträchtigen. Die Schädigungen umfassen Plasmaladungsschädigungen, die insbesondere auftreten, wenn elektrische Ladungen des Plasmas von der Gateelektrode aufgesammelt werden und durch das Gatedielektrikum fließen. Der Antenneneffekt wird beispielsweise durch Polysilizium-, Metall- oder Kontaktätzen und Ionenimplantation verursacht.
  • Ein Beispiel für den Antenneneffekt wird in 1 veranschaulicht. 1 zeigt eine SOI-Konfiguration, die ein Halbleitervollsubstrat 1, eine vergrabene isolierende Schicht 2, die auf dem Halbleitervollsubstrat 1 ausgebildet ist, und ein leicht dotiertes oder undotiertes Halbleitergebiet, das Kanal 3 genannt wird, und das von hoch dotierten Source- und Draingebieten 4 umgeben ist, umfasst. Auf dem Kanal 3 ist ein Gatedielektrikum 5 ausgebildet, und auf dem Gatedielektrikum 5 ist eine Gateelektrodenschicht 6 eines FET ausgebildet. Ein Zwischendielektrikum 7 ist über der Struktur des FET ausgebildet, und es ist ein Kontakt 8 zum elektrischen Kontaktieren der Gateelektrodenschicht 6 in dem Zwischendielektrikum 7 ausgebildet. Der Kontakt 8 ist mit einer Metallschicht 9, beispielsweise einer ersten Metallzwischenverbindungsschicht, verbunden. Diese (schwebende, „floating“) Metallschicht 9 wirkt während eines Plasmaätzens, beispielsweise eines reaktiven Ionenätzens, derselben als eine Antenne. Tatsächlich werden Ladungen des Plasmaätzmittels von der Metallschicht 9 aufgesammelt, und es wird so die Gateelektrodenschicht 6 über den Kontakt 8 mit der Metallschicht 9 elektrisch verbunden.
  • Um den Antenneneffekt zu verringern, werden sogenannte Antennenregeln bereitgestellt. Die Antennenregeln können für jede Zwischenverbindungsschicht ein erlaubtes Verhältnis einer Metallfläche zu einer Gatefläche angeben. In allgemeinen Anwendungen können Verletzungen der Antennenregeln nicht vermieden werden, und somit müssen Mittel zum Vermeiden beziehungsweise Berücksichtigen solcher Verletzungen im tatsächlichen Design bereitgestellt werden. Solche Mittel schließen typischer Weise das Bereitstellen von Schutzdioden ein. Eine Schutzdiode kann durch einem n+-Dotierstoff in einem P-Substrat oder einem p+-Dotierstoff in einer N-Wanne („N-well“) entfernt von den Source- und Draingebieten eines MOSFETs ausgebildet werden. Durch Verbinden der Diode mit einem Metallelement nahe dem Gate kann die Diode das Gatedielektrikum gegen Ladungsschädigungen schützen
  • Es werden jedoch Antennenregeln, die für Vollsubstrattechnologien eingeführt wurden, herkömmlicher Weise nicht für Silizium-auf-Isolator(SOI)-Technologien verwendet. Zum Beispiel erlaubt ein vollständig verarmtes („fully depleted“) SOI(FDSOI)-Zellendesign mit Wannen, die unterhalb von P-Kanal-FETs und N-Kanal-FETs ausgebildet sind, nicht das Bereitstellen von Substratdioden zum Verhindern von Antenneneffekten.
  • Die vorliegenden Erfindung stellt Mittel zum Verringern von Antenneneffekten im Zusammenhang mit SOI-, insbesondere, FDSOI-Technologien bereit, die dazu dienen, einige oder sämtliche der oben genannten Probleme im Wesentlichen zu lösen oder zumindest zu verringern.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Das Folgende stellt eine vereinfachte Zusammenfassung der Erfindung dar, um ein grundlegendes Verständnis einiger Aspekte der Erfindung bereitzustellen. Diese Zusammenfassung ist keine vollständige Übersicht über die Erfindung. Es ist nicht beabsichtigt, Schlüssel- oder kritische Elemente der Erfindung zu beschreiben oder den Umfang der Erfindung zu umreißen. Ihr einziger Zweck ist es, einige Konzepte in vereinfachter Form als Einleitung für die detailliertere Beschreibung, die später diskutiert wird, darzustellen.
  • Im Allgemeinen betrifft der hierin beschriebene Gegenstand die Bildung von Halbleiterbauelementen mit Transistorbauelementen und insbesondere Silizium-auf-Isolator (SOI) oder vollständig verarmte („fully depleted“) Silizium-auf-Isolator (FDSOI) MOSFETs, bei denen der Antenneneffekt verglichen mit dem Stand der Technik verringert ist.
  • In einer veranschaulichenden Ausführungsform wird ein Halbleiterbauteil beschrieben, das a) eine Versorgungsleitung, ein SOI-Substrat mit einer Halbleiterschicht und einem Halbleitervollsubstrat mit einem ersten dotierten Gebiet und b) ein erstes Transistorbauteil, das in und über dem SOI-Substrat ausgebildet ist und ein erstes Gatedielektrikum, das über der Halbleiterschicht ausgebildet ist, und eine erste Gateelektrode, die über dem ersten Gatedielektrikum ausgebildet ist, umfasst, umfasst. Weiterhin umfasst das Halbleiterbauteil c) eine erste Diode, die elektrisch mit der ersten Gateelektrode verbunden ist, und d) eine zweite Diode, die elektrisch mit der ersten Diode und der Versorgungsleitung verbunden ist. Die erste und zweite Diode werden teilweise in dem ersten dotierten Gebiet ausgebildet, d.h. die erste und zweite Diode teilen sich das erste dotierte Gebiet. In einer Ausführungsform können die Dioden als Schutzdioden wirken, die das Gatedielektrikum gegen Plasmaladungsschädigungen durch Ladungen, die von der Gateelektrode während einer Bearbeitung mit einem Plasma aufgesammelt werden, schützen (Verringerung eines Antenneneffekts).
  • Ein weiteres anschauliches Halbleiterbauteil, das hier beschrieben wird, umfasst ein P-Kanal-Transistorbauteil mit einem Kanalgebiet, das in einer Halbleiterschicht eines SOI-Substrats ausgebildet ist, eine erste P-Wanne („p-well“), die in einem Halbleitervollsubstrat des SOI-Substrats ausgebildet ist, eine zweite P-Wanne, die in dem Halbleitervollsubstrat ausgebildet ist und von der ersten P-Wanne durch eine erste N-Wanne getrennt ist, die unterhalb des P-Kanal-Transistorbauteils ausgebildet ist. Durch die Ausdrücke „P-Wanne“ und „N-Wanne“ werden P-dotierte beziehungsweise N-dotierte Gebiete in dem Halbleitervollsubstrat bezeichnet. Außerdem umfasst in diesem Beispiel das Halbleiterbauteil eine erste Diode, die elektrisch mit einer Gateelektrode des P-Kanal-Transistorbauteils verbunden und teilweise in der zweiten P-Wanne ausgebildet ist, und eine zweite Diode, die mit der ersten Diode und der Versorgungsleitung elektrisch verbunden und teilweise in der zweiten P-Wanne ausgebildet ist.
  • Ebenso werden hier verschiedene Verfahren zum Verringern des Antenneneffekts in einem Halbleiterbauteil, das ein Transistorbauteil umfasst, das in und über einem SOI-Substrat gebildet ist, beschrieben. In einem anschaulichen Beispiel umfasst das Verfahren das Ausbilden einer ersten Diode teilweise in einem ersten dotierten Gebiet eines Halbleitervollsubstrats des SOI-Substrats und teilweise in einem zweiten dotierten Gebiet einer Halbleiterschicht des SOI-Substrats und das Ausbilden einer zweiten Diode teilweise in dem ersten dotierten Gebiet des Halbleitervollsubstrats des SOI-Substrats und teilweise in einem dritten dotierten Gebiet der Halbleiterschicht des SOI-Substrats. Das Verfahren umfasst weiterhin das elektrische Verbinden der ersten Diode mit einer Gateelektrode des Transistorbauteils und das elektrische Verbinden der zweiten Diode mit einer Versorgungsleitung. Das zweite und das dritte dotierte Gebiet können über einer vergrabenen Oxidschicht ausgebildet sein, die zwischen dem Halbleitervollsubstrat und der Halbleiterschicht ausgebildet ist.
  • Weitere Ausführungsformen, Merkmale und Vorteile der vorliegenden Erfindung werden mit Bezug auf die Figuren beschrieben. In der Beschreibung wird auf die beigefügten Figuren Bezug genommen, die dazu dienen Ausführungsformen der Erfindung zu veranschaulichen. Es versteht sich, dass solche Ausführungsformen nicht den gesamten Umfang der Erfindung darstellen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Erfindung kann mit Bezug auf die folgende Beschreibung in Verbindung mit den beigefügten Figuren verstanden werden, in denen gleiche Bezugszeichen gleiche Elemente identifizieren, und in denen:
  • 1 ein Beispiel für den Antenneneffekt veranschaulicht, der während des Bearbeitens eines Halbleiterbauteils auftritt;
  • 2 eine Konfiguration veranschaulicht, die lokale Dioden und eine Substratdiode zum Verringern des Antenneneffekts in Zusammenhang mit der Herstellung eine Halbleiterbauteils mit einem P-Kanal-FET einschließt;
  • 3a und 3b ein Herstellungsverfahren für ein Halbleiterbauteil mit FETs und Schutzdioden gemäß einem Beispiel der vorliegenden Erfindung veranschaulichen.
  • Während der hierin offenbarte Gegenstand verschiedenen Modifikationen und alternative Formen unterliegen kann, werden spezielle Ausführungsformen anhand von Beispielen in den Zeichnungen gezeigt und werden hierin im Detail beschrieben. Es versteht sich jedoch, dass die Beschreibung spezifischer Ausführungsformen die Erfindung nicht auf die besonderen offenbarten Formen beschränkt, sondern im Gegenteil alle Modifikationen, Äquivalente und Alternativen, die in den Geist und Umfang der Erfindung fallen, wie er durch die beigefügten Ansprüche definiert ist, umfasst werden.
  • DETAILLIERTE BESCHREIBUNG
  • Verschiedene veranschaulichende Ausführungsformen der Erfindung werden nachfolgend beschrieben. Im Interesse der Klarheit sind in dieser Beschreibung nicht alle Merkmale einer tatsächlichen Implementierung beschrieben. Es versteht sich, dass bei der Entwicklung einer derartigen tatsächlichen Ausführungsform zahlreiche implementationsspezifische Entscheidungen getroffen werden müssen, um die Ziele der Entwickler zu erreichen und systembezogenen und geschäftsbezogenen Bedingungen zu genügen, die von einer Implementierung zur anderen variieren. Außerdem versteht es sich, dass ein solcher Entwicklungsaufwand komplex sein und zeitaufwendig sein kann, wobei er dennoch für den Fachmann eine Routinemaßnahme ist, wenn er von der Lehre der Erfindung profitiert.
  • Die vorliegende Erfindung wird nun unter Bezugnahme auf die beigefügten Figuren beschrieben. Verschiedene Strukturen, Systeme und Vorrichtungen sind schematisch in den Figuren lediglich zu Erläuterungszwecken dargestellt und derart, dass die vorliegende Erfindung nicht durch zu viele Details, die dem Fachmann bekannt sind, verschleiert wird. Dennoch sind die beigefügten Figuren eingeschlossen, um veranschaulichende Beispiele der vorliegenden Erfindung zu erläutern. Die hierin verwendeten Worte und Ausdrücke sollen so verstanden und interpretiert werden, dass sie Bedeutungen haben, die mit dem Verständnis dieser Wörter und Ausdrücke durch Fachleute auf dem relevanten Gebiet konsistent sind. Keine spezielle Definition eines Begriffs oder eine Phrase, das heißt, keine Definition, die von der gewöhnlichen oder üblichen Sinn, wie er von den Fachleuten auf dem Gebiet verstanden wird, verschieden ist, soll hier durch eine konsistente Nutzung der Begriffe oder Phrasen impliziert werden. In dem Maße, in dem ein Begriff oder Ausdruck eine besondere Bedeutung haben soll, d.h. eine andere Bedeutung als sie von den Fachleuten verstanden wird, soll eine spezielle Definition explizit in der Beschreibung gegeben werden, die direkt und eindeutig die spezielle Definition für den Begriff oder die Phrase liefert.
  • Während die vorliegende Erfindung mit Bezug auf die Beispiele, wie in der folgenden detaillierten Beschreibung sowie in den Figuren veranschaulicht, beschrieben wird, versteht sich, dass die folgende detaillierte Beschreibung sowie die Figuren nicht dafür gedacht sind, den Gegenstand auf die beschriebenen bestimmten Ausführungsformen zu beschränken, sondern es zeigen die beschriebenen veranschaulichenden Ausführungsformen lediglich die verschiedenen Aspekte, deren Schutzumfang in den angehängten Ansprüchen definiert wird.
  • Die folgenden Ausführungsformen werden in hinreichendem Detail beschrieben, um es dem Fachmann zu ermöglichen, die Erfindung zu nutzen. Es versteht sich, dass andere Ausführungsformen auf der Grundlage der vorliegenden Beschreibung evident sind, und dass Änderungen des Systems, der Struktur, des Verfahrens oder mechanische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. In der folgenden Beschreibung werden bezugszeichenspezifische Details angegeben, um ein vertieftes Verständnis der Erfindung zu ermöglichen. Es ist jedoch offensichtlich, dass die Ausführungsformen der Erfindung ohne die speziellen Details ausgeführt werden können. Um ein Verschleiern der vorliegenden Erfindung zu vermeiden, werden einige wohl bekannte Schaltungen, Systemkonfigurationen, Strukturkonfigurationen und Verfahrensschritte nicht im Detail beschrieben.
  • Allgemein werden hier Herstellungstechniken und Halbleiterbauteile, in denen N-Kanal-Transistoren und/oder P-Kanal-Transistoren ausgebildet sein können, beschrieben. Insbesondere können die Transistoren „fully depleted SOI triple-well“ – Strukturen umfassen. Die Herstellungstechniken können in CMOS-Herstellungsverfahren integriert werden. Wie leicht für Fachleute auf dem Gebiet nach einem vollständigen Lesen der vorliegenden Anmeldung ersichtlich sein wird, sind die vorliegenden Verfahren auf eine Vielzahl von Technologien, beispielsweise NMOS, PMOS, CMOS, etc. anwendbar, und sie können prinzipiell ohne weiteres auf eine Vielzahl von Bauteilen, einschließlich, aber nicht beschränkt auf, Logikvorrichtungen, SRAM-Vorrichtungen usw. angewendet werden. Die Techniken und Technologien, die hier beschrieben werden, können dazu verwendet werden, MOS-integrierte Schaltungsbauteile, einschließlich NMOS integrierte Schaltungsbauteile, PMOS integrierte Schaltungsbauteile und CMOS-integrierte Schaltungsbauteile herzustellen. Insbesondere werden die hierin beschriebenen Verfahrensschritte in Verbindung mit jedem Halbleiterbauteilherstellungsverfahren verwendet, das Gate-Strukturen für integrierte Schaltungen einschließlich sowohl planarer als auch nicht-planarer integrierter Schaltungen bildet. Obwohl der Begriff "MOS" sich eigentlich auf ein Bauteil bezieht, das eine Metallgateelektrode und einen Oxid-Gate-Isolator aufweist, wird dieser Begriff durchgängig so verwendet, dass er sich auf jedes Halbleiterbauelement bezieht, das eine leitfähige Gateelektrode (sei es aus Metall oder einem anderen leitfähigen Material) aufweist, die über einem Gateisolator (ob Oxid oder ein anderer Isolator) angeordnet ist, der wiederum über einem Halbleitervollsubstrat positioniert ist.
  • Die vorliegende Erfindung stellt allgemein Mittel zum Verringern von Problemen bereit, die durch den Antenneneffekt verursacht werden. Insbesondere werden Konfigurationen beschrieben, die Dioden umfassen, die gebildet werden, um die Gatedielektrika von FETs gegen Ladungsschädigungen während Plasmabearbeitungen zu schützen.
  • 2 veranschaulicht schematisch eine beispielhafte Konfiguration zum Verringern des Antenneneffekts in Übereinstimmung mit der vorliegenden Erfindung. Die in 2 gezeigte Konfiguration umfasst einen P-Kanal-FET 20, der über einer „Triple-Well“-Struktur ausgebildet ist. Der FET 20 kann ein FDSOI FET (Fully Depleted Silicon-on-Insulator Field Effect Transistor) sein, der in und über einem SOI-Substrat ausgebildet ist. Das SOI-Substrat kann ein Halbleitersubstrat, eine vergrabene isolierende Schicht (vergrabene Isolationsschicht), die auf dem Halbleitersubstrat ausgebildet ist, und eine Halbleiterschicht, die auf der vergrabenen isolierenden Schicht ausgebildet ist, umfassen. Das Gate des FETs 20 ist mit einer Antenne 21, beispielsweise in Form einer Metallschicht, die durch ein Zwischendielektrikum von dem FET 20 getrennt ist, verbunden. Insbesondere kann eine P-Wanne unterhalb des FETs ausgebildet sein, und es werden eine erste Diode 22 und eine zweite Diode 23 bereitgestellt, die sich die P-Wanne teilen. Die Antenne ist mit einem n+-dotierten Gebiet der ersten Diode 22, das in der P-Wanne eingelassen ist, verbunden. Die zweite Diode 23 ist mit einer Versorgungsleitung 24 (VSS-Leitung), beispielsweise einer Versorgungsleitung einer ersten Metallzwischenverbindungsschicht, an der Unterseite einer Standardzelle, die den FET 20 umfasst, verbunden.
  • Außerhalb des P-Wannenbereichs ist eine dritte Diode 25 ausgebildet, um das Halbleitersubstrat zu erden (wobei die P-Wanne zu der Versorgungsleitung 24 gebildet ist). Insbesondere kann die dritte Diode 25 am Ende einer Reihe von Standardzellen, d.h. in einer geeignet bereitgestellten Randzelle, die keine aktiven Bauteile aufweist, ausgebildet sein.
  • Es sei bemerkt, dass die P-Wanne, die unter dem P-Kanal-FET 20 ausgebildet ist, sich bis zu einem Waferbereich, beispielsweise einer unteren Hälfte eines Standardzellenbereichs, erstecken kann, in dem N-Kanal-FETs ausgebildet werden. Dadurch können die P-Kanal-FETs in einem kontinuierlichen Streifen einer aktiven Halbleiterschicht ausgebildet werden, während der Streifen der aktiven Schicht der N-Kanal-FETs zu schneiden ist.
  • Ein beispielhaftes Halbleiterbauteil und das Herstellen desselben werden in den 3a und 3b gezeigt. Wie es in 3a gezeigt ist, wird ein SOI-Substrat 100 bereitgestellt. Es sei erwähnt, dass 3a lediglich einen kleinen Bereich des gesamten SOI-Substrats 100 oder Wafers zeigt. Das SOI-Substrat 100 kann ein Halbleitervollsubstrat 101 umfassen, in dem Isoliergebiete (nicht gezeigt), beispielsweise Flachgrabenisolationen, ausgebildet sein können, um aktive Bauteile voneinander zu isolieren. Das Halbleitervollsubstrat 101 kann ein Siliziumsubstrat, insbesondere eine Einkristall-Siliziumsubstrat, sein. Andere Materialien können zum Ausbilden des Halbleitersubstrats verwendet werden, beispielsweise Germanium, Siliziumgermanium, Galliumphosphat, Galliumarsen, etc.
  • Es kann eine Isolierschicht/vergrabene Oxidschicht 102 auf dem Halbleitervollsubstrat 101 ausgebildet sein. Die vergrabene Oxidschicht 102 kann ein dielektrisches Material, wie etwa Siliziumdioxid, einschließen, und sie kann eine ultradünne vergrabene (UT-BOX) Schicht sein, die eine Dicke im Bereich von etwa 10 bis 20 nm aufweist.
  • Es wird eine Halbleiterschicht 103 auf der vergrabenen Oxidschicht 102 ausgebildet. Die Halbleiterschicht 103 stellt das Kanalgebiet der über und in dem SOI-Substrat 100 zu bildenden Transistorbauteile bereit und kann jegliches geeignete Halbleitermaterial, wie Silizium, Silizium/Germanium, Silizium/Kohlenstoff, andere II-VI- oder III-V-Halbleiterzusammensetzungen und ähnliches umfassen. Die Halbleiterschicht 103 kann eine Dicke haben, die zum Ausbilden eines FDFETs geeignet ist, beispielsweise eine Dicke im Bereich von etwa 5 bis 8 nm. Die Halbleiterschicht 103 kann mit P-artigen Dotierstoffen in Gebieten dotiert werden, in denen N-Kanal-Transistoren gebildet werden, und sie kann mit N-artigen Dotierstoffen in Gebieten dotiert werden, in denen P-Kanal-Transistoren gebildet werden. Das Halbleitervollsubstrat 101, die vergrabene Oxidschicht 102 und die Halbleiterschicht 103 können ein FDSOI-Substrat bilden.
  • Ein unterer Teil 111 des Halbleitervollsubstrats 101 kann mit einem P-artigen Dotierstoff dotiert sein. Der untere Teil ist von den Wannengebieten, die an einem oberen Teil gebildet sind, durch eine tiefe N-Wanne 112 getrennt. N-Wannen 113 und P-Wannen 114 sind über der tiefen N-Wanne 112 gebildet. Tatsächlich kann eine Mehrzahl an Wannen, die Source/Drain-Wannen und Kontaktwannen umfassen, ausgebildet sein. Das SOI-Substrat 100 von 3a kann wie folgt gebildet werden. Das Halbleitervollsubstrat 101 kann mit einem P-artig dotierten Material, wie Bor oder Bor-Difluorid, mit einer Konzentration von beispielsweise etwa 1012–1016 Ionen/cm3 hergestellt werden. Es kann eine erste Implantationsmaskenschicht über dem SOI-Substrat 100 ausgebildet werden, und es kann eine Ionenimplantation unter Verwendung der ersten Implantationsmaskenschicht ausgeführt werden, um die tiefe N-Wanne 112 zu bilden. Der Ionenimplantationsprozess kann unter Verwendung eines N-artigen Dotierstoffmaterials, wie Arsen, Phosphor, etc., mit einer Dotierdosis von beispielsweise etwa 1010–1014 Ionen/cm3 durchgeführt werden. Die resultierende tiefe N-Wanne 112 kann eine Konzentration aufweisen, die beispielsweise von etwa 1016–1019 Ionen/cm3 reicht. Die Implantationsenergie, die während des Ionenimplantationsprozess verwendet wird, wird in Abhängigkeit von den Arten der implantierten Dotierstoffatome variieren. Wenn beispielsweise Phosphor als das Dotiermaterial verwendet wird, kann die Implantationsenergie von etwa 20–100 keV variieren.
  • Nach der Ausbildung der tiefen N-Wanne 112 wird die erste Implantationsmaskenschicht entfernt, und es wird eine zweite Implantationsmaskenschicht über dem SOI-Substrat 100 gebildet, um die N-Wannen 113 zu bilden. Es kann ein N-artiges Dotierstoffmaterial, wie Arsen, Phosphor, etc., verwendet werden. Die N-Wannen 113 können Dotierkonzentrationen von beispielsweise etwa 1017–1020 Ionen/cm3 aufweisen. Der Ionenimplantationsprozess kann mit einem N-artigen Dotierstoffmaterial, beispielsweise Arsen, Phosphor, etc., mit einer Dotierdosis von beispielsweise etwa 1011–1015 Ionen/cm3 durchgeführt werden. Die während des Implantationsprozesses verwendete Implantationsenergie wird in Abhängigkeit von den Arten der implantierten Dotierstoffatome variieren. Wenn beispielsweise Arsen als das Dotiermaterial verwendet wird, kann die Implantationsenergie von etwa 10–35 keV variieren.
  • Nach der Ausbildung der N-Wannen 113 wird die zweite Implantationsmaskenschicht entfernt, und es wird eine dritte Implantationsmaskenschicht über dem SOI-Substrat 100 gebildet, um die P-Wannen 114 zu bilden. Selbstverständlich kann die Reihenfolge der Ausbildung der N-Wannen 113 und P-Wannen 114 umgekehrt werden. Es kann P-artiges Dotierstoffmaterial, wie Bor, Bor-Difluorid, etc. verwendet werden. Die P-Wannen können Dotierkonzentrationen von beispielsweise etwa 1017–1020 Ionen/cm3 aufweisen. Der Ionenimplantationsprozess kann mit einem P-artigen Dotierstoffmaterial, beispielsweise Bor, Bor-Difluorid, etc., mit einer Dotierdosis von beispielsweise etwa 1011–1015 Ionen/cm3 durchgeführt werden. Die während des Implantationsprozesses verwendete Implantationsenergie wird in Abhängigkeit von den Arten der implantierten Dotierstoffatome variieren. Wenn beispielsweise Bor als das Dotiermaterial verwendet wird, kann die Implantationsenergie von etwa 5–30 keV variieren.
  • Es sei erwähnt, dass individuelle Kontaktwannen und/oder Source-/Drainwannen (nicht gezeigt) in den N-Wannen 113 beziehungsweise P-Wannen 114 ausgebildet werden können. Beispielsweise können Source-/Drainwannen durch verschiedene Gegendotierverfahren mit einer Konzentration von etwa 1014–1017 Ionen/cm3 eines P-artigen Dotierstoff-(N-artigen Dotierstoff- Materials für ein NMOS-(PMOS-)Bauteil ausgebildet werden. Kontaktwannen können mit einem P-artigen Dotierstoffmaterial mit relativ hohen Konzentrationen, 1020 Ionen/cm3 oder mehr, dotiert werden. Weiterhin sei erwähnt, dass vor oder nach der Ausbildung der N-Wannen 113 und P-Wannen 114 Isolationsgebiete (nicht gezeigt) in der Halbleiterschicht 103 ausgebildet werden können.
  • In dem in 3b gezeigten Herstellungsschritt sind Transistorbauteile 120 und 122 ausgebildet. Die Transistorbauteile 120 und 122 umfassen Teile 103a der strukturierten Halbleiterschicht 103 als Kanalgebiete. Außerdem umfasst das Transistorbauteil 120 P-dotierte Source-/Draingebiete 103b, die in Teilen der Halbleiterschicht 103 ausgebildet sind, und das Transistorbauteil 122 umfasst N-dotierte Source-/Draingebiete 103c, die in Teilen der Halbleiterschicht 103 ausgebildet sind. Beide Transistorbauteile 120 und 122 umfassen Gateelektroden 130, die von den Kanalgebieten 103a durch Gatedielektrika 115 getrennt sind. Die Gatedielektrika 115 können dielektrische Schichten mit hohem k mit einer Dielektrizitätskonstanten k von größer als 4 umfassen. Die Gatedielektrika 115 können ein Übergangsmetalloxid, wie zumindest eines von Hafniumoxid, Hafniumdioxid und Hafnium-Silizium-Oxidnitrid, umfassen.
  • Die Gateelektrode 130 kann Metallgates umfassen. Das Material der Metallgates kann La, LAn oder TiN für N-Kanal-Transistoren enthalten, und es kann für P-Kanal-Transistoren Al, AlN oder TiN enthalten. Die Metallgates können ein arbeitsfunktionsanpassendes Material, beispielsweise TiN, enthalten. Insbesondere kann das Metall ein arbeitsfunktionsanpassendes Material umfassen, das ein geeignetes Übergangsmetallnitrid umfasst, beispielsweise aus den Gruppen 4–6 des Periodensystems, einschließlich beispielsweise Titannitrid (TiN), Tantalumnitrid (TaN), Titanaluminiumnitrid (TiAlN), Niobnitrid (NbN), Vanadiumnitrid, (VN), Wolframnitrid (WN), und ähnliches, mit einer Dicke von etwa 1 nm bis etwa 60 nm. Außerdem kann die effektive Arbeitsfunktion des Metallgates durch Hinzufügen beispielsweise von Al, C oder F angepasst werden. Außerdem können die Gateelektroden auf den Metallgates Polysiliziumgates umfassen.
  • Weiterhin werden eine erste Diode 140 und eine zweite Diode 142 ausgebildet. Die Dioden 140 und 142 teilen sich dieselbe P-Wanne 114 und umfassen N-dotierte Bereiche 103d der Halbleiterschicht 103. Auch wird ein Gateelektrodenmaterial 130a, das beispielsweise Teile von Polyleitungen umfasst, auf den N-dotierten Bereichen 103d der Halbleiterschicht 103 gebildet. Die PN-Übergänge der Dioden 140 und 142 werden durch Öffnungen gebildet, die in der Isolierschicht / vergrabenen Oxidschicht 102 ausgebildet sind. Die zweite Diode 142 wird mit einer Versorgungsleitung 150, beispielsweise einer VSS-Leitung einer ersten Metallisierungsschicht, elektrisch verbunden. Die erste Diode 140 ist elektrisch mit den Gateelektroden 130 der Transistorbauteile 120 und 122 verbunden. Dadurch können die Dioden 140 und 142 die Gatedielektrika 115 unter den Gateelektroden 130 der Transistorbauteile 120 und 122 gegen Plasmaladungsschädigungen schützen.
  • Außerhalb der Wannenbereiche 113 und 114 wird eine dritte Diode 160 ausgebildet. Die dritte Diode 160 ist elektrisch mit der Versorgungsleitung 150 und mit dem Halbleitervollsubstrat 101 (Erde) verbunden. Insbesondere kann die dritte Diode 160 an dem Ende der Standardzellenreihe, d.h. in einer geeignet bereitgestellten Randzelle, die keine aktiven Bauteile in Form der Transistorbauteile 120 und 122 enthält, ausgebildet sein.
  • Im Ergebnis stellt die vorliegende Erfindung Mittel zum Verringern von Antenneneffekten auf der Grundlage lokaler Dioden bereit, die in einem SOI-Substrat, insbesondere einem FDSOI-Substrat, ausgebildet werden und elektrisch einerseits mit Gateelektroden von Transistorbauteilen, die zu schützen sind, und andererseits mit einer Versorgungsleitung einer Metallisierungsschicht verbunden sind. Die Mittel können zwei Dioden, die sich dasselbe Wannengebiet in einem Halbleitervollsubstrat des (FD)SOI-Substrats teilen, und eine zusätzliche dritte Diode, die in einer Randzelle ausgebildet ist, umfassen. Die gesamte Technik kann in Standardzellendesigns im Zusammenhang mit „triple well layouts“ integriert werden.
  • Die oben beschriebenen bestimmten Beispiele sind lediglich veranschaulichend, insofern als die Erfindung in unterschiedlichen jedoch äquivalenten Weisen modifiziert und ausgeführt werden kann, wie es den Fachleuten, wenn sie von dieser Lehre profitieren, offensichtlich ist. Die beispielhaften Verfahren und Schritte, die hierin umfasst sind, können in geeigneter Weise miteinander kombiniert werden.
  • Die besonderen Ausführungsformen, die vorstehend offenbart sind, sind nur veranschaulichend, da die Erfindung modifiziert und auf unterschiedliche, aber äquivalente Weisen ausgeführt werden kann, wie es dem Fachmann, der von den Lehren hierin profitiert, offensichtlich ist. So können beispielsweise die oben beschriebenen Verfahrensschritte in einer anderen Reihenfolge durchgeführt werden. Ferner sind keine Einschränkungen auf die Details des Aufbaus oder Designs, die der hierin gezeigt sind, beabsichtigt, außer solche, die in den folgenden Ansprüchen angegeben sind. Es ist daher offensichtlich, dass die speziellen offenbarten Ausführungsformen geändert oder modifiziert werden können und alle derartigen Variationen sind als innerhalb des Umfangs der Erfindung liegend anzusehen. Man beachte, dass die Verwendung von Begriffen, wie "erste", "zweite", "dritte" oder "vierte", um verschiedene Verfahren oder Strukturen in dieser Beschreibung und in den beigefügten Ansprüchen zu beschreiben, nur als abkürzende Bezugnahme auf solche Schritte / Strukturen verwendet wird und nicht notwendigerweise impliziert, dass solche Schritte / Strukturen in dieser geordneten Reihenfolge durchgeführt / gebildet werden. Selbstverständlich kann, abhängig von der exakten Anspruchssprache, eine geordnete Reihenfolge solcher Prozesse erforderlich sein oder auch nicht. Dementsprechend wird der gewünschte Schutzumfang in den folgenden Ansprüchen dargelegt.

Claims (19)

  1. Ein Halbleiterbauteil, das umfasst: eine Versorgungsleitung; ein Silizium-auf-Isolator-, SOI-, Substrat mit einer Halbleiterschicht und einem Halbleitervollsubstrat mit einem ersten dotierten Gebiet; ein erstes Transistorbauteil, das in und über dem SOI-Substrat ausgebildet ist und ein erstes Gatedielektrikum, das über der Halbleiterschicht ausgebildet ist, und eine erste Gateelektrode, die über dem ersten Gatedielektrikum ausgebildet ist, umfasst; eine erste Diode, die elektrisch mit der ersten Gateelektrode verbunden ist; und eine zweite Diode, die elektrisch mit der ersten Diode und der Versorgungsleitung verbunden ist, wobei die erste und zweite Diode teilweise in dem ersten dotierten Gebiet ausgebildet sind.
  2. Das Halbleiterbauteil gemäß Anspruch 1, in dem die Halbleiterschicht ein zweites dotiertes Gebiet und ein drittes dotiertes Gebiet umfasst, und wobei die erste Diode teilweise in dem zweiten dotierten Gebiet ausgebildet ist und die zweite Diode teilweise in dem dritten dotierten Gebiet ausgebildet ist.
  3. Das Halbleiterbauteil gemäß einem der vorhergehenden Ansprüche, in dem das SOI-Substrat eine vergrabene Isolationsschicht umfasst, die zwischen dem Halbleitervollsubstrat und der Halbleiterschicht ausgebildet ist, und in dem die erste Diode einen ersten PN-Übergang umfasst, der unter einer ersten Öffnung in der vergrabenen Isolationsschicht positioniert ist, und die zweite Diode einen zweiten PN-Übergang umfasst, der unter einer zweiten Öffnung in der vergrabenen Isolationsschicht positioniert ist.
  4. Das Halbleiterbauteil gemäß einem der vorhergehenden Ansprüche, in dem das Halbleitervollsubstrat ein viertes dotiertes Gebiet umfasst, das von dem ersten dotierten Gebiet durch ein fünftes dotiertes Gebiet getrennt ist, und wobei das erste Transistorbauteil über dem vierten dotierten Gebiet gebildet ist.
  5. Das Halbleiterbauteil gemäß einem der Ansprüche 1 bis 3, in dem das Halbleitervollsubstrat ein viertes dotiertes Gebiet umfasst, das von dem ersten dotierten Gebiet durch ein fünftes dotiertes Gebiet getrennt ist; und weiterhin umfassend ein zweites Transistorbauteil, das in und über dem SOI-Substrat und über dem fünften dotierten Gebiet ausgebildet ist und ein zweites Gatedielektrikum über der Halbleiterschicht und eine zweite Gateelektrode, die über dem zweiten Gatedielektrikum ausgebildet ist, umfasst; und wobei die erste Diode elektrisch mit der zweiten Gateelektrode verbunden ist.
  6. Das Halbleiterbauteil gemäß einem der vorhergehenden Ansprüche, weiterhin mit einer dritten Diode, die elektrisch mit der Versorgungsleitung und dem Halbleitervollsubstrat verbunden ist und außerhalb des ersten dotierten Gebiets gebildet ist.
  7. Das Halbleiterbauteil gemäß einem der vorhergehenden Ansprüche, in dem das SOI-Substrat ein Fully Depleted SOI-(FDSOI-)Substrat ist und das erste Transistorbauteil ein FDSOI-Feldeffekttransistor ist.
  8. Das Halbleiterbauteil gemäß einem der vorhergehenden Ansprüche, weiterhin mit einem ersten tiefen dotierten Gebiet, das in dem Halbleitervollsubstrat unter dem ersten dotierten Gebiet gebildet ist und das erste dotierte Gebiet von einem zweiten tiefen dotierten Gebiet trennt.
  9. Ein Halbleiterbauteil, das umfasst eine Versorgungsleitung; ein P-Kanal-Transistorbauteil mit einem Kanalgebiet, das in einer Halbleiterschicht eines SOI-Substrats ausgebildet ist; eine erste P-Wanne, die in einem Halbleitervollsubstrat des SOI-Substrats ausgebildet ist; eine zweite P-Wanne, die in dem Halbleitervollsubstrat ausgebildet ist und von der ersten P-Wanne durch eine erste N-Wanne getrennt ist, die unterhalb des P-Kanal-Transistorbauteils ausgebildet ist; eine erste Diode, die elektrisch mit einer Gateelektrode des P-Kanal-Transistorbauteils verbunden und teilweise in der zweiten P-Wanne ausgebildet ist; und eine zweite Diode, die mit der ersten Diode und der Versorgungsleitung elektrisch verbunden und teilweise in der zweiten P-Wanne ausgebildet ist.
  10. Das Halbleiterbauteil gemäß Anspruch 9, weiterhin mit einem N-Kanal-Transistorbauteil, das über der N-Wanne ausgebildet ist und eine Gateelektrode umfasst, die elektrisch mit der ersten Diode verbunden ist.
  11. Das Halbleiterbauteil gemäß Anspruch 9 oder 10, in dem die erste Diode ein erstes N-dotiertes Gebiet der Halbleiterschicht umfasst und die zweite Diode ein zweites N-dotiertes Gebiet der Halbleiterschicht umfasst.
  12. Das Halbleiterbauteil gemäß einem der Ansprüche 9 bis 11, das weiterhin eine dritte Diode umfasst, die elektrisch mit der Versorgungsleitung und dem Halbleitervollsubstrat verbunden ist und außerhalb der ersten und zweiten P-Wanne gebildet ist.
  13. Das Halbleiterbauteil gemäß einem der Ansprüche 9 bis 12, in dem das SOI-Substrat ein Fully Depleted SOI-(FDSOI-)Substrat ist und das P-Kanal-Transistorbauteil ein FDSOI-Feldeffekttransistor ist.
  14. Das Halbleiterbauteil gemäß einem der Ansprüche 9 bis 13, in dem das SOI-Substrat eine vergrabene Isolationsschicht umfasst, die zwischen dem Halbleitervollsubstrat und der Halbleiterschicht ausgebildet ist, und in dem die erste Diode einen ersten PN-Übergang umfasst, der unter einer ersten Öffnung in der vergrabenen Isolationsschicht positioniert ist, und die zweite Diode einen zweiten PN-Übergang umfasst, der unter einer zweiten Öffnung in der vergrabenen Isolationsschicht positioniert ist.
  15. Das Halbleiterbauteil gemäß einem der Ansprüche 9 bis 14, weiterhin mit einer zweiten N-Wanne, die in dem Halbleitervollsubstrat unter der ersten und zweiten P-Wanne und der ersten N-Wanne ausgebildet ist.
  16. Ein Verfahren zum Verringern des Antenneneffekts in einem Halbleiterbauteil, das ein Transistorbauteil umfasst, das in und über einem SOI-Substrat ausgebildet ist, mit Bilden einer ersten Diode teilweise in einem ersten dotierten Gebiet eines Halbleitervollsubstrats des SOI-Substrats und teilweise in einem zweiten dotierten Gebiet einer Halbleiterschicht des SOI-Substrats; Bilden einer zweiten Diode teilweise in dem ersten dotierten Gebiet des Halbleitervollsubstrats des SOI-Substrats und teilweise in einem dritten dotierten Gebiet der Halbleiterschicht des SOI-Substrats; elektrisches Verbinden der ersten Diode mit einer Gateelektrode des Halbleiterbauteils; und elektrisches Verbinden der zweiten Diode mit einer Versorgungsleitung.
  17. Das Verfahren gemäß Anspruch 16, das weiterhin das Bilden von Öffnungen in einer vergrabenen Isolationsschicht, die zwischen dem Halbleitervollsubstrat und der Halbleiterschicht des SOI-Substrats angeordnet ist, und das Füllen der Öffnungen mit einem Halbleitermaterial, das mit Dotierstoffen derselben Art wie des ersten dotierten Gebiet dotiert ist, umfasst.
  18. Das Verfahren gemäß Anspruch 16 oder 17, das weiterhin das Bilden einer dritten Diode außerhalb des ersten dotierten Gebiets und das elektrische Verbinden der dritten Diode mit der Versorgungsleitung und dem Halbleitervollsubstrat umfasst.
  19. Das Verfahren gemäß Anspruch 16, 17 oder 18, in dem das Transistorbauteil ein Triple-Well-FDSOI-FET ist.
DE102017201249.8A 2016-02-22 2017-01-26 Halbleiterbauteil und ein Verfahren zum Verringern des Antenneneffekts in einem Halbleiterbauteil Active DE102017201249B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/049,572 2016-02-22
US15/049,572 US9773811B2 (en) 2016-02-22 2016-02-22 Reducing antenna effects in SOI devices

Publications (2)

Publication Number Publication Date
DE102017201249A1 true DE102017201249A1 (de) 2017-08-24
DE102017201249B4 DE102017201249B4 (de) 2020-07-09

Family

ID=59522509

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017201249.8A Active DE102017201249B4 (de) 2016-02-22 2017-01-26 Halbleiterbauteil und ein Verfahren zum Verringern des Antenneneffekts in einem Halbleiterbauteil

Country Status (4)

Country Link
US (1) US9773811B2 (de)
CN (1) CN107104148B (de)
DE (1) DE102017201249B4 (de)
TW (1) TWI623099B (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11450753B2 (en) 2019-05-07 2022-09-20 Globalfoundries U.S. Inc. Edge cell signal line antenna diodes

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3337130B2 (ja) 1999-01-25 2002-10-21 日本電気株式会社 半導体装置
JP2002110990A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置およびその製造方法
TW479292B (en) * 2001-03-14 2002-03-11 Taiwan Semiconductor Mfg Method and apparatus to prevent damage to MOS device from antenna effect
US6642088B1 (en) * 2002-04-10 2003-11-04 Taiwan Semiconductor Manufacturing Company Silicon-controlled rectifier structures on silicon-on insulator with shallow trench isolation
JP4282388B2 (ja) * 2003-06-30 2009-06-17 株式会社東芝 半導体記憶装置
JP2006294719A (ja) * 2005-04-07 2006-10-26 Oki Electric Ind Co Ltd 半導体装置
US7492016B2 (en) * 2006-03-31 2009-02-17 International Business Machines Corporation Protection against charging damage in hybrid orientation transistors
US8525292B2 (en) * 2011-04-17 2013-09-03 International Business Machines Corporation SOI device with DTI and STI
US8912582B2 (en) * 2013-03-13 2014-12-16 Analog Devices, Inc. Integrated circuit structure and method for protection from damage to gate dielectric
CN105185776B (zh) * 2014-06-11 2018-08-31 旺宏电子股份有限公司 天线效应放电回路及其制造方法
US9257353B1 (en) 2014-10-24 2016-02-09 GlobalFoundries, Inc. Integrated circuits with test structures including bi-directional protection diodes

Also Published As

Publication number Publication date
US20170243894A1 (en) 2017-08-24
TWI623099B (zh) 2018-05-01
CN107104148A (zh) 2017-08-29
TW201818545A (zh) 2018-05-16
CN107104148B (zh) 2020-09-01
US9773811B2 (en) 2017-09-26
DE102017201249B4 (de) 2020-07-09

Similar Documents

Publication Publication Date Title
DE69432918T2 (de) Verfahren zum Herstellen eines CMOS-Bauteil mit Hoch- und Niedrigspannungstransistoren
DE112007001725B4 (de) SOI-Bauelement und Verfahren zu dessen Herstellung
DE102006022126B4 (de) Verfahren zum Herstellen eines elektronischen Bauelementes
DE102011056157B4 (de) Verfahren zur Herstellung eines Halbleiterbauteils und Halbleiterbauteile mit isolierten Halbleitermesas
DE102005022129B4 (de) Feldeffekttransistor und Verfahren zum Herstellen eines Feldeffekttransistors
DE102009035409B4 (de) Leckstromsteuerung in Feldeffekttransistoren auf der Grundlage einer Implantationssorte, die lokal an der STI-Kante eingeführt wird
DE102020105207A1 (de) Stark dotierte vergrabene Schicht zum Reduzieren der MOSFET-AUS-Kapazität
DE10214105A1 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE102014119174B4 (de) Halbleitervorrichtung mit mehrfach-schwellspannung und verfahren zu ihrer herstellung
DE10124413A1 (de) Halbleiter-Vorrichtung und Verfahren zur Herstellung derselben
DE102008049719A1 (de) Asymmetrische Transistorbauelemente, die durch asymmetrische Abstandshalter und eine geeignete Implantation hergestellt sind
DE102013022484B3 (de) Metalloxidhalbleitereinrichtungen
DE19520958C2 (de) Halbleitervorrichtung mit Wannenbereichen und Verfahren zur Herstellung der Halbleitervorrichtung
DE60028847T2 (de) Verfahren mit reduzierter Maskenzahl für die Herstellung von Mischsspannung-CMOS mit Hochleistung-Transistoren und -I/O Transistoren von hoher Zuverlässigkeit
DE102019103422A1 (de) Verwenden von Maskenschichten zum Erleichtern der Herstellung von selbstjustierten Kontakten und Durchkontaktierungen
DE102016202110B4 (de) Halbleiterstruktur mit Backgate-Gebieten und Verfahren für ihre Herstellung
DE10036891A1 (de) Verfahren zum Herstellen einer Schottky-Diode und einer verwandten Struktur
DE3424181A1 (de) Cmos verfahren zur herstellung integrierter schaltungen, insbesondere dynamischer speicherzellen
DE60037559T2 (de) Herstellungsverfahren für ein Halbleiter-Bauelement
DE102015107977B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
DE10331560B4 (de) Halbleitervorrichtung mit einem Verbundbereich und ein Verfahren zur Herstellung derselben
DE102013225362A1 (de) Erhöhen der durchbruchsspannung einer metalloxidhalbleitereinrichtung
DE102017201249B4 (de) Halbleiterbauteil und ein Verfahren zum Verringern des Antenneneffekts in einem Halbleiterbauteil
DE102011002877B4 (de) Verfahren zur Herstellung eines SOI-Halbleiterbauelements mit einer Substratdiode und einer Schichtdiode, die unter Anwendung einer gemeinsamen Wannenimplantationsmaske hergestellt sind
DE102011004672B4 (de) SOI-Halbleiterbauelement mit einer Substratdiode mit reduzierter Metallsilizidleckage

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

R020 Patent grant now final